CN100485968C - 芯片及其制造方法 - Google Patents

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Abstract

本发明提供了一种芯片，包括：有源半导体区和场效应晶体管(“FET”)，所述场效应晶体管(“FET”)具有全部置于所述有源半导体区内的沟道区、源极区和漏极区。所述FET具有在所述沟道区的长度方向上的纵向和所述沟道区的宽度方向上的横向。第一介质应力产生区，具有水平延伸的上表面，在所述有源半导体区的一部分，例如，有源半导体区的西北部分下面延伸。第二介质应力产生区，具有水平延伸的上表面，在所述有源半导体区的第二部分，例如，有源半导体区的东南部分下面延伸。所述第一和第二介质应力产生区的每个都与所述有源半导体区共享一个边缘，所述边缘在远离所述上表面的方向上延伸。

Description

芯片及其制造方法
技术领域
本发明涉及半导体器件和工艺。更具体地说，本发明涉及具有介质应力产生区的半导体器件及其制造方法。
背景技术
可以给某些类型的晶体管施加压缩应力或拉伸应力，以提升它们的性能。具体地，当给p型场效应晶体管(“PFET”)的沟道区施加纵向(在电流的方向上)压缩应力时，可以提升其性能。另一方面，当给n型场效应晶体管(“NFET”)的沟道区施加纵向拉伸应力时，可以提升其性能。
已经提出了多种用于给晶体管的沟道区施加有用应力的结构。在一些情况下，提出了在NFET或PFET附近提供一个或多个介质应力产生区，用于施加有用应力。例如，共同转让的美国专利公开No.2004/0113174描述了一种在其中包括NFET或PFET的有源半导体区的外边缘处的隔离区中掩埋介质应力产生区的方法。在此情况下，合并了介质应力产生区和隔离区，而且合并了用于同时形成应力产生区和隔离区的工艺。尽管此方法能够起效，但是这些隔离-应力产生区需要一个设计点，此点可以同时满足对应力施加功能、隔离功能和制造它们所需工艺的潜在矛盾需求。
由此，根据公知的技术，用于给NFET或PFET施加应力的介质应力产生区限制于隔离区所处的位置。为了突破此限制，很清楚需要进一步改进的结构和工艺。
发明内容
根据本发明的一个方面，提供了一种芯片，包括：有源半导体区，具有西边缘、东边缘、北边缘和南边缘，所述有源半导体区具有在所述西和东边缘之间的方向上的纵向和所述北和南边缘之间的方向上的横向。场效应晶体管(“FET”)，具有全部置于所述有源半导体区内的沟道区、源极区和漏极区。所述沟道区的长度置于所述纵向上，而所述沟道区的宽度置于所述横向上。
第一介质应力产生区，只在所述北和西边缘之间的所述有源半导体区的西北部分下面，所述第一介质应力产生区具有水平延伸的上表面，所述第一介质应力产生区与所述有源半导体区共享一个边缘，所述边缘在远离所述上表面的方向上延伸。第二介质应力产生区，只在所述南和东边缘之间的所述有源半导体区的东南部分下面，所述第二介质应力产生区具有水平延伸的上表面，所述第二介质应力产生区与所述有源半导体区共享一个边缘，所述边缘在远离所述上表面的方向上延伸。
所述第一介质应力产生区在第一方向上给所述沟道区施加第一应力，而所述第二介质应力产生区在与所述第一方向相反的第二方向上给所述沟道区施加第二应力。两个介质应力产生区结合在一起给所述沟道区施加放大的剪切应力。
附图说明
图1A为根据本发明的一个实施例的PFET的正面平面图。
图1B为沿图1A中所示的PFET的线1B-1B的截面图。
图1C为沿图1A中所示的PFET的线1C-1C的截面图。
图2为根据本发明的另一个实施例的PFET的正面平面图。
图3A为根据本发明的另一个实施例的NFET的正面平面图。
图3B为沿图3A中所示的NFET的线3B-3B的截面图。
图3C为沿图3A中所示的NFET的线3C-3C的截面图。
图4A为根据本发明的另一个实施例的FET的正面平面图。
图4B为沿图4A中所示的FET的线4B-4B的截面图。
图4C为沿图4A中所示的FET的线4C-4C的截面图。
图5为根据图4A-4C中所示的实施例的一个变化的FET的正面平面图。
图6为根据图4A-4C中所示的实施例的另一个变化的FET的正面平面图。
图7到10为沿图1A的线1B-1B的截面图，示出了根据本发明的一个实施例制造FET的方法步骤。
图11为根据图4A-4C中所示的实施例的另一个变化的FET的正面平面图。
具体实施方式
根据提供简单工艺的本发明的实施例，提供了给PFET或NFET晶体管的沟道区施加压缩应力和/或拉伸应力的新方法，而且它们可以集成到制造集成电路或“芯片”的PFET和NFET晶体管的现有方法中。根据在此描述的本发明的各种实施例，提供了各种形式的FET，其中至少有两个掩埋介质应力产生区在有源半导体区的不同部分下面，在沟道区上施加不同方向的应力，以给FET的沟道区施加剪切应力。
图1为正面平面图，示出了PFET100以及用于给PFET的沟道区(未在图1A中示出)施加压缩应力的掩埋介质应力产生区150和152。如图1A中所示，PFET100包括通过示意性示为沟槽隔离区，例如，浅沟槽隔离(“STI”)区106的隔离区限定的有源半导体区104。STI区106由此限定了有源半导体区104的边界或“边缘”。
在对PFET100的描述中，提供与其相关的参考框架有助于定位PFET的部分和掩埋介质应力产生区。指南针方向：即，北、南、东和西提供了用于描述PFET的有用参考框架。图例101示出了这些方向。这些方向没必要和真实的北、南、东和西向一致，这是因为PFET100可以在任何方向上，以相对于真实北向的任何角度工作。因此，图例101所示方向在描述PFET100的各个部分的相对布置和取向中十分有用。
有源半导体区104的边缘包括西边缘108，和在PFET的纵(东西)向112上与西边缘相反的东边缘110。STI106还限定了有源半导体区104的北边缘114和在PFET的横向118上与北边缘相反的南边缘116。还如图1A中所示，包括栅极导体121和介质侧壁或隔离物123的栅极120位于源极区122和漏极区124之间的有源半导体区上。在图1A中所示的PFET中，第一和第二介质应力产生区150、152给有源半导体区104施加压缩应力。具体地说，第一介质应力产生区150位于有源半导体区104的西北部分下面，而第二介质应力产生区152位于有源半导体区104的东南部分下面。第一和第二介质应力产生区在如箭头156和158所指的相反的方向上给PFET的沟道区施加应力。这些介质应力产生区的结果是在有源半导体区的相反(北和南)边缘114、116处给PFET的沟道区施加相反方向的力，并由此施加平面内剪切应力。
图1B为沿图1A中所示的PFET100的线1B-1B的截面图。如图中所述，在优选为硅衬底的体半导体衬底162中提供了有源半导体区104。有源半导体区104的面105限定了有源半导体区的主表面。包括栅极导体121和隔离物123的栅极120位于PFET的沟道区132上，通过栅极介质125相互隔离。沟道区132的边缘由栅极导体的第一边缘134和与其相反的第二栅极边缘136的纵向位置确定。包括可选延伸和/或晕圈区126的源极区122从第一栅极边缘134附近延伸到STI区106处的有源半导体区的西边缘108。包括可选延伸和/或晕圈区127的漏极区124从沟道区的第二边缘136附近延伸到STI区106处的有源半导体区的东边缘110。
还如图1B中所示，第一掩埋介质应力产生区150位于包括一部分源极区122的一部分有源半导体区下面。第一掩埋介质应力产生区150具有水平延伸的上表面140(即，在PFET的纵向112和横向上延伸的表面)。第一介质应力产生区没有位于整个有源半导体区下面，但是第一介质应力产生区与有源半导体区共享边缘142。此边缘在远离通常水平的上表面140的向下的方向上延伸，此方向具有垂直分量。优选介质应力产生区的边缘142位于有源半导体区的边缘108和栅极导体121的最近边缘(第一栅极边缘134)之间的约一半距离处，如虚线所示。
图1C为沿图1A中所示的PFET00的线1C-1C的截面图。如图1C中所示，第二掩埋介质应力产生区位于包括一部分漏极区124的一部分有源半导体区下面。第二掩埋介质应力产生区152也具有水平延伸的上表面144。与第一介质应力产生区类似，第二掩埋介质应力产生区与有源半导体区共享边缘146，边缘146在远离通常水平的上表面144的向下的方向上延伸。类似地，在有源半导体区的边缘110和离其最近的栅极边缘(第二栅极边缘136)之间设置第二掩埋介质应力产生区的边缘。
图2为根据上面参考图1A-1C所示和所述的实施例的一个变化的PFET240的正面平面图。对于PFET240，晶体管和掩埋介质区250、252的所有特征与上面(图1A-1C)所示和所述的PFET100的相同，除了介质应力产生区250、252位于有源半导体区的西南和东北部分下面。与PFET100类似，介质应力产生区250、252产生压缩应力。介质应力产生区施加给沟道区施加剪切应力的如箭头256、258所示的相反方向的力。
尽管在上述实施例中，产生压缩应力的介质区用于PFET，而产生拉伸应力的介质区用于NFET，但是这并不排除在PFET中使用产生拉伸应力的介质区，也不排除在NFET中使用产生压缩应力的介质区。施加给FET的剪切应力的有益效果可以克服或至少减轻一些施加给NFET的压缩应力或一些施加给PFET的拉伸应力。
另外，尤其在互补金属氧化物半导体(“CMOS”)芯片中，在特定芯片中只提供一种类型(拉伸或压缩)的应力产生区可能很有用。在此情况下，源自施加给PFET或NFET的平面内剪切应力的净益处可以证明不优选给NFET施加压缩型应力或不优选给PFET施加拉伸型应力是有道理的。
图3A为根据本发明的另一个实施例的NFET300的正面平面图。在此实施例中，与PFET100(图1A-1C)类似，掩埋介质应力产生区350、352分别位于有源半导体区的西北和东南部分的下面。然而，与上述情况相反，掩埋介质应力产生区350、352在NFET300的沟道区上施加拉伸应力。这在图3B和3C的截面图中得以最佳显示。图3B为通过图3A中线3B-3B的截面图，而图3C为通过图3A中线3C-3C的截面图。如图3B中所示，第一掩埋介质应力产生区350为产生拉伸应力的介质区。此应力产生区优选为“收缩(collapsed)氧化物”区的形式，即，从原来被半导体衬底的半导体材料占据的体积稍微缩减的氧化物区域。类似地，如图3C中所示，第二掩埋介质应力产生区352为产生拉伸应力的介质区。此应力产生区也优选为“收缩氧化物”区的形式。除了由介质应力产生区施加的应力为拉伸应力而且晶体管是NFET而不是PFET，所有其它图3B和3C中所示的特征都与上面关于图1A-1C中所示的PFET的所示和所述的一样。
图4A的正面平面图中和图4B和图4C的截面图中示出了本发明的另一个实施例，图4B和4C分别为通过线4B-4B和通过线4C-4C的视图。在此实施例中，介质应力产生区包括位于有源半导体区西北和东南部分下面的区域450、452，它们产生压缩应力。另外，位于有源半导体区的西南和东北部分下面的其它介质应力产生区454、456产生拉伸应力。产生压缩应力的区域和产生拉伸应力的区域一起在衬底的有源半导体区中提供的FET的沟道区上施加剪切应力。FET可以为PFET或NFET。另外，图4A到4C中所示的FET的所有其它特征与上面关于图1A-1C中所示PFET的所示和所述的一样。
图5示出了另外一种变化，其中产生压缩应力的介质区550、552的方向与图4A到4C中所示的不一样。在此，产生压缩应力的介质区550和552分别位于有源半导体区的西南和东北部分的下面。另一方面，产生拉生应力的介质区554、556分别位于有源半导体区的西北和东南部分的下面。
图6为正面平面图，示出了上面关于图4A到4C所述的实施例的一个变化。如图中所示，介质应力产生区650、652、654和656进一步延伸到有源半导体区下面，以使介质应力产生区的边缘分别延伸到FET的第一栅极边缘或第二栅极边缘，FET可以为PFET或NFET。同样地，更接近沟道区的介质应力产生区的边缘会有助于对FET的沟道区产生更高级别的剪切应力。
现在参考图7到图10，将描述用于制造FET100(图1A、1B和1C)的方法。此方法利用与Choe等人的共同转让的美国专利No.2005/0067294中所述的工艺类似的工艺。在Choe等人的工艺中，注入和处理硅衬底区，以形成绝缘体上硅(“SOI”)衬底的掩埋氧化物层。通过p型掺杂剂(例如，Ga、Al、B和BF2)的离子注入和后面的阳极化处理形成多孔硅区。然后氧化多孔硅区，以形成掩埋氧化物层。
在本工艺中，在例如硅衬底的半导体衬底的位置上形成介质应力产生区，此区只位于部分(并非全部)有源半导体区下面。如图7中所示，构图例如光致抗蚀剂的掩模层200，并用p型掺杂剂注入位于衬底130的主表面207下面的掩埋区202。参考图1A的正面平面图，后面的描述关于同时注入和处理这两个区域。其它沿图1A的线1C-1C的图(未示出)将示出同时执行的相同的工艺步骤，以将第二区域形成和处理为第二掩埋介质应力产生区152(图1A)。在注入时，区域202中的掺杂剂浓度可以在约1×1019cm-3到约5×1020cm-3或更高的范围内。在任何情况下，获得的硼浓度必须明显高于，即，以一个或更高数量级地高于单晶硅中的正常(p-)p型掺杂剂浓度。掺杂剂优选主要由硼(B)或氟化硼(BF2)构成，但是镓(Ga)和铝(Al)可以代替使用。离子注入半导体衬底的深度确定了介质应力产生区的厚度。反过来，根据实施注入的能量选择注入深度。当通过光刻构图掩模层实施此注入时，注入区域202的工艺限定了注入区的边缘203，此边缘203在远离注入区的水平上表面201的方向上延伸。
此后，剥离例如光致抗蚀剂层的掩模层200，而且半导体衬底要经过阳极化工艺以将隐埋(pocket)p掺杂区转化为掩埋多孔半导体区。隐埋区变为多孔半导体区是阳极化工艺的结果。
随后进行阳极化工艺。优选主要由硅构成并且具有掩埋p型注入隐埋区的半导体衬底130置于或优选浸没于包括氟化氢(HF)溶液以及铂电极的容器中。将半导体衬底130连接到电流源的正极端，而将铂电极连接到与连接到正极端的电流源电导通的电流源的负极端。电流源给半导体衬底和控制阳极化工艺的HF溶液提供了阳极化电流。由于阳极化电流的存在，HF溶液很容易通过单晶硅半导体(硅)扩散进更高浓度的p型掺杂隐埋区。
在更高浓度的隐埋区中，HF溶液与高掺杂的p型硅反应，以形成如图8中所示的多孔硅隐埋区205。再次，优选同时用隐埋区205，和图8中未示出的其它硅隐埋区形成一个或多个附加多孔硅隐埋区。将如下面所述，在形成附加掩模层208之前实施此步骤。阳极化电流的范围从1mA/cm2到100mA/cm2，这取决于此工艺产生的多孔硅区205的孔隙度或密度。硅中硼或其它p型掺杂剂的浓度和阳极化电流的量都可用于控制孔隙度。也就是说，这些参数控制掩埋隐埋区的密度，例如通过硅的质量测量由其体积分离的掩埋隐埋区中的剩余量。例如，低孔隙度区，即，具有相对高密度的区域，为具有大于初始硅衬底密度的约44％的密度的区域。另一方面，高孔隙度区，即，具有相对低密度的区域，为具有小于初始硅衬底区密度的约44％的密度的区域。
阳极化之后，接着氢烘焙衬底，由此除去大多数留在硅中的注入的硼。有必要在此阶段从硅衬底中除去高浓度的硼，以避免此高浓度影响用于后面限定晶体管的不同掺杂区，即，沟道区、源极和漏极区、晕圈和/或延伸区的工艺。在范围从约800到约1000摄氏度(“℃”)的温度下进行氢烘焙范围从约30秒到30分钟的时间段。
阳极化和后烘焙工艺之后，多孔硅区保持在至少通常与隐埋区一起延伸的位置上，图8的截面图中只示出了一个这样的多孔硅区205。多孔硅区是包括多个孔隙的区域。如用电子显微镜看到的，多孔硅区具有与海绵或泡沫材料类似的形貌，具有大量的通过剩下的硅材料的连接结构支撑在一起的孔隙。多孔硅区中的孔隙度至少部分由掩埋隐埋区中硼的初始浓度确定。如上所述，通过适当选择注入隐埋区的硼的剂量并通过控制阳极化电流的量，可以从掩埋隐埋区除去少量或大量的硅材料。
接下来，如图8中所示，在衬底主表面207上淀积并构图例如光致抗蚀剂的另一掩模层208。如图9中所示，接着利用掩模层构图衬底，以在掩埋多孔硅区上的上硅层206中形成沟槽210，以限定有源半导体区104的边缘108、110。在暴露多孔硅区的位置中蚀刻沟槽210。然后，在适当保护有源半导体区的边缘之后，例如通过在其上形成氮化硅隔离物212，使暴露的多孔硅区经过如上参考图1A所述的形成介质应力产生区150、152的氧化工艺。
图10示出了上述实施例的一个变化，其中实施用于限定掩埋多孔硅区的p型掺杂注入进入衬底的暴露表面处的区域而不是直接进入上面对应图7所述的掩埋子表面区。具体地说，如图10中所述，同时进行初始注入进入对应于介质应力产生区150(图1A)的区域202’和对应于介质应力产生区152(图1A)的另一区域，它未在图10所示的图中示出。这些区域从衬底130的最初暴露的主表面207’向下延伸。在此注入之后，除去光致抗蚀剂并退火衬底，以恢复单晶硅材料在注入工艺中所受的破坏。然后在包括注入区的半导体衬底的暴露表面上生长硅外延层，以形成与图1中所示结构基本类似的结构。外延层包括有源半导体区206，其中将要在后面形成场效应晶体管(“FET”)。作为生长外延半导体层以形成如图7中所示结构的结果，注入区会变为掩埋注入区，也称作“隐埋区”，这些隐埋区的每个具有在有源半导体区206下面在水平方向上延伸的上表面201。具体地说，隐埋区在与有源半导体区206的主表面207平行的水平方向上延伸。每个隐埋区和有源半导体区206分享边缘203，边缘203在远离其中上表面201延伸的水平方向的方向上延伸。此后，继续对注入区202进行阳极化工艺，以形成掩埋多孔硅区205，而后续工艺按与上面关于图8和9描述的方式进行。
取决于多孔区内的孔隙度，介质应力产生区给半导体衬底的邻近部分施加压缩应力或拉伸应力。对此结果可进行如下解释。二氧化硅的体积大于硅，其比率为2.25:1。由此，当每个多孔硅区内保留的硅的比例大于1/2.25(即，多孔硅区体积内保留的硅的质量大于最初质量的约44％)时，所得二氧化硅膨胀，促使介质区在氧化多孔区时变得产生压缩应力。另一种方式描述就是，所得二氧化硅膨胀，以在孔隙度小于56％时，也就是说，当从限定体积的多孔硅区中除去的质量小于初始质量的56％时变得产生压缩应力。
相反，当孔隙度大于56％时，所得二氧化硅收缩，促使所得介质区变得产生拉伸应力。如上所述，孔隙度至少部分由用硼注入区域的条件和蚀刻工艺的条件确定。通常，孔隙度在注入的硼的浓度变高时变高，而在注入的硼的浓度变低时变低。同样，通常在蚀刻工艺的电流密度较高时可获得较高的孔隙度。相反，在电流密度较低时可获得较低的孔隙度。
在上述工艺中，注入区的边缘由光刻限定。因此，其结果是多孔硅区的范围至少部分由此光刻工艺确定。因此，从氧化多孔硅区得到的介质应力产生区的边缘位置至少部分由用于在注入掺杂剂以形成注入区时掩蔽衬底的光刻工艺确定。
在以上述方式形成介质应力产生区之后，用例如硅的氧化物(例如，二氧化硅)的介质材料填充沟槽210(图10)，以形成一个或多个沟槽隔离(“IT”)区或浅沟槽隔离(“STI”)区106，如图1A中所示。通过高密度等离子体(“HDP”)技术和/或包括低压CVD(“LPCVD”)、等离子体增强CVD(“PECVD”)等的其它化学气相淀积(“CVD”)技术淀积介质填充物，它可以通过例如原硅酸四乙酯(“TEOS”)前体淀积。介质材料可以包括在淀积介质填充物之前在沟槽内壁加衬的例如氮化硅的氮化物。
形成掩埋介质应力产生区之后，如图1A-1B中所示，形成栅极导体121、介质隔离物123、包括延伸区和/或晕圈区126、127的源极和漏极区122、124。就此完全形成了具有图1A的截面图中所示的介质应力产生区150、152的PFET100。
图11示出了上面关于图4A到4C所示和所述的实施例的另一个变化。如在上述实施例中，介质应力产生区以相反方向给晶体管的沟道区施加力，以在其上施加平面内剪切应力。在此实施例中，压缩介质应力产生区750、752置于有源半导体区的西北和东南角，而拉伸应力产生区754、756置于西南和东北角。然而，在此实施例中，与像上述实施例不一样，未将介质应力产生区掩埋于有源半导体区104之下。相反，将介质应力产生区置于在有源半导体区的顶(主)表面处暴露的区域中。如此，在此情况下的介质应力产生区具有暴露的表面，该表面至少基本上与有源半导体区的主表面和隔离区的暴露表面在同一平面内，隔离区例如置于有源半导体区704的东和西边缘的浅沟槽隔离(“STI”)区706以及置于有源半导体区704的北和南边缘的STI区707。
优选根据上面参考图7到9所述的工艺实施例制造介质应力产生区，除了实施注入进入从主表面延伸的半导体区(而不是注入进入有源半导体区下面的掩埋区)。然而，相对于图9实施的工艺，其中形成STI区706、707的沟槽只部分插入介质应力产生区的边缘，如图11中所示。
在此，因为实施用于限定介质应力产生区和STI区的隔离工艺中的覆盖容差，介质应力产生区的边缘相对于STI区的边缘可以有所偏离。在此情况下，示出了一个实施例，其中例如边缘760、762的介质应力产生区的内边缘分别置于比STI区706的内边缘770、772离栅极导体更大的距离处。当然，存在其它可供选择的办法，例如以趋于将介质应力产生区的内边缘定位的比STI区的边缘更近于栅极导体的方式的偏移容差。在另一个变化中，可以将介质应力产生区安排的与STI具有相同或近似相等的线宽，但是因为掩埋覆盖容差，STI的一些南北或东西向的偏移或旋转可能出现在相关的介质应力产生区中。
在本发明的一个变化中，使用不同的工艺形成介质应力产生区。在此变化中，代替上述注入、阳极化和氧化工艺以形成应力产生区，可以使用不同类型的介质填充材料形成具有拉伸或压缩应力的应力产生区。从上述参考的美国专利公开No.2004/0113174中公知，例如，使用高密度等离子体氧化物填充形成压缩应力产生区，而用原硅酸四乙酯(TEOS)氧化物填充形成拉伸应力产生区。然而，此专利公开没有具体描述以相反方向施加应力以给晶体管的沟道区施加放大的平面内剪切应力的应力产生区。在此情况下，可以通过使用HDP氧化物填充蚀刻沟槽的工艺形成压缩应力产生区750、752。另一方面，可以通过使用拉伸氧化物，例如，用TEOS前体淀积的物质填充蚀刻沟槽的工艺形成拉伸应力产生区754、756。
尽管根据本发明的某些优选实施例描述了本发明，但是本领域内的技术人员应该理解，可以在不脱离本发明的真实范围和精神的情况下对其进行许多修改和改进，这些修改和改进只受下面所附权利要求的限制。

Claims (20)

1.一种芯片，包括：
有源半导体区，具有西边缘、东边缘、北边缘和南边缘，所述有源半导体区具有在所述西和东边缘之间的方向上的纵向和在所述北和南边缘之间的方向上的横向；
场效应晶体管，具有全部置于所述有源半导体区内的沟道区、源极区和漏极区，所述沟道区的长度置于所述纵向上，而所述沟道区的宽度置于所述横向上；
第一介质应力产生区，只在所述北和西边缘之间的所述有源半导体区的西北部分下面，所述第一介质应力产生区具有水平延伸的上表面，所述第一介质应力产生区与所述有源半导体区共享一个边缘，所述边缘在远离所述上表面的方向上延伸；以及
第二介质应力产生区，只在所述南和东边缘之间的所述有源半导体区的东南部分下面，所述第二介质应力产生区具有水平延伸的上表面，所述第二介质应力产生区与所述有源半导体区共享一个边缘，所述边缘在远离所述上表面的方向上延伸，
其中所述第一介质应力产生区在第一方向上给所述沟道区施加第一应力，而所述第二介质应力产生区在与所述第一方向相反的第二方向上给所述沟道区施加第二应力，以使所述第一和第二应力结合在一起给所述沟道区施加放大的剪切应力。
2.根据权利要求1的芯片，其中所述第一介质应力产生区在所述第一方向上施加压缩应力，而所述第二介质应力产生区在所述第二方向上施加压缩应力。
3.根据权利要求1的芯片，其中所述第一介质应力产生区在所述第一方向上施加拉伸应力，而所述第二介质应力产生区在所述第二方向上施加拉伸应力。
4.根据权利要求2的芯片，还包括：
第三介质应力产生区，只在所述南和西边缘之间的所述有源半导体区的西南部分下面，所述第三介质应力产生区具有水平延伸的上表面，所述第三介质应力产生区与所述有源半导体区共享一个边缘，所述边缘在远离所述上表面的方向上延伸；以及
第四介质应力产生区，只在所述北和东边缘之间的所述有源半导体区的东北部分下面，所述第四介质应力产生区具有水平延伸的上表面，所述第四介质应力产生区与所述有源半导体区共享一个边缘，所述边缘在远离所述上表面的方向上延伸，
所述第三介质应力产生区在所述第一和第二方向中的一个方向上给所述沟道区施加剪切应力，而所述第四介质应力产生区在与所述第一和第二方向中的所述一个方向相反的所述第一和第二方向中的另一个方向上给所述沟道区施加剪切应力。
5.根据权利要求4的芯片，其中所述第三介质应力产生区在所述第一和第二方向中的所述一个方向上施加拉伸应力，而所述第四介质应力产生区在所述第一和第二方向中的所述另一个方向上施加拉伸应力。
6.根据权利要求3的芯片，还包括：
第三介质应力产生区，只在所述南和西边缘之间的所述有源半导体区的西南部分下面，所述第三介质应力产生区具有水平延伸的上表面，所述第三介质应力产生区与所述有源半导体区共享一个边缘，所述边缘在远离所述上表面的方向上延伸；以及
第四介质应力产生区，只在所述北和东边缘之间的所述有源半导体区的东北部分下面，所述第四介质应力产生区具有水平延伸的上表面，所述第四介质应力产生区与所述有源半导体区共享一个边缘，所述边缘在远离所述上表面的方向上延伸，
所述第三介质应力产生区在所述第一和第二方向中的一个方向上给所述沟道区施加剪切应力，而所述第四介质应力产生区在与所述一个方向相反的所述第一和第二方向中的另一个方向上给所述沟道区施加剪切应力。
7.根据权利要求6的芯片，其中所述第三介质应力产生区在所述第一和第二方向中的所述一个方向施加压缩应力，而所述第四介质应力产生区在所述第一和第二方向中的所述另一个方向上施加压缩应力。
8.根据权利要求1的芯片，其中所述第一介质应力产生区接触沟槽隔离区，所述沟槽隔离区与所述有源半导体区共享所述北边缘、所述东边缘、所述南边缘和所述西边缘中的至少一个边缘。
9.根据权利要求1的芯片，其中所述第一和第二介质应力产生区的所述边缘在远离所述第一和第二介质应力产生区的所述上表面的至少通常垂直方向上延伸。
10.根据权利要求1的芯片，其中所述场效应晶体管还包括栅极导体，所述栅极导体具有位于所述沟道区上面的导电部分，所述导电部分具有垂直取向的第一栅极边缘和与所述第一栅极边缘相反的垂直取向的第二栅极边缘，其中所述第一介质应力产生区的所述边缘与所述第一栅极边缘对准，而所述第二介质应力产生区的所述边缘与所述第二栅极边缘对准。
11.根据权利要求8的芯片，其中所述有源半导体区的所述北、东、南和西边缘的每个都与所述沟槽隔离区共享，所述第一介质应力产生区接触小于所述北边缘和所述西边缘的整个长度，而所述第二介质应力产生区接触小于所述南边缘和所述东边缘的整个长度。
12.一种芯片，包括：
有源半导体区，具有西边缘、东边缘、北边缘和南边缘，所述有源半导体区具有在所述西和东边缘之间的方向上的纵向和在所述北和南边缘之间的方向上的横向；
场效应晶体管，具有全部置于所述有源半导体区内的沟道区、源极区和漏极区，所述沟道区的长度置于所述纵向上，而所述沟道区的宽度置于所述横向上；
第一介质应力产生区，只在所述南和西边缘之间的所述有源半导体区的西南部分下面，所述第一介质应力产生区具有水平延伸的上表面，所述第一介质应力产生区与所述有源半导体区共享一个边缘，所述边缘在远离所述上表面的方向上延伸；以及
第二介质应力产生区，只在所述北和东边缘之间的所述有源半导体区的东北部分下面，所述第二介质应力产生区具有水平延伸的上表面，所述第二介质应力产生区与所述有源半导体区共享一个边缘，所述边缘在远离所述上表面的方向上延伸，
其中所述第一介质应力产生区在第一方向上给所述沟道区施加第一应力，而所述第二介质应力产生区在与所述第一方向相反的第二方向上给所述沟道区施加第二应力，以使所述第一和第二应力结合在一起给所述沟道区施加放大的剪切应力。
13.根据权利要求12的芯片，其中所述第一介质应力产生区在所述第一方向上施加压缩应力，而所述第二介质应力产生区在所述第二方向上施加压缩应力。
14.根据权利要求12的芯片，其中所述第一介质应力产生区在所述第一方向上施加拉伸应力，而所述第二介质应力产生区在所述第二方向上施如拉伸应力。
15.一种制造场效应晶体管器件的方法，包括：
在半导体衬底内形成第一掩埋多孔半导体区和第二掩埋多孔半导体区，所述第一和第二掩埋多孔半导体区置于所述衬底的上面的半导体部分之下，所述第一和第二掩埋多孔区具有多个孔隙，而且密度低于所述上面的半导体部分的密度；
氧化所述第一和第二掩埋多孔半导体区，以形成第一介质应力产生区和第二介质应力产生区；
形成具有都在所述衬底的所述上面的半导体部分内延伸的沟道区、源极区和漏极区的场效应晶体管，所述场效应晶体管部分在所述第一介质应力产生区上面而部分在所述第二介质应力产生区上面，
其中所述第一介质应力产生区在第一方向上给所述沟道区施加第一应力，而所述第二介质应力产生区在与所述第一方向相反的第二方向上给所述沟道区施加第二应力，以使所述第一和第二应力结合在一起给所述沟道区施加放大的剪切应力。
16.根据权利要求15的制造场效应晶体管器件的方法，其中所述形成第一和第二掩埋多孔半导体区的步骤包括通过掩模中的第一和第二开口分别在所述衬底的第一和第二区内注入掺杂剂，并将所述衬底暴露于阳极化工艺。
17.根据权利要求16的制造场效应晶体管器件的方法，其中所述形成第一和第二掩埋多孔半导体区的步骤还包括预烘焙工艺，以降低所述第一和第二掩埋多孔半导体区内的所述掺杂剂的浓度。
18.根据权利要求16的制造场效应晶体管器件的方法，其中在所述第一和第二区在所述衬底的主表面中暴露时，实施所述注入掺杂剂的步骤以将掺杂剂注入所述第一和第二区，所述方法还包括生长外延层，以在将所述衬底暴露于所述阳极化工艺之前形成所述上面的半导体部分。
19.根据权利要求16的制造场效应晶体管器件的方法，其中在实施所述注入掺杂剂的步骤时，所述第一和第二区置于所述上面的半导体部分之下。
20.根据权利要求16的制造场效应晶体管器件的方法，其中在所述注入步骤期间光刻确定所述第一和第二介质应力产生区的边缘。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7364997B2 (en) * 2005-07-07 2008-04-29 Micron Technology, Inc. Methods of forming integrated circuitry and methods of forming local interconnects
US7476938B2 (en) * 2005-11-21 2009-01-13 International Business Machines Corporation Transistor having dielectric stressor elements at different depths from a semiconductor surface for applying shear stress
JP4822857B2 (ja) * 2006-02-01 2011-11-24 株式会社東芝 半導体装置及びその製造方法
US7462916B2 (en) * 2006-07-19 2008-12-09 International Business Machines Corporation Semiconductor devices having torsional stresses
US7615840B2 (en) * 2007-06-21 2009-11-10 Infineon Technologies Ag Device performance improvement using flowfill as material for isolation structures
US8216904B2 (en) * 2008-12-31 2012-07-10 St Microelectronics, Inc. Strained transistor and method for forming the same
US8415748B2 (en) 2010-04-23 2013-04-09 International Business Machines Corporation Use of epitaxial Ni silicide
US20140093997A1 (en) 2012-10-02 2014-04-03 Jong Won Chung Method of manufacturing an organic semiconductor thin film
US8962430B2 (en) 2013-05-31 2015-02-24 Stmicroelectronics, Inc. Method for the formation of a protective dual liner for a shallow trench isolation structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4030383B2 (ja) * 2002-08-26 2008-01-09 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US6974981B2 (en) * 2002-12-12 2005-12-13 International Business Machines Corporation Isolation structures for imposing stress patterns
US6717216B1 (en) * 2002-12-12 2004-04-06 International Business Machines Corporation SOI based field effect transistor having a compressive film in undercut area under the channel and a method of making the device
US7566482B2 (en) * 2003-09-30 2009-07-28 International Business Machines Corporation SOI by oxidation of porous silicon
DE102004026149B4 (de) * 2004-05-28 2008-06-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Erzeugen eines Halbleiterbauelements mit Transistorelementen mit spannungsinduzierenden Ätzstoppschichten
JP4426988B2 (ja) * 2005-03-09 2010-03-03 富士通マイクロエレクトロニクス株式会社 ｐチャネルＭＯＳトランジスタの製造方法

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