CN102299075B

CN102299075B - 制作半导体器件结构的方法

Info

Publication number: CN102299075B
Application number: CN 201010218040
Authority: CN
Inventors: 何有丰; 胡亚兰
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-06-23
Filing date: 2010-06-23
Publication date: 2013-04-10
Anticipated expiration: 2030-06-23
Also published as: CN102299075A

Abstract

本发明公开了一种制作半导体器件结构的方法，包括：提供一衬底，该衬底上方形成有栅极结构；在栅极结构的外围形成有包括第一侧壁层结构和第一垫氧层结构的间隙壁结构；在衬底上形成外延区；去除所述间隙壁结构中的第一侧壁层结构并形成第一偏移侧壁层结构；在衬底中位于外延区的内侧且紧邻于外延区的位置形成轻掺杂区，在所述第一偏移侧壁层结构的外侧形成第二侧壁层结构；以及在所述外延区的上方且在该第二侧壁层结构的外侧形成硅化区且在所述衬底中形成源/漏极，得到所述半导体器件结构。该方法使得上述外延区上方形成的硅化区不被损伤，可以降低硅化区的电阻，减小半导体器件结构的片上电阻，由此提高了制备的半导体器件结构的电学性能。

Description

制作半导体器件结构的方法

技术领域

本发明涉及半导体制造工艺，特别涉及一种制作半导体器件结构的方法。

背景技术

在半导体器件微型化、高密度化、高速化、高可靠化和系统集成化等需求的推动下，半导体器件的最小特征尺寸也从最初的1毫米发展到现在的90纳米或60纳米，并且在未来的几年内将会进入45纳米及其以下节点的时代，若不改变半导体器件的组成成分和结构，仅单纯的按比例缩小半导体器件会因其饱和漏电流(IDSS)过大而变得不可行，所以半导体器件在按比例缩小的同时会改变一些构件的成分或结构来减小IDSS。例如，可以调整晶体管栅极下方沟道区的长度来改变结合沟道区的电阻，由此提高晶体管效率。但是，由于热载流子而导致的门限电压会随时间而变化，以及可能产生互导的恶化。解决该问题最好是在半导体器件结构中设置源/漏极扩展区即轻掺杂区(LDD区)。此外，在半导体器件结构的沟道区产生应变也可使载流子的迁移率增加，同时可以减小半导体器件结构的体积，并可以提高半导体器件结构的电学性能。

一般而言，希望在N型半导体器件结构的沟道区感应出一个从源极到漏极方向的张应力，以利增加电子迁移率；在P型半导体器件结构的沟道区感应出一个从源极到漏极方向的压应力，以增加空穴迁移率。以下以半导体器件结构的PMOS区域为例进行说明。

具体地，制备半导体器件结构的PMOS区域的源/漏极(S/D)扩展区的方法可以如下：首先，在具有N阱的半导体衬底区域(PMOS区域)上形成栅极结构。接着，在该栅极结构的两侧形成间隙壁结构，其中，所述间隙壁结构包括垫氧层结构和侧壁层结构。然后在上述衬底上形成锗化硅外延区，该锗化硅外延区紧邻间隙壁结构外侧(该处是以栅极结构为中心，远离栅极结构为外侧，靠近栅极结构为内侧)，以及在形成外延区的上方沉积单晶硅和金属的混合物使其形成硅化区，再接着去除上述间隙壁结构包含的侧壁层结构，再形成轻掺杂区(LDD区)，该LDD区紧邻所述外延区的内侧，且该LDD区部分地与外延区重合。最后再次形成间隙壁结构所需要的侧壁层结构，并通过重掺杂方式在衬底上形成PMOS区域的源极/漏极。其中，该PMOS区域的锗化硅外延区是用于导引应力至沟道区。

然而上述制备PMOS区域S/D扩展区的工艺出现的问题就是，在去除上述侧壁层结构时，容易导致外延区上方的硅化区损伤，使硅化区变得非常薄且使该硅化区的电阻非常大。即外延区和硅化区总的电阻远大于其它部分结构的电阻，相对应地，所述半导体器件结构的NMOS区域也会发生类似上述的问题，从而导致最后获取的半导体器件结构的片上电阻较大，进一步地导致半导体器件结构的驱动电流增大。此外，由于现有技术中是先形成硅化区再形成LDD区，还可能使LDD区的制备过程中，LDD区的离子无法精确注入到版图设计的位置，即在形成该LDD区的制备过程中容易产生阴影效应，进而无法制备出符合版图设计的LDD区，由此得不到符合实际工艺需求的半导体器件结构。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了有效解决上述问题，本发明提出了一种制作半导体器件结构的方法，包括下列步骤：

提供具有离子阱的衬底，该衬底上方形成有对应该离子阱的栅极结构；

在所述栅极结构的外围形成间隙壁结构，该间隙壁结构从外到内依次包括第一侧壁层结构和第一垫氧层结构；

在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成外延区；

去除所述间隙壁结构中的所述第一侧壁层结构，并形成第一偏移侧壁层结构；

在所述衬底中位于所述外延区的内侧且紧邻于所述外延区的位置形成轻掺杂区，该轻掺杂区的一部分位于所述第一偏移侧壁层结构的下方；

在所述第一偏移侧壁层结构的外侧形成第二侧壁层结构；

在所述外延区的上方且在该第二侧壁层结构的外侧形成硅化区，以及

在所述衬底中且在该第二侧壁层结构的外侧形成源/漏极区，得到所述半导体器件结构。

进一步地，当所述离子阱为N阱时，在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成凹槽，且在所述凹槽中填充锗原子和硅原子形成锗化硅外延区；当所述离子阱为P阱时，在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成凹槽，且在所述凹槽中填充碳原子和硅原子形成碳化硅外延区。

进一步地，所述第一垫氧层结构的形成方式是炉管氧化法、快速热氧化法或原位水蒸气产生氧化法；

所述第一侧壁层结构、所述第一偏移侧壁层结构和所述第二侧壁层结构的形成方式选自低压化学气相沉积、半大气压化学气相沉积和等离子体增强性化学气相沉积中的任一种。

进一步地，所述在所述衬底中位于所述外延区的内侧且紧邻于所述外延区的位置形成轻掺杂区包括形成多个轻掺杂区。

进一步地，当所述离子阱为N阱时，所述在所述外延区的上方且在该第二侧壁层结构的外侧形成硅化区包括形成为硅镍铂合金化合物的硅化区。

进一步地，所述栅极结构包括：位于所述衬底上方的栅极绝缘层和位于所述栅极绝缘层上方的栅极金属层。

进一步地，所述第一垫氧层结构、所述第一侧壁层结构、所述第一偏移侧壁层结构和所述第二侧壁层结构的材料为氧化物、氮化物或两者的组合物，且所述第一垫氧层结构和所述第一侧壁层结构所选用的材料是不同的，所述第一垫氧层结构和所述第一偏移侧壁层结构所选用的材料是不同的，所述第一偏移侧壁层结构和所述第二侧壁层结构的材料是不同的。

进一步地，采用气体为SiH₄、TEOS、O₂和O₃的混合气体制备材料为氧化物的所述第一偏移侧壁层结构、所述第一侧壁层结构和所述第二侧壁层结构；

采用气体为DCS、SiH₄和NH₃的混合气体制备材料为氮化物的所述第一偏移侧壁层结构、所述第一侧壁层结构和所述第二侧壁层结构。

进一步地，当所述离子阱为N阱时，所述轻掺杂区的掺杂杂质为硼或BF₂；

当所述离子阱为P阱时，所述轻掺杂区的掺杂杂质为磷或砷。

采用本发明的方法制备的半导体器件结构，能够保证在外延区上方形成的硅化区不被损伤。即可以在硅化区获得较多的硅镍铂合金化合物，由此可以有效地降低了硅化区的电阻，减小半导体器件结构的片上电阻，且能够降低半导体器件结构的驱动电流。另外，本发明先进行LDD区的注入，之后再形成硅化区，由此可以避免在LDD区的离子注入过程中间产生的阴影效应，且可以获得符合版图设计要求的LDD区，通过本发明的方法可以提高制备的半导体器件结构的电学性能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A到图1K是根据本发明的实施例制备半导体器件结构的剖面示意图；

图2是根据本发明的实施例的方法制备的半导体器件结构的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何改进制作半导体器件结构的工艺来解决现有技术中的问题。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

本发明中的方法可以在半导体器件结构的PMOS区域或NMOS区域上实施，或在PMOS区域和NMOS区域上同时实施，本发明不对其进行限制，依据实际的工艺需求进行设定。下述实施例是以单个的PMOS区域进行说明。

参考图1A所示，提供包含有浅沟槽隔离(STI)结构102和离子阱的半导体衬底101，所述半导体衬底可以是硅、锗、砷化镓或硅锗化合物。当所述离子阱为N阱时，该半导体衬底区域属于PMOS区域103，当所述离子阱为P阱时，所述半导体衬底区域属于NMOS区域。以下以PMOS区域103为例进行说明，所述N阱中注入的离子可以是磷，注入的能量可以是250KeV至300KeV，剂量为3e¹³原子/cm²。

在所述半导体衬底101上方形成有第一栅极结构104，该第一栅极结构104包括位于半导体衬底101上方第一栅极绝缘层105和位于第一栅极绝缘层105上方的第一栅极金属层106。优选地，该第一栅极金属层106上方还可以形成掩膜层。所述第一栅极绝缘层105可以是HfO₂或其它绝缘性的材料，并且所述第一栅极绝缘层105可以通过化学气相沉积形成或等离子体气相沉积形成，其厚度优选在5埃至20埃之间。所述第一栅极金属层106可以是高K材料(K为介电常数)，或其它易导电的金属氧化物材料，其厚度范围可为5埃至30埃，该第一栅极金属层106的形成方式可以通过常压化学气相沉积或低压化学气相沉积进行实施，还可以通过等离子体增强性化学气相沉积、原子层沉积法进行实施。上述将具有N阱的半导体衬底101和第一栅极结构104统称为PMOS区域103。

接着，参考图1B所示，在所述第一栅极结构104的外围形成第一垫氧层结构107’，该第一垫氧层结构107’的材料可以选用氧化物或氮化物，如可以是氮化硅、氮氧化硅、或上述的组合等。另外，该第一垫氧层结构107’的形成方法可以为炉管氧化法、快速热氧化法或原位水蒸气产生氧化法，其选用的气体是氧气、氮气、NO、N₂O和H₂O等的混合气体。所述第一栅极结构104外表面的第一垫氧层结构107’的厚度大约为1～4纳米。

参考图1C至图1D所示，在所述图1B所示的结构上表面形成第一侧壁层108(如图1C所示)，进而刻蚀所述第一侧壁层108，使其形成如图1D所示的第一间隙壁结构，该第一间隙壁结构包括，第一垫氧层结构107’和第一侧壁层结构108’。所述第一侧壁层108的形成方式可以为低压化学气相沉积、半大气压化学气相沉积或等离子体增强性化学气相沉积等，相应地沉积厚度为10～25纳米。所述第一侧壁层108的刻蚀方式为干法刻蚀，其相对应的刻蚀气体可以是CF₄、HBr、He和O₂等的混合气体。

第一侧壁层108的材料可以选用氧化物和氮化物，如可以是氮化硅、氮氧化硅、或上述的组合物等。需要说明的是，所述第一垫氧层结构107’和所述第一侧壁层结构108’所选用的材料是不同的。当所述第一侧壁层108的材料选用氧化物时，沉积所述第一侧壁层108的气体可以是SiH₄、TEOS、O₂和O₃等混合气体；当所述第一侧壁层108的材料选用氮化物时，沉积所述第一侧壁层108的气体可以是DCS、SiH₄和NH₃等混合气体。需要说明的是，在刻蚀形成第一间隙壁结构的过程中，在所述第一栅极结构104的正上方保留有保护层，该保护层可以是第一垫氧层结构107’或掩膜层，在本实施例中，所述保护层为第一垫氧层结构107’。特别地，上述第一间隙壁结构的第一垫氧层结构107’和第一侧壁层结构108’的制备工艺可以在不同的刻蚀设备中分别进行，也可以在同一刻蚀设备中原位进行。当在同一设备中制备第一间隙壁结构时，所述第一垫氧层结构107’和第一侧壁层结构108’所选用的材料是不同的。

然后，参考图1E和图1F所示，在半导体衬底101上位于所述第一侧壁层结构108’的外侧且紧邻于所述第一侧壁层结构108’的位置形成外延区110，即该外延区110位于所述第一间隙壁结构和STI结构之间。具体地，如图1E所示，先在半导体衬底101上位于所述第一侧壁层结构108’的外侧且紧邻于所述第一侧壁层结构108’的位置形成凹槽110’，即沿着PMOS区域的第一间隙壁结构的外缘形成凹槽110’。在本实施例中，以第一栅极结构104为中心，远离第一栅极结构104为外侧，靠近第一栅极结构104为内侧。该凹槽形成方法可为等向性和/或非等向性干法刻蚀，其深度为0～1000埃，较好为250～650埃，接着在所述凹槽110’中填充/注入锗原子和硅原子，使其外延反应形成能够产生压应力的锗化硅外延区。所述锗化硅外延区采用的硅源前驱气体可以是SiH₄或SiH₂C1₂，相对应的流量可以是30～300sccm，锗源前驱气体可以为GeH₄、HCl和氢气等的混合气体，相对应的GeH₄流量是5～500sccm(sccm是指一个大气压、25摄氏度下每分钟1立方厘米的流量)，优选的GeH₄流量为5～50sccm，HCl气体的流量是50～200sccm，氢气的流量可以为5～50slm(slm是指每分钟1升的流量)，优选地是将上述的硅源前驱气体和锗源前驱气体混合在腔体里面进行反应，从而实现在凹槽中形成具有压应力的锗化硅外延区。锗化硅外延区通常会在沟道区引发压应力，因此可强化半导体器件结构中PMOS区域的载流子迁移率。

可选地，参考图1G和图1H所示，在图1G中，去除第一间隙壁结构中的第一侧壁层结构108’，同时去除所述第一栅极结构正上方的保护层。该第一侧壁层结构108’的去除方式可以采用湿法刻蚀方式，其所选用的溶液可以是热磷酸，HF或RCA等，选用溶液的浓度依据实际的工艺需求配置。

再接着，参考图1H所示，在所述第一垫氧层结构107’的外侧形成第一偏移侧壁层结构109，所述第一偏移侧壁层结构109的形成方式类似于第一侧壁层结构108’的形成方式，且所述第一垫氧层结构107’和所述第一偏移侧壁层结构109所选用的材料是不同的。具体地，在上述图1G结构的上表面形成一层第一偏移侧壁层，再刻蚀/图形化所述第一偏移侧壁层，使其形成第一偏移侧壁层结构109，所述第一偏移侧壁层的形成方式可以是低压化学气相沉积、半大气压化学气相沉积或等离子体增强性化学气相沉积等，相应地沉积厚度为5～15纳米。所述第一偏移侧壁层的刻蚀方式为干法刻蚀，其相对应的刻蚀气体可以是CF₄、HBr、He和O₂等的混合气体。在本实施例中，所述第一偏移侧壁层结构109用于在形成轻掺杂区时保护第一栅极结构104不被破坏，以及可以用于定位轻掺杂区的注入位置。

然后，参考图1I所示，在所述半导体衬底101中位于所述外延区110的内侧且紧邻于所述外延区110的位置形成轻掺杂区111，该轻掺杂区111的一部分位于所述第一偏移侧壁层结构109的下方。即在所述第一偏移侧壁层结构109下方的衬底上通过离子注入形成轻掺杂区(LDD区)111，所述LDD区的离子注入方向可以是与竖直方向倾斜45度角或倾斜大于45度角，其优选范围可以是30度至75度，以便使该LDD区尽可能的位于所述第一偏移侧壁结构109的下方，减小与外延区110的重合。所述LDD区注入的离子即掺杂的杂质可以是硼或BF2等，注入剂量可以为1e¹³～3e¹⁵原子/cm²。优选地，在所述衬底101中位于所述外延区110的内侧且紧邻于所述外延区110的位置形成有多个轻掺杂区，该多个轻掺杂区部分位于所述第一偏移侧壁层结构109的下方。

参考图1J所示，在所述第一偏移侧壁层结构109的外侧形成第二侧壁层结构112，所述第二侧壁层结构的形成方式与第一侧壁层结构108’的形成方式相同。在本实施例中，使得所述第一偏移侧壁层结构109和所述第二侧壁层结构112的材料是不同的。

接着，参考图1K所示，在所述外延区的上方且在该第二侧壁层结构112的外侧形成硅化区114。具体地，在PMOS外延锗化硅的上面先形成5-20纳米的单晶硅，再在该单晶硅的上方沉积Ni和Pt的混合物，使得Ni、Pt和单晶硅反应形成硅镍铂合金化合物。该硅化区114在外延区上方的厚度主要是依据最后PMOS区域103版图设计需求的电阻来设定。其中，硅化区114的形成过程中使用的硅源气体可以是500-850摄氏度的SiH₄或SiH₂Cl₂，压力可以是1～15Torr，SiH4或SiH₂Cl₂的气体流量可以是50～150sccm，载气为H₂，流量可以为5～45slm。然后在所述外延区上方通过物理气相淀积方式沉积重金属Ni和Pt的混合物，其中Pt的重量百分比是0-10％，其余均为Ni。本实施例中使用的金属主要成分是Ni，主要是由于金属Ni和单晶硅容易发生反应。

然后，对所述PMOS区域的衬底101重掺杂形成对应于PMOS区域的源/漏极113，该重掺杂区域位于所述第二侧壁层结构112的外侧，且位于浅沟槽隔离结构102的内侧，进而得到半导体器件结构需要的PMOS区域。所述重掺杂的离子可以是硼、BF2等，剂量可以为1e¹³～3e¹⁵原子/cm²。

可选地，在上述图1K所示的制备硅化区114和源/漏极113的步骤可以交换。例如：现对所述PMOS区域的衬底101重掺杂形成对应于PMOS区域的源/漏极113，该重掺杂区域位于所述第二侧壁层结构112的外侧，且位于浅沟槽隔离结构102的内侧；其次在所述外延区的上方且在该第二侧壁层结构112的外侧形成硅化区114。由于本实施例中重掺杂区对硅化区114的影响非常小，故该重掺杂区的步骤放置在硅化区步骤之前或之后都可以。

通过上述实施方式制备的硅化区114不会受到任何后续操作的损伤，且上述实施例中硅化区114的硅镍铂合金化合物可以有效地降低该PMOS区域的电阻率，进而可以降低该半导体器件结构的片上电阻。

相对比于现有技术中制备的半导体器件结构，本发明调整了制备硅化区和LDD区的操作顺序，由此可以使硅化区不被损失，保留较多的硅镍铂合金化合物。所述硅镍铂合金化合物可以降低该半导体器件结构的片上电阻，从而降低了半导体器件结构的驱动电流，并可以使S/D之间的门限电压降低。另外，由于LDD区的操作步骤提前，可以避免现有技术中在制备LDD区时的阴影效应，使得制备LDD区的离子可以精确注入到版图设计中的源/漏极扩展区。由此可以有效降低半导体器件结构的漏电流，并降低制备的半导体器件结构的功耗，进而提高了制备的半导体器件结构的电学性能。

根据本发明的另一方面，上述制备半导体器件结构的PMOS区域的方法也可以适用于NMOS区域的制备过程。对于制备NMOS区域的S/D区也可以采用上述的方式，其不同之处在于，所述NMOS区域的凹槽中通过填充/注入碳原子和硅原子，使其形成碳化硅外延区，该碳化硅外延区用于提供张应力。并且，所述NMOS区域的硅化区使用的金属可以为镍铂合金。具体地，首先，在具有P阱的半导体衬底区域上形成第二栅极结构，且在该第二栅极结构的两侧形成和上述类似的第一间隙壁结构，该第一间隙壁结构包括第一垫氧层结构107’和第一侧壁层结构108’。接着，在形成NMOS区域的碳化硅外延区。优选地，该碳化硅外延区的形成方法可以为：在所述半导体衬底上位于所述第一侧壁层结构108’的外侧且紧邻于所述第一侧壁层结构108’的位置形成凹槽，且在所述凹槽中填充碳原子和硅原子形成碳化硅外延区。然后，去除上述第一间隙壁结构中的第一侧壁层结构108’，并形成所述第一偏移侧壁层结构109。再接着，对所述第一偏移侧壁层结构109下方的衬底进行轻掺杂，使其形成LDD区，轻掺杂区的掺杂杂质为磷或砷。最后形成第二侧壁层结构112，以及对其第二侧壁层结构112和STI结构102之间的衬底区域进行重掺杂，形成NMOS区域的源/漏极。NMOS区域的重掺杂的掺杂杂质可以使磷、砷等，剂量为1e¹³～5e¹⁵原子/cm²。形成对应于NMOS区域的源/漏极，进而得到半导体器件结构需要的NMOS区域。

优选地，所述半导体器件结构中的PMOS区域和NMOS区域可以同时进行。具体地，在制备PMOS区域的某一操作时，如“刻蚀第一侧壁层”、“形成凹槽结构”或“PMOS区的外延区”等，可以采用掩膜或光致抗蚀剂将半导体器件结构的NMOS区域进行遮蔽。相对应地，对NMOS区域进行操作时，可以遮蔽所述PMOS区域。当然，上述制备半导体器件结构的NMOS区域和PMOS区域同时进行还是针对单个区域进行制备，其主要是依据实际的工艺设备选择。

参考图2所示，图2是根据本发明的实施例的方法制备的半导体器件结构的工艺流程图，其步骤包括：

步骤201：提供具有离子阱的衬底，该衬底上方形成有对应该离子阱的栅极结构；

步骤202：在所述栅极结构的外围形成间隙壁结构，该间隙壁结构从外到内依次包括第一侧壁层结构和第一垫氧层结构；

步骤203：在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成外延区；

步骤204：去除所述间隙壁结构中的所述第一侧壁层结构，并形成第一偏移侧壁层结构；

步骤205：在所述衬底中位于所述外延区的内侧且紧邻于所述外延区的位置形成轻掺杂区，该轻掺杂区的一部分位于所述第一偏移侧壁层结构的下方；

步骤206：在所述第一偏移侧壁层结构的外侧形成第二侧壁层结构；

步骤207：在所述外延区的上方且在该第二侧壁层结构的外侧形成硅化区，以及在所述衬底中且在该第二侧壁层结构的外侧形成源/漏极区，得到所述半导体器件结构。

可选地，在步骤207中，也可以是在所述衬底中且在该第二侧壁层结构的外侧形成源/漏极区，以及在所述外延区的上方且在该第二侧壁层结构的外侧形成硅化区，得到所述半导体器件结构。

通过上述方法制备的半导体器件结构的硅化区不会受到损伤，由于硅化区的硅镍铂合金化合物可以有效地降低该硅化区的电阻率，进而可以降低该硅化区的电阻，以及降低了半导体器件结构的片上电阻，进而提高了制备的半导体器件结构的电学性能。

其中，当所述离子阱为N阱时，在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成凹槽，且在所述凹槽中填充锗原子和硅原子形成锗化硅外延区；

当所述离子阱为P阱时，在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成凹槽，且在所述凹槽中填充碳原子和硅原子形成碳化硅外延区。

根据如上所述的实施例制造的半导体器件结构可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)、射频器件或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。

需要指出的是，剖视图中的各个结构仅以示意性形式表现出来，并不代表各结构之间的比例关系。本发明所描述的某一区域或某一层结构的“上”、“上方”、“上表面”，意味着相应于这一区域或这一层结构的正上方，而不包括其它区域或层结构的上方的部分。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种制作半导体器件结构的方法，其特征在于，所述方法包括下列步骤：

在所述第一偏移侧壁层结构的外侧形成第二侧壁层结构；

在所述衬底中且在该第二侧壁层结构的外侧形成源/漏极区，得到所述半导体器件结构；

所述第一垫氧层结构、所述第一侧壁层结构、所述第一偏移侧壁层结构和所述第二侧壁层结构的材料为氧化物、氮化物或两者的组合物，且所述第一垫氧层结构和所述第一侧壁层结构所选用的材料是不同的，所述第一垫氧层结构和所述第一偏移侧壁层结构所选用的材料是不同的，所述第一偏移侧壁层结构和所述第二侧壁层结构的材料是不同的。

2.如权利要求1所述的方法，其特征在于，当所述离子阱为N阱时，所述外延区为锗化硅外延区；

当所述离子阱为P阱时，所述外延区为碳化硅外延区。

3.如权利要求1所述的方法，其特征在于，所述在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成外延区进一步包括：

当所述离子阱为N阱时，在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成凹槽，且在所述凹槽中填充锗原子和硅原子形成锗化硅外延区；

4.如权利要求1所述的方法，其特征在于，所述第一垫氧层结构的形成方式是炉管氧化法、快速热氧化法或原位水蒸气产生氧化法；

5.如权利要求1所述的方法，其特征在于，所述在所述衬底中位于所述外延区的内侧且紧邻于所述外延区的位置形成轻掺杂区包括形成多个轻掺杂区。

6.如权利要求1所述的方法，其特征在于，当所述离子阱为N阱时，所述在所述外延区的上方且在该第二侧壁层结构的外侧形成硅化区包括形成为硅镍铂合金化合物的硅化区。

7.如权利要求1所述的方法，其特征在于，所述栅极结构包括：位于所述衬底上方的栅极绝缘层和位于所述栅极绝缘层上方的栅极金属层。

8.如权利要求7所述的方法，其特征在于，

采用气体为SiH₄、TEOS、O₂和O₃的混合气体制备材料为氧化物的所述第一偏移侧壁层结构、所述第一侧壁层结构和所述第二侧壁层结构；

9.如权利要求1所述的方法，其特征在于，当所述离子阱为N阱时，所述轻掺杂区的掺杂杂质为硼或BF₂；

当所述离子阱为P阱时，所述轻掺杂区的掺杂杂质为磷或砷。

10.一种包含通过如权利要求1所述的方法制造的半导体器件结构的集成电路，其中所述集成电路选自动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路和射频电路。

11.一种包含通过如权利要求1所述的方法制造的半导体器件结构的电子设备，其中所述电子设备选自个人计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。