CN100466207C

CN100466207C - 半导体晶体管元件及其制作方法

Info

Publication number: CN100466207C
Application number: CNB2006100514937A
Authority: CN
Inventors: 丁世汎; 黄正同; 洪文瀚; 郑子铭; 沈泽民; 盛义忠
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2006-02-28
Filing date: 2006-02-28
Publication date: 2009-03-04
Anticipated expiration: 2026-02-28
Also published as: CN101030541A

Abstract

本发明提供一种制作金属氧化物半导体(MOS)晶体管元件的方法，特征在结合具有不同应力(stress)作用下(压缩或伸张)的氮化硅盖层以及一额外的浅沟绝缘层的回蚀刻步骤，使N或P型金属氧化物半导体场效应晶体管元件可以同时具有较高电流增益，藉以改善半导体晶体管元件的操作效能。

Description

半导体晶体管元件及其制作方法

技术领域

本发明涉及一种半导体晶体管元件及其制作方法，尤其涉及一种无氮化硅间隙壁(silicon nitride spacer-less)的N或P型金属氧化物半导体(metal-oxide-semiconductor，MOS)场效应晶体管元件及其制作方法。

背景技术

如该行业者所知，目前具有应变硅(strained silicon)的高速金属氧化物半导体晶体管元件乃利用硅锗层的晶格常数与硅不同导致当硅外延在硅锗上时产生结构上应变的原理。在此类型的应变硅-场效应晶体管元件中，通常牵涉到硅层的双轴向伸张应变(biaxial tensile strain)，这是由于硅锗层的晶格常数(lattice constant)比硅大，这使得硅的能带结构(band structure)发生改变，进而造成载流子移动性增加。因此沟道区域采用应变硅结构的元件可获得1.5倍甚至高达8倍左右的速度增益。

请参照图1至图3，其绘示的是现有技艺制作半导体NMOS晶体管元件10的方法剖面示意图。如图1所示，半导体NMOS晶体管元件10包括含有一硅层16的半导体衬底，在硅层16中形成有一源极18以及一藉由沟道区域22与源极18彼此分隔的漏极20。根据现有技艺，硅层16可以是一经由外延形成在一硅锗层(图未示)上的应变硅层。通常，半导体NMOS晶体管元件10另有浅结源极延伸17以及浅结漏极延伸19。在沟道区域22上形成有一栅极介电层14，在栅极介电层14上则形成有栅极12，其中栅极12一般包含有多晶硅。

半导体NMOS晶体管元件10的源极18以及漏极20为注入砷、锑或磷的N⁺掺杂区域，半导体NMOS晶体管元件10的沟道区域22则为注入硼的P型掺杂区域，在栅极12的侧壁上形成有氮化硅间隙壁32。在氮化硅间隙壁32与栅极12的侧壁之间为衬垫层30，其通常为二氧化硅所构成。半导体NMOS晶体管元件10的裸露硅表面上，例如漏极以及源极上，形成有一硅化金属层42。制作图1中的半导体NMOS晶体管元件10的步骤为该行业者所熟知，因此其细节不另重复赘述。

如图2所示，在完成图1中的半导体NMOS晶体管元件10的结构之后，通常会接着在半导体衬底上沉积一氮化硅盖层46，其中氮化硅盖层46覆盖硅化金属层42以及氮化硅间隙壁32，而其厚度通常介于200至400埃左右。根据现有技艺，沉积氮化硅盖层46的主要用意是使后续的接触孔蚀刻能有明显的蚀刻终点，也就是用来作为蚀刻停止层。在沉积氮化硅盖层46之后，接着才沉积介电层48，例如硅氧层等，且通常介电层48比氮化硅盖层46厚许多。

接着，如图3所示，利用现有的光刻以及蚀刻工艺，于介电层48与氮化硅盖层46中形成接触孔52。如前所述，在蚀刻接触孔52过程中，氮化硅盖层46的功能即在提供此等离子体干蚀刻的终点，藉此减少或避免等离子体蚀刻对于源极或漏极的伤害。

前述现有技艺仍存在有一些缺点需要改善。例如，在现有技艺中，为了使晶体管的效能获得提升，通常会使覆盖在氮化硅间隙壁32上的氮化硅盖层46带有一应力，例如伸张(tensile)应力或者压缩(compressive)应力，然而，传统的作法其使晶体管的效能获得提升的效果仍然有限，尚无法达到令人满意的程度。

发明内容

因此，本发明的主要目的在提供一种制作无氮化硅间隙壁的半导体MOS晶体管元件，使半导体MOS晶体管元件具有较佳的操作效能。

根据本发明的优选实施例，本发明提供一种制作金属氧化物半导体(MOS)晶体管元件的方法，包含有:

提供一半导体衬底，其具有一有源区域，其中该有源区域由一浅沟绝缘结构所隔离；

于该有源区域上形成一栅极介电层；

于该栅极介电层上形成一栅极，该栅极具有一侧壁以及一上表面；

于该栅极的该侧壁上形成一衬垫层；

于该衬垫层上形成一氮化硅间隙壁；

利用该栅极以及该氮化硅间隙壁作为注入掩模，对该有源区域进行一离子注入工艺，藉此于该主表面的该栅极两侧形成一漏极/源极区域；

于该栅极的该上表面以及该漏极/源极区域上形成一硅化金属层；

进行一蚀刻工艺，去除一预定厚度的该浅沟绝缘结构，以于该有源区域的周缘形成一高度落差h；

去除该氮化硅间隙壁；以及

形成与该衬垫层直接接壤的一应力层，且该应力层具有一特定的应力状态，且延伸至该浅沟绝缘结构上。

本发明另揭露一种制作互补式金属氧化物半导体(CMOS)晶体管元件的方法，包含有:

提供一半导体衬底，其具有一第一有源区域以及一第二有源区域，其中该第一有源区域以及第二有源区域之间是由一浅沟绝缘结构所隔离；

分别于该第一有源区域以及第二有源区域上形成一第一栅极介电层以及一第二栅极介电层；

分别于第一栅极介电层以及第二栅极介电层上形成一第一栅极以及第二栅极，各该第一、第二栅极皆具有一侧壁以及一上表面；

于该第一、第二栅极的该侧壁上形成一衬垫层；

于该衬垫层上形成一氮化硅间隙壁；

进行一离子注入工艺，于该第一、第二栅极的两侧形成一漏极/源极区域；

于该第一、第二栅极的该上表面以及该漏极/源极区域上形成一硅化金属层；

进行一蚀刻工艺，去除一预定厚度的该浅沟绝缘结构，形成一高度落差h；

去除该氮化硅间隙壁；以及

分别于该第一有源区域以及第二有源区域上形成与该衬垫层直接接壤的一第一应力层以及一第二应力层，且该第一应力层处于一伸张应力状态，而该第二应力层处于一压缩应力状态，其中该第一应力层以及第二应力层皆延伸至该浅沟绝缘结构之上。

本发明的特征在结合具有不同应力(stress)作用下(压缩或伸张)的氮化硅盖层以及一额外的浅沟绝缘层的回蚀刻步骤，使N或P型金属氧化物半导体场效应晶体管元件可以同时具有较高的电流增益，藉以改善半导体晶体管元件的操作效能。

为了使本领域技术人员能更近一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。

附图说明

图1至图3绘示的是现有技艺制作半导体NMOS晶体管元件的方法剖面示意图；

图4至图11绘示的是本发明优选实施例制作CMOS元件的方法剖面示意图；

图12显示的是针对N/PMOS晶体管，分别对三种不同情况下经测试所得到的电流增益；

图13绘示的是本发明另一优选实施例的剖面示意图；

图14绘示的是本发明另一优选实施例的剖面示意图。

主要元件符号说明

1 NMOS区域 2 PMOS区域

10 NMOS晶体管元件 12 栅极

14 栅极介电层 16 硅层

17 浅结源极延伸 18 源极

19 浅结漏极延伸 20 漏极

22 沟道区域 25 浅沟绝缘结构

30 衬垫层 32 氮化硅间隙壁

42 硅化金属层 46 氮化硅盖层

48 介电层 52 接触孔

68 遮蔽层 78 遮蔽层

88 遮蔽层

100 NMOS晶体管元件 112 栅极

114 栅极介电层

117 浅结源极延伸 118 源极

119 浅结漏极延伸 120 漏极

122 沟道区域 130 衬垫层

132 氮化硅间隙壁 146 氮化硅盖层

246 氮化硅盖层

具体实施方式

请参照图4至图11，其绘示的是本发明优选实施例制作半导体MOS晶体管元件10与100的方法的剖面示意图，其中相同的元件或部位仍沿用相同的符号来表示。需注意的是图式仅以说明为目的，并未依照比例尺寸作图。此外，在图4至图11中对于与本发明有关的部分的光刻及蚀刻工艺由于为本领域技术人员所熟知，因此并未明示于图式中。

本发明是关于一种制作集成电路中的MOS晶体管元件或者CMOS元件的方法，图4至图11中特别以CMOS工艺作为说明。首先，如图4所示，先准备包含有硅层16的半导体衬底，其中区域1乃用以制作NMOS元件10的区域，而区域2则用以制作PMOS元件100。前述的半导体衬底可以是硅衬底或者是硅覆绝缘(silicon-on-insulator，SOI)衬底，也可包含硅锗(SiGe)化合物半导体、硅碳(SiC)化合物半导体、硅锗碳(SiGeC)化合物半导体等。形成图4中的MOS晶体管元件的步骤大致如下:在硅层16形成浅沟绝缘(STI)结构25；形成栅极氧化层14及114；形成栅极12及112；在栅极侧壁上形成衬垫层30以及130；进行离子注入以形成浅结源极延伸17、117以及浅结漏极延伸19、119；以及形成间隙壁32以及132。

前述进行离子注入以形成浅结源极延伸17、117以及浅结漏极延伸19、119可利用不同的离子注入光掩模，先在区域1内的硅层16中，形成NMOS元件10的浅结源极延伸17以及浅结漏极延伸19，接着，于区域2内的硅层16中形成PMOS元件100的浅结源极延伸117以及浅结漏极延伸119。浅结源极延伸17以及浅结漏极延伸19之间为一N沟道22，浅结源极延伸117以及浅结漏极延伸119之间为一P沟道122。

根据本发明的优选实施例，栅极氧化层14及114可由二氧化硅所构成。然而，在本发明的另一实施例中，栅极氧化层14及114也可由高介电常数(high-k)材料所构成，例如，经过氮化的二氧化硅或氮氧化硅(oxynitride)，或者由高介电常数材料与二氧化硅的组合。此外，栅极氧化层14及114也可能是由氮化硅、氧化铝、氧化铪(HfO₂)、氧化锆(ZrO₂)、氮氧化铪(HfO_xN_y)、或氮氧硅化铪(HfSiO_xN_y)所构成者。

根据本发明的优选实施例，栅极12及112可以是由掺杂多晶硅所构成，但不限于此。在其它实施例中，栅极12及112也可以是由任何其它导电材料所构成，例如，掺杂硅、硅锗化合物、硅碳化合物、钨(W)、钽(Ta)、钼(Mo)、钛(Ti)、铼(Re)、铱(Ir)、铝等金属及其合金，或者硅化钴、硅化镍、硅化钨、硅化钛等硅化金属，或者氮化钨、氮化钽、氮化钛、氮硅钽(TaSiN)等金属氮化物。

在栅极12及112的侧壁上形成的间隙壁32及132为氮化硅所构成。在栅极与氮化硅间隙壁之间另有衬垫层30以及130，前述的衬垫层可以为氧化硅所构成，且衬垫层30以及130通常为L型剖面且其厚度约在30至120埃之间。此外，前述的衬垫层30以及130可另有一偏移间隙壁(offsetspacer)，其为本领域技术人员所知，因此并未图示。

图4中另有以x-z轴座标标示者，其中x轴即代表浅结源极延伸17与浅结漏极延伸19之间的沟道方向，z轴则代表沟道向上至栅极的方向。另外，y轴则是垂直于纸面的方向。

如图5所示，在形成氮化硅间隙壁32及132之后，利用如光致抗蚀剂等材料的遮蔽层68将区域2覆盖住。接着进行一离子注入工艺，将N型掺杂剂物种，例如砷、锑或磷等注入区域1内的硅层16中，藉此形成NMOS元件10的源极区域18以及漏极区域20。完成前述的离子注入工艺之后，遮蔽层68随即被剥除。

如图6所示，以类似的方法，在区域1上利用如光致抗蚀剂等材料的遮蔽层78将其覆盖。接着，进行另一离子注入工艺，将P型掺杂剂物种，例如硼等注入区域2内的硅层16中，藉此形成PMOS元件100的源极区域118以及漏极区域120。完成前述的离子注入工艺之后，遮蔽层78随即被剥除。

本领域技术人员应理解前述如图5以及图6中所示的注入顺序可以颠倒。换言之，可以先进行区域2内的P型掺杂，然后再进行区域1内的N型掺杂。此外，在完成漏极源极的掺杂后，半导体衬底通常可以继续进行一退火(annealing)或活化(activation)掺杂剂的热工艺，此退火或活化步骤也为本领域技术人员所熟知，不再另外加以赘述。

如图7所示，接着进行硅化金属(salicide)工艺，在源极区域以及漏极区域或者在栅极上形成如硅化镍等硅化金属层42。前述的硅化金属工艺包括在半导体衬底上溅镀或沉积一金属层，例如镍或钴等金属，然后使该金属层与接触到的硅表面反应成硅化金属，最后再去除未反应的剩余金属层。

此外，在进行前述的硅化金属工艺之前，也可以先将区域2内的源极区域以及漏极区域的硅表面先蚀除一部分，然后再长出一层硅锗层，再使硅化金属层42形成在源极区域以及漏极区域的该硅锗层上。另外，在进行前述的硅化金属工艺之前，也可以在区域1内的源极区域以及漏极区域的硅表面先蚀除一部分，然后再长出一层碳硅层，再使硅化金属层42形成在源极区域以及漏极区域的该碳硅层上。

接着，如图8所示，进行一蚀刻工艺，其目的在将浅沟绝缘结构25的表面蚀刻去除一预定厚度，使浅沟绝缘结构25的上表面低于邻近硅化金属层42的表面，形成一约为300至1000埃之间的落差h，优选为300至500埃之间。需特别注意的是，前述的浅沟绝缘结构25的蚀刻步骤必须控制好蚀刻终点而不能使落差h过大，这是由于若浅沟绝缘结构25蚀刻过深，则可能会有接触结漏电流等问题产生。此步骤为本发明的重要步骤，藉此可以在NMOS元件10与PMOS元件100周围的浅沟绝缘结构25的上表面低于邻近硅化金属层42的表面，形成一约为300至1000埃之间的落差h，利用该落差，则后续形成的氮化硅盖层提供二次(secondary)应力作用，以产生更大的电性改善效果。为了确保这种效果，故落差h不能过小，其至少需要达到300埃以上。

如图9所示，随后再将氮化硅间隙壁32以及132去除，在栅极12及112的侧壁上仅分别留下衬垫层30以及130。根据本发明的优选实施例，去除氮化硅间隙壁32以及132可以利用含磷酸的溶液或其它蚀刻方式。相比于现有技艺，本发明的特征在于NMOS晶体管元件10以及PMOS晶体管元件100在栅极侧壁上皆无氮化硅间隙壁。

根据本发明的优选实施例，去除氮化硅间隙壁32以及132之后，仅在栅极侧壁上留下约略呈L型剖面的衬垫层。然而，本领域技术人员应理解衬垫层不一定呈L型，也可以进行一较温和的蚀刻工艺，略微蚀刻衬垫层，以缩减其厚度。并且，在其它实施例中，衬垫层也可被完全去除。本发明衬垫层的厚度约略介于0至500埃之间。

如图10所示，根据本发明优选实施例，接着于半导体衬底上均匀沉积一氮化硅盖层46，其厚度优选在30至2000埃之间，例如1000埃左右。由于氮化硅间隙壁32以及132已被去除，氮化硅盖层46因此与NMOS晶体管元件10以及PMOS晶体管元件100的栅极12与112侧壁上的衬垫层30及130直接接壤。

根据本发明的优选实施例，氮化硅盖层46于沉积时先设定沉积在第一应力状态，如压缩应变(compressive-stressed)状态，其应力大小约为-0.1Gpa至-3Gpa之间。如此，使得沟道区域122在前述的x轴方向上(即沟道方向)受到与衬垫层130直接接壤的氮化硅盖层46的压缩应力作用。接着，利用一遮蔽层88将位于区域2内的氮化硅盖层46覆盖住。

接着，未被遮蔽层88覆盖的氮化硅盖层46的应力状态被改变至第二应力状态，其与第一应力状态相反，也就是说，区域2内的氮化硅盖层46为压缩应变状态，则第二应力状态即为伸张应变(tensile-stressed)状态，且其应力大小约为0.1Gpa至3Gpa之间。如此，使得沟道区域22在前述的x轴方向上(即沟道方向)受到与衬垫层30直接接壤的氮化硅盖层46的伸张应力作用。

根据本发明的优选实施例，改变区域1内的氮化硅盖层46应力状态的方法可以利用一锗离子注入工艺来达成。然而，本领域技术人员应理解改变区域1内的氮化硅盖层46应力状态也可以利用其它可达相同目的的方法进行。

此外，由于在NMOS元件10与PMOS元件100周围的浅沟绝缘结构25的上表面乃低于邻近硅化金属层42的表面，形成一约为300至1000埃之间的落差h，利用该落差，则氮化硅盖层46可以在y轴方向(垂直纸面的方向)提供二次(secondary)应力作用，以产生更大的电性改善效果。

这种STI回蚀刻产生的电性改善可由图12中明显看出，其中图12显示的是针对N/PMOS晶体管(元件的沟道长度L＝32nm；沟道宽度W＝1μm)，分别对三种不同情况下经测试所得到的电流增益，这三种不同情况分别是(1)没有氮化硅盖层的应力作用，也没有STI回蚀刻产生的落差；(2)有氮化硅盖层的应力作用，但没有STI回蚀刻产生的落差；(3)有氮化硅盖层的应力作用，有STI回蚀刻产生的落差。

如图11所示，去除遮蔽层88之后，接着，于半导体衬底上沉积一介电层48，其覆盖住区域1及区域2内的氮化硅盖层46。前述的介电层48可以为氧化硅、掺杂氧化硅或者低介电常数材料等等。

此外，根据本发明的另一实施例，介电层48也具有不同特定的应力状态，例如，区域1内的介电层48是在伸张应变状态，区域2内的介电层48是在压缩应变状态。

接着，进行现有的光刻以及蚀刻工艺，于介电层48以及氮化硅盖层46中形成接触孔52，其通达元件10及100的漏极或源极区域。在其它实施例中，也可同时形成一通达栅极的接触孔，但在图式中并未明示。根据本发明的精神，氮化硅盖层46除了作为应力层之外，在前述的接触孔干蚀刻中同时也扮演蚀刻停止层的角色，藉此减轻或避免等离子体蚀刻成分对于源极或漏极表面的伤害。

相比于现有技艺，本发明的优点在于NMOS晶体管元件10是以在伸张应变状态下的氮化硅盖层覆盖，而PMOS晶体管元件100是以在压缩应变状态下的氮化硅盖层覆盖，藉此分别调整NMOS元件以及PMOS元件的特性。由于本发明将栅极侧壁上的氮化硅间隙壁去除，因此前述的氮化硅盖层可以较为接近元件10及100的沟道22及122，可导致饱和电流增加并使元件操作效能获得明显改善。

此外，利用在NMOS元件10与PMOS元件100周围的浅沟绝缘结构25的上表面低于邻近硅化金属层42的表面，形成一约为300至1000埃之间的落差h，利用该落差，氮化硅盖层46可以在y轴方向提供二次应力作用，同时使NMOS元件10与PMOS元件100产生更大的电性改善效果。

请参阅图13，其绘示的是本发明另一优选实施例的剖面示意图。在图13中，覆盖在NMOS元件10与PMOS元件100上的伸张或压缩应力氮化硅盖层也可以是分别沉积形成。如图13所示，覆盖在NMOS元件10上的是一具有伸张应力的氮化硅盖层146，而覆盖在PMOS元件100上的是一具有压缩应力的氮化硅盖层246，其中氮化硅盖层146与氮化硅盖层246在浅沟绝缘结构25上互相重叠，使伸张与压缩应力可以有加成的效果。

请参阅图14，其绘示的是本发明另一优选实施例的剖面示意图。在图14中，覆盖在NMOS元件10与PMOS元件100上的伸张或压缩应力氮化硅盖层也是分别沉积形成。如图14所示，覆盖在NMOS元件10上的是一具有伸张应力的氮化硅盖层146，而覆盖在PMOS元件100上的是一具有压缩应力的氮化硅盖层246，其中氮化硅盖层146与氮化硅盖层246在浅沟绝缘结构25上不互相重叠。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明专利的涵盖范围。

Claims

1.一种制作MOS晶体管元件的方法，包括:

于该有源区域上形成一栅极介电层；

于该栅极的该侧壁上形成一衬垫层；

于该衬垫层上形成一氮化硅间隙壁；

利用该栅极以及该氮化硅间隙壁作为注入掩模，对该有源区域进行一离子注入工艺，藉此于主表面的该栅极两侧形成一漏极/源极区域；

去除该氮化硅间隙壁；以及

2.如权利要求1所述的制作MOS晶体管元件的方法，其中该衬垫层包括氧化硅。

3.如权利要求1所述的制作MOS晶体管元件的方法，其中该应力层包括氮化硅。

4.如权利要求1所述的制作MOS晶体管元件的方法，其中该方法还具有于该衬垫层下方形成一浅结漏极源极延伸的步骤。

5.如权利要求1所述的制作MOS晶体管元件的方法，其中该高度落差h为300至1000埃之间。

6.如权利要求1所述的制作MOS晶体管元件的方法，其中该方法还具有对该漏极/源极区域进行退火的步骤。

7.如权利要求1所述的制作MOS晶体管元件的方法，其中该应力层的厚度介于30至2000埃之间。

8.如权利要求1所述的制作MOS晶体管元件的方法，其中该应力层是在蚀刻接触孔时作为一蚀刻停止层。

9.如权利要求1所述的制作MOS晶体管元件的方法，其中该MOS晶体管元件为NMOS晶体管元件，而该应力层是在一伸张应力状态。

10.如权利要求1所述的制作MOS晶体管元件的方法，其中该MOS晶体管元件为PMOS晶体管元件，而该应力层是在一压缩应力状态。

11.如权利要求1所述的制作MOS晶体管元件的方法，其中该方法还包括蚀刻该漏极/源极区域；以及于该漏极/源极区域形成一硅锗层。

12.如权利要求1所述的制作MOS晶体管元件的方法，其中该方法还包括蚀刻该漏极/源极区域；以及于该漏极/源极区域形成一碳硅层。

13.一种制作CMOS晶体管元件的方法，包括:

于该第一、第二栅极的该侧壁上形成一衬垫层；

于该衬垫层上形成一氮化硅间隙壁；

去除该氮化硅间隙壁；以及

14.如权利要求13所述的制作CMOS晶体管元件的方法，其中该衬垫层包括氧化硅。

15.如权利要求13所述的制作CMOS晶体管元件的方法，其中该第一及第二应力层皆包括氮化硅。

16.如权利要求13所述的制作CMOS晶体管元件的方法，其中该方法还具有于该衬垫层下方形成一浅结漏极源极延伸的步骤。

17.如权利要求13所述的制作CMOS晶体管元件的方法，其中该高度落差h为300至1000埃之间。

18.如权利要求13所述的制作CMOS晶体管元件的方法，其中该方法还具有对该漏极/源极区域进行退火的步骤。

19.如权利要求13所述的制作CMOS晶体管元件的方法，其中该第一应力层的厚度介于30至2000埃之间。

20.如权利要求13所述的制作CMOS晶体管元件的方法，其中该第二应力层的厚度介于30至2000埃之间。

21.如权利要求13所述的制作CMOS晶体管元件的方法，其中该第一应力层以及第二应力层是在蚀刻接触孔时作为一蚀刻停止层。

22.如权利要求13所述的制作CMOS晶体管元件的方法，其中该第一应力层以及第二应力层是在该浅沟绝缘结构之上互相重叠。

23.如权利要求13所述的制作CMOS晶体管元件的方法，其中该第一应力层以及第二应力层是在该浅沟绝缘结构之上不互相重叠。

24.如权利要求13所述的制作CMOS晶体管元件的方法，其中该方法还包括蚀刻该漏极/源极区域；以及于该漏极/源极区域形成一硅锗层。

25.如权利要求13所述的制作CMOS晶体管元件的方法，其中该方法还包括蚀刻该漏极/源极区域；以及于该漏极/源极区域形成一碳硅层。

26.一种MOS晶体管元件，包括:

一半导体衬底，其具有一有源区域；

一浅沟绝缘结构，隔离该有源区域，其中该浅沟绝缘结构与该有源区域之间有一高度落差h；

一栅极介电层，设于该有源区域上；

一栅极，设于该栅极介电层上，其中该栅极具有一侧壁以及一上表面；

一衬垫层，设于该栅极的该侧壁上；

一源极区域，设于该栅极一侧的该有源区域上；

一漏极区域，设于该栅极另一侧的该有源区域上；

一硅化金属层，设于该栅极的该上表面以及该源极区域、该漏极区域上；以及

一应力层，覆盖在该衬垫层上以及该硅化金属层上，其中该应力层具有一特定的应力状态且延伸至该浅沟绝缘结构。

27.如权利要求26所述的MOS晶体管元件，其中该MOS晶体管元件为一NMOS晶体管元件，而该特定的应力状态是一伸张应力状态。

28.如权利要求26所述的MOS晶体管元件，其中该MOS晶体管元件为一PMOS晶体管元件，而该特定的应力状态是一压缩应力状态。

29.如权利要求26所述的MOS晶体管元件，其中该半导体衬底是一硅衬底。

30.如权利要求26所述的MOS晶体管元件，其中该衬垫层包括硅氧层。

31.如权利要求26所述的MOS晶体管元件，其中该高度落差h为300至1000埃之间。

32.如权利要求26所述的MOS晶体管元件，其中该应力层的厚度介于30至2000埃之间。

33.如权利要求26所述的MOS晶体管元件，其中该应力层与该硅化金属层以及该衬垫层直接接壤。

34.如权利要求26所述的MOS晶体管元件，其中该应力层包括氮化硅。

35.如权利要求26所述的MOS晶体管元件，其中该应力层之上还覆有一介电层。

36.如权利要求26所述的MOS晶体管元件，其中该衬垫层的厚度介于0至500埃之间。

37.如权利要求26所述的MOS晶体管元件，其中该漏极/源极区域还包括一硅锗层。

38.如权利要求26所述的MOS晶体管元件，其中该漏极/源极区域还包括一碳硅层。

39.一种CMOS晶体管元件，包括:

一半导体衬底，其具有一第一有源区域以及一第二有源区域；

一浅沟绝缘结构，隔离该第一有源区域以及第二有源区域，其中该浅沟绝缘结构与该第一、第二有源区域之间具有一高度落差h；

一第一、第二栅极介电层，分别设于该第一、第二有源区域上；

一第一、第二栅极，分别设于该第一、第二栅极介电层上，其中该第一、第二栅极皆具有一侧壁以及一上表面；

一衬垫层，设于该第一、第二栅极的该侧壁上；

一漏极/源极区域，设于该第一、第二栅极一侧的该有源区域上；

一硅化金属层，设于该第一、第二栅极的该上表面以及该漏极/源极区域上，如此于该第一有源区域形成一NMOS晶体管以及于该第二有源区域形成一PMOS晶体管；

一伸张应力层，覆盖在该NMOS晶体管上；以及

一压缩应力层，覆盖在该PMOS晶体管上，其中该伸张应力层以及该压缩应力层皆延伸至该浅沟绝缘结构之上。

40.如权利要求39所述的CMOS晶体管元件，其中该半导体衬底是一硅衬底。

41.如权利要求39所述的CMOS晶体管元件，其中该衬垫层包括硅氧层。

42.如权利要求39所述的CMOS晶体管元件，其中该高度落差h为300至1000埃之间。

43.如权利要求39所述的CMOS晶体管元件，其中该伸张应力层、该压缩应力层的厚度都介于30至2000埃之间。

44.如权利要求39所述的CMOS晶体管元件，其中该伸张应力层、该压缩应力层皆与该硅化金属层及该衬垫层直接接壤。

45.如权利要求39所述的CMOS晶体管元件，其中该伸张应力层、该压缩应力层包括氮化硅。

46.如权利要求39所述的CMOS晶体管元件，其中该伸张应力层、该压缩应力层之上还覆有一介电层。

47.如权利要求39所述的CMOS晶体管元件，其中该漏极/源极区域还包括一硅锗层。

48.如权利要求39所述的CMOS晶体管元件，其中该漏极/源极区域还包括一碳硅层。