CN100466195C - 移除间隙壁的方法、金氧半导体晶体管元件及其制造方法 - Google Patents

Abstract

本发明揭示一种移除间隙壁的方法、制造金属氧化物半导体晶体管元件的方法、及金属氧化物半导体晶体管元件，其中，于移除间隙壁之前，先于源极/漏极区域与栅极上的物质层(例如自对准金属硅化物层)及间隙壁上沉积一保护层，使得保护层在间隙壁上的厚度小于在物质层上的厚度，再部分移除保护层，使得保护层在间隙壁上的厚度大致上为零，而在物质层上仍有残余。因此，在移除间隙壁时，物质层可受有保护层的保护。

Description

移除间隙壁的方法、金氧半导体晶体管元件及其制造方法

技术领域

本发明涉及一种半导体器件工艺，尤其涉及金属氧化物半导体(MOS)晶体管元件工艺中对于间隙壁的移除。

背景技术

随着半导体工艺进入到深亚微米时代，例如65纳米(nm)以下的工艺，对于MOS晶体管元件的驱动电流(drive current)的提升已显得日益重要。为了改善元件的效能，目前业界已发展出所谓的“应变硅(strained-silicon)技术”，其原理主要是使栅极沟道部分的硅晶格产生应变，使电荷在通过此应变的栅极沟道时的移动力增加，进而达到使MOS晶体管运作更快的目的。

基本上，硅晶格的应变可以藉由以下两种方式达到：第一种方式是利用形成在晶体管周围的应力薄膜，例如沉积在多晶硅栅极上的应力膜(polystressor)或者在金属硅化物层形成后才沉积的接触洞蚀刻停止层(contactetch stop layer，CESL)，此方式又被称作“工艺诱发应变(process-inducedstrain)”；另一种方式则是直接利用应变硅晶片进行元件的制作。后者的应变硅晶片的作法是在晶格常数比硅大的半导体基材上成长出应变硅层。目前，大部分晶片制造业者都是采用前者来进行元件效能的改善与提升，而且主要是利用具有伸张应力(tensile stress)的氮化硅膜来改善NMOS元件的效能。如本领域技术人员所知，伸张应力可以提升电子的移动力，相反的，压缩应力(compressive stress)则可以提升空穴的移动力。

现有的MOS(metal-oxide-semiconductor)器件的制造，利用建置间隙壁的技术以帮助控制及定义掺杂剂注入MOS的源极区与漏极区。图1显示现有的半导体MOS晶体管元件工艺中移除间隙壁的方法的截面示意图。现有的NMOS晶体管器件通常包含一半导体基底。此半导体基底含有一硅层16，在硅层16中形成有源极18以及与源极18藉由沟道区域22互相分隔的漏极20。通常，半导体NMOS晶体管元件另有浅结源极延伸17以及浅结漏极延伸19，分别与源极区18与漏极区20邻界。在沟道区域22上形成有一栅极介电层14，在栅极介电层14上则形成有栅极12，其中栅极12一般包含有多晶硅。栅极介电层14隔离栅极12与沟道区域22。半导体NMOS晶体管元件10的源极18以及漏极20为注入砷、锑或磷的N+掺杂区域。沟道区域22则为注入硼的P型掺杂区域。在栅极12的侧壁上形成有氮化硅间隙壁32。在氮化硅间隙壁32与栅极12的侧壁之间为衬垫层(liner)30，其通常为二氧化硅所构成。半导体NMOS晶体管元件的裸露硅表面，包括漏极/源极及栅极，则形成金属硅化物层42。目前，利用自动对准金属硅化物(self-aligned silicide，salicide)工艺来形成金属硅化物层；亦即在形成源极/漏极区之后，利用溅镀或沉积方法，再形成一钴(Co)、钛(Ti)、或镍(Ni)等金属层覆盖于源极/漏极区与栅极结构上方，然后进行一快速高温工艺(rapidthermal process，RTP)使金属与栅极结构、源极/漏极区中的硅反应，形成金属硅化物来降低源极/漏极区的片电阻(sheet resistivity)。

于现有的MOS制造技术中，往往于制造LDD(lightly doped drain)区时使用间隙壁以达成源极/漏极区与LDD区不同浓度的掺杂。可藉由间隙壁的宽度与热驱动循环而控制LDD区。LDD区与源极/漏极的注入深度可为彼此独立而不相干。于65nm或更小尺寸的技术中，沟道迁移率需要加强，此可进一步藉由在移除间隙壁后于半导体基底表面沉积高度应变的介电层，使其尽量靠近沟道而达成。然而，移除间隙壁，尤其是氮化硅间隙壁，是为关键，因为移除间隙壁之时，可能会损坏邻近的结构，例如：金属硅化物层、栅极、及底下的硅基底。如图1所示，现有的技术，是于完成金属硅化物层后，直接以蚀刻工艺34移除间隙壁。干蚀刻之例，例如，使用混合有O₂与N₂的四氟化碳对氮化硅进行蚀刻。湿蚀刻之例，例如，使用160℃的热磷酸(H₃PO₄)工艺移除氮化硅间隙壁。但是，容易损坏金属硅化物层，尤其在间隙壁为硅氮化物而金属硅化物层为镍硅化物时，镍硅化物很容易在蚀刻中受损，而影响晶片允收测试(wafer acceptance test)项目中的片电阻(sheet resistivity)。

因此，仍需要一种较佳的移除间隙壁的方法及制造金属氧化物半导体(MOS)晶体管元件的方法，以移除工艺中形成的间隙壁而不损害金属硅化物层。

发明内容

本发明的目的是提供一种移除间隙壁的方法、一种制造金属氧化物半导体(MOS)晶体管元件的方法、及一种金属氧化物半导体(MOS)晶体管元件。于本发明的方法中，移除间隙壁时，不会损害其附近的例如自行对准金属硅化物层结构。

依据本发明的移除间隙壁的方法，包括提供一基底，其具有一电极，电极的至少一侧壁上具有一间隙壁，基底与电极的表面或顶部具有一物质层。然后，进行一沉积工艺，以于物质层及间隙壁上沉积一保护层，使得保护层在间隙壁上的第一厚度小于在物质层上的第二厚度。接着，进行一第一蚀刻工艺以部分移除保护层，使得在间隙壁上的保护层大致上被移除殆尽，而在物质层上的保护层仍有残余厚度。最后，进行一第二蚀刻工艺以移除间隙壁，其中间隙壁对于保护层而言具有蚀刻选择性。

依据本发明的制造金属氧化物半导体(MOS)晶体管元件的方法，包括于一半导体基底上形成一电极及于电极两侧的半导体基底上形成一漏极/源极区域。接着，于电极的至少一侧壁上形成一间隙壁。于半导体基底上进行一工艺操作，工艺操作使用间隙壁作为掩模及于漏极/源极区域与电极的表面或顶部产生一物质层。然后，于物质层及间隙壁上沉积一保护层，其中保护层在间隙壁上的第一厚度小于在物质层上的第二厚度。进行一第一蚀刻工艺，以部分移除保护层，使得在间隙壁上的保护层大致上被移除殆尽，而在物质层上的保护层仍有残余厚度。进行一第二蚀刻工艺以移除间隙壁，其中间隙壁对于保护层而言具有蚀刻选择性。形成一接触洞蚀刻停止层覆盖电极及漏极/源极区域。

依据本发明的金属氧化物半导体(MOS)晶体管元件，包括一半导体基底、一电极位于半导体基底上、一漏极/源极区域位于电极两侧的半导体基底上、一物质层位于漏极/源极区域与电极的表面或顶部、一保护层位于物质层上、及一接触洞蚀刻停止层位于电极及漏极/源极区域上。

于本发明中，于移除间隙壁之前，先于物质层(例如，自行对准金属硅化物层)及间隙壁上沉积一保护层，使得保护层在间隙壁上的厚度小于在物质层上的厚度，如此，在进行蚀刻工艺以部分移除保护层时，可使得保护层在间隙壁上的厚度大致上为零，而在物质层上仍有残余。因此，在进行蚀刻工艺以移除间隙壁时，因为物质层上受有残余的保护层保护，在选用对于间隙壁具有较高的蚀刻选择比的蚀刻剂，可轻易移除间隙壁，而不会损坏物质层，例如自对准金属硅化物层，此在制造应变硅晶体管时，更是有利。

附图说明

图1显示现有的MOS晶体管元件工艺中移除间隙壁的方法的截面示意图；

图2至图7显示依据本发明的制造MOS晶体管元件的方法的具体实施例的截面示意图；

图8显示依据本发明的方法的另一具体实施例制得的MOS晶体管元件的截面示意图。

主要元件符号说明

12        栅极                    14        栅极介电层

16        硅层                    17        浅结源极延伸

18        源极                    19        浅结漏极延伸

20        漏极                    22        沟道区域

30        衬垫层                  32        间隙壁

42        金属硅化物层            44        保护层

44a       残余的保护层            46        蚀刻工艺

48        接触洞蚀刻停止层        50        层间介电层

52        接触孔

具体实施方式

请参阅图2至图7，其显示的是本发明的制造半导体MOS晶体管元件的一具体实施例的方法的截面示意图，其中相同的元件或部位仍沿用相同的符号来表示。需注意的是图式仅以说明为目的，并未依照原尺寸作图。

本发明是关于一种制造集成电路中的NMOS、PMOS晶体管元件或者CMOS元件的方法。如图2所示，准备一半导体基底，其一般包含有硅层16。前述的半导体基底可以是硅基底或者是硅覆绝缘(silicon-on-insulator，SOI)基底。于半导体基底上形成一电极，例如一栅极12。于栅极12两侧的硅层16中形成浅结源极延伸17以及浅结漏极延伸19。浅结源极延伸17与浅结漏极延伸19之间隔着一沟道22。

可在沟道22上形成一栅极介电层14，以隔开栅极12与沟道22。栅极12通常包含有多晶硅。栅极介电层14可由二氧化硅所构成。然而，在本发明的另一实施例中，栅极介电层14亦可由高介电常数(high-k)材料所构成。随后，在栅极12的侧壁上形成氮化硅间隙壁32。在栅极12与氮化硅间隙壁32之间可另有一衬垫层30，前述的衬垫层可为氧化硅所构成。衬垫层30通常为L型且厚度约在30至

之间。衬垫层30可另有一偏移间隙壁(offset spacer)，其为该行业者所知，因此并未图示。

在形成氮化硅间隙壁32之后，可进一步进行一离子注入工艺，将N型掺杂剂物种，例如砷、锑或磷等注入硅层16中，或将P型掺杂剂物种，例如硼等注入硅层16中，藉此形成NMOS或PMOS元件的源极区18以及漏极区20。在完成漏极源极的掺杂后，半导体基底通常可以进行一退火(annealing)或活化(activation)掺杂剂的热工艺，此步骤亦为该行业者所熟知的，不再加以陈述。

于栅极12、露出的源极区18、及露出的漏极区20上形成一物质层，例如一金属硅化物层(metal silicide layer)42。利用自动对准金属硅化物(self-aligned silicide，salicide)工艺来形成金属硅化物层；例如，在形成源极/漏极区域之后，利用溅镀或沉积方法，再形成一包括镍的金属层覆盖于源极/漏极区域与栅极结构上方，然后进行一快速高温工艺(RTP)使金属与栅极结构、源极/漏极区域中的硅反应，形成镍硅化物。RTP温度可在700℃至1000℃之间。

接着，如图3所示，于金属硅化物层42、间隙壁32、及栅极12的表面或顶部，形成一保护层44，使得保护层44在间隙壁32上的厚度小于在金属硅化物层42上的厚度。例如，图3中所示的T₁小于T₂，优选地，T₁/T₂≦0.9。保护层的材料可依间隙壁的材料而定，以便与间隙壁具有不同的蚀刻速率。例如，当间隙壁为硅氮化物时，可使用硅氧化物作为保护层；当间隙壁为硅氧化物-硅氮化物-硅氧化物(ONO)层时，可使用硅氮化物作为保护层。形成保护层的方式，可使用例如(但不限于)等离子体加强化学气相沉积法(PE CVD)、一种以SiH₄气体作为主要反应气体的SILPE Base工艺、或高密度等离子体气相沉积法(HDP CVD)进行沉积，利用沉积方法的不均匀阶梯覆盖性，或者进一步搭配反应气体的流速、或加以偏压(bias)等等，以达到所沉积的保护层于间隙壁上的厚度较于半导体基板及栅极顶部的横向平面上的厚度薄。举下述例子作为说明，但不受限于此例，使用SILPE Base工艺，于400℃的温度及7托的压力下，以30sccm的SiH₄、1200sccm的N₂O、12000sccm的He气体进行历时约9.5秒的沉积，形成一PEOX膜，其在间隙壁上的厚度约为

，在半导体基板及栅极顶部的横向平面(即，金属硅化物层42)上的厚度约为

。

然后，进行一蚀刻工艺(未示出)，例如各向同性或各向异性的干蚀刻或湿蚀刻，以将部分厚度的保护层44移除。因为保护层44在间隙壁32上的厚度小于在金属硅化物层42上的厚度，所以进行蚀刻时，位于间隙壁32上的保护层容易被移除殆尽(厚度大致上为零)，而此时，在金属硅化物层42上仍有残余的保护层，如图4所示的保护层44a，以于后续移除间隙壁32时作为保护金属硅化物层42的硬掩模(hard mask)。例如，选用干蚀刻方法时，以45度角进行，可有较快的蚀刻率。在上述PEOX膜于间隙壁上的厚度约为

及于金属硅化物层42上的厚度约为

的情形，在部分移除保护层后，残余在金属硅化物层42的保护层厚度可为约

。

接着，进行一蚀刻工艺46，以移除间隙壁32。可利用干蚀刻或湿蚀刻方式进行。选用的蚀刻剂配方，优选为对于间隙壁与保护层而言，对于间隙壁具有较高的蚀刻选择比的配方。例如，当保护层为硅氧化物，而间隙壁表面为硅氮化物时，蚀刻剂配方可为现有的对于硅氮化物具有高选择比者；而当保护层为硅氮物，而间隙壁表面为硅氧物时，蚀刻剂配方可为现有的对于硅氧化物具有高选择比者；或是再加以调整配方。如此，保护层44a可对金属硅化物层42具有保护作用，当间隙壁32被移除时，降低对金属硅化物层42的损害。

如图5所示，移除间隙壁32后，仅在栅极侧壁上留下约略呈L型的衬垫层30及在金属硅化物层42上留下残余的保护层44a。衬垫层不一定呈L型，亦可以进行一较温和的蚀刻工艺，略微蚀刻衬垫层，以缩减其厚度。在其它实施例中，衬垫层可被完全去除。衬垫层的厚度可为约略介于0至

之间。保护层44a可留在结构中，或可进一步被移除。

图6显示保护层44a未进一步去除的实施例。如图6所示，于移除间隙壁32之后，可依需要进行下一工艺，例如，应变硅的制作或其他半导体工艺技术的进行。例如，可于半导体基底上形成一接触洞蚀刻停止层48，例如一均匀沉积的氮化硅盖层，其厚度优选在200至之间。氮化硅盖层与MOS晶体管元件的栅极12侧壁上的衬垫层30直接接壤，亦与保护层44a结合在一起。使接触洞蚀刻停止层48于沉积时先设定沉积在一压缩应力状态(例如，-0.1Gpa至-3Gpa之间，对于PMOS)或一拉伸应力状态(例如，0.1Gpa至3Gpa之间，对于NMOS)，如此，使得沟道区域22在沟道方向具有对应的压缩或拉伸应变，可改善沟道中载流子的迁移率。接触洞蚀刻停止层48应力状态的改变，可以利用锗离子注入或其他现有的方法进行。

如图7所示，形成一层间介电层50覆盖于接触洞蚀刻停止层48上。然后，进行一蚀刻工艺，例如干蚀刻，于层间介电层50上形成一孔洞(未示出)到达蚀刻停止层48。再进行一蚀刻工艺，例如湿蚀刻，将孔洞里的蚀刻停止层48及残余的保护层44a蚀穿，露出金属硅化物层42，亦即，形成接触孔52直达于漏极/源极区域，以在后续工艺中填入金属形成插塞，作为电性连接之用。

图7显示残余的保护层44a未经移除而制造MOS晶体管元件的具体实施例。图8则显示本发明的另一具体实施例，其中，残余的保护层44a已在形成接触洞蚀刻停止层48之前以例如蚀刻而移除。

再者，在间隙壁移除后，或是将残余的保护层移除后，可发现在电极结构侧壁上、残余的保护层上、或是物质层(例如金属硅化物层)上可能产生有机类的聚合物层，但其并不对元件或工艺有害。

与现有的技术比较，于本发明的方法中，移除间隙壁之前，使用便利的方式，先于源极/漏极区域与栅极上的物质层(例如自对准金属硅化物层)及间隙壁上沉积一保护层，再部分移除保护层，使得保护层在物质层上仍有残余，而在移除间隙壁时，物质层可受有保护层的保护，轻易的解决了现有技术中片电阻不良的情形。再者，在间隙壁移除后，可将残余的保护层除去或是留在结构中，与后续形成的接触洞蚀刻停止层结合，例如保护层为硅氮化物层，而接触洞蚀刻停止层亦为硅氮化物层时，并不会有不良影响。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (32)

1.一种移除间隙壁的方法，包括:

提供基底，其中，该基底具有电极，该电极的至少一侧壁上具有间隙壁，及该基底与该电极的表面或顶部具有金属硅化物层；

进行沉积工艺以于该金属硅化物层及该间隙壁上沉积保护层，使得该保护层在该间隙壁上的第一厚度小于在该金属硅化物层上的第二厚度；

进行第一蚀刻工艺以部分移除该保护层，使得在该间隙壁上的该保护层被移除殆尽，而在该金属硅化物层上的该保护层仍有残余厚度；以及

进行第二蚀刻工艺以移除该间隙壁，其中该间隙壁对于该保护层而言具有蚀刻选择性。

2.如权利要求1所述的方法，其中第一厚度与第二厚度之比等于或小于0.9。

3.如权利要求1所述的方法，其中该间隙壁包括硅氮化物。

4.如权利要求3所述的方法，其中该保护层包括硅氧化物。

5.如权利要求1所述的方法，其中该间隙壁包括硅氧化物-硅氮化物-硅氧化物层。

6.如权利要求5所述的方法，其中该保护层包括硅氮化物。

7.如权利要求1所述的方法，其中该金属硅化物层包括镍硅化物。

8.如权利要求1所述的方法，其中该保护层在该间隙壁上的第一厚度为零。

9.如权利要求1所述的方法，其中该沉积工艺是以等离子体加强化学气相沉积法、SILPE Base工艺、或高密度等离子体化学气相沉积法进行。

10.如权利要求1所述的方法，其中该第二蚀刻工艺是以干蚀刻进行。

11.如权利要求1所述的方法，其中该第二蚀刻工艺是以湿蚀刻进行。

12.一种制造金属氧化物半导体晶体管元件的方法，包括:

于半导体基底上形成电极及于该电极两侧的该半导体基底上形成漏极/源极区域；

于该电极的至少一侧壁上形成间隙壁；

于该半导体基底上进行工艺操作，该工艺操作使用该间隙壁作为掩模及于该漏极/源极区域与该电极的表面或顶部产生金属硅化物层；

于该金属硅化物层及该间隙壁上沉积保护层，其中该保护层在该间隙壁上的第一厚度小于在该金属硅化物层上的第二厚度；

进行第一蚀刻工艺以部分移除该保护层，使得在该间隙壁上的该保护层被移除殆尽，而在该金属硅化物层上的该保护层仍有残余厚度；

进行第二蚀刻工艺以移除该间隙壁，其中该间隙壁对于该保护层而言具有蚀刻选择性；以及

形成接触洞蚀刻停止层覆盖该电极及该漏极/源极区域。

13.如权利要求12所述的方法，其中第一厚度与第二厚度之比等于或小于0.9。

14.如权利要求12所述的方法，其中该间隙壁包括硅氮化物。

15.如权利要求14所述的方法，其中该保护层包括硅氧化物。

16.如权利要求12所述的方法，其中该间隙壁包括硅氧化物-硅氮化物-硅氧化物层。

17.如权利要求16所述的方法，其中该保护层包括硅氮化物。

18.如权利要求12所述的方法，其中该金属硅化物层包括镍硅化物。

19.如权利要求12所述的方法，其中该保护层在该间隙壁上的第一厚度为零。

20.如权利要求12所述的方法，其中该沉积工艺是以等离子体加强化学气相沉积法、SILPE Base工艺、或高密度等离子体化学气相沉积法进行。

21.如权利要求12所述的方法，其中该第二蚀刻工艺是以干蚀刻进行。

22.如权利要求12所述的方法，其中该第二蚀刻工艺是以湿蚀刻进行。

23.如权利要求12所述的方法，其中该接触洞蚀刻停止层具有应力。

24.如权利要求12所述的方法，进一步包括下列步骤:

形成层间介电层覆盖该接触洞蚀刻停止层；

进行第三蚀刻工艺，以蚀穿该层间介电层，而停止于该接触洞蚀刻停止层；及

进行第四蚀刻工艺，以蚀穿该接触洞蚀刻停止层及该保护层，露出该漏极/源极区域，而形成接触洞。

25.如权利要求12所述的方法，进一步，于进行该第二蚀刻工艺以移除该间隙壁之后，及形成该接触洞蚀刻停止层覆盖该电极及该漏极/源极区域之前，移除该保护层在该金属硅化物层上的残余厚度。

26.一种金属氧化物半导体晶体管元件，包括:

半导体基底；

电极，位于该半导体基底上；

漏极/源极区域，位于该电极两侧的该半导体基底上；

金属硅化物层，位于该漏极/源极区域与该电极的表面或顶部；

保护层，位于该金属硅化物层上；及

接触洞蚀刻停止层，覆盖于该电极及该漏极/源极区域上，且该接触洞蚀刻停止层位于该保护层上。

27.如权利要求26所述的金属氧化物半导体晶体管元件，其中该保护层包括硅氧化物或硅氮化物。

28.如权利要求26所述的金属氧化物半导体晶体管元件，其中该金属硅化物层包括镍硅化物。

29.如权利要求26所述的金属氧化物半导体晶体管元件，进一步包括衬垫层位于该电极侧壁上。

30.如权利要求26所述的金属氧化物半导体晶体管元件，进一步包括有机类聚合物层位于电极结构侧壁、该保护层、或该金属硅化物层上。

31.如权利要求26所述的金属氧化物半导体晶体管元件，其中该接触洞蚀刻停止层具有应力。

32.如权利要求26所述的金属氧化物半导体晶体管元件，进一步包括:

层间介电层，覆盖于该接触洞蚀刻停止层上；及

接触孔，穿过该层间介电层、该接触洞蚀刻停止层、及该保护层，而到达于该漏极/源极区域。

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