CN109065456A - 一种mos晶体管的形成方法以及cmos图像传感器的形成方法 - Google Patents

一种mos晶体管的形成方法以及cmos图像传感器的形成方法 Download PDF

Info

Publication number
CN109065456A
CN109065456A CN201811132957.6A CN201811132957A CN109065456A CN 109065456 A CN109065456 A CN 109065456A CN 201811132957 A CN201811132957 A CN 201811132957A CN 109065456 A CN109065456 A CN 109065456A
Authority
CN
China
Prior art keywords
side wall
grid side
semiconductor substrate
forming method
mos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811132957.6A
Other languages
English (en)
Inventor
梅翠玉
秋沉沉
曹亚民
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201811132957.6A priority Critical patent/CN109065456A/zh
Publication of CN109065456A publication Critical patent/CN109065456A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供了一种MOS晶体管的形成方法以及CMOS图像传感器的形成方法，MOS晶体管的形成方法包括：提供一半导体衬底，半导体衬底上形成有栅极结构；在半导体衬底上形成一图形化的第一掩模层，以图形化的第一掩模层以及栅极结构为掩模，对半导体衬底进行轻掺杂离子注入，以形成未激活的轻掺杂源/漏区；在半导体衬底上由下至上依次形成第一栅极侧墙膜层和第二栅极侧墙膜层，刻蚀第二栅极侧墙膜层和第一栅极侧墙膜层，以通过一次刻蚀工艺在栅极结构的两侧形成第一栅极侧墙和第二栅极侧墙；以及在半导体衬底上形成未激活的重掺杂源/漏区。本发明通过调整轻掺杂离子注入工艺的工序，以减少了MOS晶体管的形成步骤，降低了制程成本，还提高了产品的生产效率。

Description

一种MOS晶体管的形成方法以及CMOS图像传感器的形成方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种MOS晶体管的形成方法以及CMOS图像传感器的形成方法。
背景技术
伴随着移动互联网的飞速发展，人们对智能终端的需求愈来愈庞大，而有着智能终端“眼睛”之称的图像传感器也迎来了前所未有的发展空间。传统的CCD图像传感器由于其功耗较大，市场局限在高性能的数码相机中；CMOS图像传感器不仅功耗低，速率快，而且易于与现有的半导体工艺相兼容，生产成本较低，这使得CMOS图像传感器占据了图像传感器市场的半壁江山。
而MOS晶体管特别是CMOS图像传感器中的MOS晶体管，其在制程过程中由于步骤繁多，造成产品的制程成本偏高，以及生产效率低下。
发明内容
本发明目的在于提供一种MOS晶体管的形成方法，以减少了MOS晶体管的形成步骤，降低产品的制程成本，并提高产品的生产效率。
为了实现上述目的，本发明提供了一种MOS晶体管的形成方法，包括以下步骤：
提供一半导体衬底，所述半导体衬底上形成有栅极结构；
在所述半导体衬底上形成一图形化的第一掩模层，以所述图形化的第一掩模层以及栅极结构为掩模，对所述半导体衬底进行轻掺杂离子注入，以形成未激活的轻掺杂源/漏区，并清除所述图形化的第一掩模层；在所述半导体衬底上由下至上依次形成第一栅极侧墙膜层和第二栅极侧墙膜层，刻蚀所述第二栅极侧墙膜层和第一栅极侧墙膜层，以通过一次刻蚀工艺在所述栅极结构的两侧形成第一栅极侧墙和第二栅极侧墙；以及在所述半导体衬底上形成图形化的第二掩模层，以所述图形化的第二掩模层和第二栅极侧墙为掩模，对所述半导体衬底进行离子注入，以形成未激活的重掺杂源/漏区，并清除所述图形化的第二掩模层。
可选的，所述栅极结构由下至上依次包括栅介质层和栅极，所述栅介质层的材料为氧化硅，所述栅极的材料为多晶硅。
可选的，在清除所述图形化的第一掩模层之前还包括：
对所述半导体衬底进行热处理，以激活所述轻掺杂源/漏区。其中，所述热处理采用快速热退火操作。
可选的，形成第一栅极侧墙和第二栅极侧墙的步骤如下：
通过化学气相沉积在所述半导体衬底上由下至上依次形成第一栅极侧墙膜层和第二栅极侧墙膜层；以及刻蚀所述第二栅极侧墙膜层和第一栅极侧墙膜层，以通过一次性刻蚀在所述栅极结构的两侧形成第一栅极侧墙和第二栅极侧墙。
可选的，所述第一栅极侧墙膜层的材料为氧化硅，所述第二栅极侧墙膜层的材料为氧化硅、氮化硅或二者的叠层结构。
可选的，形成重掺杂源/漏区的步骤如下：
在所述半导体衬底上形成图形化的第二掩模层；以所述图形化的第二掩模层和第二栅极侧墙为掩模，对所述半导体衬底进行重掺杂离子注入，以形成未激活的重掺杂源/漏区；清除所述图形化的第二掩模层；以及对所述半导体衬底进行热处理，以激活所述重掺杂源/漏区。
可选的，所述热处理采用快速热退火操作。
本发明还提供了一种CMOS图像传感器的形成方法，包括：采用上述的MOS晶体管形成方法形成MOS晶体管。
本发明通过所提供的一种MOS晶体管的形成方法，通过调整轻掺杂离子注入工艺的工序，即，通过将轻掺杂离子注入工艺调整至第一栅极侧墙形成之前，并将第一栅极侧墙和第二栅极侧墙的两次刻蚀工艺合成一次刻蚀工艺使得第一栅极侧墙和第二栅极侧墙同时形成，其减少了MOS晶体管的形成步骤，降低了制程成本，还提高了产品的生产效率。
附图说明
图1为一种MOS晶体管的形成方法的流程示意图；
图2为本发明一实施例提供的一种MOS晶体管的形成方法的流程示意图；
图3为本发明一实施例提供的一种MOS晶体管的结构示意图。
附图标记说明：
10-半导体衬底；11-轻掺杂源/漏区；12-重掺杂源/漏区；
20-栅极结构；21-栅介质层；22-栅极；
40-第一栅极侧墙；50-第二栅极侧墙。
具体实施方式
下面结合图1介绍一种MOS晶体管的形成方法。
图1为一种MOS晶体管的形成方法的流程示意图。如图1所示，首先执行步骤S11，提供一半导体衬底，所述半导体衬底上形成有栅极结构，所述半导体衬底例如是单晶硅衬底，所述栅极结构包括栅介质层和栅极。
接着执行步骤S12，在所述半导体衬底上形成第一栅极侧墙膜层，刻蚀所述第一栅极侧墙膜层，以在所述栅极结构的两侧形成第一栅极侧墙。
其中，所述第一栅极侧墙膜层的材料为氧化硅。
接着执行步骤S13，在所述半导体衬底上形成图形化的第一光刻胶层，以所述图形化的第一光刻胶层和第一栅极侧墙为掩模，对所述半导体衬底进行轻掺杂离子注入，以形成未激活的轻掺杂源/漏区，并清除所述图形化的第一光刻胶层。
接着执行步骤S14，在所述半导体衬底上形成第二栅极侧墙膜层，刻蚀所述第二栅极侧墙膜层，以在所述第一栅极侧墙的两侧形成第二栅极侧墙。
其中，所述第二栅极侧墙膜层的材料例如是氧化硅和氮化硅的叠层。
接着执行步骤S15，在所述半导体衬底上形成图形化的第二光刻胶层，以所述图形化的第二光刻胶层和第二栅极侧墙为掩模，对所述半导体衬底进行离子注入，以形成未激活的重掺杂源/漏区，并清除所述图形化的第二光刻胶层。
基于上述工艺步骤，发明人研究发现，在整个工艺过程中栅极侧墙需要经过两次沉积以及刻蚀等工艺才能形成第一栅极侧墙和第二栅极侧墙，而轻掺杂离子注入位于第一栅极侧墙和第二栅极侧墙形成之间进行，这个过程使得MOS晶体管形成时的工艺繁多，造成产品的制程成本偏高，以及生产效率低下。
基于上述研究，本发明的一种MOS晶体管的形成方法中，通过调整轻掺杂离子注入工艺的工序，即，通过将轻掺杂离子注入工艺调整至第一栅极侧墙形成之前，并将第一栅极侧墙和第二栅极侧墙的两次刻蚀工艺合成一次刻蚀工艺使得第一栅极侧墙和第二栅极侧墙同时形成，其减少了MOS晶体管的形成步骤，降低了制程成本，还提高了产品的生产效率。
下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
本实施例所提供的一种MOS晶体管的形成方法。图2为本实施例提供的MOS晶体管的形成方法的流程示意图。如图2所示，该方法包括如下步骤：
步骤S21：提供一半导体衬底，所述半导体衬底上形成有栅极结构；
步骤S22：在所述半导体衬底上形成一图形化的第一掩模层，以所述图形化的第一掩模层以及栅极结构为掩模，对所述半导体衬底进行轻掺杂离子注入，以形成未激活的轻掺杂源/漏区，并清除所述图形化的第一掩模层；
步骤S23：在所述半导体衬底上由下至上依次形成第一栅极侧墙膜层和第二栅极侧墙膜层，刻蚀所述第二栅极侧墙膜层和第一栅极侧墙膜层，以通过一次刻蚀工艺在所述栅极结构的两侧形成第一栅极侧墙和第二栅极侧墙；以及
步骤S24：在所述半导体衬底上形成图形化的第二掩模层，以所述图形化的第二掩模层和第二栅极侧墙为掩模，对所述半导体衬底进行离子注入，以形成未激活的重掺杂源/漏区，并清除所述图形化的第二掩模层。
下面结合图2-3对本发明实施例所提供的一种MOS晶体管的形成方法进行详细介绍。
需要说明的是，由于MOS管根据掺杂类型的不同，分为NMOS管和PMOS管。为便于理解，以下实施例以NMOS管为例进行示范性说明，形成PMOS管时对应位置的掺杂类型与NMOS的相反。
图3为本实施例提供的一种MOS晶体管的结构示意图。如图3所示，首先执行步骤S21，提供一半导体衬底10，所述半导体衬底10上形成有栅极结构20。
所述半导体衬底10用于为后续工艺提供工作平台。所述半导体衬底10可以是单晶硅，也可以是硅锗化合物，还可以是绝缘体上硅(SOI，Silicon On Insulator)结构或硅上外延层结构。所述栅极结构20由下至上依次包括栅介质层21和栅极22，所述栅介质层21的材料例如是氧化硅，所述栅极22的材料例如是多晶硅，所述栅介质层21和栅极22的形成方法例如是化学气相沉积(CVD)。
本实施例中，所述半导体衬底10优选为单晶硅，并且，由于形成NMOS晶体管，所述半导体衬底10内形成有P型离子，所述P型离子例如是现有工艺中的BF2(即氟化硼)或者硼离子。
请继续参阅图3，接着执行步骤S22，在所述半导体衬底10上形成一图形化的第一掩模层(图中未示出)，以所述图形化的第一掩模层以及栅极结构20为掩模，对所述半导体衬底10进行轻掺杂离子注入，以形成未激活的轻掺杂源/漏区11，并清除所述图形化的第一掩模层。
该步骤具体包括以下步骤：
步骤S22a，在所述半导体衬底10上形成一图形化的第一掩模层。
其中，所述图形化的第一掩模层例如是图形化的第一光刻胶层。
步骤S22b，所述图形化的第一掩模层以及栅极结构20为掩模，对所述半导体衬底10进行轻掺杂离子注入，以形成未激活轻掺杂源/漏区的。在本实施例中，所述轻掺杂离子注入中注入离子为N型离子，例如是磷离子、砷离子、锗离子等，由于轻掺杂离子注入的能量、剂量相对较小，在轻掺杂离子注入时的掩模由现有的第一栅极侧墙变为栅极结构，其对栅极结构的破坏很小，几乎可以忽略不计，因此，轻掺杂离子注入的工序可以提前到第一栅极侧墙形成之前。
步骤S22c，清除所述图形化的第一掩模层。
在本实施例中，例如是采用氧气灰化的方式清除所述图形化的第一掩模层。
步骤S22d，对所述半导体衬底10进行热处理，以激活所述轻掺杂源/漏区11。
其中，所述热处理例如是采用快速热退火操作。
在本发明的其他实施例中，热处理工艺也可以在形成未激活的重掺杂之后，进行一次热处理工艺，以形成轻掺杂源/漏区11和重掺杂源/漏区12。
请继续参阅图3，接着执行步骤S23，在所述半导体衬底10上由下至上依次形成第一栅极侧墙膜层和第二栅极侧墙膜层，刻蚀所述第二栅极侧墙膜层和第一栅极侧墙膜层，以通过一次刻蚀工艺在所述栅极结构的两侧形成第一栅极侧墙40和第二栅极侧墙50。
该步骤具体包括以下步骤：
步骤S23a，通过化学气相沉积在所述半导体衬底10上由下至上依次形成第一栅极侧墙膜层和第二栅极侧墙膜层。
其中，所述第一栅极侧墙膜层可以是氧化物膜层，例如氧化硅膜层，所述第二栅极侧墙膜层可以是氧化硅、氮化硅或二者的叠层结构。
步骤S23b，刻蚀所述第二栅极侧墙膜层和第一栅极侧墙膜层，以通过一次刻蚀工艺在所述栅极结构的两侧形成第一栅极侧墙40和第二栅极侧墙50。
在本实施例中，所述第一栅极侧墙膜层和所述第二栅极侧墙膜层依次在半导体衬底上形成之后，通过了一次的刻蚀工艺，以同时形成第一栅极侧墙40和第二栅极侧墙50。与现有技术相比，其将两次刻蚀分别形成第一栅极侧墙和第二栅极侧墙合成一次刻蚀工艺同时形成第一栅极侧墙和第二栅极侧墙，从而减少了MOS晶体管的形成步骤，降低了制程成本，还提高了产品的生产效率。
请继续参阅图3，接着执行步骤S24，在所述半导体衬底10上形成图形化的第二掩模层，以所述图形化的第二掩模层和第二栅极侧墙50为掩模，对所述半导体衬底10进行离子注入，以形成未激活的重掺杂源/漏区12，并清除所述图形化的第二掩模层。
该步骤具体包括以下步骤：
步骤S24a：在所述半导体衬底上形成图形化的第二掩模层。
其中，所述图形化的第二掩模层例如是图形化的第二光刻胶层。
步骤S24b：以所述图形化的第二掩模层和第二栅极侧墙50为掩模，对所述半导体衬底10进行重掺杂离子注入，以形成未激活的重掺杂源/漏区，其中，所述重掺杂离子注入中注入离子为N型离子，例如是磷离子、砷离子、锗离子等。
步骤S24c：清除所述图形化的第二掩模层。
步骤S24d：对所述半导体衬底10进行热处理，以激活重掺杂源/漏区12，所述热处理例如是采用快速热退火操作。
本发明还提供了一种CMOS图像传感器的形成方法，包括：采用上述的MOS晶体管形成方法形成MOS晶体管。
综上所述，本发明通过将轻掺杂离子注入工艺调整至第一栅极侧墙形成之前，并将第一栅极侧墙和第二栅极侧墙的两次刻蚀工艺合成一次刻蚀工艺使得第一栅极侧墙和第二栅极侧墙同时形成，其减少了MOS晶体管的形成步骤，降低了制程成本，还提高了产品的生产效率。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种MOS晶体管的形成方法，其特征在于，包括以下步骤：
提供一半导体衬底，所述半导体衬底上形成有栅极结构；
在所述半导体衬底上形成一图形化的第一掩模层，以所述图形化的第一掩模层以及栅极结构为掩模，对所述半导体衬底进行轻掺杂离子注入，以形成未激活的轻掺杂源/漏区，并清除所述图形化的第一掩模层；
在所述半导体衬底上由下至上依次形成第一栅极侧墙膜层和第二栅极侧墙膜层，刻蚀所述第二栅极侧墙膜层和第一栅极侧墙膜层，以通过一次刻蚀工艺在所述栅极结构的两侧形成第一栅极侧墙和第二栅极侧墙；以及
在所述半导体衬底上形成图形化的第二掩模层，以所述图形化的第二掩模层和第二栅极侧墙为掩模，对所述半导体衬底进行离子注入，以形成未激活的重掺杂源/漏区，并清除所述图形化的第二掩模层。
2.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述栅极结构由下至上依次包括栅介质层和栅极，所述栅介质层的材料为氧化硅，所述栅极的材料为多晶硅。
3.如权利要求1所述的MOS晶体管的形成方法，其特征在于，在清除所述图形化的第一掩模层之前还包括：
对所述半导体衬底进行热处理，以激活所述轻掺杂源/漏区。
4.如权利要求3所述的MOS晶体管的形成方法，其特征在于，所述热处理采用快速热退火操作。
5.如权利要求1所述的MOS晶体管的形成方法，其特征在于，形成第一栅极侧墙和第二栅极侧墙的步骤如下：
通过化学气相沉积在所述半导体衬底上由下至上依次形成第一栅极侧墙膜层和第二栅极侧墙膜层；以及
刻蚀所述第二栅极侧墙膜层和第一栅极侧墙膜层，以通过一次性刻蚀在所述栅极结构的两侧形成第一栅极侧墙和第二栅极侧墙。
6.如权利要求5所述的MOS晶体管的形成方法，其特征在于，所述第一栅极侧墙膜层的材料为氧化硅。
7.如权利要求5所述的MOS晶体管的形成方法，其特征在于，所述第二栅极侧墙膜层的材料为氧化硅、氮化硅或二者的叠层结构。
8.如权利要求1所述的形成方法，其特征在于，形成重掺杂源/漏区的步骤如下：
在所述半导体衬底上形成图形化的第二掩模层；
以所述图形化的第二掩模层和第二栅极侧墙为掩模，对所述半导体衬底进行重掺杂离子注入，以形成未激活的重掺杂源/漏区；
清除所述图形化的第二掩模层；以及
对所述半导体衬底进行热处理，以激活所述重掺杂源/漏区。
9.如权利要求8所述的MOS晶体管的形成方法，其特征在于，所述热处理采用快速热退火操作。
10.一种CMOS图像传感器的形成方法，其特征在于，包括：
采用如权利要求1至9中任一项所述的MOS晶体管形成方法形成MOS晶体管。
CN201811132957.6A 2018-09-27 2018-09-27 一种mos晶体管的形成方法以及cmos图像传感器的形成方法 Pending CN109065456A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811132957.6A CN109065456A (zh) 2018-09-27 2018-09-27 一种mos晶体管的形成方法以及cmos图像传感器的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811132957.6A CN109065456A (zh) 2018-09-27 2018-09-27 一种mos晶体管的形成方法以及cmos图像传感器的形成方法

Publications (1)

Publication Number Publication Date
CN109065456A true CN109065456A (zh) 2018-12-21

Family

ID=64766175

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811132957.6A Pending CN109065456A (zh) 2018-09-27 2018-09-27 一种mos晶体管的形成方法以及cmos图像传感器的形成方法

Country Status (1)

Country Link
CN (1) CN109065456A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113937005A (zh) * 2021-12-16 2022-01-14 广州粤芯半导体技术有限公司 金属氧化物半导体晶体管的制造方法
CN114121659A (zh) * 2020-08-28 2022-03-01 长鑫存储技术有限公司 半导体器件的制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1365137A (zh) * 2001-01-11 2002-08-21 世界先进积体电路股份有限公司 一种在半导体基底上形成自行对准的接触窗结构的方法
CN101150064A (zh) * 2006-09-21 2008-03-26 联华电子股份有限公司 移除间隙壁的方法、金氧半导体晶体管元件及其制造方法
CN102437028A (zh) * 2011-11-30 2012-05-02 上海华力微电子有限公司 Pmos源漏区离子注入方法及相应的器件制造方法
CN104425271A (zh) * 2013-08-27 2015-03-18 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其形成方法
US20170243952A1 (en) * 2016-02-21 2017-08-24 United Microelectronics Corp. Method for manufacturing transistor with sicn/siocn multilayer spacer

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1365137A (zh) * 2001-01-11 2002-08-21 世界先进积体电路股份有限公司 一种在半导体基底上形成自行对准的接触窗结构的方法
CN101150064A (zh) * 2006-09-21 2008-03-26 联华电子股份有限公司 移除间隙壁的方法、金氧半导体晶体管元件及其制造方法
CN102437028A (zh) * 2011-11-30 2012-05-02 上海华力微电子有限公司 Pmos源漏区离子注入方法及相应的器件制造方法
CN104425271A (zh) * 2013-08-27 2015-03-18 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其形成方法
US20170243952A1 (en) * 2016-02-21 2017-08-24 United Microelectronics Corp. Method for manufacturing transistor with sicn/siocn multilayer spacer

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114121659A (zh) * 2020-08-28 2022-03-01 长鑫存储技术有限公司 半导体器件的制备方法
WO2022041975A1 (zh) * 2020-08-28 2022-03-03 长鑫存储技术有限公司 半导体器件的制造方法
CN114121659B (zh) * 2020-08-28 2023-10-03 长鑫存储技术有限公司 半导体器件的制备方法
US11855183B2 (en) 2020-08-28 2023-12-26 Changxin Memory Technologies, Inc. Method for manufacturing semiconductor device
CN113937005A (zh) * 2021-12-16 2022-01-14 广州粤芯半导体技术有限公司 金属氧化物半导体晶体管的制造方法

Similar Documents

Publication Publication Date Title
CN103456641B (zh) Pmos设备的晚原位掺杂硅锗接合
US8993382B2 (en) Bulk fin-field effect transistors with well defined isolation
US20210111032A1 (en) Fabrication of fins using variable spacers
TWI584478B (zh) 半導體裝置及其製造方法
US8574995B2 (en) Source/drain doping method in 3D devices
US9595583B2 (en) Methods for forming FinFETS having a capping layer for reducing punch through leakage
US8796124B2 (en) Doping method in 3D semiconductor device
CN105810643B (zh) 制造Si和SiGe鳍片、制造CMOS器件的方法以及CMOS器件
US20150380539A1 (en) Metal Gate of Gate-All-Around Transistor
CN101908499B (zh) 集成电路的制造方法
US10804107B2 (en) Well and punch through stopper formation using conformal doping
US20160035849A1 (en) Strained Channel of Gate-All-Around Transistor
CN103681347A (zh) 制造FinFET器件的方法
CN104347474B (zh) 用于改进的epi分布的利用多层外延硬掩膜的cmos制造方法
CN109065456A (zh) 一种mos晶体管的形成方法以及cmos图像传感器的形成方法
US10170479B2 (en) Fabrication of vertical doped fins for complementary metal oxide semiconductor field effect transistors
CN102446761B (zh) 半导体结构的制造方法
CN101383326A (zh) Mos晶体管及其制造方法
CN104299911A (zh) 通过单步骤沉积实现栅极包覆
CN107492524B (zh) 用于模拟应用的高增益晶体管
CN106356382A (zh) 一种cmos图像传感器及其制作方法
US11444196B2 (en) Method for fabricating semiconductor device with asymmetric strained source/drain structure
KR100449324B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR0172815B1 (ko) 트랜치형 시모스 인버어터 제조방법
KR0161848B1 (ko) 반도체소자 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20181221

RJ01 Rejection of invention patent application after publication