CN104347474B - 用于改进的epi分布的利用多层外延硬掩膜的cmos制造方法 - Google Patents

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Abstract

本申请涉及一种用于改进的EPI分布的利用多层外延硬掩膜的CMOS制造方法。可以通过形成双层硬掩膜来形成包含PMOS晶体管的集成电路。硬掩膜的第一层是使用卤化硅烷反应物形成的含卤素的氮化硅。硬掩膜的第二层是使用无卤素反应物在第一层上形成的氮化硅。在PMOS晶体管中蚀刻源/漏空腔之后，用氢进行预外延烘烤。在形成SiGe外延源/漏区域之后，去除硬掩膜。

Description

用于改进的EPI分布的利用多层外延硬掩膜的CMOS制造方法
技术领域
本发明涉及集成电路领域。更具体地，本发明涉及集成电路中的金属氧化物半导体(MOS)晶体管。
背景技术
利用p沟道金属氧化物半导体(PMOS)晶体管中的硅锗(SiGe)外延源/漏区域可以形成包含PMOS晶体管和n沟道金属氧化物半导体(NMOS)晶体管的集成电路。包含氮化硅的硬掩膜可用于阻挡来自NMOS晶体管的SiGe外延材料。可以期望形成均匀薄的硬掩膜来将SiGe外延源/漏极和栅极之间的横向分离维持在最大可允许距离以下并且具有期望的均匀性。可以进一步期望将PMOS源/漏空腔的圆度维持在最大可允许半径以下。形成硬掩膜以同时满足这些标准是悬而未决的。
发明内容
以下呈现简化的概要以提供本发明的一个或者更多个方面的基本理解。所述概要不是本发明的详尽概括，并且也不旨在确定本发明的关键或者决定性的要素，也不描绘其范围。相反，该概要的主要目的是以简化的形式呈现本发明的一些概念作为对随后呈现的更详细描述的序言。
可以通过形成双层硬掩膜形成包含PMOS晶体管的集成电路。硬掩膜的第一层是使用卤化硅烷反应物形成的含卤素的氮化硅。硬掩膜的第二层是使用无卤素反应物在第一层上形成的氮化硅。在PMOS晶体管中蚀刻源/漏空腔之后，用氢进行预外延烘烤。在SiGe外延源/漏区域形成之后，去除硬掩膜。
附图说明
图1A到图1H示出制造的连续阶段所示的使用示例性双层硬掩膜形成的集成电路的截面图。
具体实施方式
本申请涉及以下共同未决专利申请并在此通过引用并入：美国专利申请12/xxx,xxx(Texas Instruments案卷编号TI-73779，与本申请同时提交)。
参照附图描述本发明。附图不按比例绘制并且仅仅为了例示本发明而提供。以下参照用来例示的示例性应用描述本发明的若干方面。应理解，阐述了很多具体细节、关系和方法以提供对本发明的理解。然而，本领域的技术人员将容易理解本发明可以在没有一个或者更多个具体细节或者利用其它方法来实现本发明。在其它示例中，没有详细示出已知结构或操作以避免含混本发明。本发明不限于所例示的动作或者事件的顺序，因为一些动作可以按照不同顺序进行和/或与其它动作或者事件同时进行。此外，并不需要全部例示的动作或者事件来实施根据本发明的方法。
通过形成双层硬掩膜可以形成包含PMOS晶体管和NMOS晶体管的集成电路。硬掩膜的第一层是使用卤化硅烷反应物形成的含卤素的氮化硅。硬掩膜的第二层是使用无卤素的反应物在第一层上形成的氮化硅。在PMOS晶体管中蚀刻源/漏空腔之后，用氢进行预外延烘烤。在SiGe外延源/漏区域形成之后，去除硬掩膜。双层硬掩膜可用于在逻辑电路中的低压PMOS晶体管中和/或输入/输出(I/O)电路的高压PMOS晶体管中形成SiGe外延源/漏区域。在没有卤化硅烷反应物的情况下形成硬掩膜的第二层可以减少在预外延氢预烘烤期间卤素从双层硬掩膜脱离，使得源/漏空腔的拐角的半径不增加超过期望值，其进而可以提供PMOS晶体管的参数的期望值，诸如通态电流。
针对本公开的目的，术语卤素和卤化将理解为指代氟、氯和溴。
图1A到图1H示出制造的连续阶段中所示出的使用示例性双层硬掩膜形成的集成电路的截面图。参照图1A，集成电路100形成在衬底102中和衬底102上，衬底102诸如单晶硅晶片、绝缘体上硅(SOI)晶片、具有不同晶体定向的区域的混合定向技术(HOT)晶片、或者适于制造集成电路100的其它衬底。集成电路100包括用于低压PMOS晶体管104、高压PMOS晶体管106和低压NMOS晶体管108的区域。低压PMOS晶体管104和低压NMOS晶体管108可以在，例如，逻辑电路或静态随机存取存储器(SRAM)单元中。高压PMOS晶体管106可以在，例如，I/O电路中。低压PMOS晶体管104、高压PMOS晶体管106和低压NMOS晶体管108由在衬底102的顶表面处形成的场氧化物110(例如使用浅槽隔离(STI)工艺)横向分开。
低压PMOS晶体管104包括在衬底102的顶表面上形成的栅极电介质层112、在栅极电介质层112上形成的栅极114、在栅极114上的栅极硬掩膜118、在栅极114的横向表面上形成的栅极氧化物116以及在栅极氧化物116和栅极硬掩膜118的横向表面上形成的栅极偏移间隔件120。通过注入诸如硼的p型杂质和诸如碳和氟的共注入(co-implant)物质，在与栅极114相邻的衬底102中形成p沟道轻掺杂漏极(PLDD)区域122，随后将衬底102退火。
高压PMOS晶体管106包括在衬底102的顶表面上形成的栅极电介质层124，其比低压PMOS晶体管104的栅极电介质层112厚至少30％。高压PMOS晶体管106包括在栅极电介质层124上形成的栅极126，其具有比低压PMOS晶体管104的栅极114的栅极长度长至少30％的栅极长度。高压PMOS晶体管106包括在栅极126上的栅极硬掩膜130、在栅极126的横向表面上形成的栅极氧化物128以及在栅极氧化物128和栅极硬掩膜130的横向表面上形成的栅极偏移间隔件132。通过注入p型杂质和共注入物质，在与栅极126相邻的衬底102中形成PLDD区域134，随后将衬底102退火。
低压NMOS晶体管108包括在衬底102的顶表面上形成的栅极电介质层136。低压NMOS晶体管108包括在栅极电介质层136上形成的栅极138。低压NMOS晶体管108包括栅极138上的栅极硬掩膜142。低压NMOS晶体管108包括在栅极138的横向表面上形成的栅极氧化物140以及在栅极氧化物140和栅极硬掩膜142的横向表面上形成的栅极偏移间隔件144。通过注入诸如磷的n型杂质和诸如碳的共注入物，在与栅极138相邻的衬底102中形成n沟道轻掺杂漏极(NLDD)区域146，随后对衬底102退火。
低压PMOS晶体管104的栅极电介质层112和低压NMOS晶体管108的栅极电介质层136可以同时形成。低压PMOS晶体管104的栅极114、高压PMOS晶体管106的栅极126和低压NMOS晶体管108的栅极138可以同时形成。低压PMOS晶体管104的栅极氧化物116、高压PMOS晶体管106的栅极氧化物128和低压NMOS晶体管108的栅极氧化物140可以同时形成。低压PMOS晶体管104的栅极偏移间隔件120、高压PMOS晶体管106的栅极偏移间隔件132和低压NMOS晶体管108的栅极偏移间隔件144可以同时形成。低压PMOS晶体管104的PLDD区域122和高压PMOS晶体管106的PLDD区域134可以同时形成。
低压PMOS晶体管104和高压PMOS晶体管106在n型阱148中形成，可能与图1A所示的相同的n型阱148，其可能在场氧化物110之后在衬底102中形成。低压NMOS晶体管108的p型阱150中形成，该p型阱可能在场氧化物110之后在衬底102中形成。
双层硬掩膜154的第一层152在集成电路100的现有顶表面上方形成，其与低压PMOS晶体管104的栅极偏移间隔件120、高压PMOS晶体管106的栅极偏移间隔件132和低压NMOS晶体管108的栅极偏移间隔件144接触。第一层152是利用卤化硅烷反应物(诸如六氯乙硅烷)和氨等，通过等离子体增强化学气相沉积(PECVD)工艺形成的含卤素的氮化硅。用于形成第一层152的PECVD工艺可以在，例如，550℃到600℃下进行。第一层152可以，例如，厚10纳米到30纳米。利用卤化硅烷反应物形成第一层152可以有利地提供第一层152的期望程度的共形性，使得第一层152在垂直表面(诸如低压PMOS晶体管104的栅极偏移间隔件120的横向表面)上的厚度是集成电路100的水平表面上的第一层152的厚度的至少80％。此外，利用卤化硅烷反应物形成第一层152可以有利地提供具有不同栅极密度的集成电路100的区域两端的期望水平的厚度均匀性。例如，利用卤化硅烷反应物形成第一层152可以产生在诸如SRAM的密集区域和在诸如隔离的逻辑栅极的空旷区域中的垂直表面上的第一层152的厚度，这两个厚度可以在彼此的5％以内，提供栅和SiGe外延源/漏区域之间的横向分离的期望的均匀性。
参照图1B，在第一层152上形成双层硬掩膜154的第二层156。第二层156是在无卤化反应物的情况下利用硅烷反应物(诸如乙硅烷)和氨通过PECVD工艺形成的氮化硅。用于形成第二层156的PECVD工艺可以在，例如，675℃到725℃下进行。第二层156可以厚，例如，2纳米到10纳米。在没有卤化反应物的情况下形成第二层156提供在第二层156上相比第一层152上较低的卤素浓度。
参照图1C，在集成电路100上方形成蚀刻掩膜158以暴露用于随后的SiGe外延层的区域，诸如低压PMOS晶体管104和可能的高压PMOS晶体管106，并且覆盖诸如低压NMOS晶体管108的区域以从SiGe外延层排除。蚀刻掩膜158可以包括通过光刻工艺形成的光刻胶。
参照图1D，非等向性蚀刻工艺160从通过蚀刻掩膜158暴露的集成电路100的水平表面去除第二层156和第一层152。双层硬掩膜154保留在低压PMOS晶体管104的栅极偏移间隔件120和高压PMOS晶体管106的栅极偏移间隔件132的横向表面上。非等向性蚀刻工艺160可以包括，例如，使用氟自由基的反应性离子蚀刻(RIE)工艺。在非等向性蚀刻工艺160完成之后，去除蚀刻掩膜158。
参照图1E，源/漏蚀刻工艺在低压PMOS晶体管104的源/漏区域中从衬底102去除材料以形成源/漏空腔162，并且在高压PMOS晶体管106的源/漏区域(如果通过蚀刻掩膜158暴露)中从衬底102去除材料以形成源/漏空腔164。源/漏蚀刻工艺可以包括RIE步骤以从衬底102去除半导体材料，之后是使用四甲基氢氧化铵(TMAH)或者氢氧化铵的湿法晶体蚀刻以沿着<111>晶面从衬底102进一步去除半导体材料。进行源/漏蚀刻工艺使得源/漏空腔162和164在PLDD区域122和134下方分别具有拐角166，其内半径小于2纳米。
参照图1F，进行预外延氢预烘烤，其中集成电路100暴露于含卤素的环境168中而衬底102被加热到750℃到850℃达30秒到200秒。含卤素的环境168可以包括，例如，在5到20托的压力下0.5％到2％的卤素。
在预外延氢预烘烤期间，由于硅原子迁移，源/漏空腔162和164的拐角166可以变圆，如图1F所示。在没有卤化反应物的情况下形成双层硬掩膜154的第二层156可以有利地减少在预外延氢预烘烤期间卤素从双层硬掩膜154脱离，使得拐角166的半径增加到不超过5纳米，其可以提供低压PMOS晶体管104和高压PMOS晶体管106的参数的期望值，诸如通态电流。
参见图1G，硅锗外延工艺在低压PMOS晶体管104的源/漏空腔162中形成SiGe源/漏区域170，同时在高压PMOS晶体管106的源/漏空腔164(如果存在)中形成SiGe源/漏区域172。SiGe源/漏区域170和172可以具有20％到50％的锗原子分数。硅锗外延工艺可以在SiGe源/漏区域170和172上形成硅盖174。
参照图1H，集成电路100暴露于湿法蚀刻工艺176，其去除双层硬掩膜154的第一层152和第二层156。湿法蚀刻工艺176可以包括在150℃到160℃下进行包含磷酸的蚀刻步骤达60秒到180秒。包含磷酸的蚀刻可以是，例如，水调节的磷酸或者磷酸和硫酸的水混合物。进行湿法蚀刻工艺176以使在湿法蚀刻工艺176完成之后，低压PMOS晶体管104的栅极偏移间隔件120、高压PMOS晶体管106的栅极偏移间隔件132以及低压NMOS晶体管108的栅极偏移间隔件144的至少一部分保留。例如，通过形成与低压PMOS晶体管104的栅极114、高压PMOS晶体管106的栅极126和低压NMOS晶体管108的栅极138相邻的栅极侧壁间隔件，继续制造集成电路100。
尽管以上已经描述了本发明的各个实施例，应理解，它们仅通过示例而非限制的方式呈现。在不背离本发明的精神或者范围的情况下，可以根据本文公开对所公开的实施例做出各种修改。因而，本发明的宽度和范围不应限制于以上描述的任何实施例。相反，应根据以下权利要求及其等同物来限定本发明的范围。

Claims (20)

1.一种形成集成电路的方法，所述方法包括以下步骤：
在p沟道金属氧化物半导体晶体管即PMOS晶体管的栅极上方形成双层硬掩膜的第一层，所述第一层是利用卤化硅烷反应物和氨通过等离子体增强化学气相沉积即PECVD工艺形成的含卤素的氮化硅；
在所述第一层上形成所述双层硬掩膜的第二层，所述第二层是在没有卤素反应物的情况下通过PECVD工艺形成的氮化硅；
通过非等向性蚀刻从所述集成电路的水平表面去除所述第二层和所述第一层，留下所述PMOS晶体管的所述栅极的横向表面上设置的栅极偏移间隔件的横向表面上的所述第二层和所述第一层；
随后从所述集成电路的衬底去除材料以形成与所述PMOS晶体管的所述栅极相邻的源/漏空腔；
随后在包括至少0.5％的氢的含氢环境中，在至少750℃的温度下加热所述集成电路达至少30秒；
随后通过外延工艺在所述源/漏空腔中形成硅锗即SiGe源/漏区域；以及
随后通过湿法蚀刻工艺去除所述第二层和所述第一层。
2.根据权利要求1所述的方法，其中所述卤化硅烷反应物是六氯乙硅烷。
3.根据权利要求1所述的方法，其中所述第一层在550℃到600℃下形成。
4.根据权利要求1所述的方法，其中所述第一层厚10纳米到30纳米。
5.根据权利要求1所述的方法，其中在所述集成电路的垂直表面上的所述第一层的厚度是所述集成电路的水平表面上的所述第一层的厚度的至少80％。
6.根据权利要求1所述的方法，其中在所述集成电路的静态随机存取存储器即SRAM中的垂直表面上的所述第一层的厚度是在所述集成电路的逻辑电路中的垂直表面上的所述第一层的厚度的5％以内。
7.根据权利要求1所述的方法，其中所述第二层利用乙硅烷和氨形成。
8.根据权利要求1所述的方法，其中所述第二层是在675℃到725℃下形成。
9.根据权利要求1所述的方法，其中所述第二层厚2纳米到10纳米。
10.根据权利要求1所述的方法，其中加热所述集成电路的所述步骤在750℃到850℃下进行。
11.根据权利要求1所述的方法，其中加热所述集成电路的所述步骤进行达30秒到200秒。
12.根据权利要求1所述的方法，其中加热所述集成电路的所述步骤在5托到20托的压力下进行。
13.根据权利要求1所述的方法，其中所述含氢环境包括0.5％到2％的氢。
14.根据权利要求1所述的方法，其中所述PMOS晶体管的p沟道轻掺杂漏极区域即PLDD区域下面的所述源/漏空腔的拐角的半径在加热所述集成电路的所述步骤期间增加到不超过5纳米。
15.根据权利要求1所述的方法，其中所述湿法蚀刻工艺包括包含磷酸的蚀刻步骤。
16.根据权利要求15所述的方法，其中所述包含硫酸的蚀刻步骤在150℃到160℃下进行。
17.根据权利要求16所述的方法，其中所述包含硫酸的蚀刻步骤进行达60秒到180秒。
18.根据权利要求1所述的方法，所述方法还包括以下步骤：在形成所述第二层的所述步骤之后且在从所述集成电路的水平表面去除所述第二层和所述第一层的步骤之前，执行在所述集成电路上方形成蚀刻掩膜以暴露所述PMOS晶体管并覆盖n沟道金属氧化物半导体晶体管即NMOS晶体管的步骤。
19.根据权利要求1所述的方法，其中：
所述PMOS晶体管是低压PMOS晶体管；
所述集成电路包括高压PMOS晶体管，其中所述高压PMOS晶体管的栅极电介质层比所述低压PMOS晶体管的栅极电介质层厚至少30％；
所述第一层在所述高压PMOS晶体管的栅极上方形成；
从所述集成电路的水平表面去除所述第二层和所述第一层的所述步骤，留下所述高压PMOS晶体管的所述栅极的横向表面上设置的栅极偏移间隔件的横向表面上的所述第二层和所述第一层；以及
从所述集成电路的所述衬底去除材料的所述步骤还形成与所述高压PMOS晶体管的所述栅极相邻的源/漏空腔。
20.一种形成集成电路的方法，所述方法包括以下步骤：
在PMOS晶体管的栅极和NMOS晶体管的栅极上方形成双层硬掩膜的第一层，所述第一层是利用卤化硅烷反应物和氨通过PECVD工艺形成的含卤素的氮化硅；
在所述第一层上形成所述双层硬掩膜的第二层，所述第二层是在没有卤素反应物的情况下通过PECVD工艺形成的氮化硅；
在所述双层硬掩膜的所述第二层上方形成蚀刻掩膜以覆盖所述NMOS晶体管并暴露所述PMOS晶体管；
通过非等向性蚀刻在由所述蚀刻掩膜暴露的区域中从所述集成电路的水平表面去除所述第二层和所述第一层，留下所述PMOS晶体管的所述栅极的横向表面上设置的栅极偏移间隔件的横向表面上的所述第二层和所述第一层，并留下所述NMOS晶体管上方的所述第二层和所述第一层；
随后去除所述蚀刻掩膜；
随后从所述集成电路的衬底去除材料以形成与所述PMOS晶体管的所述栅极相邻的源/漏空腔；
随后在包括至少0.5％的氢的含氢环境中，在至少750℃的温度下加热所述集成电路达至少30秒；
随后通过外延工艺在所述源/漏空腔中形成SiGe源/漏区域；以及
随后通过湿法蚀刻工艺去除所述第二层和所述第一层。
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