CN102024761A - 用于形成半导体集成电路器件的方法 - Google Patents

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Abstract

一种用于形成半导体集成电路器件的方法，包括提供半导体基片，该半导体基片包括第一阱区和第二阱区。在特定实施例中，该方法包括形成介电层，该介电层覆盖包括第一阱区和第二阱区的半导体基片。在特定实施例中，该方法包括形成覆盖介电层的多晶硅栅层(例如掺杂的多晶硅、原位的多晶硅)。多晶硅栅层覆盖半导体基片中的第一阱区中的第一沟道区和第二阱区中的第二沟道区。在特定实施例中，该方法包括形成覆盖多晶硅栅层的硬掩模(例如二氧化硅)。在特定实施例中，该方法图案化多晶硅栅层，包括硬掩模层，以形成第一阱区中的包括第一边缘的第一栅结构和第二阱区中的包括第二边缘的第二栅结构。下一步，该方法分开地形成第一和第二阱区中的应变区。

Description

用于形成半导体集成电路器件的方法
技术领域
本发明针对集成电路和它们的用于制造半导体器件的处理。更加具体地，本发明提供了一种用于针对高级CMOS集成电路器件使用应变硅结构来集成PMOS和NMOS器件的方法。但是将会认识到的是，本发明具有广泛得多的应用范围。
背景技术
集成电路已从单个硅芯片上制造的少量互连器件进化到了上百万的器件。传统的集成电路提供了远远超出最初想象的性能和复杂性。为了实现复杂性和电路密度(亦即能够组装到给定芯片面积上的器件的数目)方面的提高，最小器件形体的尺寸(也被称为器件“几何图形”)已随着每一代的集成电路而变得更小。
增加的电路密度不仅提高了集成电路的复杂性和性能，而且还向消费者提供了更低成本的部件。集成电路或芯片制造设施可以花费数亿乃至数十亿美元。每个制造设施会具有一定的晶片生产量，并且每个晶片会在它上面具有一定数目的集成电路。因此，通过使集成电路的单个器件更小，可以在每个晶片上制造更多器件，这样一来就增加了制造设施的产量。使器件更小非常富有挑战性，因为集成制造中使用的每个工艺都有限制。换言之，给定的工艺通常仅工作降至某个形体尺寸，然后需要改变工艺或器件布局。另外，随着器件需要越来越快的设计，工艺限制存在有某些传统工艺和材料。
这种工艺的例子是MOS器件自身的制造。这样的器件传统上已变得越来越小，并且产生了更快的切换速度。尽管已有了显著的改进，但是这样的器件设计仍然具有许多限制。仅作为例子，这些设计必须变得越来越小但仍然提供用于切换的清楚信号，这随着器件变得更小而变得更加困难。另外，这些设计常常难以制造，并且通常需要复杂的制造工艺和结构。这些以及其它限制将会贯穿本说明书进一步详细地描述，并且将会在下面更加具体地描述。从上面可以看到，用于加工半导体器件的改进技术是所希望的。
发明内容
根据本发明，提供了用于制造半导体器件的集成电路的技术。更加具体地，本发明提供了用于针对高级CMOS集成电路器件使用应变硅结构来集成PMOS和NMOS器件的方法。但是将会认识到的是，本发明具有广泛得多的应用范围。
作为进一步的背景信息，集成电路工艺一般涉及栅图案化，这通常使用多晶硅作为栅导体。在该工艺中，多晶硅沉积在基片上，该基片是已经历了诸如注入、栅氧化物形成之类的各种工艺的单晶硅。多晶硅然后被覆盖以一种或多种介电材料如氧化硅和/或氮氧化硅。介电膜然后被光刻图案化和蚀刻以形成栅导体图案。图案化的介电材料然后用作“硬掩模”，以使用等离子蚀刻工艺将图案转移到多晶硅中。在多晶硅图案化之后，通过湿化学剥去硬掩模。
随着临界尺寸变得更小，通过外延膜在硅基片的蚀刻区中的选择性生长，已使用了硅锗(例如SiGe)和碳化硅(例如SiCx)作为针对集成电路提供的CMOS晶体管中的源和漏。在外延膜生长之前，为了硅表面中的凹口而施加硅蚀刻，以形成用于将要沉积的硅锗的场地。上面提到的用于多晶硅栅层图案化的硬掩模用作用于硅基片凹口蚀刻的自动对准掩模。硬掩模在外延生长之后被去除，以便在图案化的多晶硅栅结构顶部形成硅化物。硬掩模去除工艺中腐蚀在多晶硅栅层图案以及浅沟道隔离(STI)之后形成的多晶硅栅间隔物是不希望发生的。而且，同样通过离子注入进行掺杂的多晶硅栅经受到进一步的降级和其它不希望的影响。本专利说明书公开了一种集成方案，其具有分别用于PMOS和NMOS的SiGe和SiCx外延。多硬掩模和间隔物材料被设计成与传统技术相比具有减少的和/或最少的工艺步骤。我们的方法和结构的进一步的细节可以贯穿本说明书来发现，并且可以在下面更加具体地找到。
在特定实施例中，本发明提供了一种用于形成半导体集成电路器件例如CMOS的方法。该方法包括提供半导体基片(例如硅晶片、绝缘体上硅、外延硅)，该半导体基片包括第一阱区和第二阱区。在特定实施例中，该方法包括形成介电层(例如栅氧化物、栅氮氧化物、栅氮化物)，该介电层覆盖包括第一阱区和第二阱区的半导体基片。在特定实施例中，该方法包括形成覆盖介电层的多晶硅栅层(例如掺杂的多晶硅、原位的多晶硅)。多晶硅栅层覆盖半导体基片中的第一阱区中的第一沟道区和第二阱区中的第二沟道区。在特定实施例中，该方法包括形成覆盖多晶硅栅层的硬掩模(例如二氧化硅)。
在特定实施例中，该方法图案化多晶硅栅层，包括硬掩模层，以形成第一阱区中的包括第一边缘的第一栅结构和第二阱区中的包括第二边缘的第二栅结构。在特定实施例中，该方法形成衬垫层，该衬垫层覆盖第一栅结构和第二栅结构，并且覆盖第一阱区中的第一源/漏区和第二阱区中的第二源/漏区。在特定实施例中，该方法包括形成覆盖衬垫层的间隔物介电层。在优选实施例中，间隔物介电层包括覆盖第一栅结构的第一部分和覆盖第二栅结构的第二部分。
下一步，该方法分开地形成第一和第二阱区中的应变区。在特定实施例中，该方法包括使用第二光致抗蚀剂掩模材料保护第二阱区中提供的包括第二源/漏区的第二栅结构和间隔物介电层的第二部分。该方法包括图案化间隔物介电层的第一部分以形成包括第一边缘的第一栅结构上的第一侧壁间隔物结构，同时第二光掩模材料保护包括第二阱区中的第二源/漏区的第二栅结构和间隔物介电层的第二部分。该方法包括使用硬掩模层的第一部分和第一侧壁间隔物作为保护层来蚀刻相邻于第一栅结构的第一漏区和第一源区。该方法包括将硅锗填充材料沉积到第一源区和第一漏区中，以填充蚀刻的第一源区和蚀刻的第一漏区，同时使第一源区和第一漏区之间的第一沟道区至少从形成在第一源区和第一漏区中的硅锗材料中以压缩的方式应变。第二光致抗蚀剂掩模材料被去除。
在特定实施例中，该方法包括使用第一光致抗蚀剂掩模材料保护第一阱区中提供的包括第一源/漏区的第一栅结构和间隔物介电层的第一部分。该方法包括图案化间隔物介电层的第二部分以形成包括第二边缘的第二栅结构上的第二侧壁间隔物结构，同时第一光掩模材料保护包括第一阱区中的第一源/漏区的第一栅结构。在特定实施例中，该方法包括使用硬掩模层的第二部分和第二侧壁间隔物作为保护层来蚀刻相邻于第二栅结构的第二漏区和第二源区。该方法然后将碳化硅填充材料沉积到第二源区和第二漏区中，以填充蚀刻的第二源区和蚀刻的第二漏区，同时使第二源区和第二漏区之间的第二沟道区至少从形成在第二源区和第二漏区中的碳化硅材料中以拉伸的方式应变。第一光致抗蚀剂掩模材料被去除。
取决于实施例，可以存在以下特征中的一个或多个特征。
1.在特定实施例中，本方法和结构可以包括用于本CMOS应变外延方案的二氧化硅和多晶硅硬掩模。
2.在优选实施例中，使用两个光掩模步骤分开地形成包括PMOS和NMOS间隔物的晶体管。
3.在特定实施例中，本方法和结构可以包括仅作为用于本应变外延CMOS方案的间隔物的氮氧化物和/或氮化物。
4.在特定实施例中，本方法和结构包括氧化物硬掩模，该氧化物硬掩模用于凹口区中的NMOS硅凹口蚀刻和外延生长，同时硬掩模用作保护层(代替地，如果交换工艺程序，则硬掩模也可以用于凹口区中的PMOS凹口蚀刻和SiGe外延生长)。
5.在特定实施例中，该方法和结构包括替换例如为外延凹口蚀刻和生长提供的多晶硅硬掩模的氧化物或类似材料。在优选实施例中，使用剥去工艺去除氧化物硬掩模不会侵蚀由氮化硅材料制成的间隔物。
取决于实施例，可以存在以上特征中的一个或多个特征。当然，可以存在其它的变化、修改和替换。
相对于传统技术，借助于本发明实现了许多益处。例如，本技术提供了依靠传统技术的易于使用的工艺。在一些实施例中，该方法提供了更高的每晶片的小片中的器件产出。另外，该方法提供了与传统工艺技术兼容而不对传统设备和工艺进行显著修改的工艺。优选地，本发明提供了用于90纳米以下和/或65纳米以下的设计规则的改进工艺集成。另外，本发明提供了使用针对CMOS器件的应变硅结构的增加的空穴迁移率。在优选实施例中，本发明提供了根据本发明实施例的用于CMOS器件的改进集成方案。取决于实施例，可以实现这些益处中的一个或多个益处。这些以及其它益处将会贯穿本说明书更加详细地描述，并且将会在下面更加具体地描述。
参考下面的详细描述和附图，可以更加充分地意识到本发明的各种另外的目的、特征和优点。
附图说明
图1至3是图示用于制造应变硅MOS器件的传统方法的简化横截面图；
图4至10是图示根据本发明实施例的用于制造应变硅CMOS器件的方法的简化横截面图。
具体实施方式
根据本发明，提供了用于加工用于制造半导体器件的集成电路的技术。更加具体地，本发明提供了用于针对高级CMOS集成电路器件使用应变硅结构来集成PMOS和NMOS器件的方法和结构。但是将会认识到的是，本发明具有广泛得多的应用范围。
图1至3是用于制造应变硅MOS器件的传统方法的简化横截面图。参考图1至3，下面已再现了传统的工艺程序。
1.提供硅基片(100)；
2.形成栅层(103)；
3.形成介电硬掩模(205)；
4.图案化介电掩模；
5.图案化栅层以形成多晶硅栅；
6.沉积间隔物层并回蚀刻以形成间隔物结构207；
7.蚀刻硅中的源/漏凹口区209；
8.形成凹口区中的外延硅/锗301；
9.去除硬掩模；以及
10.执行所希望的其它步骤。
如上面注明的那样，通常使用上述工艺步骤来制造MOS器件。随着器件变得更复杂和线路规则变得更小，对于CMOS技术而言更加难以制造应变硅MOS器件。这些以及其它限制可以被本方法和结构克服，这将会在下面更加详细地描述。
根据本发明实施例的用于制造集成电路器件的方法可以列举如下：
1.提供半导体基片(例如硅、绝缘体上硅、外延硅)；
2.在半导体基片上形成第一阱区(例如N型阱)和第二阱区例如P型阱；
3.形成介电层(例如二氧化硅、氮化硅、氮氧化硅)，该介电层覆盖包括第一阱区和第二阱区的半导体基片；
4.形成覆盖介电层的多晶硅栅层(例如掺杂的多晶硅、原位掺杂的多晶硅、结晶的非晶硅)；
5.形成覆盖多晶硅栅层的硬掩模(例如介电层)；
6.图案化多晶硅栅层，包括硬掩模层，以形成第一阱区中的包括第一边缘的第一栅结构和第二阱区中的包括第二边缘的第二栅结构；
7.形成衬垫层(例如TEOS)，该衬垫层覆盖第一栅结构和第二栅结构，并且覆盖第一阱区中的第一源/漏区和第二阱区中的第二源/漏区；
8.形成覆盖衬垫层的间隔物介电层；
9.使用第二光致抗蚀剂掩模材料保护第二阱区中提供的包括第二源/漏区的第二栅结构和间隔物介电层的第二部分；
10.图案化间隔物介电层的第一部分以形成包括第一边缘的第一栅结构上的第一侧壁间隔物结构，同时第二光掩模材料保护包括第二阱区中的第二源/漏区的第二栅结构和间隔物介电层的第二部分；
11.使用硬掩模层的第一部分和第一侧壁间隔物作为保护层来蚀刻相邻于第一栅结构的第一漏区和第一源区；
12.将硅锗填充材料沉积到第一源区和第一漏区中，以填充蚀刻的第一源区和蚀刻的第一漏区，同时使第一源区和第一漏区之间的第一沟道区至少从形成在第一源区和第一漏区中的硅锗材料中以压缩的方式应变；
13.去除第二光致抗蚀剂掩模材料；
14.使用第一光致抗蚀剂掩模材料保护第一阱区中提供的包括第第一源/漏区的第一栅结构和间隔物介电层的第一部分；
15.图案化间隔物介电层的第二部分以形成包括第二边缘的第二栅结构上的第二侧壁间隔物结构，同时第一光掩模材料保护包括第一阱区中的第一源/漏区的第一栅结构；
16.使用硬掩模层的第二部分和第二侧壁间隔物作为保护层来蚀刻相邻于第二栅结构的第二漏区和第二源区；
17.将碳化硅填充材料沉积到第二源区和第二漏区中，以填充蚀刻的第二源区和蚀刻的第二漏区，同时使第二源区和第二漏区之间的第二沟道区至少从形成在第二源区和第二漏区中的碳化硅材料中以拉伸的方式应变；
18.去除第一光致抗蚀剂掩模材料；
19.执行所希望的其它步骤。
上述步骤程序提供了根据本发明实施例的方法。如示出的那样，该方法使用步骤的组合，所述步骤包括形成集成电路器件如用于CMOS集成电路的MOS器件的方式。如示出的那样，该方法包括使用富硅氧化物或富硅氮化物或氧化硅层以便于制造根据特定实施例的CMOS集成电路器件中的NMOS和PMOS器件。还可以提供其它替换，其中，步骤被添加，一个或多个步骤被去除，或者以不同的序列提供一个或多个步骤，而不会脱离此处的权利要求的范围。本方法的进一步的细节可以贯穿本说明书来发现，并且可以在下面更加具体地找到。
图4至10是图示根据本发明实施例的用于制造应变硅CMOS器件的方法的简化横截面图。这些附图只是例子，而不应当限制此处的权利要求的范围。本领域技术人员将会认识到许多变化、替换和修改。如示出的那样，本方法图示了半导体集成电路器件，例如如图4所示的CMOS，其包括PMOS 510和NMOS 520器件区域。该方法包括提供半导体基片501例如硅、绝缘体上硅、外延硅。该方法包括形成第一阱区503(例如N型阱)和第二阱区505例如P型阱。在基片上的活性区之间提供包括浅沟道隔离氧化物507的场隔离氧化物区。当然，可以存在其它变化、修改和替换。
在特定实施例中，该方法包括形成介电层509(例如二氧化硅、氮化硅、氮氧化硅)，该介电层509覆盖包括第一阱区和第二阱区的半导体基片。该方法形成覆盖介电层的多晶硅栅层511。在优选实施例中，多晶硅栅层覆盖半导体基片中的第一阱区中的第一沟道区和第二阱区中的第二沟道区。可以使用适当的技术包括掺杂的多晶硅、原位掺杂的多晶硅和/或结晶的非晶硅来制作多晶硅。当然，可以存在其它变化、修改和替换。在特定实施例中，同样如图4所示，该方法形成覆盖多晶硅栅层的硬掩模513。硬掩模通常由适当的材料如二氧化硅、氮化硅、氧化物富硅氮氧化物(例如通过等离子增强CVD来提供)、这些的组合以及其它来制成。该方法图案化多晶硅栅层，包括硬掩模层，以形成第一阱区中的包括第一边缘的第一栅结构和第二阱区中的包括第二边缘的第二栅结构。如示出的那样，第一栅结构对应于PMOS器件区域510，并且第二栅结构对应于NMOS器件区域520。PMOS器件区域还包括轻度掺杂的区域519，其通常通过注入和/或其它适当的技术提供。NMOS器件区域还包括轻度掺杂的区域521，其通常通过注入和/或其它适当的技术提供。
在优选实施例中，如图5所示，该方法形成衬垫层515，该衬垫层515覆盖第一栅结构和第二栅结构，并且覆盖第一阱区中的第一源/漏区和第二阱区中的第二源/漏区。在优选实施例中，衬垫层包括TEOS材料和/或其它适当的材料，这取决于实施例。在优选实施例中，TEOS层具有大约100埃以上或150埃以上的厚度以成为适当的衬垫。可以使用适当的技术如化学汽相沉积和常压化学汽相沉积等来沉积TEOS。当然，具体的厚度除了其它因素之外将会取决于特定实施例。在优选实施例中，衬垫层封闭NMOS和PMOS器件区域的整个表面区域，包括源/漏区、栅结构、隔离结构和其它暴露的表面区域。当然，可以存在其它变化、修改和替换。
在特定实施例中，同样如图5所示，该方法形成覆盖衬垫层的间隔物介电层517。在特定实施例中，介电层可以是足够厚度的氧化物、氮化物、氧化硅/氮化硅/氧化硅组合、氧化硅/氮化硅组合或其它适当的材料。根据优选实施例，介电层还基本上是无针孔的。在优选实施例中，介电层优选地小于300埃。在优选实施例中，该方法包括使用光掩模层保护包括NMOS器件结构的P阱区。光掩模层可以是任何适当的材料。在特定实施例中，如图6所示，该方法包括图案化间隔物介电层以形成根据特定实施例包括第一边缘的第一栅结构上的第一侧壁间隔物结构603。如示出的那样，掩模材料保护包括浅沟道隔离的一部分的NMOS器件区域，该浅沟道隔离根据特定实施例将NMOS区域与PMOS区域分开。当然，可以存在其它变化、修改和替换。
再次参考图6，该方法使用硬掩模层和第一侧壁间隔物作为保护层来蚀刻相邻于第一栅结构的第一漏区和第一源区。蚀刻发生在基本上是硅基的第一源/漏区中，同时根据特定实施例介电材料的其它部分充当掩模材料。使用等离子蚀刻工艺进行蚀刻以形成凹口区。下一步，该方法剥去覆盖第二阱区的掩模层，并且暴露第二阱区中的第二晶体管结构。当然，可以存在其它变化、修改和替换。
参考图7，根据特定实施例，该方法选择性地将硅锗填充材料701沉积到第一源区和第一漏区中，以填充蚀刻的第一源区和蚀刻的第一漏区。在优选实施例中，在沉积硅锗填充材料的同时，第二阱区的部分保持没有硅锗。在优选实施例中，硅锗填充材料使第一源区和第一漏区之间的第一沟道区至少从形成在第一源区和第一漏区中的硅锗材料中以压缩的方式应变。当然，可以存在其它变化、修改和替换。
在优选实施例中，硅锗填充材料是单晶体并且使用外延反应器进行沉积。根据特定实施例，硅/锗的比率为10％至20％。在特定实施例中，锗通过范围在大约5至大约45％的浓度来表征，但也可以是其它。蚀刻的源区和蚀刻的漏区每个都耦合到栅结构。如示出的那样，该器件至少从形成在蚀刻的第一源区和蚀刻的第一漏区中的硅锗材料中具有填充的源区和填充的漏区之间的应变沟道区。该器件还具有轻度掺杂的漏区或注入区，其在凹口区中生长硅/锗材料之前形成。当然，可以存在其它变化、修改和替换。
在特定实施例中，如图8所示，该方法使用第一光致抗蚀剂掩模材料保护第一阱区中提供的包括第第一源/漏区的PMOS栅结构和间隔物介电层的第一部分。光掩模层可以是任何适当的材料。该方法包括图案化间隔物介电层4的第二部分以形成包括第二边缘的第二栅结构上的第二侧壁间隔物结构，同时第一光掩模材料保护包括第一阱区中的第一源/漏区的第一栅结构。当然，可以存在其它变化、修改和替换。
在特定实施例中，该方法包括使用硬掩模层的第二部分和第二侧壁间隔物作为保护层来蚀刻相邻于第二栅结构的第二漏区和第二源区。蚀刻发生在基本上是硅基的第二源/漏区中，同时根据特定实施例介电材料的其它部分充当掩模材料。使用等离子蚀刻工艺进行蚀刻以形成凹口区。下一步，该方法剥去覆盖第二阱区的掩模层，并且暴露第二阱区中的第二晶体管结构。
在特定实施例中，如图9所示，该方法然后将碳化硅填充材料沉积到第二源区和第二漏区中，以填充蚀刻的第二源区和蚀刻的第二漏区。如示出的那样，使用气体制作碳化硅材料。使用外延生长工艺来沉积碳化硅，其根据特定实施例基本上是单晶体。碳化硅具有比硅晶体结构小的晶格常数，这导致使第二源区和第二漏区之间的第二沟道区至少从形成在第二源区和第二漏区中的碳化硅材料中以拉伸的方式应变。如示出的那样，第一光致抗蚀剂掩模材料被去除。在特定实施例中，如图10所示，与覆盖层同时，该方法剥去硬掩模材料，其可以从多晶硅栅结构选择性地去除。取决于实施例，硅化物材料(例如钛、钨、钴、镍、铂和其它)可以被提供以覆盖PMOS和NMOS器件结构的多晶硅栅结构以及其它活性部分如源/漏区。当然，可以存在其它变化、修改和替换。
在特定实施例中，该方法包括光刻和蚀刻工艺，其形成不包括由介电层阻挡的硅化物形成物的一个或多个区域，同时去除处在其它区域的膜的大块部分。该蚀刻工艺优选地是各向异性的反应离子蚀刻(RIE)，其在水平表面上去除比在垂直表面区域上更多的材料。结果，暴露的间隔物被薄的氧化物层覆盖。当然，可以存在其它变化、修改和替换。
在特定实施例中，光致抗蚀剂然后例如通过灰化剥去。在优选实施例中，然后将基片浸入磷酸溶液中，其选择性地去除富硅氮化物或氧化硅或富硅氧化物并且还剥去多晶硅硬掩模。在优选实施例中，基片进一步由通常被称为HF的稀释氢氟酸来清洗，以在去除硬掩模层之后去除表面区域上的任何剩余的氧化物。该方法例如使用硅化工艺来沉积包括钛、钴、镍、铂和钨的金属。也可以使用其它金属。如图示的那样，根据特定实施例，本方法包括将在栅多晶硅硬掩模去除期间防止氮化物间隔物腐蚀的间隔物保护层与金属硅化物(salicide)块组合成单个工艺。因此，本方法可以减少某些步骤如氧化物沉积、回蚀刻湿清洗以及与这两种工艺相关联的其它步骤。当然，可以存在其它变化、修改和替换。
在特定实施例中，本方法和结构的进一步的细节可以贯穿本说明书来发现，并且可以在下面更加具体地找到。在特定实施例中，用于多晶硅栅图案化的硬掩模可以是通过PECVD或其它适当技术形成的氧化硅或氧化物富SiON。在特定实施例中，使用的间隔物可以是具有10埃至200埃厚度的氧化硅衬垫继之以具有50埃至900埃厚度的SiN，以及其它尺度。图6示出了如下横截面：PMOS区域具有间隔物蚀刻形成的PMOS间隔物，同时NMOS区域由光致抗蚀剂保护。在特定实施例中，使用多硬掩模和间隔物作为图案化掩模，在PMOS区域上自动对准源/漏区的硅基片蚀刻。在这之后，然后在凹口硅基片上外延生长SiGe。在特定实施例中，锗浓度范围在5-45％，但可以是其它范围。在特定实施例中，衬垫氧化物可以具有范围在大约50埃至500埃的厚度，并且包括由化学汽相沉积制成的二氧化硅。在一个或多个实施例中，外延层中的碳化硅范围在0.5至10％，但可以是其它范围。如在此提供的那样，现在一个接一个地选择性地形成CMOS外延应变层。如注明的那样，然后通过使用稀释的HF同时剥去PMOS区域顶部的氧化物层和多硬掩模。取决于实施例，步骤可以交换，步骤可以添加乃至去除。在特定实施例中，PMOS和NMOS器件的形成可以交换而不会脱离此处的权利要求的范围。亦即，根据特定实施例，可以在PMOS器件之前形成NMOS器件。当然，可以存在其它变化、修改和替换。
在特定实施例中，例如通过等离子增强化学汽相沉积(PECVD)或其它适当技术然后在结构上沉积具有高拉伸应力的SiNx膜。氮化硅膜厚度范围在大约200埃至1200埃，并且被提供以覆盖NMOS器件，以便造成NMOS沟道区中的拉伸模式下的额外应变。当然，可以存在其它变化、修改和替换。
在特定实施例中，该方法还包括形成覆盖整个PMOS和NMOS器件结构的层间介电材料。在优选实施例中，层间电介质如硼-磷酸盐-硅酸盐-玻璃(BPSG)、硼-硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)或高密度等离子体(HDP)膜然后被沉积继之以PECVD氧化物层。取决于特定实施例，层间电介质可以是单一材料、层的组合等。该方法还包括接触图案化和形成，其被执行以完成应变硅上的PMOS和NMOS集成。当然，可以存在其它变化、修改和替换。
尽管上面已关于MOS器件进行了描述，但是可以存在其它变化、修改和替换。还可以理解的是，在此描述的例子和实施例仅仅是为了示意性的目的，并且虑及此的各种修改或变化都将会给本领域技术人员提供建议，而且都将会包括在本申请的精神和范围以及所附权利要求的范围之内。

Claims (14)

1.一种用于形成半导体集成电路器件的方法，包括：
提供半导体基片，该半导体基片包括第一阱区和第二阱区；
形成介电层，该介电层覆盖包括第一阱区和第二阱区的半导体基片；
形成覆盖所述介电层的多晶硅栅层，该多晶硅栅层覆盖半导体基片中的第一阱区中的第一沟道区和第二阱区中的第二沟道区；
形成覆盖所述多晶硅栅层的硬掩模；
图案化硬掩模层和多晶硅栅层，形成第一阱区中的包括第一边缘的第一栅结构和第二阱区中的包括第二边缘的第二栅结构；
形成衬垫层，该衬垫层覆盖第一栅结构和第二栅结构，并且覆盖第一阱区中的第一源/漏区和第二阱区中的第二源/漏区；
形成覆盖所述衬垫层的间隔物介电层，该间隔物介电层包括覆盖第一栅结构的第一部分和覆盖第二栅结构的第二部分；
使用第二光致抗蚀剂掩模材料保护所述第二阱区中的第二源/漏区、第二栅结构和所述间隔物介电层的第二部分；
图案化所述间隔物介电层的第一部分以形成包括第一边缘的第一栅结构上的第一侧壁间隔物结构，同时所述第二光掩模材料保护第二阱区中的第二源/漏区、第二栅结构和所述间隔物介电层的第二部分；
使用硬掩模层和第一侧壁间隔物作为保护层来蚀刻相邻于所述第一栅结构的第一漏区和第一源区；
将硅锗填充材料沉积到第一源区和第一漏区中，以填充蚀刻的第一源区和蚀刻的第一漏区，同时使第一源区和第一漏区之间的第一沟道区至少从形成在第一源区和第一漏区中的所述硅锗材料中以压缩的方式应变；
去除第二光致抗蚀剂掩模材料；
使用第一光致抗蚀剂掩模材料保护第一阱区中的第一源/漏区、第一栅结构和所述间隔物介电层的第一部分；
图案化所述间隔物介电层的第二部分以形成包括第二边缘的第二栅结构上的第二侧壁间隔物结构，同时所述第一光掩模材料保护第一阱区中的第一源/漏区和第一栅结构；
使用硬掩模层和第二侧壁间隔物作为保护层来蚀刻相邻于第二栅结构的第二漏区和第二源区；
将碳化硅填充材料沉积到第二源区和第二漏区中，以填充蚀刻的第二源区和蚀刻的第二漏区，同时使第二源区和第二漏区之间的第二沟道区至少从形成在第二源区和第二漏区中的所述碳化硅材料中以拉伸的方式应变；以及
去除所述第一光致抗蚀剂掩模材料。
2.如权利要求1所述的方法，其中，所述介电层小于300埃。
3.如权利要求1所述的方法，其中，所述半导体基片包括基本的硅材料。
4.如权利要求1所述的方法，其中，所述硅锗材料是单晶体。
5.如权利要求1所述的方法，其中，所述硅锗具有10％至20％的硅/锗比率。
6.如权利要求1所述的方法，其中，选择性去除包括湿蚀刻，该湿蚀刻包括氟化氢物质。
7.如权利要求1所述的方法，其中，所述硬掩模为大约200埃至大约400埃的厚度。
8.如权利要求1所述的方法，其中，使用外延反应器提供所述沉积。
9.如权利要求1所述的方法，其中，所述压缩的方式增加了所述第一沟道区中的空穴迁移率。
10.如权利要求1所述的方法，其中，二氧化硅是富硅氧化物或富硅氮氧化硅。
11.如权利要求1所述的方法，其中，所述间隔物介电层包括氧化物承载材料。
12.如权利要求1所述的方法，其中，所述间隔物介电层包括氧化物上氮化物上氧化物材料。
13.如权利要求1所述的方法，其中，所述间隔物介电层包括氮化物上氧化物材料。
14.如权利要求1所述的方法，其中，氧化硅的覆盖层具有大约100埃至大约500埃的厚度。
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