CN1937183A - 使用应变硅晶体管栅极图案化用硬掩模的方法和结构 - Google Patents

使用应变硅晶体管栅极图案化用硬掩模的方法和结构 Download PDF

Info

Publication number
CN1937183A
CN1937183A CNA2005100299936A CN200510029993A CN1937183A CN 1937183 A CN1937183 A CN 1937183A CN A2005100299936 A CNA2005100299936 A CN A2005100299936A CN 200510029993 A CN200510029993 A CN 200510029993A CN 1937183 A CN1937183 A CN 1937183A
Authority
CN
China
Prior art keywords
grid structure
layer
dielectric layer
silicon dioxide
drain region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2005100299936A
Other languages
English (en)
Inventor
吴汉明
张坚
陈军
宁先捷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CNA2005100299936A priority Critical patent/CN1937183A/zh
Priority to US11/245,412 priority patent/US7425488B2/en
Publication of CN1937183A publication Critical patent/CN1937183A/zh
Priority to US12/145,268 priority patent/US8106423B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种被部分完成的半导体集成电路器件。该器件具有半导体衬底和上覆于所述半导体衬底的电介质层。该器件具有包括多个边缘的栅极结构和上覆于所述栅极结构的基本纯的二氧化硅掩模结构。厚度在从约400埃到约600埃范围的基本纯的二氧化硅掩模结构被包括。该器件具有电介质层，所述电介质层形成所述栅极结构的所述边缘上的侧壁隔片，以保护包括所述边缘的所述栅极结构，并且具有上覆于所述栅极结构的所述纯二氧化硅掩模结构的暴露部分。该器件具有处在被刻蚀的源区和被刻蚀的漏区中的外延生长填充材料(例如硅/锗，碳化硅)。优选地，所述被刻蚀的源区和所述被刻蚀的漏区耦合到所述栅极结构。该器件具有处在所述被填充的源区和所述被填充的漏区之间的由于形成在所述被刻蚀的源区和所述被刻蚀的漏区中的至少所述填充材料而应变的沟道区。

Description

使用应变硅晶体管栅极图案化用硬掩模的方法和结构
技术领域
本发明涉及集成电路及其用于半导体器件制造的处理。更具体地，本发明提供用于制造用于先进CMOS集成电路器件的使用应变硅结构的MOS器件的方法和结构。然而，应该认识到本发明具有更加广泛的可应用性。
背景技术
集成电路已经从制造在单个硅芯片上的少数的互连器件发展到数百万个器件。传统集成电路提供的性能和复杂度已远远超过了当初的想象。为了实现复杂度和电路密度(即，能够被安置到给定芯片面积上的器件的数量)的提高，对于每一代集成电路，最小器件线宽的尺寸(也被称为器件“几何”)变得越来越小。
不断增大的电路密度不仅已提高了集成电路的复杂度和性能，而且也为客户提供了更低成本的部件。集成电路或者芯片制造设备常常可能花费成百上千万，甚至十几亿美元来建造。每一制造设备具有一定的晶片生产量，而每片晶片上将会有一定数量的集成电路。因此，通过制造更小的集成电路个体器件，更多的器件可以被制造在每一个晶片上，这样就可以增加制造设备的产量。要使器件更小是很有挑战性的，因为每一种用于集成制造的工艺都存在限制。那也就是说，一种给定的工艺通常只能加工到某一特定的线宽尺寸，于是不是工艺就是器件布局需要被改变。此外，随着器件要求越来越快速的设计，工艺限制就伴随某些传统的工艺和材料而存在。
这样的工艺的示例是MOS器件自身的制造。这样的器件传统上已经变得越来越小，并且产生更快的切换速度。虽然已经有了明显的改进，但是这样的器件的设计仍然具有许多限制。仅仅作为示例，这些设计必须变得越来越小，但是仍然要提供用于切换的清晰信号，这随着器件变得更小而变得更加困难。此外，这些设计常常难以制造，并且通常要求复杂的制造工艺和结构。在本说明书中，更具体地在下文中将更加详细地描述这些和其他的限制。
从上面看出，用于处理半导体器件的改进技术是所希望的。
发明内容
根据本发明，提供了用于半导体器件的制造的处理集成电路的技术。更具体地，本发明提供用于制造用于CMOS先进集成电路器件的使用应变硅结构的MOS器件的方法和结构。然而，应该认识到本发明具有更加广泛的可应用性。
在具体的实施例中，本发明提供了一种用于形成例如CMOS，NMOS之类的半导体集成电路器件的方法。该方法包括提供例如硅晶片、绝缘体上硅的半导体衬底。该方法形成上覆于所述半导体衬底的电介质层(例如氧化物、氮化物、氧氮化物)。该方法还包括形成上覆于所述电介质层的栅极层(例如多晶硅)。优选地，栅极层上覆于半导体衬底中的沟道区。该方法包括形成上覆于所述栅极层的基本纯的二氧化硅硬掩模层，以及图案化包括该硬掩模层在内的栅极层，以形成包括多个边缘的栅极结构。在具体实施例中，所述纯二氧化硅硬掩模由基本不含任何含氮化物或者其他杂质的材料制成。该方法还包括形成上覆于所述栅极结构和硬掩模层的电介质层，以保护包括所述多个边缘的所述栅极结构。该方法图案化所述电介质层，以在包括所述多个边缘的所述栅极结构上形成侧壁隔片结构，并且暴露所述硬掩模层的一部分。该方法包括利用所述电介质层和所述纯掩模层的一部分作为保护层，刻蚀紧邻所述栅极结构的源区和漏区，以及将硅锗材料沉积到所述源区和所述漏区中，以填充所述被刻蚀的源区和所述被刻蚀的漏区。该方法包括使得所述源区和所述漏区之间的沟道区由于形成在所述源区和所述漏区中的至少所述硅锗材料以压缩模式发生应变。
在另一可选的具体实施例中，本发明提供一种用于形成例如CMOS、NMOS的半导体集成电路器件的方法。该方法包括提供例如硅晶片和绝缘体上硅的半导体衬底。该方法包括形成上覆于所述半导体衬底的电介质层(例如氧化物、氮化物、氧氮化物)。该方法包括形成上覆于所述电介质层的栅极层(例如多晶硅)。优选地，所述栅极层上覆于所述半导体衬底中的沟道区。该方法包括形成上覆于所述栅极层的基本纯的二氧化硅硬掩模，以及图案化包括所述硬掩模层在内的所述栅极层，以形成包括多个边缘的栅极结构。该方法还包括形成上覆于所述栅极结构和硬掩模层的电介质层，以保护包括所述多个边缘的所述栅极结构。该方法图案化所述电介质层，以在包括所述边缘的所述栅极结构上形成侧壁隔片结构，以及暴露所述硬掩模层的一部分。该方法包括利用所述电介质层和所述金属硬掩模层的一部分作为保护层，刻蚀紧邻所述栅极结构的源区和漏区，以及将硅锗材料沉积到所述源区和所述漏区中，以填充所述被刻蚀的源区和所述被刻蚀的漏区。该方法包括使得所述源区和所述漏区之间的沟道区由于形成在所述源区和所述漏区中的至少所述硅锗材料以压缩模式发生应变。根据优选实施例，该方法还选择性除去基本全部的纯二氧化硅硬掩模，而不对所述栅极结构造成任何损坏。
在另一可选具体实施例中，本发明提供一种被部分完成的半导体集成电路器件。该器件具有半导体衬底和上覆于所述半导体衬底的电介质层。该器件具有包括多个边缘的栅极结构和上覆于所述栅极结构的基本纯的二氧化硅掩模结构。厚度在从约400埃到约600埃范围的基本纯的二氧化硅掩模结构被包括。该器件具有电介质层，所述电介质层形成所述栅极结构的所述边缘上的侧壁隔片，以保护包括所述边缘的所述栅极结构，并且该器件具有上覆于所述栅极结构的所述纯二氧化硅掩模结构的暴露部分。该器件具有处在被刻蚀的源区和被刻蚀的漏区中的硅锗填充材料。优选地，所述被刻蚀的源区和所述被刻蚀的漏区耦合到所述栅极结构。该器件具有处在所述被填充的源区和所述被填充的漏区之间的由于形成在所述被刻蚀的源区和所述被刻蚀的漏区中的至少所述硅锗材料而应变的沟道区。
在另一可选具体实施例中，本发明提供一种被部分完成的半导体集成电路器件。该器件具有半导体衬底和上覆于所述半导体衬底的电介质层。该器件具有包括多个边缘的栅极结构和上覆于所述栅极结构的基本纯的二氧化硅掩模结构。厚度在从约400埃到约600埃范围的基本纯的二氧化硅掩模结构被包括。该器件具有电介质层，所述电介质层形成所述栅极结构的所述边缘上的侧壁隔片，以保护包括所述边缘的所述栅极结构，并且具有上覆于所述栅极结构的所述纯二氧化硅掩模结构的暴露部分。该器件具有处在被刻蚀的源区和被刻蚀的漏区中的外延生长填充材料(例如硅/锗，碳化硅)。优选地，所述被刻蚀的源区和所述被刻蚀的漏区耦合到所述栅极结构。该器件具有处在所述被填充的源区和所述被填充的漏区之间的由于形成在所述被刻蚀的源区和所述被刻蚀的漏区中的至少所述填充材料而应变的沟道区。
在具体的实施例中，本发明提供了一种使用硅锗填充材料的方法，其中所述硅锗填充材料具有比单晶硅材料更大的晶格间距。当这样的材料被沉积在了紧邻沟道区的凹入区中时，硅锗填充材料的这样的更大的晶格间距导致MOS晶体管的沟道区处在轻微的压缩模式。虽然晶格间距稍大，但是硅锗仍然在凹入区中生长，其中所述凹入区基本为含单晶硅材料。当然，可以有其他的变化、修改和替换。
较传统技术，通过本发明获得了的很多优点。例如，本技术为使用依赖于传统技术的工艺提供了便利。在一些实施例中，本方法提供了对于每个晶片的按管芯计的更高的器件产率。此外，本方法提供了与传统工艺技术兼容而不用对传统设备和工艺进行实质修改的工艺。优选地，本发明为90纳米以及更小的设计规范提供了改进的工艺集成。此外，本发明通过将应变硅结构用于CMOS器件，提供了增大的空穴迁移率。依据实施例，可以获得这些优点中的一个或多个。这些优点或其他优点将在本说明书全文中并且更具体地在下文中，进行更多的描述。
参考后面的详细说明和附图，可以更全面地了解本发明的各种其他目的、特征和优点。
附图说明
图1是示出了传统的NMOS器件的简化的横截面视图。
图2是示出了用于制造根据本发明的一个实施例的应变硅MOS器件的方法的简化流程图。
图3是根据本发明的一个实施例的应变硅MOS器件的简化的横截面视图。
具体实施方式
根据本发明，提供了用于半导体器件制造的处理集成电路的技术。更具体地，本发明提供用于制造用于CMOS先进集成电路器件的使用应变硅结构的MOS器件的方法和结构。然而，应该认识到本发明具有更加广泛的可应用性。
图1是传统NMOS器件的简化的横截面视图。参考图1，传统的工艺次序已经被复述如下。
1.提供硅衬底；
2.形成栅极层；
3.形成电介质硬掩模；
4.图案化电介质掩模；
5.图案化栅极层以形成多晶硅栅极；
6.除去硬掩模；
7.沉积隔片层并且进行回蚀；以及
8.如果需要的话，进行其他的步骤。
如图所示，硬掩模在隔片形成之前被除去，这不适合于制造应变硅NMOS器件。就是说，传统的硬掩模存在限制。在栅极层上任何的残留电介质残余可以导致附加的电阻率的存在。此外，取决于硬掩模的质量，残余硅/锗可能沉积在栅极层的任何暴露表面上。当刻蚀用于硅锗区域的凹入区域时，传统的掩模还具有差的选择性。将在下面被更详细地描述的本方法和结构可以克服这些或者其他限制。
根据本发明一个实施例的用于制造集成电路器件的方法可以被概括如下(参见图2)：
1.在开始，即步骤201之后提供例如为硅晶片、绝缘体上硅的半导体衬底(步骤203)；
2.形成上覆于半导体衬底的电介质层(例如，栅极氧化物或者氮化物)(步骤205)；
3.形成上覆于电介质层的栅极层(例如，多晶硅、金属)(步骤207)；
4.形成上覆于电介质层的基本纯的二氧化硅掩模层(步骤209)；
5.图案化包括金属硬掩模层的栅极层，以形成包括多个边缘(例如多个侧边或边缘)的栅极结构(步骤211)；
6.形成上覆于栅极结构的电介质层，以保护包括多个边缘的栅极结构；
7.图案化电介质层，以形成栅极结构的多个边缘上的多个侧壁隔片(步骤213)；
8.可选地，在电介质层的图案化期间暴露硬掩模的一部分；
9.利用电介质层和硬掩模作为保护层，刻蚀紧邻栅极结构的源区和漏区(步骤215)；
10.将硅锗材料沉积到源区和漏区中，以填充被刻蚀的源区和被刻蚀的漏区(步骤217)；
11.使得源区和漏区之间的沟道区由于形成在源区和漏区中的至少硅锗材料以压缩模式发生应变，其中所述沟道区的宽度与经图案化的栅极层大致相同(步骤219)；
12.利用选择性刻蚀物选择性地除去硬掩模(步骤221)；以及
13.如果需要的话，进行其他的步骤(223)或者停止(步骤225)。
上述顺序的步骤提供了根据本发明一个实施例的方法。如所示出的，该方法利用了包括形成诸如用于CMOS集成电路的N型沟道器件之类的集成电路器件的方法的多个步骤的组合。如所示出的，该方法包括使用基本纯的二氧化硅硬掩模作为保护层，用于形成被刻蚀的源/漏区。还可以提供许多其他可供选择的方法，其中在不背离这里的权利要求的范围的情况下，加入某些步骤，删去一个或多个步骤，或者一个或多个步骤按照不同的顺序被提供。在本说明书全文中，更具体地在下文中，可以找到本方法的更多的细节。
根据本发明另一个实施例的用于制造CMOS集成电路器件的方法可以被概括如下：
1.提供例如为硅晶片、绝缘体上硅的半导体衬底；
2.形成上覆于衬底表面的栅极电介质层；
3.形成上覆于半导体衬底的栅极层；
4.形成上覆于栅极层的基本纯的二氧化硅的硬掩模层；
5.图案化包括硬掩模层的栅极层，以形成包括多个边缘的NMOS栅极结构和包括多个边缘的PMOS栅极结构；
6.形成电介质层，该电介质层上覆于NMOS栅极结构以保护包括多个边缘的NMOS栅极结构并且上覆于PMOS栅极结构以保护包括多个边缘的PMOS栅极结构；
7.由电介质层形成栅极结构的多个边缘上的多个侧壁隔片；
8.可选地，暴露栅极结构上的硬掩模的一部分；
9.利用电介质层和硬掩模层的暴露部分作为保护层，同时刻蚀紧邻PMOS栅极结构的第一源区和第一漏区以及刻蚀紧邻NMOS栅极结构的第二源区和第二漏区；
10.预处理被刻蚀的源/漏区；
11.掩蔽NMOS区；
12.将硅锗材料沉积到第一源区和第一漏区中，以使得PMOS栅极结构的第一源区和第一漏区之间的沟道区从以压缩模式发生应变；
13.将掩模从NMOS区剥离；
14.掩蔽PMOS区；
15.将碳化硅材料沉积到第二源区和第二漏区中，以使得NMOS栅极结构的第二源区和第二漏区之间的沟道区从以拉伸模式发生应变；
16.利用选择性刻蚀物选择性地除去硬掩模；以及
17.如果需要的话，进行其他的步骤。
上述顺序的步骤提供了根据本发明一个实施例的方法。如所示出的，该方法利用了包括形成CMOS集成电路器件的方法的多个步骤的组合。如所示出的，该方法包括使用基本纯二氧化硅硬掩模作为保护层，用于形成被刻蚀的源/漏区。还可以提供许多其他可供选择的方法，其中在不背离这里的权利要求的范围的情况下，加入某些步骤，删去一个或多个步骤，或者一个或多个步骤按照不同的顺序被提供。在本说明书全文中，更具体地在下文中，可以找到本器件的更多的细节。
图3是根据本发明一个实施例的应变硅MOS器件300的简化的横截面视图。此图仅仅是示例，不应限制这里的发明的范围。本领域的普通技术人员将认识到很多变化、替代和修改。如所示出的，本发明提供半导体集成电路器件。该器件具有例如硅晶片、绝缘体上硅晶片的半导体衬底301。该器件具有上覆于半导体衬底的电介质层。优选地，依据具体的实施例，该电介质充当栅极电介质层并且由二氧化硅、氮化硅或者氧氮化硅制成。该器件被形成在为N型阱的阱区域503中。其他的阱可以是P型的，以形成CMOS器件。
该器件还具有包括多个边缘的栅极结构309。栅极结构通常由掺杂有杂质的多晶硅材料制成。多晶硅材料可以利用硼型杂质或者其他被原位掺杂。依据实施例，栅极结构可以是单层或者多层。在优选的实施例中，基本纯的二氧化硅硬掩模层311上覆于栅极结构。在具体实施例中，硬掩模由不含任何氮化物或者其他杂质的基本纯的二氧化硅材料形成。在具体实施例中，硬掩模的厚度为约400到600埃，这适合于制造具有65纳米或者更小的沟道长度的器件。在优选实施例中，根据确定的实施例，硬掩模具有大于1∶30或者1∶70的对硅的刻蚀选择性。取决于实施例，硬掩模优选从将其形成在栅极结构上到在将在下面被更详细描述的硅锗沉积工艺之后的工艺，都保留在栅极结构上。
在具体实施例中，电介质层形成栅极结构的边缘上的侧壁隔片313，以保护包括所述边缘的栅极结构。电介质层可以是具有足够厚度的氧化物、氮化物、或者其他合适的材料。根据优选实施例，电介质层还是基本没有针眼的。在优选实施例中，电介质层优选小于300埃。如所示出的，器件还具有上覆于栅极结构的金属硬掩模层的暴露部分。
在具体实施例中，硅锗填充材料306被提供在被刻蚀的源区和被刻蚀的漏区。硅锗填充材料是单晶的，并且利用外延反应器被沉积。根据具体实施例，硅/锗的比例为10％到30％。被刻蚀的源区和被刻蚀的漏区分别都被耦合到栅极结构。由于形成在被刻蚀的源区和被刻蚀的漏区中的至少硅锗材料，器件具有处在经填充的源区和经填充的漏区之间的应变沟道区。器件还具有轻掺杂漏区或者注入区305，其在凹入区域中生长硅/锗材料之前被形成。根据具体实施例，一旦硬掩模已经被清除，该器件具有上覆于栅极结构的金属层。当然，可以有其他的变化、修改和替换。
在优选实施例中，硬掩模被选择性地除去，而不引起对下方的栅极结构的损坏。优选地，栅极结构由掺杂有杂质的多晶硅材料制成。根据优选实施例，栅极结构基本没有由刻蚀和/或除去硬掩模所导致的任何损坏。利用诸如含氟化氢物质和其他的高选择性刻蚀剂进行选择性除去。当然，本领域普通技术人员将认识到许多变化、修改和替换。
还应当理解，这里所描述的示例和实施例只是为了说明的目的，本领域的普通技术人员可以根据上述示例和实施例对本发明进行各种修改和变化，这些修改和变化将被包括在本申请的精神和范围内，并且也在所附权利要求的范围内。

Claims (20)

1.一种用于形成半导体集成电路器件的方法，包括：
提供半导体衬底；
形成上覆于所述半导体衬底的电介质层；
形成上覆于所述电介质层的栅极层，所述栅极层上覆于所述半导体衬底中的沟道区；
形成上覆于所述栅极层的一定厚度的基本纯的二氧化硅；所述纯的二氧化硅基本不含任何含氮化物物质；
图案化包括所述纯的二氧化硅层在内的所述栅极层，以形成包括多个边缘的栅极结构；
形成上覆于所述栅极结构和纯的二氧化硅层的电介质层，以保护包括所述多个边缘的所述栅极结构；
图案化所述电介质层，以在包括所述多个边缘的所述栅极结构上形成侧壁隔片结构，并且暴露所述纯的二氧化硅层的一部分；
利用所述电介质层和所述纯掩模层的一部分作为保护层，刻蚀紧邻所述栅极结构的源区和漏区；
将硅锗材料沉积到所述源区和所述漏区中，以填充所述被刻蚀的源区和所述被刻蚀的漏区；以及
使得所述源区和所述漏区之间的沟道区由于形成在所述源区和所述漏区中的至少所述硅锗材料以压缩模式发生应变。
2.如权利要求1所述的方法，其中所述电介质层小于300埃。
3.如权利要求1所述的方法，其中所述沟道区的长度为所述栅极结构的宽度。
4.如权利要求1所述的方法，其中所述半导体衬底是基本的硅材料。
5.如权利要求1所述的方法，其中所述硅锗材料是单晶体。
6.如权利要求1所述的方法，其中所述硅锗具有10％到30％的硅/锗比。
7.如权利要求1所述的方法，还包括在所述金属硬掩模上形成接触结构，所述金属硬掩模与所述栅极结构物理和电接触。
8.如权利要求1所述的方法，其中所述纯的二氧化硅具有约400埃到约600埃的厚度。
9.如权利要求1所述的方法，其中利用外延反应器提供所述沉积。
10.如权利要求1所述的方法，其中所述压缩模式增大所述沟道区中的空穴的迁移率。
11.如权利要求1所述的方法，其中所述纯的二氧化硅具有大于1∶30的对硅的刻蚀选择性。
12.如权利要求1所述的方法，其中所述纯的二氧化硅利用CVD工艺形成。
13.一种用于形成半导体集成电路器件的方法，包括：
提供半导体衬底；
形成上覆于所述半导体衬底的电介质层；
形成上覆于所述电介质层的栅极层，所述栅极层上覆于所述半导体衬底中的沟道区；
形成上覆于所述栅极层的纯二氧化硅层；
图案化包括所述纯二氧化硅层在内的所述栅极层，以形成包括多个边缘的栅极结构；
形成上覆于所述栅极结构和纯二氧化硅层的电介质层，以保护包括所述多个边缘的所述栅极结构；
图案化所述电介质层，以在包括所述边缘的所述栅极结构上形成侧壁隔片结构；
暴露所述纯二氧化硅层的一部分；
利用所述电介质层和所述纯硬掩模层的一部分作为保护层，刻蚀紧邻所述栅极结构的源区和漏区；
将硅锗材料沉积到所述源区和所述漏区中，以填充所述被刻蚀的源区和所述被刻蚀的漏区；
使得所述源区和所述漏区之间的沟道区由于形成在所述源区和所述漏区中的至少所述硅锗材料以压缩模式发生应变；以及
利用湿法刻蚀工艺，选择性除去所述纯二氧化硅层，而不对所述栅极结构造成任何损坏。
14.如权利要求13所述的方法，其中所述纯二氧化硅层的厚度为约400埃到约600埃。
15.如权利要求13所述的方法，其中所述湿法刻蚀工艺使用含氟物质。
16.如权利要求13所述的方法，其中所述湿法刻蚀工艺使用HF或者其他物质。
17.如权利要求13所述的方法，其中利用所述选择性除去工艺，选择性暴露所述栅极结构的上表面。
18.一种被部分完成的半导体集成电路器件，包括：
半导体衬底；
上覆于所述半导体衬底的电介质层；
包括多个边缘的栅极结构；
上覆于所述栅极结构的基本纯的二氧化硅掩模结构；
所述基本纯的二氧化硅掩模结构的厚度在从约400埃到约600埃的范围；
电介质层，所述电介质层形成所述栅极结构的所述边缘上的侧壁隔片，以保护包括所述边缘的所述栅极结构；
上覆于所述栅极结构的所述纯二氧化硅掩模结构的暴露部分；
处在被刻蚀的源区和被刻蚀的漏区中的硅锗填充材料，所述被刻蚀的源区和所述被刻蚀的漏区耦合到所述栅极结构；以及
处在所述被填充的源区和所述被填充的漏区之间的由于形成在所述被刻蚀的源区和所述被刻蚀的漏区中的至少所述硅锗材料而应变的沟道区。
19.一种被部分完成的CMOS半导体集成电路器件，包括：
半导体衬底；
上覆于所述半导体衬底的电介质层；
上覆于所述电介质层的包括多个边缘的栅极结构；
上覆于所述栅极结构的基本纯的二氧化硅掩模结构；
所述基本纯的二氧化硅掩模结构的厚度在从约400埃到约600埃的范围；
电介质层，所述电介质层形成所述栅极结构的所述边缘上的侧壁隔片，以保护包括所述边缘的所述栅极结构；
上覆于所述栅极结构的所述纯二氧化硅掩模结构的暴露部分；
处在被刻蚀的源区和被刻蚀的漏区中的外延生长填充材料，所述被刻蚀的源区和所述被刻蚀的漏区耦合到所述栅极结构；以及
处在所述被填充的源区和所述被填充的漏区之间的由于形成在所述被刻蚀的源区和所述被刻蚀的漏区中的至少所述外延生长填充材料而应变的沟道区。
20.如权利要求19所述的器件，其中所述外延生长的填充材料包括硅锗材料。
CNA2005100299936A 2005-09-19 2005-09-19 使用应变硅晶体管栅极图案化用硬掩模的方法和结构 Pending CN1937183A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CNA2005100299936A CN1937183A (zh) 2005-09-19 2005-09-19 使用应变硅晶体管栅极图案化用硬掩模的方法和结构
US11/245,412 US7425488B2 (en) 2005-09-19 2005-10-05 Method and structure using a pure silicon dioxide hardmask for gate patterning for strained silicon MOS transistors
US12/145,268 US8106423B2 (en) 2005-09-19 2008-06-24 Method and structure using a pure silicon dioxide hardmask for gate patterning for strained silicon MOS transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNA2005100299936A CN1937183A (zh) 2005-09-19 2005-09-19 使用应变硅晶体管栅极图案化用硬掩模的方法和结构

Publications (1)

Publication Number Publication Date
CN1937183A true CN1937183A (zh) 2007-03-28

Family

ID=37883190

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2005100299936A Pending CN1937183A (zh) 2005-09-19 2005-09-19 使用应变硅晶体管栅极图案化用硬掩模的方法和结构

Country Status (2)

Country Link
US (2) US7425488B2 (zh)
CN (1) CN1937183A (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1808268B (zh) * 2005-01-18 2010-10-06 中芯国际集成电路制造(上海)有限公司 用于应变硅mos晶体管的金属硬掩模方法和结构
CN1937183A (zh) * 2005-09-19 2007-03-28 中芯国际集成电路制造(上海)有限公司 使用应变硅晶体管栅极图案化用硬掩模的方法和结构
CN100442476C (zh) 2005-09-29 2008-12-10 中芯国际集成电路制造(上海)有限公司 用于cmos技术的应变感应迁移率增强纳米器件及工艺
CN101226899A (zh) * 2007-01-19 2008-07-23 中芯国际集成电路制造(上海)有限公司 在硅凹陷中后续外延生长应变硅mos晶片管的方法和结构
CN101364545B (zh) * 2007-08-10 2010-12-22 中芯国际集成电路制造(上海)有限公司 应变硅晶体管的锗硅和多晶硅栅极结构
JP5295651B2 (ja) * 2008-06-13 2013-09-18 株式会社東芝 乱数生成装置
CN102024761A (zh) * 2009-09-18 2011-04-20 中芯国际集成电路制造(上海)有限公司 用于形成半导体集成电路器件的方法
JP7313166B2 (ja) * 2019-03-18 2023-07-24 Hoya株式会社 マスクブランク、転写用マスクの製造方法、及び半導体デバイスの製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998032163A1 (en) * 1997-01-22 1998-07-23 California Institute Of Technology Gas phase silicon etching with bromine trifluoride
US6080607A (en) * 1998-05-26 2000-06-27 National Science Council Method for manufacturing a transistor having a low leakage current
JP4631152B2 (ja) * 2000-03-16 2011-02-16 株式会社デンソー シリコン基板を用いた半導体装置の製造方法
US6657276B1 (en) * 2001-12-10 2003-12-02 Advanced Micro Devices, Inc. Shallow trench isolation (STI) region with high-K liner and method of formation
US6921913B2 (en) * 2003-03-04 2005-07-26 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel transistor structure with lattice-mismatched zone
US7112495B2 (en) * 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
US7118970B2 (en) * 2004-06-22 2006-10-10 Cree, Inc. Methods of fabricating silicon carbide devices with hybrid well regions
US7235478B2 (en) * 2005-01-12 2007-06-26 Intel Corporation Polymer spacer formation
CN1937183A (zh) 2005-09-19 2007-03-28 中芯国际集成电路制造(上海)有限公司 使用应变硅晶体管栅极图案化用硬掩模的方法和结构
CN100536090C (zh) * 2005-09-19 2009-09-02 中芯国际集成电路制造(上海)有限公司 形成cmos半导体器件的方法

Also Published As

Publication number Publication date
US8106423B2 (en) 2012-01-31
US20090065805A1 (en) 2009-03-12
US7425488B2 (en) 2008-09-16
US20070063221A1 (en) 2007-03-22

Similar Documents

Publication Publication Date Title
US9443768B2 (en) Method of making a FinFET device
CN100536090C (zh) 形成cmos半导体器件的方法
US8058120B2 (en) Integration scheme for strained source/drain CMOS using oxide hard mask
CN1959958B (zh) 用于应变硅mos晶体管的多晶硅栅极掺杂方法和结构
CN100442476C (zh) 用于cmos技术的应变感应迁移率增强纳米器件及工艺
US8975129B1 (en) Method of making a FinFET device
CN1959957B (zh) 使用应变硅用于晶体管的集成设计方法和结构
US10134876B2 (en) FinFETs with strained channels and reduced on state resistance
US11393916B2 (en) Methods for GAA I/O formation by selective epi regrowth
CN101364545B (zh) 应变硅晶体管的锗硅和多晶硅栅极结构
CN1937183A (zh) 使用应变硅晶体管栅极图案化用硬掩模的方法和结构
KR20060130098A (ko) 변형된 핀펫 채널 제조 방법
CN1808268B (zh) 用于应变硅mos晶体管的金属硬掩模方法和结构
US11996482B2 (en) Semiconductor device
CN103390649A (zh) 用于高k和金属栅极堆叠件的器件和方法
US7547605B2 (en) Microelectronic device and a method for its manufacture
US9093473B2 (en) Method for fabricating metal-oxide semiconductor transistor
CN101192538A (zh) 用于应变硅mos晶体管的使用硬掩模的刻蚀方法和结构
US6872608B1 (en) Method to selectively form poly SiGe P type electrode and polysilicon N type electrode through planarization
CN112466816A (zh) 隔离的垂直纳米线
CN102664164A (zh) 用于应变硅mos晶体管的使用硬掩模的刻蚀方法和结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication