CN1808268B - 用于应变硅mos晶体管的金属硬掩模方法和结构 - Google Patents

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Abstract

本发明公开了一种半导体集成电路器件。该器件具有半导体衬底和上覆于半导体衬底的电介质层。该器件还具有包括若干边缘的栅极结构。金属硬掩模层上覆于栅极结构。电介质层形成了在栅极结构边缘上的若干侧壁隔片，以保护包括边缘的栅极结构。金属硬掩模层的暴露部分上覆于栅极结构。锗化硅填充材料被提供在被刻蚀源极区域和被刻蚀漏极区域中。被刻蚀源极区域和被刻蚀漏极区域分别被耦合到栅极结构。该器件具有应变沟道区域，所述应变沟道区域处在至少由形成在被刻蚀源极区域和被刻蚀漏极区域中的锗化硅所形成的被填充源极区域和被填充漏极区域之间。一电连接被耦合到上覆于栅极结构的金属硬掩模。可选地，该器件具有上覆于金属硬掩模的第二金属层。

Description

用于应变硅MOS晶体管的金属硬掩模方法和结构
技术领域
本发明涉及集成电路及其用于半导体器件制造的处理。更具体地，本发明提供了一种利用应变硅结构制造MOS器件的方法和结构，用于先进CMOS集成电路器件。但是，应该认识到本发明具有更加广泛的可应用性。
背景技术
集成电路已经从制造在单个硅芯片上的少数的互连器件发展到数百万个器件。当前的IC所提供的性能和复杂度已远远超过了当初的想象。为了实现复杂度和电路密度(即，能够被制造到给定芯片面积上的器件的数量)的提高，对于每一代集成电路，最小器件线宽的尺寸(也被称为器件“几何”)变得越来越小。
不断增大的电路密度已不仅提高了电路的复杂度和性能，而且也为客户提供了更低成本的部件。集成电路或者芯片的制造设备常常可能花费成百上千万，甚至十几亿美元。每一套制造设备具有一定的晶片生产量，每片晶片上将会有一定数量的集成电路。因此，通过制造越来越小的个体IC器件，在每一个晶片上可以制造更多的器件，这样就可以增加制造设备的产量。要使器件更小是很有挑战性的，因为每一种用于IC制造的工艺都存在限制。那也就是说，一种给定的工艺通常只能加工到某一特定的线宽尺寸，于是不是工艺就是器件布局需要被改变。此外，随着器件要求越来越设计，工艺限制也出现在某些传统的工艺和材料中。
这样的工艺的示例是MOS器件自身的制造。这样的器件按惯例已经变得越来越小，并且产生更加快速的切换速度。虽然已经有了显著的改进，但是这样的器件设计虽然具有许多的限制。仅仅作为一个示例来说，这些设计必须变得越来越小，但仍然要提供用于切换的清晰信号，这随着器件变得越来越小而变得更加困难。此外，这些设计常常难以制造并且通常需要复杂的制造工艺和结构。在本说明书中，更具体地将在下文中将更加详细地描述这些和其他的限制。
从上面可以看出，用于处理半导体器件的改进技术是人们所需要的。
发明内容
根据本发明，提供了用于制造半导体器件的处理集成电路的技术。更具体地，本发明提供了一种利用应变硅结构制造MOS器件的方法和结构，用于CMOS先进集成电路器件。但是，应该认识到本发明具有更加广泛的可应用性。
在具体的实施例中，本发明提供一种用于形成例如CMOS、NMOS之类的半导体集成电路器件的方法。该方法包括提供例如硅晶片、绝缘体上硅的半导体衬底。该方法包括形成上覆于所述半导体衬底的电介质层(例如氧化物、氮化物、氧氮化物)。该方法包括形成上覆于所述电介质层的栅极层(例如，多晶硅)。优选地，所述栅极层上覆于所述半导体衬底中的沟道区域。该方法包括形成上覆于所述栅极层的金属硬掩模，并且图案化所述金属硬掩模层和所述栅极层，其中图案化所述栅极层形成包括若干边缘的一个栅极结构。在具体的实施例中，金属硬掩模由选自钛(Ti)、钴(Co)、镍(Ni)、钨(W)、硅化钨(WSi)和铂(Pt)，及它们的任何组合等的材料制成。该方法还包括形成上覆于所述栅极结构和硬掩模层的电介质层，以保护包括所述若干边缘的所述栅极结构。该方法图案化所述电介质层，以在包括所述若干边缘的所述栅极结构上形成若干侧壁隔片结构，并且暴露所述金属硬掩模层的一部分。该方法包括利用所述电介质层和所述金属硬掩模层的一部分作为保护层，刻蚀紧邻所述栅极结构的源极区域和漏极区域，并且将锗化硅材料沉积到所述源极区域和所述漏极区域之中，以填充所述被刻蚀的源极区域和所述被刻蚀的漏极区域。优选地，根据具体的实施例，该方法利用所述侧壁隔片和硬掩模结构，使得所述栅极结构不保留任何的锗化硅残余。该方法包括使得处在至少由形成在所述源极区域和所述漏极区域中的所述锗化硅材料所形成的所述源极区域和所述漏极区域之间的沟道区域，以压缩模式发生应变。
在另一个可选的实施例中，本发明提供一种用于形成例如CMOS、NMOS之类的半导体集成电路器件的方法。该方法包括提供例如硅晶片、绝缘体上硅的半导体衬底。该方法包括形成上覆于所述半导体衬底的电介质层(例如氧化物、氮化物、氧氮化物)。该方法包括形成上覆于所述电介质层的栅极层(例如，多晶硅)。优选地，所述栅极层上覆于所述半导体衬底中的沟道区域。该方法包括形成上覆于所述栅极层的金属硬掩模，并且图案化所述金属硬掩模层和所述栅极层，其中图案化所述栅极层形成包括若干边缘的一个栅极结构。该方法还包括形成上覆于所述栅极结构和硬掩模层的电介质层，以保护包括所述若干边缘的所述栅极结构。该方法图案化所述电介质层，以在包括所述若干边缘的所述栅极结构上形成若干侧壁隔片结构，并且暴露所述金属硬掩模层的一部分。该方法包括利用所述电介质层和所述金属硬掩模层的一部分作为保护层，刻蚀紧邻所述栅极结构的源极区域和漏极区域，并且将锗化硅材料沉积到所述源极区域和所述漏极区域之中，以填充所述被刻蚀的源极区域和所述被刻蚀的漏极区域。优选地，根据具体的实施例，该方法利用所述侧壁隔片和硬掩模结构，使得所述栅极结构不保留任何的锗化硅残余。该方法包括使得位于所述源极区域和所述漏极区域之间的一个沟道区域以压缩模式发生应变，这种应变至少是由形成在所述源极区域和所述漏极区域中的所述锗化硅材料所造成的。根据优选实施例，该方法还包括将所述金属硬掩模层耦合到一电连接上，以将所述栅极结构连接到所述电连接上。
在另一个可选的具体实施例中，本发明提供一种半导体集成电路器件。该器件具有半导体衬底和上覆于所述半导体衬底的电介质层。该器件还具有栅极结构，所述栅极结构包括若干边缘。金属硬掩模层上覆于所述栅极结构。电介质层形成在所述栅极结构的所述边缘上的若干侧壁隔片，以保护包括所述边缘的所述栅极结构。所述金属硬掩模层的暴露部分上覆于所述栅极结构。锗化硅填充材料被提供在被刻蚀源极区域和被刻蚀漏极区域中。所述被刻蚀源极区域和所述被刻蚀漏极区域被耦合到所述栅极结构。该器件具有一个应变沟道区域位于所述被填充源极区域和所述被填充漏极区域之间，这种应变至少是由形成在所述被刻蚀的源极区域和所述被刻蚀的漏极区域中的所述锗化硅材料所造成的。一电连接被耦合到上覆于所述栅极结构的所述金属硬掩模。可选地，该器件具有上覆于所述金属硬掩模的第二金属层。
较传统技术，通过本发明获得了的很多优点。例如，本技术提供一种使用依赖于传统技术的工艺的简单方法。在一些实施例中，本方法提供了每个晶片的按管芯计的更高的器件产率。此外，本方法提供了与传统工艺技术兼容而不用对传统设备和工艺进行实质修改的工艺。优选地，本发明提供用于90纳米或者更小设计规范的改进的工艺集成。此外，本发明利用用于CMOS器件的应变硅结构提供增大了的空穴迁移率。依据实施例，可以获得这些优点中的一个或多个。这些优点或其他优点将在本说明书全文中并且更具体地在下文中，进行更多的描述。
参考随后的详细描述和附图，本发明的各种另外的目的、特征和优点可以被更加充分地理解。
附图说明
图1到图3是用于制造应变硅MOS器件的传统方法的简化横截面视图。
图4是示出了根据本发明的一个实施例利用金属硬掩模形成应变硅的方法的简化流程图。
图5是根据本发明的一个实施例利用金属硬掩模的应变硅器件的简化横截面视图。
具体实施方式
根据本发明，提供了用于半导体器件的制造的处理集成电路的技术。更具体的，本发明提供利用应变硅结构制造MOS器件的方法和结构，用于COMS先进集成电路器件。但是，应该认识到本发明具有更加广泛的可应用性。
图1到图3是用于制造应变硅MOS器件的传统方法的简化横截面视图。参考图1，在下面再现了传统的工艺过程。
1.提供硅衬底；
2.形成栅极层；
3.形成电介质硬掩模；
4.图案化电介质掩模；
5.图案化栅极层，以形成多晶硅栅极；
6.去除硬掩模；
7.沉积隔片层并进行回蚀；以及
8.按需要进行其他的步骤。
现在参考图2和3，在下面再现了另一个可选的传统工艺过程。
1.提供硅衬底；
2.形成栅极层；
3.形成电介质硬掩模；
4.图案化电介质掩模；
5.图案化栅极层，以形成多晶硅栅极；
6.沉积隔片层并进行回蚀；
7.在硅中刻蚀出源极/漏极凹陷区域；
8.在凹陷区域中形成外延硅/锗
9.去除硬掩模；以及
10.按需要进行其他的步骤。
如图所示，在刻蚀凹陷区域期间硬掩模201发生分解。此外，在刻蚀凹陷区域期间隔片301也发生分解。在形成源极/漏极区域之后，为了随后的接触的形成，常常必须去除硬掩模。传统的硬掩模存在限制。由于在栅极层上的任何剩余的电介质残余，可能存在附加的阻抗率。此外，取决于硬掩模的质量，残余硅/锗可能沉积在栅极层的任何暴露表面上。本方法和结构将克服这些和其他的限制，而本方法和结构将在下面进行更详细地描述。
根据本发明的一个实施例的用于制造集成电路器件的方法400可以被概述如下(见图4)：
1.步骤401，提供半导体衬底，例如硅晶片、绝缘体上硅；
2.形成上覆于半导体衬底的电介质层(例如，栅极氧化物或者氮化物)；
3.步骤403，形成上覆于电介质层的栅极层(例如，多晶硅、金属)
4.步骤405，形成上覆于电介质层的金属硬掩模层；
5.步骤407，图案化金属硬掩模层和栅极层，其中图案化栅极层形成包括若干边缘(例如，多个侧边或边缘)的栅极结构；
6.形成上覆于栅极结构的电介质层，以保护包括若干边缘的栅极结构；
7.步骤409，图案化电介质层，以在栅极结构的边缘上形成侧壁隔片；
8.步骤411，可选地，在图案化电介质层期间，暴露金属硬掩模层的一部分；
9.步骤413，利用电介质层和金属硬掩模作为保护层，刻蚀紧邻栅极结构的源极区域和漏极区域；
10.步骤415，将锗化硅材料沉积到源极区域和漏极区域之中，以填充被刻蚀的源极区域和被刻蚀的漏极区域；
11.步骤417，使得位于所述源极区域和所述漏极区域之间的一个沟道区域以压缩模式发生应变，这种应变至少是由形成在所述源极区域和所述漏极区域中的所述锗化硅材料所造成的，其中沟道区域大致与图案化的栅极层同宽；以及
12.步骤419，按需要进行其他的步骤。
上述顺序的步骤提供了根据本发明一个实施例的方法。如所示出的，该方法利用了包括形成诸如用于CMOS集成电路的N型沟道器件之类的集成电路器件的方法的若干步骤的组合。如所示出的，该方法包括利用金属硬掩模作为用于形成被刻蚀的源极/漏极区域的保护层。还可以提供许多其他可供选择的方法，其中在不背离这里的权利要求的范围的情况下，加入某些步骤，删去一个或多个步骤，或者一个或多个步骤按照不同的顺序进行。在本说明书全文中，更具体地在下文中，可以找到本方法的更多的细节。
根据本发明的另一个可选实施例的用于制造CMOS集成电路器件的方法可以被概述如下：
1.提供半导体衬底，例如硅晶片、绝缘体上硅；
2.形成上覆于半导体衬底的栅极电介质层；
3.形成上覆于半导体衬底的栅极层；
4.形成上覆于栅极层的金属硬掩模层；
5.图案化硬掩模层和栅极层，其中图案化栅极层形成包括若干边缘的NMOS栅极结构和包括若干边缘的PMOS栅极结构；
6.形成上覆于NMOS栅极结构的电介质层以保护包括若干边缘的NMOS栅极结构，和上覆于PMOS栅极结构的电介质层以保护包括若干边缘的PMOS栅极结构；
7.由电介质层形成栅极结构的边缘上的侧壁隔片；
8.可选地，暴露栅极结构上的金属硬掩模层的一部分；
9.利用电介质层和硬掩模层的暴露部分作为保护层，同时刻蚀紧邻NMOS栅极结构的第一源极区域和第一漏极区域，以及紧邻PMOS栅极结构的第二源极区域和第二漏极区域；
10.预处理被刻蚀的源极/漏极区域；
11.掩蔽NMOS区域；
12.将锗化硅材料沉积到第一源极区域和第一漏极区域，以使得位于PMOS栅极结构的第一源极区域和第一漏极区域之间的一个沟道区域以压缩模式发生应变；
13.将掩模从NMOS区域剥离；
14.掩蔽PMOS区域；
15.将碳化硅材料沉积到第二源极区域和第二漏极区域，以使得NMOS栅极结构的第二源极区域和第二漏极区域之间的沟道区域以拉伸模式发生应变；
16.按需要进行其他的步骤。
上述顺序的步骤提供了根据本发明一个实施例的方法。如所示出的，该方法利用了包括形成CMOS集成电路器件的方法的若干步骤的组合。如所示出的，该方法包括利用金属硬掩模作为用于形成被刻蚀的源极/漏极区域的保护层。还可以提供许多其他可供选择的方法，其中在不背离这里的权利要求的范围的情况下，加入某些步骤，删去一个或多个步骤，或者一个或多个步骤按照不同的顺序进行。在本说明书全文中，更具体地在下文中，可以找到本方法的更多的细节。
图5是根据本发明的一个实施例的应变硅MOS器件500的简化横截面视图。此图仅仅是示例，不应限制这里的发明的范围。本领域的普通技术人员将认识到很多变化、替代和修改。如图所示，本发明提供一种半导体集成电路器件。该器件具有例如是硅晶片、绝缘体上硅晶片的半导体衬底501。该器件具有上覆于半导体衬底的电介质层。优选地，该电介质充当栅极电介质层，并且取决于具体实施例，由二氧化硅、氮化硅或者氧氮化硅制成。该器件被形成于阱区域503中，所述阱区域503是N型阱。其他的阱可以是P型的，以形成CMOS器件。该器件还具有包括若干边缘的栅极结构509。栅极结构通常由掺杂有杂质的多晶硅材料制成。多晶硅材料可以是利用硼类杂质等被原位掺杂的。取决于实施例，栅极结构可以是单层的或者多层的。
在优选的实施例中，金属硬掩模层511上覆于栅极结构。在具体的实施例中，金属硬掩模由包含钛(Ti)、钴(Co)、镍(Ni)、钨(W)、硅化钨(WSi)和铂(Pt)，或者它们的任何合适的组合的金属，以及其他合适的材料形成。在具体的实施例中，硬掩模的材料厚度为约200埃到约400埃的厚度，这适于制造具有65纳米或者更小的沟道长度的器件。在优选的实施例中，金属硬掩模对于硅的刻蚀选择性大于1∶100，并且根据特定实施例，金属硬掩模还被硅化到栅极结构。取决于实施例，金属硬掩模优选在沉积工艺之后保留在栅极结构上，所述沉积工艺将在下面进行更详细地描述。
在具体实施例中，电介质层在栅极结构的边缘上形成侧壁隔片513，以保护包括所述边缘的栅极结构。该电介质层可以是具有足够厚度的氧化物、氮化物或者其他合适的材料。根据优选实施例，电介质层也基本不存在针孔。在优选实施例中，电介质层优选小于300埃。如所示出的，器件还具有上覆于栅极结构的金属硬掩模的暴露部分。
在具体实施例中，锗化硅填充材料506被提供在被刻蚀的源极区域和被刻蚀的漏极区域中。锗化硅填充材料是单晶的并利用外延反应器进行沉积。根据具体的实施例，硅/锗的比例范围为4∶1至7∶1。被刻蚀的源极区域和被刻蚀的漏极区域分别都被耦合到栅极结构。该器件具有一个应变沟道区域，位于所述被填充源极区域和所述被填充漏极区域之间，这种应变至少是由形成在所述被刻蚀的源极区域和所述被刻蚀的漏极区域中的所述锗化硅材料所造成的。该器件还具有轻掺杂漏极区域或者注入区域505，其形成于凹陷区域中硅/锗材料的生长之前。电连接被耦合到上覆于栅极结构的金属硬掩模。可选地，该器件具有上覆于金属硬掩模的第二金属层。当然，可以存在其他的变化、修改和替换。
还应当理解，这里所描述的示例和实施例只是为了说明的目的，本领域的普通技术人员可以根据上述示例和实施例对本发明进行各种修改和变化。这些修改和变化都在本申请的精神和范围内，并且也在所附权利要求的范围内。

Claims (19)

1.一种用于形成半导体集成电路器件的方法，包括：
提供半导体衬底；
形成上覆于所述半导体衬底的第一电介质层；
形成上覆于所述第一电介质层的栅极层，所述栅极层上覆于所述半导体衬底中的一个沟道区域；
形成上覆于所述栅极层的金属硬掩模；
图案化所述金属硬掩模层和所述栅极层，其中图案化所述栅极层形成包括若干边缘的一个栅极结构；
形成上覆于所述栅极结构和硬掩模层的第二电介质层，以保护包括所述若干边缘的所述栅极结构；
图案化所述第二电介质层，以在包括所述若干边缘的所述栅极结构上形成若干侧壁隔片结构，并且暴露所述金属硬掩模层的一部分；
利用所述第二电介质层和所述金属硬掩模层的一部分作为保护层，刻蚀紧邻所述栅极结构的源极区域和漏极区域；
将锗化硅材料沉积到所述源极区域和所述漏极区域之中，以填充所述被刻蚀的源极区域和所述被刻蚀的漏极区域；
使得所述栅极结构不保留任何的锗化硅残余；以及
使得位于所述源极区域和所述漏极区域之间的一个沟道区域以压缩模式发生应变，这种应变至少是由形成在所述源极区域和所述漏极区域中的所述锗化硅材料所造成的。
2.根据权利要求1所述的方法，其中所述第二电介质层小于300埃。
3.根据权利要去1所述的方法，其中所述沟道区域的长度为所述栅极结构的宽度。
4.根据权利要求1所述的方法，其中所述半导体衬底主要是硅材料。
5.根据权利要求1所述的方法，其中所述锗化硅材料是单晶的。
6.根据权利要求1所述的方法，其中所述锗化硅的硅/锗比例范围为4∶1至7∶1。
7.根据权利要求1所述的方法，还包括在所述金属硬掩模上形成接触结构，所述金属硬掩模与所述栅极结构物理和电接触。
8.根据权利要求1所述的方法，其中所述硬掩模的金属材料厚度为200埃到400埃的厚度。
9.根据权利要求1所述的方法，其中利用外延反应器提供所述的沉积操作。
10.根据权利要求1所述的方法，其中所述压缩模式增大了所述沟道区域中的空穴迁移率。
11.根据权利要求1所述的方法，其中所述金属硬掩模对于硅的刻蚀选择性大于1∶100。
12.根据权利要求1所述的方法，其中所述金属硬掩模由包含钛(Ti)、钴(Co)、镍(Ni)、钨(W)、硅化钨(WSi)和铂(Pt)的金属形成。
13.根据权利要求1所述的方法，其中所述金属硬掩模被硅化到所述栅极结构。
14.根据权利要求1所述的方法，其中在所述的沉积操作之后所述金属硬掩模保留在所述栅极结构上。
15.根据权利要求1所述的方法，还包括形成上覆于所述金属硬掩模层的第二金属层。
16.一种用于形成半导体集成电路器件的方法，包括：
提供半导体衬底；
形成上覆于所述半导体衬底的第一电介质层；
形成上覆于所述第一电介质层的栅极层，所述栅极层上覆于所述半导体衬底中的一个沟道区域；
形成上覆于所述栅极层的金属硬掩模；
图案化所述硬掩模层和所述栅极层，其中图案化所述栅极层形成包括若干边缘的一个栅极结构；
形成上覆于所述栅极结构和硬掩模层的第二电介质层，以保护包括所述若干边缘的所述栅极结构；
图案化所述第二电介质层，以在包括所述若干边缘的所述栅极结构上形成若干侧壁隔片结构；
暴露所述金属硬掩模层的一部分；
利用所述第二电介质层和所述金属硬掩模层的一部分作为保护层，刻蚀紧邻所述栅极结构的源极区域和漏极区域；
将锗化硅材料沉积到所述源极区域和所述漏极区域之中，以填充所述被刻蚀的源极区域和所述被刻蚀的漏极区域；
使得所述栅极结构不保留任何的锗化硅残余；
使得位于所述源极区域和所述漏极区域之间的一个沟道区域以压缩模式发生应变，这种应变至少是由形成在所述源极区域和所述漏极区域中的所述锗化硅材料所造成的；以及
将电连接耦合到上覆于所述栅极结构的所述金属硬掩模。
17.根据权利要求16所述的方法，还包括形成上覆于所述硬掩模层的第二金属层，并将所述硬掩模层硅化到所述栅极结构。
18.一种半导体集成电路器件，包括：
半导体衬底；
第一电介质层，上覆于所述半导体衬底；
栅极结构，所述栅极结构上覆于所述第一电介质层，并且所述栅极结构包括若干边缘；
金属硬掩模，上覆于所述栅极结构；
第二电介质层，在所述栅极结构的所述边缘上形成若干侧壁隔片，以保护包括所述边缘的所述栅极结构；
上覆于所述栅极结构的所述金属硬掩模层的暴露部分；
锗化硅填充材料，所述锗化硅填充材料处在被刻蚀源极区域和被刻蚀漏极区域中，所述被刻蚀源极区域和所述被刻蚀漏极区域被耦合到所述栅极结构；
应变沟道区域，位于所述被填充的源极区域和所述被填充的漏极区域之间，这种应变至少是由形成在所述被蚀刻的源极区域和所述被蚀刻的漏极区域中的所述锗化硅材料所造成的；以及
电连接，所述电连接被耦合到上覆于所述栅极结构的所述金属硬掩模。
19.根据权利要求18所述的器件，还包括上覆于所述金属硬掩模的第二金属层。
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