CN103943508A - Pmos器件的制造方法 - Google Patents
Pmos器件的制造方法 Download PDFInfo
- Publication number
- CN103943508A CN103943508A CN201410117766.8A CN201410117766A CN103943508A CN 103943508 A CN103943508 A CN 103943508A CN 201410117766 A CN201410117766 A CN 201410117766A CN 103943508 A CN103943508 A CN 103943508A
- Authority
- CN
- China
- Prior art keywords
- silicon layer
- groove
- pmos
- manufacture method
- pmos device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 17
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 238000002347 injection Methods 0.000 claims abstract description 6
- 239000007924 injection Substances 0.000 claims abstract description 6
- 238000002513 implantation Methods 0.000 claims description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 4
- 239000001257 hydrogen Substances 0.000 claims description 4
- 229910052739 hydrogen Inorganic materials 0.000 claims description 4
- 230000000717 retained effect Effects 0.000 claims description 4
- 229910052732 germanium Inorganic materials 0.000 claims description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 3
- 239000003595 mist Substances 0.000 claims description 3
- 229910052786 argon Inorganic materials 0.000 claims description 2
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- 230000007547 defect Effects 0.000 abstract description 14
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 12
- 239000000463 material Substances 0.000 description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 5
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000011435 rock Substances 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26593—Bombardment with radiation with high-energy radiation producing ion implantation at a temperature lower than room temperature
Abstract
本发明公开了一种PMOS器件的制造方法，包括以下步骤：提供半导体衬底，其中所述半导体衬底的PMOS区域上形成有栅极结构；在所述PMOS区域进行低温离子注入以形成非晶硅层；对所述PMOS区域刻蚀形成源/漏区的沟槽；以及在所述沟槽中选择性外延生长嵌入式锗硅层以形成嵌入式源/漏区。本发明能够降低嵌入式锗硅位错缺陷，提高器件的性能。
Description
技术领域
本发明涉及半导体制造工艺，特别涉及一种PMOS器件的制造方法。
背景技术
在65纳米及65纳米以下半导体制造流程中，嵌入式SiGe源漏技术(Embedded SiGe)通过在沟道中产生单轴压应力来提高PMOSFET的空穴迁移率，从而提高它的电流驱动能力。其原理是：通过在硅衬底Si上刻蚀凹槽，选择性地外延生长锗硅SiGe层，因SiGe晶格常数与Si不匹配，在垂直沟道方向Si晶格受到拉伸产生张应力，沿沟道方向Si晶格受到压缩产生压应力。此外，由于SiGe具有较小的电阻率，可提高电流驱动能力。
对Embedded SiGe技术影响较大的因素包括SiGe内的Ge含量，这是因为SiGe薄膜中的应变能(应力)随着层厚的增加而增加，当层厚超过某一临界厚度(hc)时，SiGe将不能形成很好的单晶结构，在生长过程中就会发生弛豫，薄膜中积累的应变会引起晶面滑移，使界面原子排列错开，应变急剧释放，以失配位错或者表面起伏的形式释放出来，在薄膜中产生大量缺陷。临界厚度(hc)与薄膜生长条件相关，而薄膜中Ge浓度是对薄膜生长条件影响最大的因素之一。Ge组分越大，SiGe合金薄膜临界厚度越小，因此需要合理地控制Ge的浓度，设计薄膜生长厚度。另一方面，晶体表面生长时，会受到表面能和应变能共同作用。晶体表面能具有使表面更加平整的趋势，而应变能则使表面更加粗糙。在生成应变SiGe时，薄膜中急剧应变，表面生长受到应变能作用，往往生成岛状的粗糙表面。因此，在生长应变SiGe材料时，还要严格控制生长条件，减少岛状生长，提高器件材料生长质量。
发明内容
本发明的主要目的旨在提供一种能够有效降低嵌入式锗硅位错缺陷，提高器件的性能的PMOS器件的制造方法。
为达成上述目的，本发明提供一种PMOS器件的制造方法，包括以下步骤：提供半导体衬底，其中所述半导体衬底的PMOS区域上形成有栅极结构；在所述PMOS区域进行低温离子注入以形成非晶硅层；对所述PMOS区域刻蚀形成源/漏区的沟槽；以及在所述沟槽中选择性外延生长嵌入式锗硅层。
优选地，所述低温离子注入工艺所使用的温度范围为零下100℃至0℃。
优选地，所述低温离子注入工艺所使用的注入离子可以为硅、氩、锗、氮中的一种或多种。
优选地，所述低温离子注入工艺所形成的非晶硅层的厚度为
优选地，对所述PMOS区域刻蚀形成源/漏区的沟槽的步骤中，所述非晶硅层部分保留在所述沟槽表面。
优选地，在所述沟槽中外延生长锗硅层以形成嵌入式源/漏区的步骤包括：清洗所述沟槽的表面；刻蚀所述沟槽表面以去除保留的所述非晶硅层；以及进行氢气烘烤。
优选地，通过使用HCl、Cl2或HCl/Cl2混合气体，在同一腔室内原位刻蚀所述沟槽的表面以去除保留的所述非晶硅层。
本发明所提出的PMOS器件的制造方法，通过低温离子注入形成非晶硅层，使得PMOS的源漏区沟槽刻蚀后沟槽单晶硅表面仍能保持平整度和光滑度，从而在外延生长锗硅层之前得到清洁的、低缺陷和粗糙度良好的单晶硅衬底表面，有助于形成低位错缺陷的嵌入式锗硅。
附图说明
图1为本发明一实施例的PMOS器件的制造方法的流程图；
图2至图4为本发明一实施例的PMOS器件的制造方法的剖视图。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
图1为本发明的一种PMOS器件的制造方法的一个较佳实施例的流程示意图。图2至图4是本发明的上述实施例的PMOS器件的制造方法的具体制备步骤的剖面示意 图。
请参阅图1，如图所示，在本发明的该实施例中，PMOS器件的制造方法包括如下步骤：
步骤S1：提供半导体衬底。
该步骤中，请参照图2，首先提供衬底10，该衬底可以是半导体硅衬底或SOI衬底。衬底上形成栅极结构，栅极结构包括依次层叠的栅介质层11和栅电极12。栅介质材料11可以为常用介质材料，如氧化物。栅电极12的材料可以是掺杂的多晶硅、金属、金属氮化物、金属氧化物或金属硅合物的一种或多种。可选的，栅极结构还包括盖层13，覆盖于栅电极11上，其材料可为氧化物、氮化物、氮氧化物等。如图1所示，在栅极结构两侧具有侧壁间隔物14，侧壁间隔物14可包括氧化物层或氮化物层。
步骤S02：在PMOS区域进行低温离子注入以形成非晶硅层。
该步骤中，对半导体衬底10的PMOS区域进行低温离子注入工艺，以在半导体衬底10暴露的表面形成非晶硅层15。其中，低温离子注入工艺所使用的注入离子可以为Si+、Ar+、Ge+、N+和N2+中的一种或多种，低温范围为零下100℃至0℃。所形成的的非晶硅层15的厚度可通过离子注入能量、注入剂量、注入角度和注入旋转次数来调节，其中根据低温注入的离子种类不同，离子注入能量的范围和注入剂量的范围如下表所示。
| 注入源种 | 注入能量 | 注入剂量 |
| N+ | 6Kev-25Kev | 1E15-1E16/cm2 |
| N2+ | 10Kev-45Kev | 5E14-5E15/cm2 |
| Si+ | 10Kev-45Kev | 5E14-5E15/cm2 |
| Ar+ | 10Kev-45Kev | 3E14-4E15/cm2 |
| Ge+ | 16Kev-90Kev | 1E14-2E15/cm2 |
最终形成的非晶硅层15的厚度较佳的为在本实施例中，低温离子注入工艺是在零下50℃温度下，使用N+离子进行低温离子注入，注入能量16Kev、注入剂量1E15、注入角度为与衬底法线夹角为0度，注入旋转次数1次。最终在衬底表面形成厚度的非晶硅层15。通过低温离子注入的步骤，有利于提高后续刻蚀形成沟槽的单晶硅表面平整度。
步骤S03：对PMOS区域刻蚀形成源/漏区的沟槽。
在该步骤中，如图3所示，采用干法蚀刻在半导体衬底10中形成源/漏区的沟槽16。其中，沟槽16的深度可以根据实际工艺需求调整，源/漏区的非晶硅层15部分保留在沟 槽16表面。
现有技术的干法刻蚀过程中，由于沟槽16表面被刻蚀气体中高能量的带电粒子、基团轰击，因此在刻蚀得到的沟槽表面会形成杂质或缺陷比如点缺陷、位错等，这会导致在后续外延生长嵌入式锗硅薄膜中形成缺陷。而本发明由于在形成源/漏区的沟槽16之前，增加了低温离子注入形成非晶硅层15的步骤，在刻蚀源/漏区的沟槽16过程中，非晶硅层15被部分保留在沟槽表面，由于位于非晶硅层15下方的单晶硅未被刻蚀气体中高能量的带电粒子、基团直接轰击，能够在选择性外延生长嵌入式锗硅层之前使沟槽单晶硅表面保持光滑度和平整度，减小缺陷的发生。
步骤S04：在沟槽中选择性外延生长嵌入式锗硅层。
在该步骤中，请参考图4，在源/漏区的沟槽16中选择性外延生长嵌入式锗硅层，从而形成嵌入式源/漏区17。其中，在进行选择性外延生长之前，还包括对沟槽16表面清洗，刻蚀沟槽表面去除残留的非晶硅层以及氢气烘烤的步骤。具体来说，在对沟槽16表面清洗后，使用HCl、Cl2或HCl/Cl2混合气体（混合气体比例如20：1），在同一腔室内原位（in-situ）刻蚀沟槽表面，以去除沟槽中残留的非晶硅层，露出清洁的，低缺陷，低粗糙度的单晶硅衬底表面。沟槽16表面清洗以及氢气烘烤的步骤可采用常规的工艺进行，本发明并不加以限制。
由此，上述处理过的沟槽表面的缺陷得以显著减小，也就能够实现后续低位错缺陷的嵌入式锗硅外延生长。源/漏区的嵌入式锗硅可以对PMOS器件沟道区产生更大的应力，提高了PMOS器件的迁移能力。
综上所述，本发明提出的PMOS器件的制造方法，通过低温离子注入形成非晶硅层，使得PMOS的源漏区沟槽刻蚀后沟槽单晶硅表面仍能保持平整度和光滑度，从而在外延生长锗硅层之前得到清洁的、低缺陷和粗糙度良好的单晶硅衬底表面，有助于形成低位错缺陷的嵌入式锗硅。
虽然本发明已以较佳实施例揭示如上，然所述诸多实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。
Claims (7)
1.一种PMOS器件的制造方法，其特征在于，包括以下步骤：
提供半导体衬底，其中所述半导体衬底的PMOS区域上形成有栅极结构；
在所述PMOS区域进行低温离子注入以形成非晶硅层；
对所述PMOS区域刻蚀形成源/漏区的沟槽；以及
在所述沟槽中选择性外延生长嵌入式锗硅层。
2.根据权利要求1所述的PMOS器件的制造方法，其特征在于，所述低温离子注入工艺所使用的温度范围为零下100℃至0℃。
3.根据权利要求1所述的PMOS器件的制造方法，其特征在于，所述低温离子注入工艺所使用的注入离子可以为硅、氩、锗、氮中的一种或多种。
4.根据权利要求1所述的PMOS器件的制造方法，其特征在于，所述低温离子注入工艺所形成的非晶硅层的厚度为
5.根据权利要求1所述的PMOS器件的制造方法，其特征在于，对所述PMOS区域刻蚀形成源/漏区的沟槽的步骤中，所述非晶硅层部分保留在所述沟槽表面。
6.根据权利要求5所述的PMOS器件的制造方法，其特征在于，在所述沟槽中选择性外延生长嵌入式锗硅层的步骤之前还包括：
清洗所述沟槽的表面；
刻蚀所述沟槽表面以去除保留的所述非晶硅层；以及
进行氢气烘烤。
7.根据权利要求6所述的PMOS器件的制造方法，其特征在于，通过使用HCl、Cl2或HCl/Cl2混合气体，在同一腔室内原位刻蚀所述沟槽的表面以去除保留的所述非晶硅层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410117766.8A CN103943508B (zh) | 2014-03-27 | 2014-03-27 | Pmos器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410117766.8A CN103943508B (zh) | 2014-03-27 | 2014-03-27 | Pmos器件的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103943508A true CN103943508A (zh) | 2014-07-23 |
| CN103943508B CN103943508B (zh) | 2017-12-15 |
Family
ID=51191118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410117766.8A Active CN103943508B (zh) | 2014-03-27 | 2014-03-27 | Pmos器件的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103943508B (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104392929A (zh) * | 2014-11-26 | 2015-03-04 | 上海华力微电子有限公司 | 嵌入式碳化硅的制备方法 |
| CN104409354A (zh) * | 2014-11-26 | 2015-03-11 | 上海华力微电子有限公司 | 嵌入式碳化硅的制备方法 |
| CN104409353A (zh) * | 2014-11-26 | 2015-03-11 | 上海华力微电子有限公司 | 嵌入式碳化硅的制备方法 |
| CN109103107A (zh) * | 2018-08-15 | 2018-12-28 | 上海华力集成电路制造有限公司 | 具有锗硅源漏的mos晶体管的制造方法 |
| CN111370301A (zh) * | 2020-03-19 | 2020-07-03 | 常州星海电子股份有限公司 | 超大功率光阻玻璃芯片生产工艺 |
| WO2023035270A1 (zh) * | 2021-09-13 | 2023-03-16 | 上海集成电路制造创新中心有限公司 | 环栅结构源漏的外延制备方法以及环栅结构 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030080361A1 (en) * | 2001-11-01 | 2003-05-01 | Anand Murthy | Semiconductor transistor having a stressed channel |
| US20060202234A1 (en) * | 2005-02-28 | 2006-09-14 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
| CN102024761A (zh) * | 2009-09-18 | 2011-04-20 | 中芯国际集成电路制造(上海)有限公司 | 用于形成半导体集成电路器件的方法 |
| CN102956503A (zh) * | 2011-08-19 | 2013-03-06 | 三星电子株式会社 | 半导体装置和制造该半导体装置的方法 |
| CN103367151A (zh) * | 2012-03-30 | 2013-10-23 | 中国科学院微电子研究所 | 使源/漏区更接近沟道区的mos器件及其制作方法 |
| CN102403227B (zh) * | 2010-09-17 | 2013-10-23 | 中芯国际集成电路制造(北京)有限公司 | 台阶状硅锗源/漏结构的制造方法 |
-
2014
- 2014-03-27 CN CN201410117766.8A patent/CN103943508B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030080361A1 (en) * | 2001-11-01 | 2003-05-01 | Anand Murthy | Semiconductor transistor having a stressed channel |
| US20060202234A1 (en) * | 2005-02-28 | 2006-09-14 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
| CN102024761A (zh) * | 2009-09-18 | 2011-04-20 | 中芯国际集成电路制造(上海)有限公司 | 用于形成半导体集成电路器件的方法 |
| CN102403227B (zh) * | 2010-09-17 | 2013-10-23 | 中芯国际集成电路制造(北京)有限公司 | 台阶状硅锗源/漏结构的制造方法 |
| CN102956503A (zh) * | 2011-08-19 | 2013-03-06 | 三星电子株式会社 | 半导体装置和制造该半导体装置的方法 |
| CN103367151A (zh) * | 2012-03-30 | 2013-10-23 | 中国科学院微电子研究所 | 使源/漏区更接近沟道区的mos器件及其制作方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104392929A (zh) * | 2014-11-26 | 2015-03-04 | 上海华力微电子有限公司 | 嵌入式碳化硅的制备方法 |
| CN104409354A (zh) * | 2014-11-26 | 2015-03-11 | 上海华力微电子有限公司 | 嵌入式碳化硅的制备方法 |
| CN104409353A (zh) * | 2014-11-26 | 2015-03-11 | 上海华力微电子有限公司 | 嵌入式碳化硅的制备方法 |
| CN109103107A (zh) * | 2018-08-15 | 2018-12-28 | 上海华力集成电路制造有限公司 | 具有锗硅源漏的mos晶体管的制造方法 |
| CN111370301A (zh) * | 2020-03-19 | 2020-07-03 | 常州星海电子股份有限公司 | 超大功率光阻玻璃芯片生产工艺 |
| CN111370301B (zh) * | 2020-03-19 | 2023-11-21 | 常州星海电子股份有限公司 | 超大功率光阻玻璃芯片生产工艺 |
| WO2023035270A1 (zh) * | 2021-09-13 | 2023-03-16 | 上海集成电路制造创新中心有限公司 | 环栅结构源漏的外延制备方法以及环栅结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103943508B (zh) | 2017-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103745956B (zh) | 制备嵌入式锗硅外延前的表面处理方法 | |
| US7838887B2 (en) | Source/drain carbon implant and RTA anneal, pre-SiGe deposition | |
| US8207523B2 (en) | Metal oxide semiconductor field effect transistor with strained source/drain extension layer | |
| JP5141029B2 (ja) | 半導体装置とその製造方法 | |
| US10103245B2 (en) | Embedded shape sige for strained channel transistors | |
| CN103943508A (zh) | Pmos器件的制造方法 | |
| US9064688B2 (en) | Performing enhanced cleaning in the formation of MOS devices | |
| US7550758B2 (en) | Method for providing a nanoscale, high electron mobility transistor (HEMT) on insulator | |
| US20100012988A1 (en) | Metal oxide semiconductor devices having implanted carbon diffusion retardation layers and methods for fabricating the same | |
| US8946063B2 (en) | Semiconductor device having SSOI substrate with relaxed tensile stress | |
| US20110287611A1 (en) | Reducing Variation by Using Combination Epitaxy Growth | |
| US9627267B2 (en) | Integrated circuit having strained fins on bulk substrate and method to fabricate same | |
| WO2011157461A1 (en) | Fabrication of a vertical heterojunction tunnel-fet | |
| US8963255B2 (en) | Strained silicon carbide channel for electron mobility of NMOS | |
| CN105514158A (zh) | 半导体结构和测试结构的形成方法、测试方法 | |
| CN102931058B (zh) | 半导体结构的形成方法,pmos晶体管的形成方法 | |
| US9496341B1 (en) | Silicon germanium fin | |
| US8802535B2 (en) | Doped core trigate FET structure and method | |
| US9349864B1 (en) | Methods for selectively forming a layer of increased dopant concentration | |
| US7344951B2 (en) | Surface preparation method for selective and non-selective epitaxial growth | |
| CN105632926B (zh) | 鳍式场效应晶体管的形成方法 | |
| US20210057579A1 (en) | Transistor with strained superlattice as source/drain region | |
| CN105304491B (zh) | 用于形成嵌入式锗硅的方法 | |
| CN110246763A (zh) | 半导体结构及其制造方法 | |
| CN104409354A (zh) | 嵌入式碳化硅的制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |