KR101316058B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은 활성 영역 및 소자 분리 영역이 정의된 기판 상에 하부 하드 마스크막과 상부 하드 마스크막을 포함하는 하드 마스크막을 형성하고, 하드 마스크막을 패터닝하여 활성 영역 및 소자 분리 영역을 각각 일부 노출하는 하드 마스크 패턴을 형성하고, 하드 마스크 패턴을 식각마스크로 하여, 기판을 식각하여 기판의 활성 영역 내에 트렌치를 형성하고, 트렌치 상에 게이트를 형성하는 것을 포함하되, 기판을 식각하는 것은 활성 영역에 대한 식각률이 소자 분리 영역에 대한 식각률보다 큰 식각에천트를 이용하여 식각하는 것을 포함한다.
리세스 채널 어레이 트랜지스터
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 리세스 채널 트렌치를 구비한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 소형화, 박형화 경향과 함께, 고집적화가 요구되면서 반도체 소자의 디자인 룰(design rule)이 급속하게 감소되고 있다. 이에 따라, 트랜지스터의 소스 전극과 드레인 전극간의 채널이 줄어들고 이것은 트랜지스터에서 단채널 효과(short channel effect)를 유발시켜 게이트 제어 기능을 상실하게 만든다.
따라서, 이를 개선하기 위해서 리세스 채널 어레이 트랜지스터(Recess Channel Array Transistor; RCAT)를 사용할 수 있다. 리세스 채널 어레이 트랜지스터는 트랜지스터의 채널이 될 영역에 리세스 채널 트렌치(recess channel trench)를 형성하여 채널 길이를 증가시킨 구조이다.
이러한 리세스 채널 어레이 트랜지스터의 제조 방법은 기판 상에 하드 마스크 패턴을 형성하고, 하드 마스크 패턴을 식각마스크로 하여 기판의 활성 영역 내에 트렌치을 형성한다. 이 후, 하드 마스크 패턴을 제거하고, 트렌치 내에 도전성 물질을 매립하여 게이트를 형성한다.
하드 마스크 패턴은 예를 들어, 실리콘 산화물 및 실리콘 질화물 등의 물질을 포함하여 형성될 수 있다. 이러한 하드 마스크 패턴은 게이트의 형상과 유사한 라인 패턴의 오픈 영역을 포함할 수 있다. 따라서, 하드 마스크 패턴의 오픈 영역은 활성 영역의 일부 뿐만 아니라, 소자 분리 영역(101)의 일부도 함께 노출한다. 하드 마스크 패턴에 의해 노출된 활영 영역을 식각하여 트렌치를 형성하고, 하드 마스크 패턴을 제거하는 과정에서, 하드 마스크 패턴에 의해 노출된 소자 분리 영역이 식각되어 필드 리세스가 형성될 수 있다. 이후, 활성 영역에 형성된 트렌치 내에 도전성 물질을 매립할 때, 소자 분리 영역의 필드 리세스에 도전성 물질이 매립되어 활성 영역 및 소자 분리 영역에 게이트가 형성될 수 있다.
그런데, 소자 분리 영역의 필드 리세스 상에 형성된 게이트는 활성 영역에 형성된 반도체 소자에 대하여 패싱 게이트 효과(passing gate effect)에 의한 커플링 노이즈를 유발시킴으로써, 반도체 소자의 특성을 열화시킬 수 있다.
이에, 본 발명이 해결하고자 하는 과제는, 기판의 소자 분리 영역의 필드 리세스가 감소된 리세스 채널 트렌치를 구비하는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 활성 영역 및 소자 분리 영역이 정의된 기판 상에 하부 하드 마스크막과 상부 하드 마스크막을 포함하는 하드 마스크막을 형성하고, 상기 하드 마스크막을 패터닝하여 상기 활성 영역 및 소자 분리 영역을 각각 일부 노출하는 하드 마스크 패턴을 형성하고, 상기 하드 마스크 패턴을 식각마스크로 하여, 상기 기판을 식각하여 상기 기판의 활성 영역 내에 트렌치를 형성하고, 상기 트렌치 상에 게이트를 형성하는 것을 포함하되, 상기 기판을 식각하는 것은 상기 활성 영역에 대한 식각률이 상기 소자 분리 영역에 대한 식각률보다 큰 식각에천트를 이용하여 식각하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 활성 영역 및 소자 분리 영역이 정의된 기판 상에 카본을 포함하는 하부 하드 마스크막을 형성하고, 상기 하부 하드 마스크막 상에 상부 하드 마스크막을 형성하고, 상기 상부 하드 마스크막 및 상기 하부 하드 마스크막을 패터닝하여 상기 활성 영역 및 소자 분리 영역을 각각 일부 노출하는 상부 하드 마스크 패턴 및 하부 하드 마스크 패턴을 형성하고, 상기 하부 하드 마스크 패턴을 식각마스크로 하는 식각 공정을 수행하여, 상기 기판의 활성 영역 내에 트렌치를 형성함과 동시에 상기 상부 하드 마스크 패턴의 적어도 일부를 제거하고, 상기 트렌치 상에 게이트를 형성하는 것을 포함하되, 상기 식각 공정을 수행하는 것은 상기 활성 영역에 대한 식각률이 상기 소자 분리 영역에 대한 식각률보다 큰 식각에천트를 이용하여 식각하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 따른 반도체 소자의 제조 방법은 소자 분리 영역의 필드 리세스를 최소화하면서, 활성 영역의 리세스 채널 트렌치를 구비하는 반도체 소자를 제조할 수 있다. 따라서, 소자 분리 영역의 트렌치 상에 형성된 게이트에 의한 커플링 노이즈를 개선할 뿐만 아니라, 트랜지스터의 채널길이를 확보할 수 있게 됨에 따라, 리프레시 등의 특성이 향상된 반도체 소자를 제조할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으 로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 방법으로 제조되는 반도체 소자에 대하여 설명한다.
도 1은 본 발명에 따른 반도체 제조 방법에 의해 제조된 반도체 소자의 레이아웃이다. 도 2는 본 발명에 따른 반도체 제조 방법에 의해 제조된 반도체 소자의 단면도로서, 도 1의 A-A＇을 절단한 단면도이다.
도 1 및 도 2를 참조하면, 복수개의 활성 영역(105)이 소자 분리 영역(101)에 의해 반도체 기판(100) 내에 정의되어 있다. 반도체 기판(100)의 활성 영역(105) 상에는 리세스 채널 어레이 트랜지스터가 구비된다.
구체적으로 살펴보면, 반도체 기판(100)은 표면으로부터 리세스되어 있는 복수개의 트렌치(150)를 포함한다. 트렌치(150) 주변의 활성 영역(105)에는 리세스 채널(152)이 형성되어 있다. 트렌치(150) 상에 게이트 절연막(160)이 형성되어 있다. 게이트 절연막(160) 상에는 리세스 채널(152) 상의 트렌치(150)을 매립함과 동시에, 반도체 기판(100) 표면으로부터 상부로 돌출된 게이트(190)가 형성되어 있다. 게이트(190)는 도전층(170) 및 마스크층(180)을 포함할 수 있다. 게이트(190)의 양 측벽에는 스페이서(200)가 형성된다.
또한, 게이트(190)의 양 옆에 위치한 활성 영역(105)에는 불순물이 주입된 소스/드레인 영역(210)이 구비된다. 소스/드레인 영역(210)은 예를 들어, 반도체 기판(100)이 P형 반도체 기판인 경우, N형 불순물이 이온 주입되어 형성될 수 있다.
이러한, 반도체 소자의 게이트(190)는 반도체 기판(100)의 활성 영역(105)을 가로질러 연장되도록 형성되어 있다. 따라서, 게이트(190)는 반도체 기판(100)의 활성 영역(105)뿐만 아니라, 반도체 기판(100)의 소자 분리 영역(101) 상에도 게이트(190)가 형성된다.
여기서, 반도체 기판(100)의 활성 영역(105) 상에 복수개의 게이트(190)가 형성될 수 있다. 도면에는 예시적으로, 하나의 활성 영역(105) 상에 두 개의 게이트(190)가 형성되어 있다.
또한, 도면에는 활성 영역(105)에 대하여 게이트(190)가 수직으로 연장되어 있는 경우가 도시되어 있지만, 이에 한정되지 않고, 활성 영역(105)에 대하여 게이트(190)가 비스듬하게 연장되도록 형성될 수 있다.
이하, 상기한 바와 같은 반도체 소자를 제조하는 예시적인 방법을 설명한다.
도 3 내지 도 11은 도 2에 예시된 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
먼저, 도 3에 도시된 바와 같이, 반도체 기판(100)에 소자 분리 영역(101)을 형성해서 활성 영역(105)을 정의한다.
구체적으로, 반도체 기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 적어도 하나의 물질로 이루어진 것일 수 있다. 반도체 기판(100) 내에 STI(Shallow Trench Isolation; STO) 또는 FOX(Field OXide; FOX)등으로 소자 분리막을 형성하여 활성 영역(105)과 소자 분리 영역(101)으로 분리한다.
이어서, 도 4에 도시된 바와 같이, 반도체 기판(100) 상에 하부 하드 마스크막(110) 및 상부 하드 마스크막(120)을 포함하는 하드 마스크막(121)을 형성한다.
하부 하드 마스크막(110) 및 상부 하드 마스크막(120)은 예를 들어, 화학 기상 증착(Chemical Vapor Deposition; CVD), 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD), 또는 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 등의 방법으로 순차적으로 형성될 수 있다.
하부 하드 마스크막(110)은 예를 들어, 1000 내지 2000 Å 정도의 두께를 갖도록 형성할 수 있으며, ACL(amorphous carbon Layer), SOC(spin on coating), PR(photoresist), LOW-K 또는 이들의 조합 물질로 형성할 수 있다.
하부 하드 마스크막(110) 상에 형성되는 상부 하드 마스크막(120)은 예를 들어, 400 내지 1000 Å 정도의 두께를 갖도록 형성할 수 있으며, PETEOS(plasma enhanced tetraethyl orthosilicate), SiON, SiO2 또는 이들의 조합 물질로 형성할 수 있다.
따라서, 적용될 수 있는 하부 하드 마스크막/상부 하드 마스크막(110, 120)의 조합예는 ACL막/PR막, SOC막/SiON막, SOC막/PETEOS막, SOC막/SiO2막, LOW-K막/SiON막, LOW-K막/ PETEOS막, LOW-K막/ SiO2막을 포함할 수 있다.
도면에는 도시하지 않았으나, 하부 하드 마스크막(110)을 형성하기 전에 선택적으로 반도체 기판(100) 상에 절연 보호막을 더 형성할 수 있다. 절연 보호막은 후속 공정에서 하부 하드 마스크막(110)을 선택적으로 식각하여 하부 하드 마스크 패턴(110a)을 형성할 때, 하부 하드 마스크막(110)이 식각되는 부분에 위치한 반도체 기판(100)의 활성 영역(105) 및 소자 분리 영역(101)이 바로 노출되는 것을 방지함으로써, 반도체 기판(100)의 일부 영역이 손실되지 않도록 보호하는 역할을 할 수 있다. 절연 보호막은 예를 들면, SiO2, SiON, MTO(medium temperature oxide), 또는 이들의 조합 물질로 이루어질 수 있으며, 화학 기상 증착(Chemical Vapor Deposition; CVD), 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD), 또는 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 등의 방법으로 형성될 수 있다.
이어서, 도 5에 도시된 바와 같이, 하드 마스크막(121) 상에 유기 반사 방지막(130) 및 포토레지스트 패턴(140a)을 형성한다.
구체적으로, 하드 마스크막(121) 상에 유기 반사 방지막(130)을 형성한다. 유기 반사 방지막(130)은 예를 들어, 250 내지 500 Å 정도의 두께를 갖도록 형성할 수 있다. 경우에 따라, 유기 반사 방지막(130)은 생략 가능하다. 그런 다음, 유기 반사 방지막(130) 상에 포토레지스트막을 형성한다. 포토레지스트막은 예를 들어, 1600 내지 1800 Å 정도의 두께를 갖도록 형성할 수 있다. 이 후, 포토레지스트막을 노광 및 현상하여, 후속 공정에 의해 형성될 트렌치(150) 영역의 상부에 위 치한 유기 반사 방지막(130)을 노출하는 포토레지스트 패턴(140a)을 형성한다.
이어서, 도 6에 도시된 바와 같이, 포토레지스트 패턴(140a)을 식각마스크로 하여 노출된 부분의 유기 반사 방지막(130) 및 상부 하드 마스크막(120)을 식각함으로써, 유기 반사 방지막 패턴(130a) 및 상부 하드 마스크 패턴(120a)을 형성한다.
상기 식각에 이용되는 식각에천트는 O2, Ar, CF4 또는 이들의 조합 물질을 포함할 수 있다.
유기 반사 방지막(130) 및 상부 하드 마스크막(120)은 동시에 식각될 수 있으며, 순차적으로 식각될 수도 있다.
이어서, 도 7에 도시된 바와 같이, 상부 하드 마스크 패턴(120a)을 이용하여 하부 하드 마스크 패턴(110a)을 형성한다. 이때, 상부 하드 마스크 패턴(120a) 상에 남아있던 포토레지스트 패턴(140a)과 유기 반사 방지막 패턴(130a)은 하부 하드 마스크 패턴(110a)을 형성하는 과정에서 자연스럽게 제거될 수 있다.
구체적으로, 이방성 식각을 이용하여 하부 하드 마스크 패턴(110a)을 형성한다. 이때, 이용되는 식각에천트는 하부 하드 마스크막(110)에 대한 식각률이 상부 하드 마스크막(120)에 대한 식각률보다 높은 물질로 이루어질 수 있다.
예컨대, 하부 하드 마스크막(110)이 SOC막이고, 상부 하드 마스크 패턴(120a)이 PETEOS막인 경우, 이용되는 식각에천트는 O2, N2, CO 또는 이들의 조합 물질일 수 있다.
이러한 식각에천트는 하부 하드 마스크막(110)에 대한 식각률이 상부 하드 마스크 패턴(120a)에 대한 식각률보다 약 5 ~ 15 배 높을 수 있다. 따라서, 상부 하드 마스크막(120)은 하부 하드 마스크막(110)이 식각되는 동안 식각배리어로서의 역할을 충분히 수행할 수 있다.
또한, 하부 하드 마스크막(110)이 식각되는 동안 상부 하드 마스크 패턴(120a)이 식각되지 않아, 상부 하드 마스크 패턴(120a)의 오픈 영역이 유지될 수 있다. 따라서, 이러한 상부 하드 마스크 패턴(120a)을 식각마스크로 이용함으로써, 형성되는 하부 하드 마스크 패턴(110a)의 식각 단면, 즉 측면의 프로파일은 반도체 기판(100) 표면에 대하여 거의 수직 형상을 갖을 수 있다. 결과적으로, 후속 공정에서 이러한 하부 하드 마스크 패턴(110a)을 식각마스크로 하여 형성되는 반도체 기판의 트렌치(150)는 CD(Critical Dimension) 균일성을 확보할 수 있다.
한편, 상기 하부 하드 마스크 패턴(110a)의 형성시 이용되는 식각에천트는 반도체 기판(100)의 손실을 방지하기 위하여 하부 하드 마스크막(110)에 대한 식각률이 반도체 기판(100)의 소자 분리 영역(101)에 대한 식각률보다 높은 물질로 이용하는 것이 바람직할 수 있다.
상기 식각으로 완성된 하부 하드 마스크 패턴(110a)은 후술하는 게이트의 형상과 유사한 라인 패턴의 오픈 영역을 포함할 수 있다. 이와 같이, 하부 하드 마스크 패턴(110a)의 오픈 영역을 라인 패턴으로 형성하게 되면, 마스크 정열 및 선폭 제어가 용이한 장점이 있다. 따라서, 하부 하드 마스크 패턴(110a)이 라인 패턴의 오픈 영역을 포함하므로, 활성 영역(105)의 일부 뿐만 아니라, 소자 분리 영 역(101)의 일부도 함께 노출된다.
하부 하드 마스크 패턴(110a)에 의해 노출된 반도체 기판(100)의 활성 영역(105)은 후속 공정에 의해 식각되어 트렌치(150) 및 게이트(190)가 형성될 부분이다. 게이트(190)는 활성 영역(105)을 가로질러 연장되도록 형성된다. 따라서, 게이트(190)는 하부 하드 마스크 패턴(110a)에 의해 노출된 소자 분리 영역(101)의 일부에도 형성될 수 있다. 이 때, 하부 하드 마스크 패턴(110a)에 의해 노출된 소자 분리 영역(101)이 식각되어 필드 리세스가 형성되면, 소자 분리 영역에 형성된 게이트가 인접한 활성 영역에 형성될 반도체 소자에 대하여 패싱 게이트 효과(passing gate effect)에 의한 커플링 노이즈를 유발시킴으로써, 반도체 소자의 특성을 열화시킬 수 있다. 따라서, 하부 하드 마스크 패턴(110a)에 노출된 반도체 기판(100)의 소자 분리 영역(101)을 식각시키거나 손실시키지 않는 것이 바람직하다.
본 발명에 따른 반도체 제조 방법에서, 하부 하드 마스크 패턴(110a)의 형성시 이용되는 식각에천트는 하부 하드 마스크막(110)에 대한 식각률이 반도체 기판(100)의 소자 분리 영역(101)에 대한 식각률보다 높다. 따라서, 하부 하드 마스크 패턴(110a)에 의해 노출된 반도체 기판(100)의 소자 분리 영역(101)을 식각하지 않으므로, 소자 분리 영역(101) 내에 필드 리세스가 형성되는 것을 최소화할 수 있는 장점이 있다. 또한, 상기 식각에천트가 반도체 기판(100)의 활성 영역(105)도 손실시키지 않으므로, 후속 공정에서 트렌치의 형성시 리세스 채널의 깊이를 제어하는데 용이할 수 있다,
한편, 반도체 기판(100) 상에 하부 하드 마스크막(110)을 형성하기 전에 반도체 기판(100)의 보호를 위해서 절연 보호막을 형성한 경우에는, 하드 마스크 패턴(110a)을 식각마스크로 하여 절연막 패턴을 형성한다. 이에 따라, 트렌치(150)을 형성하기 위한 반도체 기판(100)의 활성 영역(105)이 노출된다.
이어서, 도 8에 도시된 바와 같이, 상부 하드 마스크 패턴(120a)을 제거한다.
이 때, 이용되는 식각에천트는 CF4, CHF3, C4F6, C5F8, O2 또는 이들의 조합 물질을 포함할 수 있다.
상부 하드 마스크 패턴(120a)는 트렌치(150)의 손실을 방지하기 위하여 트렌치(150)을 형성한 후에 제거하는 것보다 트렌치(150)을 형성하기 전에 제거하는 것이 바람직할 수 있다.
이어서, 도 9에 도시된 바와 같이, 반도체 기판(100) 내에 트렌치(150)을 형성한다.
구체적으로, 하부 하드 마스크 패턴(110a)을 식각마스크로 하여 노출된 반도체 기판(100)의 활성 영역(105)을 식각하여 트렌치(150)을 형성한다. 여기서, 절연막 패턴이 형성되었을 경우, 절연막 패턴 및 하부 하드 마스크 패턴(110a)을 식각마스크로 이용할 수 있다.
이 때, 이용되는 식각에천트는 반도체 기판(100)의 활성 영역(105)에 대한 식각률이 소자 분리 영역(101)에 대한 식각률보다 높은 물질일 수 있다. 예를 들 어, 식각에천트는 Cl2, HBr, O2 또는 이들의 조합 물질을 포함할 수 있다.
따라서, 반도체 기판(100)의 소자 분리 영역(101)의 손실을 최소화하면서, 반도체 기판(100)의 활성 영역(105)에 트렌치(150)를 형성할 수 있다.
반도체 기판(100)의 활성 영역(105) 내에 형성되는 트렌치(150)의 깊이는 반도체 기판(100)의 소자 분리 영역(101)에 형성되는 필드 리세스의 깊이보다 약 3.5 ~ 1000 배 깊을 수 있다. 구체적으로 예를 들면, 반도체 기판(100)의 활성 영역(105) 내에 형성되는 트렌치(150)은 예를 들어, 50 ~ 200 nm 의 깊이로 형성될 수 있다. 이 때, 반도체 기판(100)의 소자 분리 영역(101)에 형성되는 필드 리세스의 깊이는 예를 들어, 15nm 이하의 깊이로 형성될 수 있다.
반면, 트렌치(150)은 상술한 바와 같이, 식각 단면이 거의 수직 형상을 갖는 하부 하드 마스크 패턴(110a)을 식각마스크로 사용함으로써, 트렌치(150)의 하단부의 폭이 상단부의 폭보다 크게 형성되는 보잉 현상을 개선할 수 있다. 뿐만 아니라, 트렌치(150)의 내벽이 울퉁불퉁하지 않고, 곧은 패턴을 갖도록 형성할 수 있다.
이어서, 도 10에 도시된 바와 같이, 하부 하드 마스크 패턴(110a)을 제거한다. 하부 하드 마스크 패턴(110a)은 애싱 공정에 의해 제거될 수 있다. 애싱 공정은 반도체 기판(100)의 손실 없이 하부 하드 마스크 패턴(110a)을 쉽게 제거할 수 있다.
그런 다음, 반도체 기판(100) 상에 하부 하드 마스크막(110)을 형성하기 전 에 반도체 기판(100)를 보호하기 위한 절연 보호막이 잔류할 시에는 이를 제거한다.
이어서, 도 11에 도시된 바와 같이, 게이트 절연막(160) 및 게이트(190)를 형성한다.
구체적으로, 활성 영역(105)의 트렌치(150) 상에 게이트 절연막(160)을 형성한다. 이 때, 게이트 절연막(160)은 활성 영역(105)뿐만 아니라 소자 분리 영역(101)의 일부에도 형성될 수 있다. 게이트 절연막(160)은 예를 들어, 실리콘 산화막, 실리콘 산질화막, 티타늄 산화막 및 탄탈륨 산화막 등의 물질로 형성될 수 있다.
그런 다음, 게이트 절연막(160) 상에 폴리실리콘, 금속 등의 도전층(170)과 마스크층(180)를 차례로 적층한 후, 패터닝하여 트렌치(150)을 매립하면서 반도체 기판(100) 표면으로부터 상부로 돌출된 게이트(190)를 형성한다. 여기서, 도전층(170)은 단층에 한정되지 않으며, 폴시실리콘층 및 금속층이 적층된 다층의 구조일 수 있다.
이어서, 스페이서(200) 및 소스/드레인 영역(210)을 형성하여 도 2에 도시된 바와 같은, 반도체 소자를 형성한다.
구체적으로, 결과물 상에 질화막(SiN) 또는 산화막(SiO2)을 화학 기상 증착(CVD) 방법으로 증착한 후, 이방성 식각하여 게이트(190) 측면에 스페이서(200)를 형성한다.
이어서, 활성 영역(105) 상의 게이트(190)의 양 옆에 불순물을 주입하여 소스/드레인 영역(210)을 형성한다. 이 때, N형 모스 트랜지스터인 경우, 비소(As) 또는 인(P) 등을 주입하고, P형 모스 트랜지스터의 경우, 붕소(B) 등을 주입하여 소스/드레인 영역(210)을 형성한다.
도 12 및 도 13은 본 발명의 다른 실시예 따른 반도체 소자의 제조 방법을 설명하기위한 단면도이다.
이하, 도 12 및 도 13을 참조하여, 도 2의 반도체 소자를 제조하는 다른 예시적인 방법에 대해 설명한다.
도 12에 도시된 바와 같이, 반도체 기판(100) 상에 하부 하드 마스크막(110), 상부 하드 마스크막(120), 유기 반사 방지막(130) 및 포토레지스트막을 적층하고, 패터닝하여 하부 하드 마스크 패턴(110a) 및 상부 하드 마스크 패턴(120b)이 적층된 하드 마스크 패턴(121a)을 형성한다. 구체적인 방법들은 도 1 내지 도 7를 참조하여 설명한 것과 실질적으로 동일하다. 다만, 도 12의 상부 하드 마스크 패턴(120b)은 도 7에서 언급된 것과는 달리 Si-ARC(silicon―anti reflective coating) 등의 물질로 이루어지는 점에서 차이가 있다.
상부 하드 마스크 패턴(120b)이 Si-ARC로 형성되는 경우 전체 물질에 대한 Si 함량은 약 20 ~ 45 %일 수 있다. Si 함량은 상부 하드 마스크 패턴(120b)의 식각률에 영향을 미친다. 예컨대, 상부 하드 마스크 패턴(120b)의 Si 함유량을 증가시키면 상부 하드 마스크 패턴(120b)의 식각률은 더욱 작아진다. 상기 관점에서, 상술한 범위 내에서 Si의 함량을 조절하게 되면, 상부 하드 마스크 패턴(120b)의 식각률을 용이하게 제어할 수 있다.
따라서, Si 함유량을 증가시킨 상부 하드 마스크 패턴(120b)은 식각에천트에 대한 식각 선택비가 높아짐에 따라, 하부 하드 마스크 패턴(110a)이 형성되는 동안 식각배리어로서의 역할을 보다 효과적으로 수행할 수 있음을 이해할 수 있을 것이다.
이어서, 도 13에 도시된 바와 같이, 반도체 기판(100) 내에 트렌치(150)을 형성한다.
구체적으로, 하부 하드 마스크 패턴(110a) 및 상부 하드 마스크 패턴(120b)이 적층된 하드 마스크 패턴(121b)을 식각마스크로 하여 반도체 기판(100) 내에 트렌치(150)를 형성한다. 이 때, 이용되는 식각에천트는 Cl2, HBr, O2 또는 이들의 조합 물질일 수 있다. 이러한 식각에천트는 하드 마스크 패턴(121b)에 의해 노출된 반도체 기판(100)의 활성 영역(105)을 식각하여 트렌치(150)을 형성한다. 여기서, 트렌치(150)를 형성하는 동안에, 상부 하드 마스크 패턴(120b)도 일부 식각되어 도 13에 도시된 바와 같이 상부 하드 마스크 패턴(120b)의 두께가 더욱 얇아질 수 있다. 상부 하드 마스크 패턴(120b)의 두께가 얇아짐에 따라, 후속 상부 하드 마스크 패턴(120b)의 제거가 용이할 수 있다. 나아가, 트렌치(150)를 형성하는 동안, 상부 하드 마스크 패턴(120b)이 모두 제거될 수도 있다. 이 경우, 상부 하드 마스크 패턴(120b)을 제거하는 단계가 생략될 수 있음은 자명하다.
한편, 상부 하드 마스크 패턴(120b)을 제거하는 방법은 이상에서 개시한 예 에 한정되지 않는다. 예를 들면, 트렌치(150)을 형성하기 전에 상부 하드 마스크 패턴(120b)을 먼저 제거할 수도 있다. 그러나, 트렌치(150)의 형성시 상부 하드 마스크 패턴(120b)을 동시에 제거하는 방법은 공정의 단계를 단축시킬 수 있는 장점이 있다.
또한, 상부 하드 마스크 패턴(120b)을 제거할 때 이용되는 식각에천트는 SiON, SiO2 등으로 형성되는 상부 하드 마스크 패턴을 제거할 때 이용되는 식각에천트와는 달리, 반도체 기판(100)의 소자 분리 영역(101)을 손상시키지 않고, 상부 하드 마스크 패턴(120b)을 보다 쉽게 제거할 수 있다.
따라서, ACL, SOC, PR, LOW-K 또는 이들의 조합 물질로 형성되는 하부 하드 마스크 패턴(110a) 및 Si-ARC로 형성된 상부 하드 마스크 패턴(120b)이 적층된 하드 마스크 패턴(121b)을 이용함으로써, 반도체 기판(100)의 소자 분리 영역(101)의 필드 리세스를 최소화하면서, 반도체 기판(100)의 활성 영역(105)에 트렌치(150)을 형성할 수 있다. 결과적으로, 반도체 기판(100)의 소자 분리 영역(101)이 식각되어 필드 리세스가 형성됨에 따라 발생할 수 있는 커플링 노이즈에 대한 반도체 소자의 열화를 방지할 수 있다.
또한, 식각 단면이 거의 수직 형상을 갖는 하부 하드 마스크 패턴(110a)을 식각마스크로 사용함으로써, 반도체 기판(100)의 활성 영역(105) 내에 보잉 현상이 개선된 트렌치(150)을 형성할 수 있다.
이 후, 후속 공정을 수행하여 도 2에 도시된 바와 같은, 반도체 소자를 형성 한다.
이하, 도 14 및 도 15를 참조하여, SiON막의 하드 마스크막을 사용하여 형성한 반도체 소자와 본 발명에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자의 프로파일을 비교한다.
도 14는 SiON막의 하드 마스크막을 사용하여 형성한 반도체 소자를 나타내고, 도 15은 본 발명에 따라 하부의 ACL막과 상부의 Si-ARC막을 포함하는 하드 마스크막을 사용하여 형성한 반도체 소자를 나타낸다.
도 14 및 도 15을 참조하면, 반도체 기판의 활성 영역에 형성된 트렌치의 깊이가 약 150nm 정도일 때, 반도체 기판의 소자 분리 영역 내에 형성된 필드 리세스에 대해 살펴보면, SiON막을 하드 마스크막으로 사용하는 도 14의 반도체 소자는 필드 리세스의 깊이가 약 60nm 이하로 형성되었다. 이에 반해, 하부의 ACL막과 상부의 Si-ARC막을 포함하는 하드 마스크막을 사용하는 도 15의 반도체 소자는 필드 리세스의 깊이가 약 30nm 이하로 형성되었다. 따라서, 소자 분리 영역의 손실이 크게 개선되었음을 확인할 수 있다.
또한, 반도체 기판의 활성 영역에 형성된 트렌치에 대해 살펴보면, SiON막을 하드 마스크막으로 사용하는 도 14의 반도체 소자는 트렌치의 상단부의 폭과 하단부의 폭이 약 15nm 정도의 차이가 있는 반면, 하부의 ACL막과 상부의 Si-ARC막을 포함하는 하드 마스크막을 사용하는 도 15의 반도체 소자는 트렌치의 상단부의 폭과 하단부의 폭이 약 3nm 정도의 미세한 차이가 있을 뿐이며, 트렌치의 내벽은 거의 수직의 슬로프로 형성되었음을 알 수 있다. 결과적으로, 트렌치의 보잉 현상이 개선되었음을 확인할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명에 따른 반도체 제조 방법에 의해 제조하려는 반도체 소자의 레이아웃이다.
도 2는 본 발명에 따른 반도체 제조 방법에 의해 제조된 반도체 소자의 단면도로서, 도 1의 A-A＇를 절단한 단면도이다.
도 3 내지 도 11은 도 2의 반도체 소자의 제조 방법을 순차적으로 나나낸 단면도들이다.
도 12 및 도 13은 본 발명의 다른 실시예 따른 반도체 소자의 제조 방법을 설명하기위한 단면도이다.
도 14는 SiON막의 하드 마스크막을 사용하여 형성한 반도체 소자의 프로파일을 나타낸 사진이다.
도 15는 본 발명에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자의 사진이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 기판 101: 소자 분리 영역
105: 활성 영역 110: 하부 하드 마스크막
120: 상부 하드 마스크막 150: 트렌치
190: 게이트 210: 소스/드레인 영역
Claims (23)
- 활성 영역 및 소자 분리 영역이 정의된 기판 상에 절연 보호막을 형성하고,상기 절연 보호막 상에 하부 하드 마스크막과 상기 하부 하드 마스크막보다 얇은 상부 하드 마스크막을 포함하는 하드 마스크막을 형성하고,상기 하드 마스크막을 패터닝하여 상기 절연 보호막 일부를 노출하는 하드 마스크 패턴을 형성하고,상기 하드 마스크 패턴을 식각마스크로 하여, 상기 활성 영역 및 소자 분리 영역을 각각 일부 노출하는 절연막 패턴을 형성하고,상기 하드 마스크 패턴 및 상기 절연막 패턴을 식각마스크로 하여, 상기 일부 노출된 소자 분리 영역을 식각하지 않으면서 상기 기판을 식각하여 상기 기판의 활성 영역 내에 트렌치를 형성하고,상기 트렌치 상에 게이트를 형성하는 것을 포함하되,상기 기판을 식각하는 것은 상기 활성 영역에 대한 식각률이 상기 소자 분리 영역에 대한 식각률보다 큰 식각에천트를 이용하여 식각하는 것을 포함하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 하부 하드 마스크막은 ACL(amorphous carbon layer), SOC(spin on coating), PR(photoresist), LOW-K, 또는 이들의 조합 물질로 이루어지고,상기 상부 하드 마스크막은 Si-ARC(silicon―anti reflective coating), PETEOS(plasma enhanced tetraethyl orthosilicate), SiON, SiO2, 또는 이들의 조합 물질로 이루어지는 반도체 소자의 제조 방법.
- 삭제
- 제 1항에 있어서,상기 하드 마스크 패턴을 형성하는 것은,상기 하드 마스크막 상에 포토레지스트 패턴을 형성하고,상기 포토레지스트 패턴을 식각마스크로 하여 상기 상부 하드 마스크막을 식각하여 상부 하드 마스크 패턴을 형성하고,상기 상부 하드 마스크 패턴을 식각마스크로 하여 상기 하부 하드 마스크막을 식각하여 하부 하드 마스크 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
- 제 4항에 있어서,상기 기판을 노출하는 영역에서의 상기 하부 하드 마스크 패턴의 측면 프로파일은 상기 기판 표면에 대하여 수직인 반도체 소자의 제조 방법.
- 제 4항에 있어서,상기 하부 하드 마스크 패턴을 형성하는 것은 상기 하부 하드 마스크막에 대한 식각률이 상기 상부 하드 마스크 패턴에 대한 식각률 및 상기 기판의 소자 분리 영역에 대한 식각률보다 높은 식각에천트를 이용하여 상기 하부 하드 마스크막을 식각하는 것을 포함하는 반도체 소자의 제조 방법.
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- 제 4항에 있어서,상기 포토레지스트 패턴을 형성하기 전에, 상기 하드 마스크막 상에 유기 반사 방지막을 형성하고,상기 하드 마스크 패턴을 형성하기 전에, 상기 포토레지스트 패턴을 식각마스크로 하여 유기 반사 방지막 패턴을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
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- 제 1항에 있어서,상기 상부 하드 마스크막은 Si 함유량이 20 ~ 45 %인 Si―ARC(silicon―anti reflective coating)로 형성되는 반도체 소자의 제조 방법.
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- 제 1항에 있어서,상기 트렌치는 상부 및 하부의 폭이 균일하게 형성되는 반도체 소자의 제조 방법.
- 활성 영역 및 소자 분리 영역이 정의된 기판 상에 절연 보호막을 형성하고,상기 절연 보호막 상에 카본을 포함하는 하부 하드 마스크막을 형성하고,상기 하부 하드 마스크막 상에 상기 하부 하드 마스크막보다 얇은 상부 하드 마스크막을 형성하고,상기 상부 하드 마스크막 및 상기 하부 하드 마스크막을 패터닝하여 상기 절연 보호막 일부를 노출하는 상부 하드 마스크 패턴 및 하부 하드 마스크 패턴을 형성하고,상기 상부 하드 마스크 패턴 및 상기 하부 하드 마스크 패턴을 식각마스크로 하여, 상기 활성 영역 및 소자 분리 영역을 각각 일부 노출하는 절연막 패턴을 형성하고,상기 하부 하드 마스크 패턴 및 상기 절연막 패턴을 식각마스크로 하는 식각 공정을 수행하여, 상기 일부 노출된 소자 분리 영역을 식각하지 않으면서 상기 기판의 활성 영역 내에 트렌치를 형성함과 동시에 상기 상부 하드 마스크 패턴의 적어도 일부를 제거하고,상기 트렌치 상에 게이트를 형성하는 것을 포함하되,상기 식각 공정을 수행하는 것은 상기 활성 영역에 대한 식각률이 상기 소자 분리 영역에 대한 식각률보다 큰 식각에천트를 이용하여 식각하는 것을 포함하는 반도체 소자의 제조 방법.
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