しかしながら、上記従来の構成では、トレンチ207の上端部を露出させないために、熱酸化膜サイドウォール205となるポリシリコンを堆積する工程や該ポリシリコンを酸化して熱酸化膜サイドウォール205を形成する工程等が別途必要になることにより、製造工程が煩雑になるという問題点を有している。
また、熱酸化膜サイドウォール205を形成するために、トレンチ207の幅が小さくなる。さらに、第二の溝206を形成するためのエッチングでは、パターンの粗密によりエッチング速度が異なるマイクロローディング現象により、第二の溝206の幅が狭くなる。その結果、CVD法による第一の溝204および第二の溝206をシリコン酸化膜で埋設するときに、欠損部であるボイドが発生する。そして、これらを回避するために、堆積するポリシリコン膜を薄くすれば、熱酸化膜サイドウォール205としての機能が十分に果たせなくなる。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、製造工程を煩雑にすることなく、簡便に寄生トランジスタの影響を減らすことにより、キンク現象を改善し、オフ電流を低減させることが可能なMOS型トランジスタの製造方法及びMOS型トランジスタを実現することにある。
本発明のMOS型トランジスタの製造方法は、上記課題を解決するために、半導体基板上に素子形成領域と該素子形成領域の周辺に素子分離領域とを形成する素子形成領域・素子分離領域形成工程と、上記素子形成領域および素子形成領域の表面に形成した犠牲酸化膜をエッチングする犠牲酸化膜エッチング工程と、上記犠牲酸化膜エッチング工程の後に、上記素子形成領域の上面に帯状になるようにゲート絶縁膜を積層するゲート絶縁膜形成工程と、上記素子形成領域の上面を帯状に跨いで上記素子形成領域の両端側に存在する素子分離領域にまで延びるようにして上記ゲート絶縁膜の上面にゲート電極を積層するゲート電極形成工程と、上記帯状のゲート電極の下側の素子形成領域における帯両側端側にソースおよびドレインをそれぞれ形成するソースおよびドレイン形成工程と、上記素子形成領域に形成した上記ソースおよびドレインにおける、上記ゲート電極及びゲート絶縁膜に覆われない部分であって、かつ上記ゲート電極が上記素子形成領域を跨ぐ方向における両端側の素子分離領域に接する縁部分のみを除去する除去工程とを含むことを特徴としている。
本発明のMOS型トランジスタは、上記課題を解決するために、半導体基板上に素子形成領域と該素子形成領域の周辺に素子分離領域と、上記素子形成領域の上面を帯状になるように積層されたゲート絶縁膜と、上記素子形成領域の上面を帯状に跨いでその両端側に存在する素子分離領域にまで延びるようにして上記ゲート絶縁膜の上面に積層されたゲート電極と、上記帯状のゲート電極及びゲート絶縁膜の下側の素子形成領域における帯両側端側にそれぞれ形成されたソースおよびドレインとを有すると共に、上記素子形成領域にそれぞれ形成した上記ソースおよびドレインにおける、上記ゲート電極及びゲート絶縁膜に覆われない部分であって、かつゲート電極が上記素子形成領域を跨ぐ方向における両端側の素子分離領域に接する縁部分のみが除去されていることを特徴としている。
上記の発明によれば、半導体基板上に形成された素子形成領域および該素子形成領域の表面に形成した犠牲酸化膜をエッチングするので、同時に、素子分離領域がエッチングされることになる。したがって、素子分離領域がエッチングされた部分において、該素子分離領域と接していた素子形成領域部分が露出されることになる。
また、本発明では、素子形成領域の上面に帯状になるようにゲート絶縁膜を積層すると共に、上記素子形成領域の上面を帯状に跨いでその両端側に存在する素子分離領域にまで延びるようにしてゲート絶縁膜の上面にゲート電極を積層する。
これにより、素子形成領域における露出された部分である露出部がゲート電極と接することになる。したがって、従来と同様に、MOS型トランジスタにおいて寄生トランジスタが生じやすい箇所が形成されることになる。この構成では、ゲート電極に電圧を印加すると、該露出部ではゲート電極からの電界が集中することになる。その結果、該露出部では閾値電圧が局所的に低下して寄生トランジスタが形成されることになる。
一方、上記の発明によれば、素子形成領域にソースおよびドレインをそれぞれ形成した後、ソースおよびドレインにおける、ゲート電極に覆われない部分であって、かつゲート電極が跨ぐ方向における両端側の素子分離領域に接する縁部分を除去する。
これにより、ゲート電極に覆われている素子形成領域の寄生トランジスタが生じやすい部分におけるソース−ドレイン間のチャネル部分を残存させる代わりに、チャネル部分に続くソースおよびドレインを途切れた状態にすることができる。つまり、ゲート電極に電圧が印加され、閾値電圧以上になったとしても、寄生トランジスタが生じやすい部分ではソースおよびドレインが形成されていないために、電流が流れにくくなる。つまり寄生トランジスタを介してソースからドレインに流れる電流量が減少することになる。換言すれば、寄生トランジスタを介さずに、ソースからドレインに電流が流れることになる。したがって、製造工程を煩雑にすることなく、簡便に寄生トランジスタの影響を減少させることができ、その結果、キンク現象が生じることを防止することができる。
本発明のMOS型トランジスタの製造方法では、上記除去工程では、素子分離領域に接する部分における、縁端部から1〜10nm奥入りするまでの部分を除去することが好ましい。
また、本発明のMOS型トランジスタでは、上記素子分離領域に接する部分における、縁端部から1〜10nm奥入りするまでの部分が除去されていることが好ましい。
上記の発明によれば、上記素子分離領域に接する部分における、縁端部から1〜10nm奥入りするまでの部分が除去されているので、寄生トランジスタに流れる電流量を確実に減少させることができる。
なお、エッチングされる部分が1nm未満であると、ソースおよびドレインの周縁部分がソース、ドレインとして機能するため、寄生トランジスタに電流が流れてしまい、上記で期待される効果がでない。一方、エッチングされる部分が10nm以上であると、ソースおよびドレインの周縁部分以外の部分がエッチングされるため、トランジスタの電流が減少する等の問題が生じる。
したがって、素子形成領域における寄生トランジスタが形成されていない部分では、トランジスタとしての機能を維持するだけのソースおよびドレインを十分に確保することができるので、製品に影響を与えることがなく、高品質の製品を提供することができる。
本発明のMOS型トランジスタの製造方法では、上記ソースおよびドレイン形成工程および上記除去工程にて、フォトレジストを用いて素子形成領域を除く部分をマスクした後、それぞれ、上記帯状のゲート電極の下側の素子形成領域における帯両側端側にソースおよびドレインをそれぞれ形成すると共に、素子分離領域に接する部分における、縁端部から1〜10nm奥入りするまでの部分を除去することが好ましい。
上記の構成によれば、フォトレジストをマスクとして用いて、ソースドレイン形成工程および除去工程を行なう。これにより、例えば、複数の素子形成領域が形成されている場合、所望の素子形成領域にのみソースおよびドレインを形成することができると共に、所望の素子形成領域のソースおよびドレインのみ除去することが可能となる。言いかえれば、複数の素子形成領域に同時にソースおよびドレインを形成することができると共に、複数の素子形成領域のソースおよびドレインを同時に除去することが可能となる。
本発明のMOS型トランジスタの製造方法では、上記除去工程は、CF4ガス、CHF3ガス、およびArガスの混合ガスを導入した後、当該混合ガスをプラズマ化して、上記素子形成領域のソースおよびドレインをエッチングするエッチング工程であることが好ましい。
上記の構成によれば、CF4ガス、CHF3ガス、およびArガスの混合ガスをプラズマ化してソースおよびドレインをエッチングするので、ソースおよびドレインにおける所望の部分のみ、選択的に素子形成領域から除去することができる。つまり、MOS型トランジスタの機能を損なうことなく、所望の部分のみエッチングできるので、寄生トランジスタに続くソースおよびドレインを確実に除去することができる。したがって、製品の信頼性を向上することができる。
本発明のMOS型トランジスタの製造方法では、上記素子形成領域のソースおよびドレインは、例えばリン、砒素等のN型不純物または例えば、ホウ素等のP型不純物からなることが好ましい。
上記の構成によれば、例えばリン、砒素等のN型不純物をソースおよびドレインとして素子形成領域に導入することにより、N型のソースおよびドレインが形成することができる。つまり、NMOS型トランジスタを形成することができる。さらに、例えば、ホウ素等のP型不純物を素子形成領域となる領域に導入することにより、P型のソースおよびドレインが形成され、PMOS型トランジスタを形成することができる。つまり、導入する不純物を適宜選択することにより、MOS型トランジスタの種類を適宜変更することができる。
本発明のMOS型トランジスタの製造方法は、以上のように、半導体基板上に素子形成領域と該素子形成領域の周辺に素子分離領域とを形成する素子形成領域・素子分離領域形成工程と、上記素子形成領域および素子形成領域の表面に形成した犠牲酸化膜をエッチングする犠牲酸化膜エッチング工程と、上記犠牲酸化膜エッチング工程の後に、上記素子形成領域の上面に帯状になるようにゲート絶縁膜を積層するゲート絶縁膜形成工程と、上記素子形成領域の上面を帯状に跨いで上記素子形成領域の両端側に存在する素子分離領域にまで延びるようにして上記ゲート絶縁膜の上面にゲート電極を積層するゲート電極形成工程と、上記帯状のゲート電極の下側の素子形成領域における帯両側端側にソースおよびドレインをそれぞれ形成するソースおよびドレイン形成工程と、上記素子形成領域に形成した上記ソースおよびドレインにおける、上記ゲート電極及びゲート絶縁膜に覆われない部分であって、かつ上記ゲート電極が上記素子形成領域を跨ぐ方向における両端側の素子分離領域に接する縁部分のみを除去する除去工程とを含む方法である。
本発明のMOS型トランジスタは、以上のように、半導体基板上に素子形成領域と該素子形成領域の周辺に素子分離領域と、上記素子形成領域の上面を帯状になるように積層されたゲート絶縁膜と、上記素子形成領域の上面を帯状に跨いでその両端側に存在する素子分離領域にまで延びるようにして上記ゲート絶縁膜の上面に積層されたゲート電極と、上記帯状のゲート電極及びゲート絶縁膜の下側の素子形成領域における帯両側端側にそれぞれ形成されたソースおよびドレインとを有すると共に、上記素子形成領域にそれぞれ形成した上記ソースおよびドレインにおける、上記ゲート電極及びゲート絶縁膜に覆われない部分であって、かつゲート電極が上記素子形成領域を跨ぐ方向における両端側の素子分離領域に接する縁部分のみが除去されているものである。
それゆえ、ゲート電極に電圧が印加され、閾値電圧以上になったとしても、寄生トランジスタが生じやすい部分ではソースおよびドレインが除去されて形成されていないために、電流が流れにくくなる。つまり、寄生トランジスタの影響を減少させることができる。
したがって、製造工程を煩雑にすることなく、簡便に寄生トランジスタの影響を減らすことにより、キンク現象を改善し、オフ電流を低減させることが可能なMOS型トランジスタの製造方法及びMOS型トランジスタを実現することができるという効果を奏する。
本発明の一実施形態について図1ないし図9に基づいて説明すると以下の通りである。なお、本実施形態では、MOS型トランジスタとしてNMOS型トランジスタについて説明するが、MOS型トランジスタは必ずしもこれに限らず、例えば、PMOS型トランジスタや、CMOS型トランジスタ、あるいは、これらを組み合わせたトランジスタについても適用することが可能である。
まず、図1ないし図6を参照しながら、本実施形態のNMOS型トランジスタの構成について説明する。
図1はNMOS型トランジスタの概略構成を示す平面図である。図2は上記NMOS型トランジスタのA−A’線矢視断面図である。図3は上記NMOS型トランジスタのB−B’線矢視断面図である。図4は上記NMOS型トランジスタのC−C’線矢視断面図である。図5は上記NMOS型トランジスタのD−D’線矢視断面図である。図6は上記NMOS型トランジスタの斜視図である。
本実施形態のNMOS型トランジスタでは、P型シリコン単結晶からなるシリコン基板(半導体基板)1に、素子形成領域、素子分離領域、ゲート電極10、およびゲート酸化膜(ゲート絶縁膜)8が形成されている。
素子形成領域は、図1における網掛け部分を意味する。また、素子分離領域は、図1における斜線部分を意味する。図1に示すように、上記素子形成領域を取り囲むように、素子分離絶縁膜7からなる上記素子分離領域が形成されている。上記素子形成領域と上記素子分離領域とにまたがるようにゲート電極10が形成されている。さらに、ゲート電極10、素子形成領域、および素子分離領域を被覆するように層間絶縁膜(図示しない)が設けられている。
素子形成領域は、ソース12およびドレイン13を有している。ソース12およびドレイン13は、ゲート電極10からの電界を緩和するため、LDD(Lightly doped drain)構造となっている。つまり、不純物の低濃度領域と高濃度領域とが隣接した構造となっている。これにより、素子形成領域に生じる閾値電圧を安定にすることができ、その結果、製品の信頼性を向上することができる。
また、ソース12およびドレイン13にはN型不純物であるリンイオンが注入されている。例えば、N型不純物としては、リンイオンに限定されるものではなく、一般にNMOS型トランジスタで用いられているN型不純物を使用することができる。
なお、例えば、PMOS型トランジスタの場合、ソース12およびドレイン13には砒素イオン等のP型不純物が注入されていればよい。また、P型不純物として、一般にPMOS型トランジスタで用いられているP型不純物を使用することができる。このとき、シリコン基板1がN型シリコン基板である場合、一般のPMOS型トランジスタと同様に、Nウエルが形成されていなくとも良い。
ソース12およびドレイン13を有する素子形成領域と、ゲート電極10との間にはゲート酸化膜8が設けられている。ゲート酸化膜8は、ゲート電極10とシリコン基板1とを電気的に絶縁するために設けられている。
ゲート電極10の側面にはサイドウォールスペーサ11が形成されている。サイドウォールスペーサ11はLDD構造における不純物の低濃度領域の幅(長さ)を調整するために設けられている。例えば、上記低濃度領域の長さを長くすると、ドレイン近傍のチャネル電界を緩和することができる。これにより、ホットキャリヤが発生することを防止することができる。したがって、閾値電圧の低下を防止することが可能となる。
素子分離絶縁膜7は、例えば絶縁性のシリコン酸化膜(SiO2)からなり、素子形成領域の周囲を電気的に絶縁するために設けられている。また、例えば、複数の素子形成領域がシリコン基板1に設けられている場合、素子分離絶縁膜7は、素子形成領域間を区画することができる。したがって、素子形成領域同士が短絡することを防止することができる。
さらに、ゲート電極10に覆われていない素子形成領域の周縁部分の1〜10nmはソース12およびドレイン13が設けられておらず、ソース−ドレイン除去部14となっている。つまり、ゲート電極10の直下には、ソース12およびドレイン13が形成されているが、ゲート電極10によって覆われていない部分の素子形成領域では、当該素子形成領域の端部分が、例えばエッチング等により、削られた状態で形成されている。
換言すれば、寄生トランジスタが発生しやすい部分では、ソース12およびドレイン13が途切れた状態となっている。つまり、ゲート電極10の直下にソース12およびドレイン13の一部が残っているだけである。したがって、ゲート電極10直下における素子形成領域の端部では、ゲート電極10に電圧が印加され、閾値電圧以上になり、寄生トランジスタおよびチャネルが形成されたとしても、チャネルに続くソースおよびドレインが途切れた状態であるので、寄生トランジスタに流れる電流が減少することになる。つまり、寄生トランジスタの影響を抑制することができるので、結果として、キンク現象が発生することを防止することができる。その結果、NMOS型トランジスタにオフ電流が流れることを防止することができる。
以下、図7(a)〜図7(e)および図8(a)〜図8(c)を参照しながら、本実施の形態のNMOS型トランジスタの製造方法について説明する。なお、本実施の形態のNMOS型トランジスタの製造工程や製造条件は、通常行われている製造工程や製造条件に変わるものではなく、特段の場合を除いて、その詳細な説明を省略する。
図7(a)〜図7(e)および図8(a)〜図8(c)はNMOS型トランジスタの製造工程を示す工程断面図である。
まず、図7(a)に示すように、P型のシリコン単結晶からなるシリコン基板1上に、酸化法により、シリコン酸化膜(SiO2)であるパッド酸化膜2を形成する。パッド酸化膜2は膜厚8nmの絶縁膜であり、シリコン基板1と後述するマスク窒化膜3間に生じる応力を緩和するために用いられる。次に、パッド酸化膜2の上に、CVD法(Chemical Vapor Deposition:化学的気相成長法)により、シリコン窒化膜(Si3N4膜)であるマスク窒化膜3を形成する。マスク窒化膜3は膜厚140nmの絶縁膜であり、後述する素子分離絶縁膜7を平坦にさせるときの指標となるストッパー膜として用いられる(図7(c)参照)。
次に、図7(b)に示すように、マスク窒化膜3の上に、図示しないフォトレジストを塗布した後、フォトリソグラフィにより露光・現像を行い、フォトレジストに素子分離パターンを形成する。そして、当該フォトレジストをマスクとして、異方性の反応性イオンエッチング法(RIE法)により、シリコン基板1における素子形成領域となる部分に、マスク窒化膜3およびパッド酸化膜2を残し、素子分離領域となる部分のマスク窒化膜3、およびパッド酸化膜2を順にエッチングして除去する。さらに、引き続き、エッチングにより露出されたシリコン基板1を例えば150nmの深さまでエッチングして、トレンチである素子分離溝6を形成する。そして、フォトレジストをマスク窒化膜3から剥離して除去する。
なお、エッチングにより受けたダメージを修復するために、素子分離溝6におけるシリコン基板1の表面にシリコン酸化膜を形成してもよい。これにより、素子分離溝6におけるシリコン基板1の表面を安定化させることができる。また、素子分離溝6に傾斜をつける、つまりテーパをつけるように、エッチングしてもよい。これにより、素子分離溝6に後述するシリコン酸化膜を埋設するときに、欠損部であるボイドが生じることを防止することができる。
次に、図7(c)に示すように、CVD法により、素子分離溝6が十分に埋まるように、素子分離溝6の深さよりも厚く(高く)、例えば350nmの厚さまで、素子分離溝6にシリコン酸化膜を堆積させる。このとき、シリコン酸化膜中にボイドが発生しないように、減圧CDV(LP−CVD)法またはプラズマCVD法によりシリコン酸化膜を堆積させてもよい。そして、シリコン酸化膜の表面をCMP(Chemical Mechanical Polish)法により研磨して平坦化させる。このとき、ストッパー膜であるマスク窒化膜3が露出するまで、つまり、マスク窒化膜3の表面とシリコン酸化膜の表面とが同一平面になるまで、シリコン酸化膜の表面を研磨して平坦にする。これにより、シリコン酸化膜からなる素子分離絶縁膜7を形成する。
次に、図7(d)に示すように、リン酸を用いてウェットエッチングを行なうことにより、シリコン基板1上のマスク窒化膜3を除去する。続いて、フッ酸を用いてウェットエッチングを行なうことによって、マスク窒化膜3を除去することにより露出されたパッド酸化膜2を、シリコン基板1から完全に除去する。
次に、酸化法により、素子形成領域となる領域上に図示しない犠牲酸化膜を形成する。これにより、パッド酸化膜2を除去するときに生じた素子形成領域となる領域の表面のダメージを修復することができる。また、素子形成領域となる領域の端部を、丸みを帯びた形状にすることができる。したがって、素子形成領域となる領域の表面を安定化させて均一にすることができる。その結果、図7(e)に示すように、酸化法により、膜厚4nmのゲート酸化膜8を素子形成領域となる領域上に形成したときに、ゲート酸化膜8を均一な膜厚にすることができる。なお、余分な犠牲酸化膜はフッ酸によるウェットエッチングで除去すればよい。このとき、素子分離絶縁膜7も同時にエッチングされ、素子分離絶縁膜7と接している素子形成領域の端部分が露出することになる。
次に、ゲート酸化膜8上に、LP−CVD法により、ポリシリコンを膜状に150nm堆積させる。そして、ゲート電極10用にパターニングされたフォトレジストを用いて、RIE法によりポリシリコンをエッチングして、素子形成領域の上面を帯状に跨ぎ、その両端側に存在する素子分離領域にまで延びるようにゲート電極10を形成する。なお、ゲート電極10の材料としてはポリシリコンに限定されるものではなく、アモルファスシリコン、連続粒界結晶シリコン(CGシリコン)、金属(Al、Ti、Taなど)、もしくは他の導電材料を使用することができる。
なお、ここで、図8(a)は図7(e)に示す工程断面図を右側面から見た断面図である。以下、図7(e)つまり図8(a)に続けて、図8(b)、図8(c)を参照しながら製造工程を説明する。
図8(b)に示すように、素子形成領域が図示しないLDD(Lightly doped drain)構造となるように、素子形成領域となる領域以外を図示しないフォトレジストによって覆った後、素子形成領域のソース12およびドレイン13になる部分に、LDD注入として、例えばリンを5×10−13ions/cm2イオン注入する。その後、フォトレジストを除去する。なお、PMOS型トランジスタの場合は、素子形成領域となる部分に、例えばホウ素を5×10−13ions/cm2イオン注入すればよい。これにより、LDD構造における不純物の低濃度領域が形成される。
さらに、比較的高温下における減圧CDV法により、シリコン基板1のゲート電極10等の形成面の全面に絶縁膜、例えばシリコン酸化膜(HTO膜)を100nm堆積させる。また、絶縁膜としては、HTO膜に限定されるものではなく、低温下における常圧CVD(Atmospheric Pressure CVD)により、シリコン酸化膜であるLTO膜を形成してもよい。
続いて、異方性のRIE法によるエッチバック法を用いて、余分なHTO膜を除去して、ゲート電極10の側壁にサイドウォールスペーサ11を形成する。このとき、サイドウォールスペーサ11の幅(長さ)を適宜決定することにより、つまりエッチバックする条件を調整することにより、後述するLDD構造の低濃度領域の長さを所望の長さにすることができる。
さらに、素子形成領域となる領域以外をフォトレジストによって覆った後、素子形成領域となる領域にソース12およびドレイン13を形成する。例えばソース12およびドレイン13を形成するために、ソース/ドレイン(Source/Drain)注入として、砒素を1×10−15ions/cm2イオン注入する。これにより、不純物の高濃度領域が形成される。したがって、不純物の高濃度領域および低濃度領域からなるLDD構造を有する素子形成領域が形成される。その結果、不純物の濃度勾配が生じることにより、ゲート電極10からの電界を緩和することが可能となり、ホットキャリヤの発生を防止することができる。
なお、PMOS型トランジスタを作製する場合、素子形成領域のソース12およびドレイン13となる領域にイオンを注入するときに、例えばホウ素を1×10−15ions/cm2注入すればよい。
次に、図8(c)に示すように、CF4ガス、CHF3ガス、およびArガスからなる混合ガス中でプラズマを発生させて、ゲート電極10に覆われていない素子形成領域の周縁部分、すなわちソース12およびドレイン13の周縁部分を1nm〜10nmエッチングする。より詳細には、ゲート電極10に覆われていないソース12およびドレイン13における、それぞれの互いに対向する両端部分から1nm〜10nmだけエッチングする。また、別の表現を用いて説明すれば、素子形成領域の形成面の全面をエッチバックして、所定の部分のみエッチングする。これにより、素子形成領域の周縁部分におけるエッチングされた部分ではソース12およびドレイン13が除去される。つまり、ソース−ドレイン除去部14が形成されることになる。
その結果、素子形成領域では、ゲート電極10からの電界によって素子形成領域の端部に寄生トランジスタが生じたとしても、ソース12およびドレイン13が一部分しか残っていないために、寄生トランジスタのチャネル部分では電流が流れにくくなる。したがって、キンク現象の発生を防止することができ、結果として、オフ電流の増加を防止することができる。
なお、上記エッチングは、上記機混合ガスによるプラズマを利用したエッチングに限定されるものではなく、例えば、C4F8/O2/ArガスやC5F8/O2/Arガスをプラズマ化してエッチングしてもよい。また、一般に用いられる異方性のエッチング法を利用することができる。
なお、エッチングされる部分が1nm未満であると、ソース12およびドレイン13の周縁部分がソース、ドレインとして機能するため、寄生トランジスタに電流が流れてしまい、上記で期待される効果がでない。一方、エッチングされる部分が10nm以上であると、ソース12およびドレイン13の周縁部分以外の部分がエッチングされるため、トランジスタの電流が減少する等の問題が生じる。
以上の製造工程により、図1ないし図6に示すNMOS型トランジスタを作製することができる。
なお、図示しないが、一般に用いられるMOS型トランジスタの製造技術を用いて、層間絶縁膜形成、コンタクトホールの形成、Wプラグ形成、およびメタル配線の形成等を適宜行なっていくことにより、所望のMOS型トランジスタを製造することができる。
なお、上述の説明では、NMOS型トランジスタについて説明したが、これに限定されるものではない。PMOS型トランジスタや、これらを組み合わせたトランジスタ等においても本実施形態と略同様の効果が得られる。
すなわち、1つのシリコン基板にNMOS型トランジスタおよびPMOS型トランジスタを同時に形成しても本実施形態と略同様の効果が得られる。このとき、両MOS型トランジスタの素子形成領域のソースおよびドレインにおける、ゲート電極及びゲート絶縁膜に覆われない部分であって、かつゲート電極が跨ぐ方向における両端側の素子分離領域に接する縁部分を同時にエッチバックして、除去すればよい。つまり、素子形成領域の形成面の全面に対してエッチバックすればよい。
ここで、例えば、素子形成領域としてNMOS形成領域とPMOS形成領域とが設けられたMOS型トランジスタを製造する場合、つまりNMOS型トランジスタとPMOS型トランジスタとが一体となったCMOS型トランジスタや集積回路等を製造する場合について説明する。
まず、例えば、図7(a)〜図7(e)、図8(a)に示したNMOS型トランジスタの製造工程と同様にして、NMOS型およびPMOS型の2つの素子形成領域となる領域を形成する。なお便宜上、ここでは、それぞれNMOS形成領域およびPMOS形成領域という。また、シリコン基板はP型のシリコン基板を用い、一般に用いられるNウエルの形成法によって、PMOS形成領域となる領域にNウエルを形成しておく。
次に、上記図8(b)に示したNMOS型トランジスタの製造工程と同様に、NMOS形成領域以外をフォトレジストによって覆い、NMOS形成領域にNMOSトランジスタのLDD注入として、例えばリンを5×10−13ions/cm2注入する。その後、PMOS形成領域以外をフォトレジストによって覆い、PMOS形成領域にPMOSトランジスタのLDD注入として、例えばホウ素を5×10−13ions/cm2注入する。
さらに形成面の全面に絶縁膜、例えばHTO膜を100nm堆積した後、エッチバック法を用いて余分なHTO膜をエッチングする。これにより、ゲート電極10の側壁にサイドウォールスペーサ11を形成する。続いて、NMOS形成領域以外をフォトレジストによって覆い、NMOS形成領域にNMOS型トランジスタのソース/ドレイン注入として、例えば砒素を1×10−15ions/cm2注入する。さらに、PMOS形成領域以外をフォトレジストによって覆い、PMOS形成領域にPMOSトランジスタのソース注入およびドレイン注入として、例えばホウ素を1×10−15ions/cm2注入する。なお、ここでは、フォトレジストをマスクとして使用するので、フォトレジストをパターン化するために露光・現像することは言うまでもない。
最後に、図8(c)に示したNMOS型トランジスタの製造工程と同様に、全面のエッチバックを行い、それぞれの素子形成領域を1nm〜10nmエッチングする。これにより、ゲート電極10によって覆われていない領域の素子形成領域がエッチングされる。つまり、上記素子形成領域に形成したソースおよびドレインにおける、ゲート電極及びゲート絶縁膜に覆われない部分であって、かつゲート電極が跨ぐ方向における両端側の素子分離領域に接する縁部分が除去される。なお、エッチングした後の工程は、NMOS型トランジスタを製造する工程と同様に行なえば良い。
以上の製造工程により、NMOS型トランジスタ及びPMOS型トランジスタを組み合わせたCMOS型トランジスタを製造することができる。
また、上記の構成では、NMOS形成領域およびPMOS形成領域のソース/ドレイン注入した後、全面をエッチバックすることにより、両素子形成領域の寄生トランジスタに電流を流すことになる部分のソースおよびドレインを1nm〜10nmエッチングした。一方、NMOS形成領域にソース−ドレイン注入した後、フォトレジストを用いてNMOS形成領域の周縁部のソースおよびドレインのみエッチングすれば、NMOS型トランジスタのみ本実施形態の効果を得ることができる。一方、PMOS型トランジスタが形成される部分にソース−ドレイン注入した後、フォトレジストを用いてPMOS形成領域周縁部のソース−ドレインのみエッチングすれば、PMOS型トランジスタのみ本実施形態の効果を得ることができる。
次に、図9は、本実施形態のMOS型トランジスタの製造方法により製造されたNMOS型トランジスタのドレイン電流Id−ゲート電圧Vg特性を示すグラフである。横軸はゲート電圧Vg(V)を示し、縦軸はドレイン電流Id(A)示している。なお、実線は本実施形態のNMOS型トランジスタのId−Vg特性を示し、破線は従来のNMOS型トランジスタのId−Vg特性を示している。
図9に示すように、ゲート電圧Vgの値が0V〜0.5Vでは、本実施形態のNMOS型トランジスタの方が、従来のNMOS型トランジスタに比べてドレイン電流Idの値が小さい。つまり、従来に比べてオフリークが改善されていることが明らかである。すなわち、寄生トランジスタが発生することを抑制することができ、キンク現象が改善されていることが明らかである。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
なお、本発明のMOS型トランジスタの製造方法は、半導体基板上に素子形成領域と該素子形成領域の周辺に素子分離領域とを形成する素子形成領域・素子分離領域形成工程と、上記素子形成領域の上面を帯状に跨いでその両端側に存在する素子分離領域にまで延びるようにしてゲート電極を積層するゲート電極形成工程と、上記帯状のゲート電極の下側の素子形成領域における帯両側端側にソースおよびドレインをそれぞれ形成するソースドレイン形成工程と、上記素子形成領域に形成したソースおよびドレインにおける、上記ゲート電極に覆われない部分であって、かつ素子分離領域に接する寄生トランジスタ部分を除去する除去工程とを含む方法としても表現できる。