JPH10284723A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10284723A JPH10284723A JP9082828A JP8282897A JPH10284723A JP H10284723 A JPH10284723 A JP H10284723A JP 9082828 A JP9082828 A JP 9082828A JP 8282897 A JP8282897 A JP 8282897A JP H10284723 A JPH10284723 A JP H10284723A
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Abstract
(57)【要約】
【課題】 ソース／ドレイン領域の高抵抗化を防止して
高速かつ安定な動作をする高歩留まりの半導体装置を得
るとともに、そのような半導体装置の製造方法を得る。 【解決手段】 第１の低濃度不純物領域５の上部であっ
てサイドウォール絶縁体６ｙ直下の部分以外の部分に溝
部８を形成して、サイドウォール絶縁体６ｙ形成時のダ
メージ層を除去するとともに、前記溝部８の下部に第２
の低濃度不純物領域１０を形成する。
高速かつ安定な動作をする高歩留まりの半導体装置を得
るとともに、そのような半導体装置の製造方法を得る。 【解決手段】 第１の低濃度不純物領域５の上部であっ
てサイドウォール絶縁体６ｙ直下の部分以外の部分に溝
部８を形成して、サイドウォール絶縁体６ｙ形成時のダ
メージ層を除去するとともに、前記溝部８の下部に第２
の低濃度不純物領域１０を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特にソース／ドレイン領域に生
じた加工時のダメージ層を除去したトランジスタに関す
るものである。
びその製造方法に関し、特にソース／ドレイン領域に生
じた加工時のダメージ層を除去したトランジスタに関す
るものである。
【０００２】
【従来の技術】半導体装置の高集積化に伴って、ＤＲＡ
Ｍ（Dynamic Randam Access Memory）やＳＲＡＭ（Stat
ic Randam Access Memory）などに組み込まれるトラン
ジスタのソース／ドレイン領域が非常に浅く形成されて
きている。
Ｍ（Dynamic Randam Access Memory）やＳＲＡＭ（Stat
ic Randam Access Memory）などに組み込まれるトラン
ジスタのソース／ドレイン領域が非常に浅く形成されて
きている。
【０００３】図６１は従来の、ソース／ドレイン領域が
低濃度不純物領域からなるトランジスタを示す断面図で
ある。図において、１はシリコン基板、２はこのシリコ
ン基板の表面部分に形成された分離酸化膜、３は前記シ
リコン基板の主表面上に形成されたゲート酸化膜、４ｙ
はこのゲート酸化膜３上に形成されたゲート電極であっ
て、５はこのゲート電極４ｙをマスクとして、イオン注
入により前記シリコン基板１の表面部分にチャネル領域
（図示せず）をはさんで形成された、低濃度不純物領域
であるソース／ドレイン領域である。そして前記ゲート
電極の両側壁には、ＲＩＥ（Reactive Ion Etching)法
によりサイドウォール絶縁体６ｙが形成されているとと
もに、前記ソース／ドレイン領域５の、前記サイドウォ
ール絶縁体６ｙ直下の部分以外の部分には、ＲＩＥ法に
よる、前記サイドウォール絶縁体６ｙ形成時のダメージ
層７が形成されている。
低濃度不純物領域からなるトランジスタを示す断面図で
ある。図において、１はシリコン基板、２はこのシリコ
ン基板の表面部分に形成された分離酸化膜、３は前記シ
リコン基板の主表面上に形成されたゲート酸化膜、４ｙ
はこのゲート酸化膜３上に形成されたゲート電極であっ
て、５はこのゲート電極４ｙをマスクとして、イオン注
入により前記シリコン基板１の表面部分にチャネル領域
（図示せず）をはさんで形成された、低濃度不純物領域
であるソース／ドレイン領域である。そして前記ゲート
電極の両側壁には、ＲＩＥ（Reactive Ion Etching)法
によりサイドウォール絶縁体６ｙが形成されているとと
もに、前記ソース／ドレイン領域５の、前記サイドウォ
ール絶縁体６ｙ直下の部分以外の部分には、ＲＩＥ法に
よる、前記サイドウォール絶縁体６ｙ形成時のダメージ
層７が形成されている。
【０００４】従来の半導体装置は上記のように構成さ
れ、ゲート電極に電位が負加されてトランジスタがオン
すると、ソース領域／ドレイン領域間に電流が流れ、負
加されていたゲート電極の電位が除かれると、トランジ
スタがオフしてソース領域／ドレイン領域間に電流が流
れなくなる。
れ、ゲート電極に電位が負加されてトランジスタがオン
すると、ソース領域／ドレイン領域間に電流が流れ、負
加されていたゲート電極の電位が除かれると、トランジ
スタがオフしてソース領域／ドレイン領域間に電流が流
れなくなる。
【０００５】ところで、ＤＲＡＭやＳＲＡＭなどに組み
込まれたトランジスタが高速かつ安定な動作をするため
には、一般的にシリコン基板の表面部分に形成されたｎ
型またはｐ型の不純物領域が良好な導電性を持つととも
に、この不純物領域とは反対の導電型のシリコン基板と
の間で良好な接合特性を有しなければならないが、ＲＩ
Ｅ法による結晶欠陥や変質層を有するダメージ層は、不
純物領域とシリコン基板間の接合の、逆バイアス印加時
の絶縁特性を劣化させて、前記接合部分におけるリーク
電流を増加させる。
込まれたトランジスタが高速かつ安定な動作をするため
には、一般的にシリコン基板の表面部分に形成されたｎ
型またはｐ型の不純物領域が良好な導電性を持つととも
に、この不純物領域とは反対の導電型のシリコン基板と
の間で良好な接合特性を有しなければならないが、ＲＩ
Ｅ法による結晶欠陥や変質層を有するダメージ層は、不
純物領域とシリコン基板間の接合の、逆バイアス印加時
の絶縁特性を劣化させて、前記接合部分におけるリーク
電流を増加させる。
【０００６】図６２は、ダメージ層７が前記接合部分に
おけるリーク電流を発生させるメカニズムを示した図で
あり、この図６２においては、図６１と同一符号を付し
た部分は、図６１の同一符号を付した部分に相当する部
分を表している。そして図６２（Ａ）は、図６１に示し
た従来の、ソース／ドレイン領域が低濃度不純物領域か
らなるトランジスタの左半分を示す断面図であるが、こ
の図においては、シリコン基板はｐ型であるとともにソ
ース／ドレイン領域はｎ型である。図６２（Ｂ）は、図
６１（Ａ）のＩ−Ｉ断面におけるバンド図であり、図中
の×印は結晶欠陥や変質部分を表している。この図から
分かるように、ｎ型低濃度ソース／ドレイン領域とｐ型
のシリコン基板との間には、電子や正孔であるキャリア
の存在しない空乏層があって通常状態では電気伝導が起
こらず、接合部分のリークが防止されているが、トラン
ジスタの動作時やＤＲＡＭメモリセルのキャパシタが電
荷を蓄積しているときは、この空乏層が×印で表された
結晶欠陥や変質部分を含むように拡大するので、この結
晶欠陥や変質部分によりソース／ドレイン領域５とシリ
コン基板１間の接合部分のリーク電流が発生する。
おけるリーク電流を発生させるメカニズムを示した図で
あり、この図６２においては、図６１と同一符号を付し
た部分は、図６１の同一符号を付した部分に相当する部
分を表している。そして図６２（Ａ）は、図６１に示し
た従来の、ソース／ドレイン領域が低濃度不純物領域か
らなるトランジスタの左半分を示す断面図であるが、こ
の図においては、シリコン基板はｐ型であるとともにソ
ース／ドレイン領域はｎ型である。図６２（Ｂ）は、図
６１（Ａ）のＩ−Ｉ断面におけるバンド図であり、図中
の×印は結晶欠陥や変質部分を表している。この図から
分かるように、ｎ型低濃度ソース／ドレイン領域とｐ型
のシリコン基板との間には、電子や正孔であるキャリア
の存在しない空乏層があって通常状態では電気伝導が起
こらず、接合部分のリークが防止されているが、トラン
ジスタの動作時やＤＲＡＭメモリセルのキャパシタが電
荷を蓄積しているときは、この空乏層が×印で表された
結晶欠陥や変質部分を含むように拡大するので、この結
晶欠陥や変質部分によりソース／ドレイン領域５とシリ
コン基板１間の接合部分のリーク電流が発生する。
【０００７】このように、前記ダメージ層７はソース／
ドレイン領域５とシリコン基板１との間の接合の、逆バ
イアス印加時の絶縁特性を劣化させるので、ＭＯＳ（Me
talOxide Semiconductor)デバイスにおいては、接合リ
ーク電流が増加して消費電力を増大させ、特にＤＲＡＭ
メモリセルにおいては、キャパシタの蓄積電荷をその外
部に流出させるため、リフレッシュ特性を悪化させる。
言い換えれば、前記ダメージ層７は半導体装置の消費電
力の増大や不安定動作を生じる原因となる。
ドレイン領域５とシリコン基板１との間の接合の、逆バ
イアス印加時の絶縁特性を劣化させるので、ＭＯＳ（Me
talOxide Semiconductor)デバイスにおいては、接合リ
ーク電流が増加して消費電力を増大させ、特にＤＲＡＭ
メモリセルにおいては、キャパシタの蓄積電荷をその外
部に流出させるため、リフレッシュ特性を悪化させる。
言い換えれば、前記ダメージ層７は半導体装置の消費電
力の増大や不安定動作を生じる原因となる。
【０００８】上記問題を解決する一方法として、サイド
ウォール絶縁体６ｙを形成した後にダメージ層７を除去
する方法がある。図６３は、図６１に示す従来の、ソー
ス／ドレイン領域が低濃度不純物領域からなるトランジ
スタにおいて、ソース／ドレイン領域５のサイドウォー
ル絶縁体６ｙ直下の部分以外の部分に存在するダメージ
層７をエッチングにより除去して溝部８を形成したトラ
ンジスタを示す断面図であって、この図６３において
は、図６１と同一符号を付した部分は、図６１の同一符
号を付した部分に相当する部分を表している。このよう
にして、ソース／ドレイン領域５に形成されたダメージ
層７を除去することにより、ソース／ドレイン領域５は
シリコン基板１との間で良好な接合特性を示すようにな
る。
ウォール絶縁体６ｙを形成した後にダメージ層７を除去
する方法がある。図６３は、図６１に示す従来の、ソー
ス／ドレイン領域が低濃度不純物領域からなるトランジ
スタにおいて、ソース／ドレイン領域５のサイドウォー
ル絶縁体６ｙ直下の部分以外の部分に存在するダメージ
層７をエッチングにより除去して溝部８を形成したトラ
ンジスタを示す断面図であって、この図６３において
は、図６１と同一符号を付した部分は、図６１の同一符
号を付した部分に相当する部分を表している。このよう
にして、ソース／ドレイン領域５に形成されたダメージ
層７を除去することにより、ソース／ドレイン領域５は
シリコン基板１との間で良好な接合特性を示すようにな
る。
【０００９】ここで、本願発明に係る、図６１に示すソ
ース／ドレイン領域が低濃度不純物領域からなるトラン
ジスタと一見類似していて、それでいて全く異なるＬＤ
Ｄ（Lightly Doped Drain)トランジスタと、本願発明に
係る、ソース／ドレイン領域が低濃度不純物領域からな
るトランジスタとの相違点について説明しておく。
ース／ドレイン領域が低濃度不純物領域からなるトラン
ジスタと一見類似していて、それでいて全く異なるＬＤ
Ｄ（Lightly Doped Drain)トランジスタと、本願発明に
係る、ソース／ドレイン領域が低濃度不純物領域からな
るトランジスタとの相違点について説明しておく。
【００１０】図６４は、従来のＬＤＤトランジスタを示
す断面図である。この図６４においては、図６１と同一
符号を付した部分は、図６１の同一符号を付した部分に
相当する部分を表しているが、図６１に示す部分に加え
て、イオン注入により、低濃度不純物領域５の、サイド
ウォール絶縁体直下の部分以外の部分に、低濃度不純物
領域と同じ導電型の高濃度不純物領域９が形成されてい
て、前記低濃度不純物領域５とこの高濃度不純物領域９
とでソース／ドレイン領域が構成されている。このＬＤ
Ｄトランジスタは、（１）高濃度不純物領域９を備えて
いるため、空乏層が、ダメージ層の存在するシリコン基
板の主表面方向に広がりにくい、（２）電流リークの許
容範囲が比較的大きい回路に使用される、ことから、ダ
メージ層の存在があまり問題にならない。このようにし
て、ＬＤＤトランジスタは、ロジックデバイス、ＤＲＡ
Ｍ周辺回路等の高性能トランジスタとして使用されるの
に対し、本願発明に係る、ソース／ドレイン領域が低濃
度不純物領域からなるトランジスタは、主としてＤＲＡ
Ｍメモリセルに組み込まれる低接合リークトランジスタ
として使用される。これらの関係をまとめて、次の表１
に示す。
す断面図である。この図６４においては、図６１と同一
符号を付した部分は、図６１の同一符号を付した部分に
相当する部分を表しているが、図６１に示す部分に加え
て、イオン注入により、低濃度不純物領域５の、サイド
ウォール絶縁体直下の部分以外の部分に、低濃度不純物
領域と同じ導電型の高濃度不純物領域９が形成されてい
て、前記低濃度不純物領域５とこの高濃度不純物領域９
とでソース／ドレイン領域が構成されている。このＬＤ
Ｄトランジスタは、（１）高濃度不純物領域９を備えて
いるため、空乏層が、ダメージ層の存在するシリコン基
板の主表面方向に広がりにくい、（２）電流リークの許
容範囲が比較的大きい回路に使用される、ことから、ダ
メージ層の存在があまり問題にならない。このようにし
て、ＬＤＤトランジスタは、ロジックデバイス、ＤＲＡ
Ｍ周辺回路等の高性能トランジスタとして使用されるの
に対し、本願発明に係る、ソース／ドレイン領域が低濃
度不純物領域からなるトランジスタは、主としてＤＲＡ
Ｍメモリセルに組み込まれる低接合リークトランジスタ
として使用される。これらの関係をまとめて、次の表１
に示す。
【００１１】
【表１】 このように、ＬＤＤトランジスタと、本願発明に係る、
ソース／ドレイン領域が低濃度不純物領域からなるトラ
ンジスタとは、その用途と特性が全く異なる。
ソース／ドレイン領域が低濃度不純物領域からなるトラ
ンジスタとは、その用途と特性が全く異なる。
【００１２】
【発明が解決しようとする課題】上記のような従来の、
ソース／ドレイン領域が低濃度不純物領域からなるトラ
ンジスタを備えた半導体装置では、ソース／ドレイン領
域５の深さは通常０．１μｍ以下であって非常に浅く形
成されているので、図６３に示すようにダメージ層７を
除去すると、不純物領域が減少してソース／ドレイン領
域が高抵抗になるという問題があった。また、ダメージ
層７の除去時のエッチング量のバラツキに起因する、ソ
ース／ドレイン領域５とシリコン基板１との間の接合特
性やソース／ドレイン領域の電気抵抗値のバラツキが原
因で、半導体装置の歩留まりが低下するという問題があ
った。
ソース／ドレイン領域が低濃度不純物領域からなるトラ
ンジスタを備えた半導体装置では、ソース／ドレイン領
域５の深さは通常０．１μｍ以下であって非常に浅く形
成されているので、図６３に示すようにダメージ層７を
除去すると、不純物領域が減少してソース／ドレイン領
域が高抵抗になるという問題があった。また、ダメージ
層７の除去時のエッチング量のバラツキに起因する、ソ
ース／ドレイン領域５とシリコン基板１との間の接合特
性やソース／ドレイン領域の電気抵抗値のバラツキが原
因で、半導体装置の歩留まりが低下するという問題があ
った。
【００１３】この発明はかかる問題点を解決するために
なされたものであり、本発明の１の目的は、ソース／ド
レイン領域の高抵抗化を防止して高速かつ安定な動作を
するとともに高歩留まりの半導体装置を提供することで
あり、本発明の他の目的は、そのような半導体装置の製
造方法を提供することである。
なされたものであり、本発明の１の目的は、ソース／ド
レイン領域の高抵抗化を防止して高速かつ安定な動作を
するとともに高歩留まりの半導体装置を提供することで
あり、本発明の他の目的は、そのような半導体装置の製
造方法を提供することである。
【００１４】
【課題を解決するための手段】第１の発明にかかる半導
体装置は、第１導電型のウエルを備えた半導体基板の主
表面の上部に、前記半導体基板との間に絶縁層を介して
形成されたゲート電極と、前記ゲート電極の側面に形成
されたサイドウォール絶縁体と、前記半導体基板の前記
主表面部分にチャネル領域をはさんで形成された、第２
導電型の第１の低濃度不純物領域と、前記第１の低濃度
不純物領域の上部であって、前記サイドウォール絶縁体
直下の部分以外の部分に形成された、サイドウォール絶
縁体形成時のダメージ層を除去するための溝部と、前記
溝部の下部に形成された、第２導電型の第２の低濃度不
純物領域とを備えたものである。
体装置は、第１導電型のウエルを備えた半導体基板の主
表面の上部に、前記半導体基板との間に絶縁層を介して
形成されたゲート電極と、前記ゲート電極の側面に形成
されたサイドウォール絶縁体と、前記半導体基板の前記
主表面部分にチャネル領域をはさんで形成された、第２
導電型の第１の低濃度不純物領域と、前記第１の低濃度
不純物領域の上部であって、前記サイドウォール絶縁体
直下の部分以外の部分に形成された、サイドウォール絶
縁体形成時のダメージ層を除去するための溝部と、前記
溝部の下部に形成された、第２導電型の第２の低濃度不
純物領域とを備えたものである。
【００１５】また、第２の発明にかかる半導体装置は、
第１の低濃度不純物領域がサイドウォール絶縁体形成時
のダメージ層を有さないものである。
第１の低濃度不純物領域がサイドウォール絶縁体形成時
のダメージ層を有さないものである。
【００１６】さらに、第３の発明にかかる半導体装置
は、溝部の、半導体基板の主表面からの深さが、０．０
３μｍ以上かつ０．１μｍ以下であるものである。
は、溝部の、半導体基板の主表面からの深さが、０．０
３μｍ以上かつ０．１μｍ以下であるものである。
【００１７】また、第４の発明にかかる半導体装置は、
第２の低濃度不純物領域よりも半導体基板の主表面より
に浅く形成された、不純物濃度が前記第１の低濃度不純
物領域の不純物濃度よりも高い第２導電型の高濃度不純
物領域をさらに備えたものである。
第２の低濃度不純物領域よりも半導体基板の主表面より
に浅く形成された、不純物濃度が前記第１の低濃度不純
物領域の不純物濃度よりも高い第２導電型の高濃度不純
物領域をさらに備えたものである。
【００１８】さらに、第５の発明にかかる半導体装置
は、第１導電型のウエルを備えた半導体基板の主表面の
上部に、前記半導体基板との間に第１の絶縁層を介して
形成されたゲート電極と、前記ゲート電極の側面に形成
された、第２の絶縁層からなるサイドウォール絶縁体
と、前記半導体基板の前記主表面部分にチャネル領域を
はさんで形成された、第２導電型の第１の低濃度不純物
領域と、前記第１の低濃度不純物領域上に形成され、前
記第１の低濃度不純物領域に達する孔を有する第３の絶
縁層と、前記第３の絶縁層の有する前記孔内に形成さ
れ、前記第１の低濃度不純物領域と電気的に接続する電
極または配線と、前記第１の低濃度不純物領域が前記電
極または前記配線と接続する部分に形成された、前記孔
の形成時のダメージ層を除去するための第１の溝部と、
前記第１の溝部の下部に形成された第２導電型の不純物
領域とを備えたものである。
は、第１導電型のウエルを備えた半導体基板の主表面の
上部に、前記半導体基板との間に第１の絶縁層を介して
形成されたゲート電極と、前記ゲート電極の側面に形成
された、第２の絶縁層からなるサイドウォール絶縁体
と、前記半導体基板の前記主表面部分にチャネル領域を
はさんで形成された、第２導電型の第１の低濃度不純物
領域と、前記第１の低濃度不純物領域上に形成され、前
記第１の低濃度不純物領域に達する孔を有する第３の絶
縁層と、前記第３の絶縁層の有する前記孔内に形成さ
れ、前記第１の低濃度不純物領域と電気的に接続する電
極または配線と、前記第１の低濃度不純物領域が前記電
極または前記配線と接続する部分に形成された、前記孔
の形成時のダメージ層を除去するための第１の溝部と、
前記第１の溝部の下部に形成された第２導電型の不純物
領域とを備えたものである。
【００１９】また、第６の発明にかかる半導体装置は、
第１の低濃度不純物領域の上部であって、サイドウォー
ル絶縁体直下の部分以外の部分に形成された、前記サイ
ドウォール絶縁体形成時のダメージ層を除去するための
第２の溝部と、前記第２の溝部の下部に形成された、第
２導電型の第２の低濃度不純物領域とをさらに備えたも
のである。
第１の低濃度不純物領域の上部であって、サイドウォー
ル絶縁体直下の部分以外の部分に形成された、前記サイ
ドウォール絶縁体形成時のダメージ層を除去するための
第２の溝部と、前記第２の溝部の下部に形成された、第
２導電型の第２の低濃度不純物領域とをさらに備えたも
のである。
【００２０】さらに、第７の発明にかかる半導体装置の
製造方法は、第１導電型のウエルを備えた半導体基板の
主表面の上部に、前記半導体基板との間に第１の絶縁層
を介してゲート電極を形成する工程と、前記半導体基板
の前記主表面部分に、チャネル領域をはさんで、第２導
電型の第１の低濃度不純物領域を形成する工程と、前記
半導体基板の前記主表面上と前記ゲート電極上に第２の
絶縁層を形成する工程と、前記第２の絶縁層にその上面
から厚みを減じる処理を施すことにより、前記ゲート電
極の側面にサイドウォール絶縁体を形成する工程と、前
記第１の低濃度不純物領域の、前記サイドウォール絶縁
体直下の部分以外の部分に溝部を形成することにより、
前記サイドウォール形成時に前記第１の低濃度不純物領
域の表面部分に形成されたダメージ層を除去する工程
と、前記溝部の下部に、第２導電型の第２の低濃度不純
物領域を形成する工程とを備えたものである。
製造方法は、第１導電型のウエルを備えた半導体基板の
主表面の上部に、前記半導体基板との間に第１の絶縁層
を介してゲート電極を形成する工程と、前記半導体基板
の前記主表面部分に、チャネル領域をはさんで、第２導
電型の第１の低濃度不純物領域を形成する工程と、前記
半導体基板の前記主表面上と前記ゲート電極上に第２の
絶縁層を形成する工程と、前記第２の絶縁層にその上面
から厚みを減じる処理を施すことにより、前記ゲート電
極の側面にサイドウォール絶縁体を形成する工程と、前
記第１の低濃度不純物領域の、前記サイドウォール絶縁
体直下の部分以外の部分に溝部を形成することにより、
前記サイドウォール形成時に前記第１の低濃度不純物領
域の表面部分に形成されたダメージ層を除去する工程
と、前記溝部の下部に、第２導電型の第２の低濃度不純
物領域を形成する工程とを備えたものである。
【００２１】また、第８の発明にかかる半導体装置の製
造方法は、不純物濃度が第１の低濃度不純物領域の不純
物濃度よりも高い第２導電型の高濃度不純物領域を、第
２の低濃度不純物領域よりも半導体基板の主表面よりに
浅く形成する工程をさらに備えたものである。
造方法は、不純物濃度が第１の低濃度不純物領域の不純
物濃度よりも高い第２導電型の高濃度不純物領域を、第
２の低濃度不純物領域よりも半導体基板の主表面よりに
浅く形成する工程をさらに備えたものである。
【００２２】さらに、第９の発明にかかる半導体装置の
製造方法は、第１導電型のウエルを備えた半導体基板の
主表面の上部に、前記半導体基板との間に第１の絶縁層
を介してゲート電極を形成する工程と、前記半導体基板
の前記主表面部分に、チャネル領域をはさんで、第２導
電型の第１の低濃度不純物領域を形成する工程と、前記
半導体基板の前記主表面上と前記ゲート電極上に第２の
絶縁層を形成する工程と、前記第２の絶縁層に、その上
面から厚みを減じる処理を施すことにより、前記ゲート
電極の側面にサイドウォール絶縁体を形成する工程と、
前記半導体基板の前記主表面上と前記ゲート電極上と前
記サイドウォール絶縁体上に第３の絶縁層を形成する工
程と、前記第３の絶縁層に、前記第１の低濃度不純物領
域に達する孔を形成する工程と、前記第１の低濃度不純
物領域の、前記孔に開口する部分に第１の溝部を形成す
ることにより、前記孔の形成時に前記第１の低濃度不純
物領域の表面部分に形成されたダメージ層を除去する工
程と、前記第１の溝部の下部に、第２導電型の不純物領
域を形成する工程と前記孔内に、前記第１の低濃度不純
物領域と電気的に接続する電極または配線を形成する工
程とを備えたものである。
製造方法は、第１導電型のウエルを備えた半導体基板の
主表面の上部に、前記半導体基板との間に第１の絶縁層
を介してゲート電極を形成する工程と、前記半導体基板
の前記主表面部分に、チャネル領域をはさんで、第２導
電型の第１の低濃度不純物領域を形成する工程と、前記
半導体基板の前記主表面上と前記ゲート電極上に第２の
絶縁層を形成する工程と、前記第２の絶縁層に、その上
面から厚みを減じる処理を施すことにより、前記ゲート
電極の側面にサイドウォール絶縁体を形成する工程と、
前記半導体基板の前記主表面上と前記ゲート電極上と前
記サイドウォール絶縁体上に第３の絶縁層を形成する工
程と、前記第３の絶縁層に、前記第１の低濃度不純物領
域に達する孔を形成する工程と、前記第１の低濃度不純
物領域の、前記孔に開口する部分に第１の溝部を形成す
ることにより、前記孔の形成時に前記第１の低濃度不純
物領域の表面部分に形成されたダメージ層を除去する工
程と、前記第１の溝部の下部に、第２導電型の不純物領
域を形成する工程と前記孔内に、前記第１の低濃度不純
物領域と電気的に接続する電極または配線を形成する工
程とを備えたものである。
【００２３】また、第１０の発明にかかる半導体装置の
製造方法は、第１の低濃度不純物領域の、サイドウォー
ル絶縁体直下の部分以外の部分に第２の溝部を形成する
ことにより、前記サイドウォール形成時に前記第１の低
濃度不純物領域の表面部分に形成されたダメージ層を除
去する工程と、前記第２の溝部の下部に、第２導電型の
第２の低濃度不純物領域を形成する工程とをさらに備え
たものである。
製造方法は、第１の低濃度不純物領域の、サイドウォー
ル絶縁体直下の部分以外の部分に第２の溝部を形成する
ことにより、前記サイドウォール形成時に前記第１の低
濃度不純物領域の表面部分に形成されたダメージ層を除
去する工程と、前記第２の溝部の下部に、第２導電型の
第２の低濃度不純物領域を形成する工程とをさらに備え
たものである。
【００２４】
【発明の実施の形態】以下、図１から図６０を用いて、
この発明の実施の形態について説明する。
この発明の実施の形態について説明する。
【００２５】実施の形態１．まず、図１から図８を用い
て、この発明の実施の形態１について説明する。
て、この発明の実施の形態１について説明する。
【００２６】図１は、この発明の実施の形態１における
半導体装置を示す断面図である。図１を参照して、１は
第１導電型であるｐ型のウエル（図示せず）を備えた、
半導体基板であるシリコン基板、２はこのシリコン基板
１の表面部分に形成された分離酸化膜、３は前記シリコ
ン基板１の主表面上に形成された、第１の絶縁層である
ゲート酸化膜、４ｙはこのゲート酸化膜３上に形成され
たゲート電極である。さらに、５は前記シリコン基板１
の表面部分にチャネル領域（図示せず）をはさんで形成
された、第２導電型であるｎ型の第１の低濃度不純物領
域であるソース／ドレイン領域である。そして、前記ゲ
ート電極４ｙの両側壁にはサイドウォール絶縁体６ｙが
形成されているとともに、前記第１の低濃度不純物領域
５の上部であって前記サイドウォール絶縁体６ｙ直下の
部分以外の部分に溝部８が形成されており、この溝部８
の下部にはｎ型の第２の低濃度不純物領域１０が形成さ
れていて、前記第１の低濃度不純物領域５とこの第２の
低濃度不純物領域１０とでソース／ドレイン領域が構成
されている。
半導体装置を示す断面図である。図１を参照して、１は
第１導電型であるｐ型のウエル（図示せず）を備えた、
半導体基板であるシリコン基板、２はこのシリコン基板
１の表面部分に形成された分離酸化膜、３は前記シリコ
ン基板１の主表面上に形成された、第１の絶縁層である
ゲート酸化膜、４ｙはこのゲート酸化膜３上に形成され
たゲート電極である。さらに、５は前記シリコン基板１
の表面部分にチャネル領域（図示せず）をはさんで形成
された、第２導電型であるｎ型の第１の低濃度不純物領
域であるソース／ドレイン領域である。そして、前記ゲ
ート電極４ｙの両側壁にはサイドウォール絶縁体６ｙが
形成されているとともに、前記第１の低濃度不純物領域
５の上部であって前記サイドウォール絶縁体６ｙ直下の
部分以外の部分に溝部８が形成されており、この溝部８
の下部にはｎ型の第２の低濃度不純物領域１０が形成さ
れていて、前記第１の低濃度不純物領域５とこの第２の
低濃度不純物領域１０とでソース／ドレイン領域が構成
されている。
【００２７】次に図２から図８を用いて、上記の半導体
装置の製造方法について説明する。図２から図８は、図
１に示す半導体装置の製造工程の、第１工程から第７工
程を示す断面図である。
装置の製造方法について説明する。図２から図８は、図
１に示す半導体装置の製造工程の、第１工程から第７工
程を示す断面図である。
【００２８】図２を参照して、半導体基板であるシリコ
ン基板１の表面部分に、ＬＯＣＯＳ（Local Oxidation
of Silicon)法で分離酸化膜２を形成してから、ｐ型の
ウエル（図示せず）を形成する。次に図３に示すよう
に、熱酸化法で約１００Åの厚さのゲート酸化膜３を形
成してから、その上部にＣＶＤ（Chemical Vapor Depos
ition)法で、約１０００Åの厚さのポリシリコン膜４を
形成する。そして、図４を参照して、このポリシリコン
膜４上にレジストを塗布し、写真製版工程を経てレジス
トパターン５ｙを形成してから、このレジストパターン
５ｙをマスクとして、異方性エッチングにより前記ポリ
シリコン膜４をパターニングして、前記ゲート酸化膜３
上にゲート電極４ｙを形成する。
ン基板１の表面部分に、ＬＯＣＯＳ（Local Oxidation
of Silicon)法で分離酸化膜２を形成してから、ｐ型の
ウエル（図示せず）を形成する。次に図３に示すよう
に、熱酸化法で約１００Åの厚さのゲート酸化膜３を形
成してから、その上部にＣＶＤ（Chemical Vapor Depos
ition)法で、約１０００Åの厚さのポリシリコン膜４を
形成する。そして、図４を参照して、このポリシリコン
膜４上にレジストを塗布し、写真製版工程を経てレジス
トパターン５ｙを形成してから、このレジストパターン
５ｙをマスクとして、異方性エッチングにより前記ポリ
シリコン膜４をパターニングして、前記ゲート酸化膜３
上にゲート電極４ｙを形成する。
【００２９】次に、前記レジストパターン５ｙを除去し
た後、図５に示すように前記ゲート電極をマスクとし
て、シリコン基板１の表面部分に砒素（Ａｓ）を５０Ｋ
ｅＶの注入エネルギと５×１０13／ｃｍ2の注入量でイ
オン注入して、濃度が５×１０1 6／ｃｍ3以上かつ５×
１０18／ｃｍ3以下の、ｎ型の第１の低濃度不純物領域
５を形成する。そして図６を参照して、ＣＶＤ法でシリ
コン基板１の全面に第２の絶縁層である、約１０００Å
の厚さのシリコン酸化膜６を形成した後、図７に示すよ
うにこのシリコン酸化膜６をＲＩＥ法で全面にエッチバ
ックして、ゲート電極４ｙの両側面にサイドウォール絶
縁体６ｙを形成する。このサイドウォール絶縁体６ｙの
形成時に、シリコン基板１の表面がエッチングガスに曝
されることにより、第１の低濃度不純物領域５の、サイ
ドウォール絶縁体６ｙ直下の部分以外の部分に、ダメー
ジ層７が形成される。
た後、図５に示すように前記ゲート電極をマスクとし
て、シリコン基板１の表面部分に砒素（Ａｓ）を５０Ｋ
ｅＶの注入エネルギと５×１０13／ｃｍ2の注入量でイ
オン注入して、濃度が５×１０1 6／ｃｍ3以上かつ５×
１０18／ｃｍ3以下の、ｎ型の第１の低濃度不純物領域
５を形成する。そして図６を参照して、ＣＶＤ法でシリ
コン基板１の全面に第２の絶縁層である、約１０００Å
の厚さのシリコン酸化膜６を形成した後、図７に示すよ
うにこのシリコン酸化膜６をＲＩＥ法で全面にエッチバ
ックして、ゲート電極４ｙの両側面にサイドウォール絶
縁体６ｙを形成する。このサイドウォール絶縁体６ｙの
形成時に、シリコン基板１の表面がエッチングガスに曝
されることにより、第１の低濃度不純物領域５の、サイ
ドウォール絶縁体６ｙ直下の部分以外の部分に、ダメー
ジ層７が形成される。
【００３０】次に図８に示すように、ＣＤＥ（Chemical
Dry Etching)法でこのダメージ層７を除去して、第１
の低濃度不純物領域５の、サイドウォール絶縁体６ｙ直
下の部分以外の部分に約５００Åの深さの溝部８を形成
してから、前記ゲート電極４ｙと前記サイドウォール絶
縁体６ｙをマスクとして、前記溝部８に砒素（Ａｓ）を
５０ＫｅＶの注入エネルギと５×１０13／ｃｍ2の注入
量でイオン注入して、前記溝部の下部に、濃度が５×１
０16／ｃｍ3以上かつ５×１０18／ｃｍ3以下の、ｎ型の
第２の低濃度不純物領域１０を形成することにより、図
１に示す半導体装置が形成されるが、ＬＳＩ（Large Sc
ale Integration)素子とするためには、さらに層間絶縁
膜、コンタクトホールおよび配線層の形成工程が必要な
ことは言うまでもない。なお図１における、第１の低濃
度不純物領域の、サイドウォール絶縁体６ｙ直下の部分
は、ドレイン近傍の電界集中を和らげることによりドレ
イン近傍で発生するホットキャリアの発生を低減して、
トランジスタの寿命を延ばすとともに高性能を維持する
機能を有している。
Dry Etching)法でこのダメージ層７を除去して、第１
の低濃度不純物領域５の、サイドウォール絶縁体６ｙ直
下の部分以外の部分に約５００Åの深さの溝部８を形成
してから、前記ゲート電極４ｙと前記サイドウォール絶
縁体６ｙをマスクとして、前記溝部８に砒素（Ａｓ）を
５０ＫｅＶの注入エネルギと５×１０13／ｃｍ2の注入
量でイオン注入して、前記溝部の下部に、濃度が５×１
０16／ｃｍ3以上かつ５×１０18／ｃｍ3以下の、ｎ型の
第２の低濃度不純物領域１０を形成することにより、図
１に示す半導体装置が形成されるが、ＬＳＩ（Large Sc
ale Integration)素子とするためには、さらに層間絶縁
膜、コンタクトホールおよび配線層の形成工程が必要な
ことは言うまでもない。なお図１における、第１の低濃
度不純物領域の、サイドウォール絶縁体６ｙ直下の部分
は、ドレイン近傍の電界集中を和らげることによりドレ
イン近傍で発生するホットキャリアの発生を低減して、
トランジスタの寿命を延ばすとともに高性能を維持する
機能を有している。
【００３１】以上説明したように、この実施の形態１に
おける半導体装置およびその製造方法によれば、第１の
低濃度不純物領域５の、サイドウォール絶縁体６ｙ直下
の部分以外の部分に溝部８を形成して、サイドウォール
絶縁体６ｙ形成時に第１の低濃度不純物領域５の表面部
分に形成されるダメージ層７を除去したので、ソース／
ドレイン領域とシリコン基板１間の接合部分におけるリ
ーク電流を減少させて接合特性を良好にし、ソース・ド
レイン領域とシリコン基板１間の接合の、逆バイアス印
加時の絶縁特性を向上させるので、ＭＯＳデバイスにお
いては接合リーク電流を低減して消費電力を低減し、特
にＤＲＡＭメモリセルにおいては、キャパシタの蓄積電
荷をその外部に流出させないでリフレッシュ特性を向上
させる。さらに、前記溝部８の下部に第１の低濃度不純
物領域５と同じ導電型の第２の低濃度不純物領域１０を
形成したので、ダメージ層７の除去にともなうソース／
ドレイン領域の高抵抗化を防止でき、高速かつ安定な動
作をする半導体装置を実現できる。
おける半導体装置およびその製造方法によれば、第１の
低濃度不純物領域５の、サイドウォール絶縁体６ｙ直下
の部分以外の部分に溝部８を形成して、サイドウォール
絶縁体６ｙ形成時に第１の低濃度不純物領域５の表面部
分に形成されるダメージ層７を除去したので、ソース／
ドレイン領域とシリコン基板１間の接合部分におけるリ
ーク電流を減少させて接合特性を良好にし、ソース・ド
レイン領域とシリコン基板１間の接合の、逆バイアス印
加時の絶縁特性を向上させるので、ＭＯＳデバイスにお
いては接合リーク電流を低減して消費電力を低減し、特
にＤＲＡＭメモリセルにおいては、キャパシタの蓄積電
荷をその外部に流出させないでリフレッシュ特性を向上
させる。さらに、前記溝部８の下部に第１の低濃度不純
物領域５と同じ導電型の第２の低濃度不純物領域１０を
形成したので、ダメージ層７の除去にともなうソース／
ドレイン領域の高抵抗化を防止でき、高速かつ安定な動
作をする半導体装置を実現できる。
【００３２】また、ソース／ドレイン領域とシリコン基
板１との間の接合特性およびソース／ドレイン領域の電
気抵抗値は、前記第２の低濃度不純物領域１０によって
決定されるため、ダメージ層７の除去時のエッチング量
のバラツキに起因する、ソース／ドレイン領域とシリコ
ン基板１との間の接合特性のバラツキやソース／ドレイ
ン領域の電気抵抗値のバラツキが原因の歩留まりの低下
を防止できる。
板１との間の接合特性およびソース／ドレイン領域の電
気抵抗値は、前記第２の低濃度不純物領域１０によって
決定されるため、ダメージ層７の除去時のエッチング量
のバラツキに起因する、ソース／ドレイン領域とシリコ
ン基板１との間の接合特性のバラツキやソース／ドレイ
ン領域の電気抵抗値のバラツキが原因の歩留まりの低下
を防止できる。
【００３３】また、上記実施の形態１では、ソース／ド
レイン領域の、サイドウォール絶縁体６ｙ直下の部分以
外の部分に、溝部８を約５００Åの深さに形成する場合
について説明したが、この溝部８の深さは０．０３μｍ
〜０．１μｍの範囲であればよく、溝部を形成しない場
合の駆動能力やパンチスルー耐圧が保持されて、上記実
施の形態と同様の効果を奏する。
レイン領域の、サイドウォール絶縁体６ｙ直下の部分以
外の部分に、溝部８を約５００Åの深さに形成する場合
について説明したが、この溝部８の深さは０．０３μｍ
〜０．１μｍの範囲であればよく、溝部を形成しない場
合の駆動能力やパンチスルー耐圧が保持されて、上記実
施の形態と同様の効果を奏する。
【００３４】さらに、上記実施の形態１では、シリコン
基板がｐ型のウエルとｎ型の第１の低濃度不純物領域と
を備えた場合に、溝部８の下部にｎ型の第２の低濃度不
純物領域を形成する場合について説明したが、シリコン
基板がｎ型のウエルとｐ型の第１の低濃度不純物領域と
を備えた場合において、溝部８の下部にｐ型の第２の低
濃度不純物領域を形成してもよく、上記実施の形態と同
様の効果を奏する。
基板がｐ型のウエルとｎ型の第１の低濃度不純物領域と
を備えた場合に、溝部８の下部にｎ型の第２の低濃度不
純物領域を形成する場合について説明したが、シリコン
基板がｎ型のウエルとｐ型の第１の低濃度不純物領域と
を備えた場合において、溝部８の下部にｐ型の第２の低
濃度不純物領域を形成してもよく、上記実施の形態と同
様の効果を奏する。
【００３５】実施の形態２．次に、図９および図１０を
用いて、この発明の実施の形態２について説明する。
用いて、この発明の実施の形態２について説明する。
【００３６】図９は、この発明の実施の形態２における
半導体装置を示す断面図である。図９を参照して、１１
は、低濃度不純物領域１０よりもシリコン基板の主表面
よりに浅く形成された、第２導電型のｎ型の高濃度不純
物領域であり、第１の低濃度不純物領域５と第２の低濃
度不純物領域１０とこの高濃度不純物領域１１とで、ソ
ース／ドレイン領域が構成されているが、それ以外の構
造に関しては、図１に示す実施の形態１と同様である。
半導体装置を示す断面図である。図９を参照して、１１
は、低濃度不純物領域１０よりもシリコン基板の主表面
よりに浅く形成された、第２導電型のｎ型の高濃度不純
物領域であり、第１の低濃度不純物領域５と第２の低濃
度不純物領域１０とこの高濃度不純物領域１１とで、ソ
ース／ドレイン領域が構成されているが、それ以外の構
造に関しては、図１に示す実施の形態１と同様である。
【００３７】次に図１０を参照して、上記の半導体装置
の製造方法について説明する。図１０は、図９に示す半
導体装置の製造方法の第１工程を示す断面図である。
の製造方法について説明する。図１０は、図９に示す半
導体装置の製造方法の第１工程を示す断面図である。
【００３８】まず図１０を参照して、前記実施の形態１
の場合と同様の工程を経て、半導体基板であるシリコン
基板１の表面部分に、分離酸化膜２、第１導電型である
ｐ型のウエル（図示せず）、第１の絶縁層であるゲート
酸化膜３、ゲート電極４ｙ、第２導電型であるｎ型の第
１の低濃度不純物領域５、サイドウォール絶縁体６ｙが
形成するとともに、前記第１の低濃度不純物領域５の前
記サイドウォール絶縁体６ｙ直下の部分以外の部分に溝
部８を形成してから、この溝部８の下部にｎ型の第２の
低濃度不純物領域１０を形成する。
の場合と同様の工程を経て、半導体基板であるシリコン
基板１の表面部分に、分離酸化膜２、第１導電型である
ｐ型のウエル（図示せず）、第１の絶縁層であるゲート
酸化膜３、ゲート電極４ｙ、第２導電型であるｎ型の第
１の低濃度不純物領域５、サイドウォール絶縁体６ｙが
形成するとともに、前記第１の低濃度不純物領域５の前
記サイドウォール絶縁体６ｙ直下の部分以外の部分に溝
部８を形成してから、この溝部８の下部にｎ型の第２の
低濃度不純物領域１０を形成する。
【００３９】次に、前記ゲート電極４ｙと前記サイドウ
ォール絶縁体６ｙをマスクとして、前記溝部８に砒素
（Ａｓ）を３０ＫｅＶの注入エネルギと４×１０15／ｃ
ｍ2の注入量でイオン注入して、前記溝部の下部に、濃
度が５×１０18／ｃｍ3以上かつ５×１０20／ｃｍ3以下
の、ｎ型の高濃度不純物領域１１を、前記第２の低濃度
不純物領域１０よりもシリコン基板１の主表面よりに浅
く形成して、図９に示す半導体装置が形成されるが、Ｌ
ＳＩ素子とするためには、さらに層間絶縁膜、コンタク
トホールおよび配線層の形成工程が必要なことは言うま
でもない。
ォール絶縁体６ｙをマスクとして、前記溝部８に砒素
（Ａｓ）を３０ＫｅＶの注入エネルギと４×１０15／ｃ
ｍ2の注入量でイオン注入して、前記溝部の下部に、濃
度が５×１０18／ｃｍ3以上かつ５×１０20／ｃｍ3以下
の、ｎ型の高濃度不純物領域１１を、前記第２の低濃度
不純物領域１０よりもシリコン基板１の主表面よりに浅
く形成して、図９に示す半導体装置が形成されるが、Ｌ
ＳＩ素子とするためには、さらに層間絶縁膜、コンタク
トホールおよび配線層の形成工程が必要なことは言うま
でもない。
【００４０】以上説明したように、この実施の形態２に
おける半導体装置およびその製造方法によれば、前記実
施の形態１で述べた効果に加え、以下の諸効果を奏す
る。すなわち、溝部８の下部に、不純物濃度が第１の低
濃度不純物領域の不純物濃度よりも高い第２導電型の高
濃度不純物領域１１を、第２の低濃度不純物領域１０よ
りもシリコン基板１の主表面よりに浅く形成したので、
この高濃度不純物領域１１がダメージ除去部への空乏層
の拡大をさらに抑制するため、ダメージ層が原因の接合
リーク電流をさらに減少できる。さらに、この高濃度不
純物領域１１と第２の低濃度不純物領域１０により、ダ
メージ層７の除去にともなうソース／ドレイン領域の高
抵抗化をさらに防止でき、さらに高速かつさらに安定な
動作をする半導体装置を実現できる。
おける半導体装置およびその製造方法によれば、前記実
施の形態１で述べた効果に加え、以下の諸効果を奏す
る。すなわち、溝部８の下部に、不純物濃度が第１の低
濃度不純物領域の不純物濃度よりも高い第２導電型の高
濃度不純物領域１１を、第２の低濃度不純物領域１０よ
りもシリコン基板１の主表面よりに浅く形成したので、
この高濃度不純物領域１１がダメージ除去部への空乏層
の拡大をさらに抑制するため、ダメージ層が原因の接合
リーク電流をさらに減少できる。さらに、この高濃度不
純物領域１１と第２の低濃度不純物領域１０により、ダ
メージ層７の除去にともなうソース／ドレイン領域の高
抵抗化をさらに防止でき、さらに高速かつさらに安定な
動作をする半導体装置を実現できる。
【００４１】また、溝部８の下部に、不純物濃度が第１
の低濃度不純物領域の不純物濃度よりも高い第２導電型
の高濃度不純物領域１１を、第２の低濃度不純物領域１
０よりもシリコン基板１の主表面よりに浅く形成したの
で、シリコン基板１の主表面からシリコン基板に形成さ
れたｐウエルに至るまで不純物濃度が緩やかに減少し
て、ソース／ドレイン領域とシリコン基板１との間の接
合電界を緩和し、ソース／ドレイン領域とシリコン基板
１間の接合部分におけるリーク電流をさらに少なくでき
る。
の低濃度不純物領域の不純物濃度よりも高い第２導電型
の高濃度不純物領域１１を、第２の低濃度不純物領域１
０よりもシリコン基板１の主表面よりに浅く形成したの
で、シリコン基板１の主表面からシリコン基板に形成さ
れたｐウエルに至るまで不純物濃度が緩やかに減少し
て、ソース／ドレイン領域とシリコン基板１との間の接
合電界を緩和し、ソース／ドレイン領域とシリコン基板
１間の接合部分におけるリーク電流をさらに少なくでき
る。
【００４２】さらに、ソース／ドレイン領域とシリコン
基板１との間の接合特性およびソース／ドレイン領域の
電気抵抗値は、第２の低濃度不純物領域１０と高濃度不
純物領域１１とによって決定されるため、ダメージ層７
の除去時のエッチング量のバラツキに起因する、ソース
／ドレイン領域とシリコン基板１との間の接合特性のバ
ラツキやソース／ドレイン領域の電気抵抗値のバラツキ
が原因の歩留まりの低下をさらに防止できる。
基板１との間の接合特性およびソース／ドレイン領域の
電気抵抗値は、第２の低濃度不純物領域１０と高濃度不
純物領域１１とによって決定されるため、ダメージ層７
の除去時のエッチング量のバラツキに起因する、ソース
／ドレイン領域とシリコン基板１との間の接合特性のバ
ラツキやソース／ドレイン領域の電気抵抗値のバラツキ
が原因の歩留まりの低下をさらに防止できる。
【００４３】また、上記実施の形態２では、ソース／ド
レイン領域の、サイドウォール絶縁体６ｙ直下の部分以
外の部分に、溝部８を約５００Åの深さに形成する場合
について説明したが、この溝部８の深さは０．０３μｍ
〜０．１μｍの範囲であればよく、溝部を形成しない場
合の駆動能力やパンチスルー耐圧が保持されて、上記実
施の形態と同様の効果を奏する。
レイン領域の、サイドウォール絶縁体６ｙ直下の部分以
外の部分に、溝部８を約５００Åの深さに形成する場合
について説明したが、この溝部８の深さは０．０３μｍ
〜０．１μｍの範囲であればよく、溝部を形成しない場
合の駆動能力やパンチスルー耐圧が保持されて、上記実
施の形態と同様の効果を奏する。
【００４４】さらに、上記実施の形態２では、シリコン
基板がｐ型のウエルとｎ型の第１の低濃度不純物領域と
を備えた場合に、溝部８の下部にｎ型の第２の低濃度不
純物領域とｎ型の高濃度不純物領域を形成する場合につ
いて説明したが、シリコン基板がｎ型のウエルとｐ型の
第１の低濃度不純物領域とを備えた場合において、溝部
８の下部にｐ型の第２の低濃度不純物領域とｐ型の高濃
度不純物領域を形成してもよく、上記実施の形態と同様
の効果を奏する。
基板がｐ型のウエルとｎ型の第１の低濃度不純物領域と
を備えた場合に、溝部８の下部にｎ型の第２の低濃度不
純物領域とｎ型の高濃度不純物領域を形成する場合につ
いて説明したが、シリコン基板がｎ型のウエルとｐ型の
第１の低濃度不純物領域とを備えた場合において、溝部
８の下部にｐ型の第２の低濃度不純物領域とｐ型の高濃
度不純物領域を形成してもよく、上記実施の形態と同様
の効果を奏する。
【００４５】実施の形態３．次に、図１１から図１８を
用いて、この発明の実施の形態３について説明する。
用いて、この発明の実施の形態３について説明する。
【００４６】図１１は、この発明の実施の形態３におけ
る半導体装置を示す断面図である。図１１を参照して、
２０はシリコン基板１上に形成された第３の絶縁層であ
る二酸化シリコン膜、２１はこの二酸化シリコン膜に形
成された、第２の低濃度不純物領域１０に達する孔であ
るコンタクトホールであって、このコンタクトホール２
１の内部に、二層の導電層２２と２３からなる、配線で
あるビット線９０が形成されている。さらに、２４は前
記第３の絶縁層２０上に形成された絶縁層である二酸化
シリコン膜、２５はこの絶縁層２４と前記第３の絶縁層
２０に形成された、第２の低濃度不純物領域１０に達す
る孔であるコンタクトホールであって、このコンタクト
ホール２５の内部に、コンデンサの下部電極であるスト
レージノード２６が形成されている。そして、このスト
レージノード２６上にはコンデンサの誘電膜２７が、さ
らにその上部にはコンデンサの上部電極であるセルプレ
ート２８が形成されており、前記下部電極２６と前記誘
電膜２７と前記上部電極２８とでコンデンサ９２を構成
している。これら以外の構造に関しては、図１に示す実
施の形態１と同様である。
る半導体装置を示す断面図である。図１１を参照して、
２０はシリコン基板１上に形成された第３の絶縁層であ
る二酸化シリコン膜、２１はこの二酸化シリコン膜に形
成された、第２の低濃度不純物領域１０に達する孔であ
るコンタクトホールであって、このコンタクトホール２
１の内部に、二層の導電層２２と２３からなる、配線で
あるビット線９０が形成されている。さらに、２４は前
記第３の絶縁層２０上に形成された絶縁層である二酸化
シリコン膜、２５はこの絶縁層２４と前記第３の絶縁層
２０に形成された、第２の低濃度不純物領域１０に達す
る孔であるコンタクトホールであって、このコンタクト
ホール２５の内部に、コンデンサの下部電極であるスト
レージノード２６が形成されている。そして、このスト
レージノード２６上にはコンデンサの誘電膜２７が、さ
らにその上部にはコンデンサの上部電極であるセルプレ
ート２８が形成されており、前記下部電極２６と前記誘
電膜２７と前記上部電極２８とでコンデンサ９２を構成
している。これら以外の構造に関しては、図１に示す実
施の形態１と同様である。
【００４７】次に図１２から図１８を用いて、上記の半
導体装置の製造方法について説明する。図１２から図１
８は、図１１に示す半導体装置の製造工程の、第１工程
から第７工程を示す断面図である。
導体装置の製造方法について説明する。図１２から図１
８は、図１１に示す半導体装置の製造工程の、第１工程
から第７工程を示す断面図である。
【００４８】まず図１２を参照して、前記実施の形態１
の場合と同様の工程を経て、半導体基板であるシリコン
基板１の表面部分に、分離酸化膜２、第１導電型である
ｐ型のウエル（図示せず）、第１の絶縁層であるゲート
酸化膜３、ゲート電極４ｙ、第２導電型であるｎ型の第
１の低濃度不純物領域５およびサイドウォール絶縁体６
ｙを形成するとともに、前記第１の低濃度不純物領域５
の前記サイドウォール絶縁体６ｙ直下の部分以外の部分
に溝部８を形成してから、この溝部８の下部にｎ型の第
２の低濃度不純物領域１０を形成するが、前記第１の低
濃度不純物領域５とこの第２の低濃度不純物領域１０と
で、ソース／ドレイン領域が構成される。
の場合と同様の工程を経て、半導体基板であるシリコン
基板１の表面部分に、分離酸化膜２、第１導電型である
ｐ型のウエル（図示せず）、第１の絶縁層であるゲート
酸化膜３、ゲート電極４ｙ、第２導電型であるｎ型の第
１の低濃度不純物領域５およびサイドウォール絶縁体６
ｙを形成するとともに、前記第１の低濃度不純物領域５
の前記サイドウォール絶縁体６ｙ直下の部分以外の部分
に溝部８を形成してから、この溝部８の下部にｎ型の第
２の低濃度不純物領域１０を形成するが、前記第１の低
濃度不純物領域５とこの第２の低濃度不純物領域１０と
で、ソース／ドレイン領域が構成される。
【００４９】次に図１３に示すように、前記シリコン基
板１上の全面に、約７０００Åの厚さの二酸化シリコン
膜２０をＣＶＤ法で形成してから、図１４に示すよう
に、この二酸化シリコン膜２０に、第２の低濃度不純物
領域１０に達するコンタクトホール２１を形成する。次
に前記二酸化シリコン膜２０上に、ＣＶＤ法で、不純物
を含有したポリシリコンを約８００Å、さらにその上に
タングステンシリサイド（ＷＳｉ）を約７００Å堆積し
てから、レジストを用いた写真製版工程とエッチング工
程を経ることにより、図１５に示すように、不純物を含
有したポリシリコン層パターン２２とタングステンシリ
サイド層パターン２３からなるビット線９０を、前記第
２の低濃度不純物領域１０と電気的に接続するように、
前記コンタクトホール２１の内部に形成する。
板１上の全面に、約７０００Åの厚さの二酸化シリコン
膜２０をＣＶＤ法で形成してから、図１４に示すよう
に、この二酸化シリコン膜２０に、第２の低濃度不純物
領域１０に達するコンタクトホール２１を形成する。次
に前記二酸化シリコン膜２０上に、ＣＶＤ法で、不純物
を含有したポリシリコンを約８００Å、さらにその上に
タングステンシリサイド（ＷＳｉ）を約７００Å堆積し
てから、レジストを用いた写真製版工程とエッチング工
程を経ることにより、図１５に示すように、不純物を含
有したポリシリコン層パターン２２とタングステンシリ
サイド層パターン２３からなるビット線９０を、前記第
２の低濃度不純物領域１０と電気的に接続するように、
前記コンタクトホール２１の内部に形成する。
【００５０】そして図１６を参照して、前記二酸化シリ
コン膜２０とビット線９０上に、ＣＶＤ法で約７０００
Åの厚さの二酸化シリコン膜２４を再度形成してから、
図１７に示すように、この二酸化シリコン膜２４と前記
二酸化シリコン膜２０に、第２の低濃度不純物領域１０
に達するコンタクトホール２５を形成する。その後、前
記二酸化シリコン膜２４上に、不純物を含有したポリシ
リコンを約８０００Å堆積してから、レジストを用いた
写真製版工程とエッチング工程を経ることにより、図１
８に示すように、前記コンタクトホール２５の内部に、
前記第２の低濃度不純物領域１０と電気的に接続するス
トレージノード２６を形成する。それから、ＣＶＤ法で
コンデンサの誘電膜である、約７０Åの厚さのシリコン
オキシナイトライド（ＳｉＯＮ）層２７、さらにその上
にセルプレートである、約５００Åの厚さの不純物を含
有したポリシリコン層２８を形成して、図１１に示す半
導体装置が形成されるが、ＬＳＩ素子とするためには、
さらに層間絶縁膜、コンタクトホールおよび配線層の形
成工程が必要なことは言うまでもない。
コン膜２０とビット線９０上に、ＣＶＤ法で約７０００
Åの厚さの二酸化シリコン膜２４を再度形成してから、
図１７に示すように、この二酸化シリコン膜２４と前記
二酸化シリコン膜２０に、第２の低濃度不純物領域１０
に達するコンタクトホール２５を形成する。その後、前
記二酸化シリコン膜２４上に、不純物を含有したポリシ
リコンを約８０００Å堆積してから、レジストを用いた
写真製版工程とエッチング工程を経ることにより、図１
８に示すように、前記コンタクトホール２５の内部に、
前記第２の低濃度不純物領域１０と電気的に接続するス
トレージノード２６を形成する。それから、ＣＶＤ法で
コンデンサの誘電膜である、約７０Åの厚さのシリコン
オキシナイトライド（ＳｉＯＮ）層２７、さらにその上
にセルプレートである、約５００Åの厚さの不純物を含
有したポリシリコン層２８を形成して、図１１に示す半
導体装置が形成されるが、ＬＳＩ素子とするためには、
さらに層間絶縁膜、コンタクトホールおよび配線層の形
成工程が必要なことは言うまでもない。
【００５１】以上説明したように、この実施の形態３に
おける半導体装置およびその製造方法によれば、前記実
施の形態１で述べた効果に加え、以下の諸効果を奏す
る。すなわち、第１の低濃度不純物領域５の、サイドウ
ォール絶縁体６ｙ直下の部分以外の部分に溝部８を形成
して、サイドウォール絶縁体６ｙ形成時に第１の低濃度
不純物領域５の表面部分に形成されるダメージ層７を除
去したので、ソース／ドレイン領域とシリコン基板１間
の接合部分におけるリーク電流を減少させて接合特性を
良好にして、キャパシタの蓄積電荷をその外部に流出さ
せないでリフレッシュ特性を向上させるとともに、ソー
ス／ドレイン領域とシリコン基板１間の接合の、逆バイ
アス印加時の絶縁特性を向上させる。さらに、前記溝部
８の下部に、第１の低濃度不純物領域と同じ導電型の第
２の低濃度不純物領域１０を形成したので、ダメージ層
７の除去にともなうソース／ドレイン領域の高抵抗化を
防止でき、高速かつ安定な動作をするＤＲＡＭを実現で
きる。
おける半導体装置およびその製造方法によれば、前記実
施の形態１で述べた効果に加え、以下の諸効果を奏す
る。すなわち、第１の低濃度不純物領域５の、サイドウ
ォール絶縁体６ｙ直下の部分以外の部分に溝部８を形成
して、サイドウォール絶縁体６ｙ形成時に第１の低濃度
不純物領域５の表面部分に形成されるダメージ層７を除
去したので、ソース／ドレイン領域とシリコン基板１間
の接合部分におけるリーク電流を減少させて接合特性を
良好にして、キャパシタの蓄積電荷をその外部に流出さ
せないでリフレッシュ特性を向上させるとともに、ソー
ス／ドレイン領域とシリコン基板１間の接合の、逆バイ
アス印加時の絶縁特性を向上させる。さらに、前記溝部
８の下部に、第１の低濃度不純物領域と同じ導電型の第
２の低濃度不純物領域１０を形成したので、ダメージ層
７の除去にともなうソース／ドレイン領域の高抵抗化を
防止でき、高速かつ安定な動作をするＤＲＡＭを実現で
きる。
【００５２】また、上記実施の形態３では、ソース／ド
レイン領域の、サイドウォール絶縁体６ｙ直下の部分以
外の部分に、溝部８を約５００Åの深さに形成する場合
について説明したが、この溝部８の深さは０．０３μｍ
〜０．１μｍの範囲であればよく、溝部を形成しない場
合の駆動能力やパンチスルー耐圧が保持されて、上記実
施の形態と同様の効果を奏する。
レイン領域の、サイドウォール絶縁体６ｙ直下の部分以
外の部分に、溝部８を約５００Åの深さに形成する場合
について説明したが、この溝部８の深さは０．０３μｍ
〜０．１μｍの範囲であればよく、溝部を形成しない場
合の駆動能力やパンチスルー耐圧が保持されて、上記実
施の形態と同様の効果を奏する。
【００５３】さらに、上記実施の形態３では、シリコン
基板がｐ型のウエルとｎ型の第１の低濃度不純物領域と
を備えた場合に、溝部８の下部にｎ型の第２の低濃度不
純物領域を形成する場合について説明したが、シリコン
基板がｎ型のウエルとｐ型の第１の低濃度不純物領域と
を備えた場合において、溝部８の下部にｐ型の第２の低
濃度不純物領域を形成してもよく、上記実施の形態と同
様の効果を奏する。
基板がｐ型のウエルとｎ型の第１の低濃度不純物領域と
を備えた場合に、溝部８の下部にｎ型の第２の低濃度不
純物領域を形成する場合について説明したが、シリコン
基板がｎ型のウエルとｐ型の第１の低濃度不純物領域と
を備えた場合において、溝部８の下部にｐ型の第２の低
濃度不純物領域を形成してもよく、上記実施の形態と同
様の効果を奏する。
【００５４】実施の形態４．次に、図１９から図２２を
用いて、この発明の実施の形態４について説明する。
用いて、この発明の実施の形態４について説明する。
【００５５】図１９は、この発明の実施の形態にかかる
ＳＲＡＭの等価回路図である。図１９を参照して、Ｑ１
とＱ２はアクセストランジスタ、Ｑ３とＱ４はドライバ
トランジスタ、Ｑ５とＱ６は負荷トランジスタであっ
て、前記ドライバトランジスタＱ３、Ｑ４と前記負荷ト
ランジスタＱ５、Ｑ６とでフリップフロップ回路が構成
されているとともに、前記アクセストランジスタＱ１、
Ｑ２は、ストーリッジノードＮ１，Ｎ２で前記フリップ
フロップ回路と接続されている。なお、Ｂ１とＢ２はビ
ットラインであり、Ｗはワードラインである。
ＳＲＡＭの等価回路図である。図１９を参照して、Ｑ１
とＱ２はアクセストランジスタ、Ｑ３とＱ４はドライバ
トランジスタ、Ｑ５とＱ６は負荷トランジスタであっ
て、前記ドライバトランジスタＱ３、Ｑ４と前記負荷ト
ランジスタＱ５、Ｑ６とでフリップフロップ回路が構成
されているとともに、前記アクセストランジスタＱ１、
Ｑ２は、ストーリッジノードＮ１，Ｎ２で前記フリップ
フロップ回路と接続されている。なお、Ｂ１とＢ２はビ
ットラインであり、Ｗはワードラインである。
【００５６】ＳＲＡＭの高集積化が進むにつれて前記ア
クセストランジスタＱ１とＱ２は非対称に形成されるの
で、このようなＳＲＡＭは特に非対称ＳＲＡＭと呼称さ
れる。このような非対称ＳＲＡＭにおいては、非対称ゆ
えに二つのアクセストランジスタＱ１とＱ２の特性が異
なるので、Ｑ１の片方の不純物拡散層の不純物濃度を他
方の不純物拡散層の不純物濃度よりも下げることによ
り、Ｑ１に、図１９に示すように等価的に電気抵抗Ｒを
接続して二つのアクセストランジスタＱ１とＱ２の特性
をそろえて、メモリセルの「０」状態と「１」状態の動
作特性を平均化することが一般的に行われている。
クセストランジスタＱ１とＱ２は非対称に形成されるの
で、このようなＳＲＡＭは特に非対称ＳＲＡＭと呼称さ
れる。このような非対称ＳＲＡＭにおいては、非対称ゆ
えに二つのアクセストランジスタＱ１とＱ２の特性が異
なるので、Ｑ１の片方の不純物拡散層の不純物濃度を他
方の不純物拡散層の不純物濃度よりも下げることによ
り、Ｑ１に、図１９に示すように等価的に電気抵抗Ｒを
接続して二つのアクセストランジスタＱ１とＱ２の特性
をそろえて、メモリセルの「０」状態と「１」状態の動
作特性を平均化することが一般的に行われている。
【００５７】図２０は、この発明の実施の形態４におけ
る半導体装置を示す断面図である。図２０を参照して、
４１は、第２の低濃度不純物領域１０よりもシリコン基
板の主表面よりに浅く形成された、第２導電型のｎ型の
高濃度不純物領域であり、それ以外の構造に関しては、
図１に示す実施の形態１と同様である。
る半導体装置を示す断面図である。図２０を参照して、
４１は、第２の低濃度不純物領域１０よりもシリコン基
板の主表面よりに浅く形成された、第２導電型のｎ型の
高濃度不純物領域であり、それ以外の構造に関しては、
図１に示す実施の形態１と同様である。
【００５８】次に図２１と図２２を参照して、上記の半
導体装置の製造方法について説明する。図２１と図２２
は、図２０に示す半導体装置の製造方法の第１工程と第
２工程を示す断面図である。
導体装置の製造方法について説明する。図２１と図２２
は、図２０に示す半導体装置の製造方法の第１工程と第
２工程を示す断面図である。
【００５９】まず、図２１を参照して、前記実施の形態
１の場合と同様の工程を経て、半導体基板であるシリコ
ン基板１の表面部分に分離酸化膜２、第１導電型である
ｐ型のウエル（図示せず）、第１の絶縁層であるゲート
酸化膜３、ゲート電極４ｙ、第２導電型であるｎ型の第
１の低濃度不純物領域５、サイドウォール絶縁体６ｙを
形成するとともに、前記第１の低濃度不純物領域５の前
記サイドウォール絶縁体６ｙ直下の部分以外の部分に溝
部８を形成してから、この溝部８の下部に、やはり第２
導電型であるｎ型の第２の低濃度不純物領域１０を形成
する。
１の場合と同様の工程を経て、半導体基板であるシリコ
ン基板１の表面部分に分離酸化膜２、第１導電型である
ｐ型のウエル（図示せず）、第１の絶縁層であるゲート
酸化膜３、ゲート電極４ｙ、第２導電型であるｎ型の第
１の低濃度不純物領域５、サイドウォール絶縁体６ｙを
形成するとともに、前記第１の低濃度不純物領域５の前
記サイドウォール絶縁体６ｙ直下の部分以外の部分に溝
部８を形成してから、この溝部８の下部に、やはり第２
導電型であるｎ型の第２の低濃度不純物領域１０を形成
する。
【００６０】次にレジスト塗布して写真製版工程を経る
ことにより、図２２に示すように、片方の第２の低濃度
不純物領域を覆うレジストパターン４０ｙを形成してか
ら、このレジストパターン４ｙと前記ゲート電極４ｙと
前記サイドウォール絶縁体６ｙをマスクとして、前記溝
部８に砒素（Ａｓ）を３０ＫｅＶの注入エネルギと４×
１０15／ｃｍ2の注入量でイオン注入して、前記溝部の
下部に、濃度が５×１０18／ｃｍ3以上かつ５×１０20
／ｃｍ3以下の、ｎ型の高濃度不純物領域４１を、前記
第２の低濃度不純物領域１０よりもシリコン基板１の主
表面よりに浅く形成するが、前記第１の低濃度不純物領
域５と前記第２の低濃度不純物領域１０とこの高濃度不
純物領域４１とで、ソース／ドレイン領域が構成され
る。そして、レジストパターン４０ｙを除去することに
より、図２０に示す半導体装置が形成されるが、ＬＳＩ
素子とするためには、さらに層間絶縁膜、コンタクトホ
ールおよび配線層の形成工程が必要なことは言うまでも
ない。
ことにより、図２２に示すように、片方の第２の低濃度
不純物領域を覆うレジストパターン４０ｙを形成してか
ら、このレジストパターン４ｙと前記ゲート電極４ｙと
前記サイドウォール絶縁体６ｙをマスクとして、前記溝
部８に砒素（Ａｓ）を３０ＫｅＶの注入エネルギと４×
１０15／ｃｍ2の注入量でイオン注入して、前記溝部の
下部に、濃度が５×１０18／ｃｍ3以上かつ５×１０20
／ｃｍ3以下の、ｎ型の高濃度不純物領域４１を、前記
第２の低濃度不純物領域１０よりもシリコン基板１の主
表面よりに浅く形成するが、前記第１の低濃度不純物領
域５と前記第２の低濃度不純物領域１０とこの高濃度不
純物領域４１とで、ソース／ドレイン領域が構成され
る。そして、レジストパターン４０ｙを除去することに
より、図２０に示す半導体装置が形成されるが、ＬＳＩ
素子とするためには、さらに層間絶縁膜、コンタクトホ
ールおよび配線層の形成工程が必要なことは言うまでも
ない。
【００６１】以上説明したように、この実施の形態４に
おける半導体装置およびその製造方法によれば、前記実
施の形態１で述べた効果に加え、以下の諸効果を奏す
る。すなわち、溝部８の下部に、不純物濃度が、第１の
低濃度不純物領域の不純物濃度よりも高い第２導電型の
高濃度不純物領域４１を、第２の低濃度不純物領域１０
よりもシリコン基板１の主表面よりに浅く形成したの
で、この高濃度不純物領域４１がダメージ除去部への空
乏層の拡大をさらに抑制するため、ダメージ層が原因の
接合リーク電流をさらに減少できるてＳＲＡＭの消費電
力を少なくするとともに、この高濃度不純物領域４１と
低濃度不純物領域１０により、ダメージ層７の除去にと
もなうソース／ドレイン領域の高抵抗化をさらに防止で
きるので、さらに高速かつさらに安定な動作をするＳＲ
ＡＭを実現できる。
おける半導体装置およびその製造方法によれば、前記実
施の形態１で述べた効果に加え、以下の諸効果を奏す
る。すなわち、溝部８の下部に、不純物濃度が、第１の
低濃度不純物領域の不純物濃度よりも高い第２導電型の
高濃度不純物領域４１を、第２の低濃度不純物領域１０
よりもシリコン基板１の主表面よりに浅く形成したの
で、この高濃度不純物領域４１がダメージ除去部への空
乏層の拡大をさらに抑制するため、ダメージ層が原因の
接合リーク電流をさらに減少できるてＳＲＡＭの消費電
力を少なくするとともに、この高濃度不純物領域４１と
低濃度不純物領域１０により、ダメージ層７の除去にと
もなうソース／ドレイン領域の高抵抗化をさらに防止で
きるので、さらに高速かつさらに安定な動作をするＳＲ
ＡＭを実現できる。
【００６２】また、溝部８の下部に、不純物濃度が、第
１の低濃度不純物領域の不純物濃度よりも高い第２導電
型の高濃度不純物領域４１を、第２の低濃度不純物領域
１０よりもシリコン基板１の主表面よりに浅く形成した
ので、シリコン基板１の主表面からシリコン基板に形成
されたｐウエルに至るまでの不純物濃度が緩やかに減少
して、ソース／ドレイン領域とシリコン基板１間の接合
電界を緩和し、ソース／ドレイン領域とシリコン基板１
間の接合部分におけるリーク電流をさらに少なくでき
る。
１の低濃度不純物領域の不純物濃度よりも高い第２導電
型の高濃度不純物領域４１を、第２の低濃度不純物領域
１０よりもシリコン基板１の主表面よりに浅く形成した
ので、シリコン基板１の主表面からシリコン基板に形成
されたｐウエルに至るまでの不純物濃度が緩やかに減少
して、ソース／ドレイン領域とシリコン基板１間の接合
電界を緩和し、ソース／ドレイン領域とシリコン基板１
間の接合部分におけるリーク電流をさらに少なくでき
る。
【００６３】さらに、ソース／ドレイン領域とシリコン
基板１との間の接合特性およびソース／ドレイン領域の
電気抵抗値は、高濃度不純物領域４１を有さないソース
／ドレイン領域においては第２の低濃度不純物領域１
０、そして、高濃度不純物領域４１を有するソース／ド
レイン領域においては第２の低濃度不純物領域１０と高
濃度不純物領域４１とによって決定されるため、非対称
ＳＲＡＭにおいて必要不可欠な、ストレージノードＮ１
側の第２の低濃度不純物領域１０の電気抵抗値の制御を
高精度で可能にできるのみならず、ダメージ層７の除去
時のエッチング量のバラツキに起因する、ソース／ドレ
イン領域とシリコン基板１との間の接合特性のバラツキ
やソース／ドレイン領域の電気抵抗値のバラツキが原因
の歩留まりの低下をさらに防止できる。
基板１との間の接合特性およびソース／ドレイン領域の
電気抵抗値は、高濃度不純物領域４１を有さないソース
／ドレイン領域においては第２の低濃度不純物領域１
０、そして、高濃度不純物領域４１を有するソース／ド
レイン領域においては第２の低濃度不純物領域１０と高
濃度不純物領域４１とによって決定されるため、非対称
ＳＲＡＭにおいて必要不可欠な、ストレージノードＮ１
側の第２の低濃度不純物領域１０の電気抵抗値の制御を
高精度で可能にできるのみならず、ダメージ層７の除去
時のエッチング量のバラツキに起因する、ソース／ドレ
イン領域とシリコン基板１との間の接合特性のバラツキ
やソース／ドレイン領域の電気抵抗値のバラツキが原因
の歩留まりの低下をさらに防止できる。
【００６４】また、上記実施の形態４では、ソース／ド
レイン領域の、サイドウォール絶縁体６ｙ直下の部分以
外の部分に、溝部８を約５００Åの深さに形成する場合
について説明したが、この溝部８の深さは０．０３μｍ
〜０．１μｍの範囲であればよく、溝部を形成しない場
合の駆動能力やパンチスルー耐圧が保持されて、上記実
施の形態と同様の効果を奏する。
レイン領域の、サイドウォール絶縁体６ｙ直下の部分以
外の部分に、溝部８を約５００Åの深さに形成する場合
について説明したが、この溝部８の深さは０．０３μｍ
〜０．１μｍの範囲であればよく、溝部を形成しない場
合の駆動能力やパンチスルー耐圧が保持されて、上記実
施の形態と同様の効果を奏する。
【００６５】さらに、上記実施の形態４では、シリコン
基板がｐ型のウエルとｎ型の第１の低濃度不純物領域と
を備えた場合に、溝部８の下部にｎ型の第２の低濃度不
純物領域とｎ型の高濃度不純物領域を形成する場合につ
いて説明したが、シリコン基板がｎ型のウエルとｐ型の
第１の低濃度不純物領域とを備えた場合において、溝部
８の下部にｐ型の第２の低濃度不純物領域とｐ型の高濃
度不純物領域を形成してもよく、上記実施の形態と同様
の効果を奏する。
基板がｐ型のウエルとｎ型の第１の低濃度不純物領域と
を備えた場合に、溝部８の下部にｎ型の第２の低濃度不
純物領域とｎ型の高濃度不純物領域を形成する場合につ
いて説明したが、シリコン基板がｎ型のウエルとｐ型の
第１の低濃度不純物領域とを備えた場合において、溝部
８の下部にｐ型の第２の低濃度不純物領域とｐ型の高濃
度不純物領域を形成してもよく、上記実施の形態と同様
の効果を奏する。
【００６６】実施の形態５．次に、図２３から図３４を
用いて、この発明の実施の形態５について説明する。
用いて、この発明の実施の形態５について説明する。
【００６７】図２３は、この発明の実施の形態５におけ
る半導体装置を示す断面図である。図２３を参照して、
１は第１導電型であるｐ型のウエル（図示せず）を備え
た、半導体基板であるシリコン基板、２はこのシリコン
基板１の表面部分に形成された分離酸化膜、３は前記シ
リコン基板１の主表面上に形成された、第１の絶縁層で
あるゲート酸化膜、４ｙはこのゲート酸化膜３上に形成
されたゲート電極である。そして、５は前記シリコン基
板１の表面部分に、チャネル領域（図示せず）をはさん
で形成された、第２導電型であるｎ型の低濃度不純物領
域領域であるソース／ドレイン領域である。さらに、前
記ゲート電極４ｙの両側壁には、第２の絶縁層からなる
サイドウォール絶縁体６ｙが形成されている。
る半導体装置を示す断面図である。図２３を参照して、
１は第１導電型であるｐ型のウエル（図示せず）を備え
た、半導体基板であるシリコン基板、２はこのシリコン
基板１の表面部分に形成された分離酸化膜、３は前記シ
リコン基板１の主表面上に形成された、第１の絶縁層で
あるゲート酸化膜、４ｙはこのゲート酸化膜３上に形成
されたゲート電極である。そして、５は前記シリコン基
板１の表面部分に、チャネル領域（図示せず）をはさん
で形成された、第２導電型であるｎ型の低濃度不純物領
域領域であるソース／ドレイン領域である。さらに、前
記ゲート電極４ｙの両側壁には、第２の絶縁層からなる
サイドウォール絶縁体６ｙが形成されている。
【００６８】そして、２０はシリコン基板１上に形成さ
れた第３の絶縁層である二酸化シリコン膜、２１はこの
二酸化シリコン膜に形成された、ソース／ドレイン領域
５に達する孔であるコンタクトホールであって、このコ
ンタクトホール２１の内部に、二層の導電層２２と２３
からなる、配線であるビット線９０が形成されている。
さらに、２４は前記第３の絶縁層２０上に形成された絶
縁層である二酸化シリコン膜、２５はこの絶縁層２４と
前記第３の絶縁層２０に形成された、ソース／ドレイン
領域５に達する孔であるコンタクトホールであって、前
記ソース／ドレイン領域５の、前記コンタクトホール２
５の開口する部分には、第１の溝部５２が形成されてい
るとともに、前記第１の溝部５２の下部には、第２導電
型であるｎ型の不純物領域５３が形成されている。そし
て、このコンタクトホール２５と第１の溝部５２の内部
に、コンデンサの下部電極であるストレージノード２６
が形成されているとともに、このストレージノード２６
上にはコンデンサの誘電膜２７が、さらにその上部には
コンデンサの上部電極であるセルプレート２８が形成さ
れており、前記下部電極２６と前記誘電膜２７と前記上
部電極２８とでコンデンサ９２を構成している。
れた第３の絶縁層である二酸化シリコン膜、２１はこの
二酸化シリコン膜に形成された、ソース／ドレイン領域
５に達する孔であるコンタクトホールであって、このコ
ンタクトホール２１の内部に、二層の導電層２２と２３
からなる、配線であるビット線９０が形成されている。
さらに、２４は前記第３の絶縁層２０上に形成された絶
縁層である二酸化シリコン膜、２５はこの絶縁層２４と
前記第３の絶縁層２０に形成された、ソース／ドレイン
領域５に達する孔であるコンタクトホールであって、前
記ソース／ドレイン領域５の、前記コンタクトホール２
５の開口する部分には、第１の溝部５２が形成されてい
るとともに、前記第１の溝部５２の下部には、第２導電
型であるｎ型の不純物領域５３が形成されている。そし
て、このコンタクトホール２５と第１の溝部５２の内部
に、コンデンサの下部電極であるストレージノード２６
が形成されているとともに、このストレージノード２６
上にはコンデンサの誘電膜２７が、さらにその上部には
コンデンサの上部電極であるセルプレート２８が形成さ
れており、前記下部電極２６と前記誘電膜２７と前記上
部電極２８とでコンデンサ９２を構成している。
【００６９】次に図２４から図３２を用いて、上記の半
導体装置の製造方法について説明する。図２４から図３
２は、図２３に示す半導体装置の製造工程の、第１工程
から第９工程を示す断面図である。
導体装置の製造方法について説明する。図２４から図３
２は、図２３に示す半導体装置の製造工程の、第１工程
から第９工程を示す断面図である。
【００７０】まず、半導体基板であるシリコン基板１の
表面部分に分離酸化膜２を形成した後、第１導電型であ
るｐ型のウエル（図示せず）を形成する。次に、前記実
施の形態１で説明した図３に示す工程から図７に示す工
程を経て、図２４に示すように、前記シリコン基板１上
に第１の絶縁層であるゲート酸化膜３、ゲート電極４
ｙ、第２導電型であるｎ型の低濃度不純物領域であるソ
ース／ドレイン領域５およびサイドウォール絶縁体６ｙ
を形成する。
表面部分に分離酸化膜２を形成した後、第１導電型であ
るｐ型のウエル（図示せず）を形成する。次に、前記実
施の形態１で説明した図３に示す工程から図７に示す工
程を経て、図２４に示すように、前記シリコン基板１上
に第１の絶縁層であるゲート酸化膜３、ゲート電極４
ｙ、第２導電型であるｎ型の低濃度不純物領域であるソ
ース／ドレイン領域５およびサイドウォール絶縁体６ｙ
を形成する。
【００７１】そして、図２５を参照して、前記シリコン
基板１上の全面に、約７０００Åの厚さの二酸化シリコ
ン膜２０をＣＶＤ法で形成してから、図２６に示すよう
に、この二酸化シリコン膜２０に、ソース／ドレイン領
域５に達するコンタクトホール２１を形成する。次に前
記二酸化シリコン膜２０上に、ＣＶＤ法で、不純物を含
有したポリシリコンを約８００Å、さらにその上にタン
グステンシリサイド（ＷＳｉ）を約７００Å堆積してか
ら、レジストを用いた写真製版工程とエッチング工程を
経ることにより、図２７に示すように、不純物を含有し
たポリシリコン層パターン２２とタングステンシリサイ
ド層パターン２３からなるビット線９０を、前記ソース
／ドレイン領域５と電気的に接続するように、前記コン
タクトホール２１の内部に形成する。
基板１上の全面に、約７０００Åの厚さの二酸化シリコ
ン膜２０をＣＶＤ法で形成してから、図２６に示すよう
に、この二酸化シリコン膜２０に、ソース／ドレイン領
域５に達するコンタクトホール２１を形成する。次に前
記二酸化シリコン膜２０上に、ＣＶＤ法で、不純物を含
有したポリシリコンを約８００Å、さらにその上にタン
グステンシリサイド（ＷＳｉ）を約７００Å堆積してか
ら、レジストを用いた写真製版工程とエッチング工程を
経ることにより、図２７に示すように、不純物を含有し
たポリシリコン層パターン２２とタングステンシリサイ
ド層パターン２３からなるビット線９０を、前記ソース
／ドレイン領域５と電気的に接続するように、前記コン
タクトホール２１の内部に形成する。
【００７２】次に、図２８を参照して、前記二酸化シリ
コン膜２０と前記ビット線９０上に、ＣＶＤ法で、約７
０００Åの厚さの二酸化シリコン膜２４を再度形成して
から、図２９に示すように、この二酸化シリコン膜２４
と前記二酸化シリコン膜２０に、ソース／ドレイン領域
５に達するコンタクトホール２５を形成するが、このコ
ンタクトホール２５の形成時に、シリコン基板１の表面
がエッチングガスに曝されることにより、ソース／ドレ
イン領域５の、前記コンタクトホール２５の開口する部
分に、ダメージ層５１が形成される。そして図３０を参
照して、ＣＤＥ法でこのダメージ層５１を除去して、ソ
ース／ドレイン領域５の、前記コンタクトホール２５の
開口する部分に、約５００Åの深さの第１の溝部５２を
形成してから、図３１に示すように、前記二酸化シリコ
ン膜２４をマスクとして、前記第１の溝部５２に隣
（Ｐ）を、１５０ＫｅＶの注入エネルギと５×１０13／
ｃｍ2の注入量でイオン注入して、前記第１の溝部５２
の下部にｎ型の不純物領域５３を形成する。
コン膜２０と前記ビット線９０上に、ＣＶＤ法で、約７
０００Åの厚さの二酸化シリコン膜２４を再度形成して
から、図２９に示すように、この二酸化シリコン膜２４
と前記二酸化シリコン膜２０に、ソース／ドレイン領域
５に達するコンタクトホール２５を形成するが、このコ
ンタクトホール２５の形成時に、シリコン基板１の表面
がエッチングガスに曝されることにより、ソース／ドレ
イン領域５の、前記コンタクトホール２５の開口する部
分に、ダメージ層５１が形成される。そして図３０を参
照して、ＣＤＥ法でこのダメージ層５１を除去して、ソ
ース／ドレイン領域５の、前記コンタクトホール２５の
開口する部分に、約５００Åの深さの第１の溝部５２を
形成してから、図３１に示すように、前記二酸化シリコ
ン膜２４をマスクとして、前記第１の溝部５２に隣
（Ｐ）を、１５０ＫｅＶの注入エネルギと５×１０13／
ｃｍ2の注入量でイオン注入して、前記第１の溝部５２
の下部にｎ型の不純物領域５３を形成する。
【００７３】その後、前記二酸化シリコン膜２４上に不
純物を含有したポリシリコンを約８０００Å堆積してか
ら、レジストを用いた写真製版工程とエッチング工程を
経ることにより、図３２に示すように、前記コンタクト
ホール２５と第１の溝部５２の内部に、前記低濃度不純
物領域１０と電気的に接続するストレージノード２６を
形成する。それから、ＣＶＤ法でコンデンサの誘電膜で
ある、約７０Åの厚さのシリコンオキシナイトライド
（ＳｉＯＮ）層２７、さらにその上にセルプレートであ
る、約５００Åの厚さの不純物を含有したポリシリコン
層２８を形成して、図２３に示す半導体装置が形成され
るが、ＬＳＩ素子とするためには、さらに層間絶縁膜、
コンタクトホールおよび配線層の形成工程が必要なこと
は言うまでもない。
純物を含有したポリシリコンを約８０００Å堆積してか
ら、レジストを用いた写真製版工程とエッチング工程を
経ることにより、図３２に示すように、前記コンタクト
ホール２５と第１の溝部５２の内部に、前記低濃度不純
物領域１０と電気的に接続するストレージノード２６を
形成する。それから、ＣＶＤ法でコンデンサの誘電膜で
ある、約７０Åの厚さのシリコンオキシナイトライド
（ＳｉＯＮ）層２７、さらにその上にセルプレートであ
る、約５００Åの厚さの不純物を含有したポリシリコン
層２８を形成して、図２３に示す半導体装置が形成され
るが、ＬＳＩ素子とするためには、さらに層間絶縁膜、
コンタクトホールおよび配線層の形成工程が必要なこと
は言うまでもない。
【００７４】以上説明したように、この実施の形態５に
おける半導体装置およびその製造方法によれば、ソース
／ドレイン領域５の、ストレージノードのためのコンタ
クトホール２５が開口する部分に第１の溝部５２を形成
して、前記コンタクトホール２５形成時にソース／ドレ
イン領域５の表面部分に形成されるダメージ層５１を除
去したので、ストレージノードの下部における、ソース
／ドレイン領域５とシリコン基板１間の接合部分におけ
るリーク電流を減少させて接合特性を良好にして、キャ
パシタの蓄積電荷をその外部に流出させないでリフレッ
シュ特性を向上させるとともに、ソース／ドレイン領域
５とシリコン基板１間の接合の、逆バイアス印加時の絶
縁特性を向上させる。さらに、前記第１の溝部５２の下
部に、ソース／ドレイン領域５と同じ導電型の不純物領
域５３を形成したので、ダメージ層５１の除去にともな
うソース／ドレイン領域５の高抵抗化を防止できてスト
レージノードのコンタクト特性を向上でき、高速かつ安
定な動作をするＤＲＡＭを実現できる。
おける半導体装置およびその製造方法によれば、ソース
／ドレイン領域５の、ストレージノードのためのコンタ
クトホール２５が開口する部分に第１の溝部５２を形成
して、前記コンタクトホール２５形成時にソース／ドレ
イン領域５の表面部分に形成されるダメージ層５１を除
去したので、ストレージノードの下部における、ソース
／ドレイン領域５とシリコン基板１間の接合部分におけ
るリーク電流を減少させて接合特性を良好にして、キャ
パシタの蓄積電荷をその外部に流出させないでリフレッ
シュ特性を向上させるとともに、ソース／ドレイン領域
５とシリコン基板１間の接合の、逆バイアス印加時の絶
縁特性を向上させる。さらに、前記第１の溝部５２の下
部に、ソース／ドレイン領域５と同じ導電型の不純物領
域５３を形成したので、ダメージ層５１の除去にともな
うソース／ドレイン領域５の高抵抗化を防止できてスト
レージノードのコンタクト特性を向上でき、高速かつ安
定な動作をするＤＲＡＭを実現できる。
【００７５】また、ソース／ドレイン領域５と不純物領
域５３からなる不純物領域とシリコン基板１との間の接
合特性および前記不純物領域の電気抵抗値は、ソース／
ドレイン領域５と不純物領域５３によって決定されるた
め、ダメージ層５１の除去時のエッチング量のバラツキ
に起因する、ソース／ドレイン領域とシリコン基板１と
の間の接合特性のバラツキやソース／ドレイン領域の電
気抵抗値のバラツキが原因の歩留まりの低下を防止でき
る。
域５３からなる不純物領域とシリコン基板１との間の接
合特性および前記不純物領域の電気抵抗値は、ソース／
ドレイン領域５と不純物領域５３によって決定されるた
め、ダメージ層５１の除去時のエッチング量のバラツキ
に起因する、ソース／ドレイン領域とシリコン基板１と
の間の接合特性のバラツキやソース／ドレイン領域の電
気抵抗値のバラツキが原因の歩留まりの低下を防止でき
る。
【００７６】また、上記実施の形態５では、ソース／ド
レイン領域５の、ストレージノードのためのコンタクト
ホール２５が開口する部分に、第１の溝部５２を約５０
０Åの深さに形成する場合について説明したが、この第
１の溝部５２の深さは０．０３μｍ〜０．１μｍの範囲
であればよく、溝部を形成しない場合の駆動能力やパン
チスルー耐圧が保持されて、上記実施の形態と同様の効
果を奏する。
レイン領域５の、ストレージノードのためのコンタクト
ホール２５が開口する部分に、第１の溝部５２を約５０
０Åの深さに形成する場合について説明したが、この第
１の溝部５２の深さは０．０３μｍ〜０．１μｍの範囲
であればよく、溝部を形成しない場合の駆動能力やパン
チスルー耐圧が保持されて、上記実施の形態と同様の効
果を奏する。
【００７７】さらに上記実施の形態５では、シリコン基
板がｐ型のウエルとｎ型のソース／ドレイン領域とを備
えた場合に、第１の溝部５２の下部にｎ型の不純物領域
を形成する場合について説明したが、シリコン基板がｎ
型のウエルとｐ型のソース／ドレイン領域とを備えた場
合において、第１の溝部５２の下部にｐ型の不純物領域
を形成してもよく、上記実施の形態と同様の効果を奏す
る。
板がｐ型のウエルとｎ型のソース／ドレイン領域とを備
えた場合に、第１の溝部５２の下部にｎ型の不純物領域
を形成する場合について説明したが、シリコン基板がｎ
型のウエルとｐ型のソース／ドレイン領域とを備えた場
合において、第１の溝部５２の下部にｐ型の不純物領域
を形成してもよく、上記実施の形態と同様の効果を奏す
る。
【００７８】実施の形態６．この発明の実施の形態６で
は、上記実施の形態５において、ｐウエルを、シリコン
基板１に硼素（Ｂ）を最初７００ＫｅＶ、１×１０13／
ｃｍ2、次に１００ＫｅＶ、３×１０12／ｃｍ2、さらに
５０ＫｅＶ、５×１０12／ｃｍ2の条件で３回のイオン
注入をして、レトログレード型で形成した。それ以外の
構造および製造方法は、図２３から図３４に示す前記実
施の形態５と同様である。ただし、シリコン基板１の表
面部分の、ｎ型の低濃度不純物領域からなるソース／ド
レイン領域５は、砒素（Ａｓ）を５０ＫｅＶの注入エネ
ルギと５×１０13／ｃｍ2の注入量でイオン注入して形
成するとともに、第１の溝部５２の下部のｎ型の不純物
領域５３は、隣（Ｐ）を１５０ＫｅＶの注入エネルギと
５×１０13／ｃｍ2の注入量でイオン注入して形成し
た。
は、上記実施の形態５において、ｐウエルを、シリコン
基板１に硼素（Ｂ）を最初７００ＫｅＶ、１×１０13／
ｃｍ2、次に１００ＫｅＶ、３×１０12／ｃｍ2、さらに
５０ＫｅＶ、５×１０12／ｃｍ2の条件で３回のイオン
注入をして、レトログレード型で形成した。それ以外の
構造および製造方法は、図２３から図３４に示す前記実
施の形態５と同様である。ただし、シリコン基板１の表
面部分の、ｎ型の低濃度不純物領域からなるソース／ド
レイン領域５は、砒素（Ａｓ）を５０ＫｅＶの注入エネ
ルギと５×１０13／ｃｍ2の注入量でイオン注入して形
成するとともに、第１の溝部５２の下部のｎ型の不純物
領域５３は、隣（Ｐ）を１５０ＫｅＶの注入エネルギと
５×１０13／ｃｍ2の注入量でイオン注入して形成し
た。
【００７９】図３３は、この実施の形態６における半導
体装置の、第１の溝部５２における深さ方向の不純物濃
度分布の測定図であり、図３４はその模式図であるが、
図３４から分かるように、第１の溝部５２の下部に形成
された不純物領域５３の不純物濃度を変えることによっ
て、この不純物領域５３とｐウエルとのｐｎ接合の位置
を変えることができる。そこで、このｐｎ接合の位置
を、この図３４に示すようにｐウエルの不純物濃度分布
の谷の部分に形成すると、このｐｎ接合部の不純物濃度
を最低にすることができるが、図３３から分かるよう
に、この実施の形態５における半導体装置では、この最
適状態がほぼ実現できている。ちなみに、良く知られた
ポアソンの式が示すように、ｐｎ接合部の電界強度はそ
のｐｎ接合部の不純物濃度に比例するが、上記実施の形
態５における半導体装置では、図３３に示すようにｐｎ
接合部の不純物濃度をほぼ最低にできたので、前記不純
物領域５３と前記ｐウエルとのｐｎ接合における電界強
度をほぼ最低にすることができて、接合耐圧を高くでき
るとともに接合リーク電流を小さくすることができた。
体装置の、第１の溝部５２における深さ方向の不純物濃
度分布の測定図であり、図３４はその模式図であるが、
図３４から分かるように、第１の溝部５２の下部に形成
された不純物領域５３の不純物濃度を変えることによっ
て、この不純物領域５３とｐウエルとのｐｎ接合の位置
を変えることができる。そこで、このｐｎ接合の位置
を、この図３４に示すようにｐウエルの不純物濃度分布
の谷の部分に形成すると、このｐｎ接合部の不純物濃度
を最低にすることができるが、図３３から分かるよう
に、この実施の形態５における半導体装置では、この最
適状態がほぼ実現できている。ちなみに、良く知られた
ポアソンの式が示すように、ｐｎ接合部の電界強度はそ
のｐｎ接合部の不純物濃度に比例するが、上記実施の形
態５における半導体装置では、図３３に示すようにｐｎ
接合部の不純物濃度をほぼ最低にできたので、前記不純
物領域５３と前記ｐウエルとのｐｎ接合における電界強
度をほぼ最低にすることができて、接合耐圧を高くでき
るとともに接合リーク電流を小さくすることができた。
【００８０】なお、この実施の形態６における半導体装
置およびその製造方法は、前記実施の形態５で述べた効
果を全て奏することは言うまでもない。
置およびその製造方法は、前記実施の形態５で述べた効
果を全て奏することは言うまでもない。
【００８１】また、上記実施の形態６では、ソース／ド
レイン領域５の、ストレージノードのためのコンタクト
ホール２５が開口する部分に、第１の溝部５２を約５０
０Åの深さに形成する場合について説明したが、この第
１の溝部５２の深さは０．０３μｍ〜０．１μｍの範囲
であればよく、溝部を形成しない場合の駆動能力やパン
チスルー耐圧が保持されて、上記実施の形態と同様の効
果を奏する。
レイン領域５の、ストレージノードのためのコンタクト
ホール２５が開口する部分に、第１の溝部５２を約５０
０Åの深さに形成する場合について説明したが、この第
１の溝部５２の深さは０．０３μｍ〜０．１μｍの範囲
であればよく、溝部を形成しない場合の駆動能力やパン
チスルー耐圧が保持されて、上記実施の形態と同様の効
果を奏する。
【００８２】さらに上記実施の形態６では、シリコン基
板がｐ型のウエルとｎ型のソース／ドレイン領域とを備
えた場合に、第１の溝部５２の下部にｎ型の不純物領域
を形成する場合について説明したが、シリコン基板がｎ
型のウエルとｐ型のソース／ドレイン領域とを備えた場
合において、第１の溝部５２の下部にｐ型の不純物領域
を形成してもよく、上記実施の形態と同様の効果を奏す
る。
板がｐ型のウエルとｎ型のソース／ドレイン領域とを備
えた場合に、第１の溝部５２の下部にｎ型の不純物領域
を形成する場合について説明したが、シリコン基板がｎ
型のウエルとｐ型のソース／ドレイン領域とを備えた場
合において、第１の溝部５２の下部にｐ型の不純物領域
を形成してもよく、上記実施の形態と同様の効果を奏す
る。
【００８３】実施の形態７．次に、図３５から図４４を
用いて、この発明の実施の形態７について説明する。
用いて、この発明の実施の形態７について説明する。
【００８４】図３５は、この発明の実施の形態７におけ
る半導体装置を示す断面図である。図３５を参照して、
１は第１導電型であるｐ型のウエル（図示せず）を備え
た、半導体基板であるシリコン基板、２はこのシリコン
基板１の表面部分に形成された分離酸化膜、３は前記シ
リコン基板１の主表面上に形成された、第１の絶縁層で
あるゲート酸化膜、４ｙはこのゲート酸化膜３上に形成
されたゲート電極である。そして、５は前記シリコン基
板１の表面部分に、チャネル領域（図示せず）をはさん
で形成された、第２導電型であるｎ型の低濃度不純物領
域であるソース／ドレイン領域である。さらに、前記ゲ
ート電極４ｙの両側壁には、第２の絶縁層からなるサイ
ドウォール絶縁体６ｙが形成されている。
る半導体装置を示す断面図である。図３５を参照して、
１は第１導電型であるｐ型のウエル（図示せず）を備え
た、半導体基板であるシリコン基板、２はこのシリコン
基板１の表面部分に形成された分離酸化膜、３は前記シ
リコン基板１の主表面上に形成された、第１の絶縁層で
あるゲート酸化膜、４ｙはこのゲート酸化膜３上に形成
されたゲート電極である。そして、５は前記シリコン基
板１の表面部分に、チャネル領域（図示せず）をはさん
で形成された、第２導電型であるｎ型の低濃度不純物領
域であるソース／ドレイン領域である。さらに、前記ゲ
ート電極４ｙの両側壁には、第２の絶縁層からなるサイ
ドウォール絶縁体６ｙが形成されている。
【００８５】そして、２０はシリコン基板１上に形成さ
れた第３の絶縁層である二酸化シリコン膜、２１はこの
二酸化シリコン膜に形成された、ソース／ドレイン領域
５に達する孔であるコンタクトホールであって、前記ソ
ース／ドレイン領域５の、前記コンタクトホール２１の
開口する部分には、第１の溝部６２が形成されていると
ともに、前記第１の溝部６２の下部には、第２導電型で
あるｎ型の不純物領域６３が形成されている。そして、
このコンタクトホール２１と前記第１の溝部６２の内部
に、二層の導電層２２と２３からなる、配線であるビッ
ト線９０が形成されている。さらに、２４は前記第３の
絶縁層２０上に形成された絶縁層である二酸化シリコン
膜、２５はこの絶縁層２４と前記第３の絶縁層２０に形
成された、ソース／ドレイン領域５に達する孔であるコ
ンタクトホールであって、このコンタクトホール２５の
内部に、コンデンサの下部電極であるストレージノード
２６が形成されているとともに、このストレージノード
２６上にはコンデンサの誘電膜２７が、さらにその上部
にはコンデンサの上部電極であるセルプレート２８が形
成されており、前記下部電極２６と前記誘電膜２７と前
記上部電極２８とでコンデンサ９２を構成している。
れた第３の絶縁層である二酸化シリコン膜、２１はこの
二酸化シリコン膜に形成された、ソース／ドレイン領域
５に達する孔であるコンタクトホールであって、前記ソ
ース／ドレイン領域５の、前記コンタクトホール２１の
開口する部分には、第１の溝部６２が形成されていると
ともに、前記第１の溝部６２の下部には、第２導電型で
あるｎ型の不純物領域６３が形成されている。そして、
このコンタクトホール２１と前記第１の溝部６２の内部
に、二層の導電層２２と２３からなる、配線であるビッ
ト線９０が形成されている。さらに、２４は前記第３の
絶縁層２０上に形成された絶縁層である二酸化シリコン
膜、２５はこの絶縁層２４と前記第３の絶縁層２０に形
成された、ソース／ドレイン領域５に達する孔であるコ
ンタクトホールであって、このコンタクトホール２５の
内部に、コンデンサの下部電極であるストレージノード
２６が形成されているとともに、このストレージノード
２６上にはコンデンサの誘電膜２７が、さらにその上部
にはコンデンサの上部電極であるセルプレート２８が形
成されており、前記下部電極２６と前記誘電膜２７と前
記上部電極２８とでコンデンサ９２を構成している。
【００８６】次に図３６から図４４を用いて、上記の半
導体装置の製造方法について説明する。図３６から図４
４は、図３５に示す半導体装置の製造工程の、第１工程
から第９工程を示す断面図である。
導体装置の製造方法について説明する。図３６から図４
４は、図３５に示す半導体装置の製造工程の、第１工程
から第９工程を示す断面図である。
【００８７】まず、半導体基板であるシリコン基板１の
表面部分に分離酸化膜２を形成した後、第１導電型であ
るｐ型のウエル（図示せず）を形成する。次に、前記実
施の形態１で説明した図３に示す工程から図７に示す工
程を経て、図３６に示すように、前記シリコン基板１上
に第１の絶縁層であるゲート酸化膜３、ゲート電極４
ｙ、第２導電型であるｎ型の低濃度のソース／ドレイン
領域５およびサイドウォール絶縁体６ｙを形成する。
表面部分に分離酸化膜２を形成した後、第１導電型であ
るｐ型のウエル（図示せず）を形成する。次に、前記実
施の形態１で説明した図３に示す工程から図７に示す工
程を経て、図３６に示すように、前記シリコン基板１上
に第１の絶縁層であるゲート酸化膜３、ゲート電極４
ｙ、第２導電型であるｎ型の低濃度のソース／ドレイン
領域５およびサイドウォール絶縁体６ｙを形成する。
【００８８】そして、図３７を参照して、前記シリコン
基板１上の全面に、約７０００Åの厚さの二酸化シリコ
ン膜２０をＣＶＤ法で形成してから、図３８に示すよう
に、この二酸化シリコン膜２０に、ソース／ドレイン領
域５に達するコンタクトホール２１を形成するが、この
コンタクトホール２１の形成時に、シリコン基板１の表
面がエッチングガスに曝されることにより、ソース／ド
レイン領域５の、前記コンタクトホール２１の開口する
部分に、ダメージ層６１が形成される。そして図３９を
参照して、ＣＤＥ法でこのダメージ層６１を除去して、
ソース／ドレイン領域５の、前記コンタクトホール２１
の開口する部分に、約５００Åの深さの第１の溝部６２
を形成してから、図４０に示すように、前記二酸化シリ
コン膜２１をマスクとして、前記第１の溝部６２に隣
（Ｐ）を、１５０ＫｅＶの注入エネルギと５×１０13／
ｃｍ2の注入量でイオン注入して、前記第１の溝部６２
の下部にｎ型の不純物領域６３を形成する。
基板１上の全面に、約７０００Åの厚さの二酸化シリコ
ン膜２０をＣＶＤ法で形成してから、図３８に示すよう
に、この二酸化シリコン膜２０に、ソース／ドレイン領
域５に達するコンタクトホール２１を形成するが、この
コンタクトホール２１の形成時に、シリコン基板１の表
面がエッチングガスに曝されることにより、ソース／ド
レイン領域５の、前記コンタクトホール２１の開口する
部分に、ダメージ層６１が形成される。そして図３９を
参照して、ＣＤＥ法でこのダメージ層６１を除去して、
ソース／ドレイン領域５の、前記コンタクトホール２１
の開口する部分に、約５００Åの深さの第１の溝部６２
を形成してから、図４０に示すように、前記二酸化シリ
コン膜２１をマスクとして、前記第１の溝部６２に隣
（Ｐ）を、１５０ＫｅＶの注入エネルギと５×１０13／
ｃｍ2の注入量でイオン注入して、前記第１の溝部６２
の下部にｎ型の不純物領域６３を形成する。
【００８９】次に、前記二酸化シリコン膜２０上に、Ｃ
ＶＤ法で、不純物を含有したポリシリコンを約８００
Å、さらにその上にタングステンシリサイド（ＷＳｉ）
を約７００Å堆積してから、レジストを用いた写真製版
工程とエッチング工程を経ることにより、図４１に示す
ように、不純物を含有したポリシリコン層パターン２２
とタングステンシリサイド層パターン２３からなるビッ
ト線９０を、前記ソース／ドレイン領域５と電気的に接
続するように、前記コンタクトホール２１の内部に形成
する。
ＶＤ法で、不純物を含有したポリシリコンを約８００
Å、さらにその上にタングステンシリサイド（ＷＳｉ）
を約７００Å堆積してから、レジストを用いた写真製版
工程とエッチング工程を経ることにより、図４１に示す
ように、不純物を含有したポリシリコン層パターン２２
とタングステンシリサイド層パターン２３からなるビッ
ト線９０を、前記ソース／ドレイン領域５と電気的に接
続するように、前記コンタクトホール２１の内部に形成
する。
【００９０】次に、図４２を参照して、前記二酸化シリ
コン膜２０と前記ビット線９０上に、ＣＶＤ法で、約７
０００Åの厚さの二酸化シリコン膜２４を再度形成して
から、図４３に示すように、この二酸化シリコン膜２４
と前記二酸化シリコン膜２０に、ソース／ドレイン領域
５に達するコンタクトホール２５を形成する。その後、
前記二酸化シリコン膜２４上に不純物を含有したポリシ
リコンを約８０００Å堆積してから、レジストを用いた
写真製版工程とエッチング工程を経ることにより、図４
４に示すように、前記コンタクトホール２５の内部に、
前記低濃度不純物領域１０と電気的に接続するストレー
ジノード２６を形成する。それから、ＣＶＤ法でコンデ
ンサの誘電膜である、約７０Åの厚さのシリコンオキシ
ナイトライド（ＳｉＯＮ）層２７、さらにその上にセル
プレートである、約５００Åの厚さの不純物を含有した
ポリシリコン層２８を形成して、図３５に示される半導
体装置が形成されるが、ＬＳＩ素子とするためには、さ
らに層間絶縁膜、コンタクトホールおよび配線層の形成
工程が必要なことは言うまでもない。
コン膜２０と前記ビット線９０上に、ＣＶＤ法で、約７
０００Åの厚さの二酸化シリコン膜２４を再度形成して
から、図４３に示すように、この二酸化シリコン膜２４
と前記二酸化シリコン膜２０に、ソース／ドレイン領域
５に達するコンタクトホール２５を形成する。その後、
前記二酸化シリコン膜２４上に不純物を含有したポリシ
リコンを約８０００Å堆積してから、レジストを用いた
写真製版工程とエッチング工程を経ることにより、図４
４に示すように、前記コンタクトホール２５の内部に、
前記低濃度不純物領域１０と電気的に接続するストレー
ジノード２６を形成する。それから、ＣＶＤ法でコンデ
ンサの誘電膜である、約７０Åの厚さのシリコンオキシ
ナイトライド（ＳｉＯＮ）層２７、さらにその上にセル
プレートである、約５００Åの厚さの不純物を含有した
ポリシリコン層２８を形成して、図３５に示される半導
体装置が形成されるが、ＬＳＩ素子とするためには、さ
らに層間絶縁膜、コンタクトホールおよび配線層の形成
工程が必要なことは言うまでもない。
【００９１】以上説明したように、この実施の形態７に
おける半導体装置およびその製造方法によれば、ソース
／ドレイン領域５の、ビットラインのためのコンタクト
ホール２１が開口する部分に第１の溝部６２を形成し
て、前記コンタクトホール２１形成時にソース／ドレイ
ン領域５の表面部分に形成されるダメージ層６１を除去
したので、ビットラインの下部における、ソース／ドレ
イン領域５とシリコン基板１間の接合部分におけるリー
ク電流を減少させて接合特性を良好にし、ソース／ドレ
イン領域５とシリコン基板１間の接合の、逆バイアス印
加時の絶縁特性を向上させる。さらに、前記第１の溝部
６２の下部に、ソース／ドレイン領域５と同じ導電型の
不純物領域６３を形成したので、ダメージ層６１の除去
にともなうソース／ドレイン領域５の高抵抗化を防止で
きてビットラインのコンタクト特性を向上でき、高速か
つ安定な動作をする低消費電力のＤＲＡＭを実現でき
る。
おける半導体装置およびその製造方法によれば、ソース
／ドレイン領域５の、ビットラインのためのコンタクト
ホール２１が開口する部分に第１の溝部６２を形成し
て、前記コンタクトホール２１形成時にソース／ドレイ
ン領域５の表面部分に形成されるダメージ層６１を除去
したので、ビットラインの下部における、ソース／ドレ
イン領域５とシリコン基板１間の接合部分におけるリー
ク電流を減少させて接合特性を良好にし、ソース／ドレ
イン領域５とシリコン基板１間の接合の、逆バイアス印
加時の絶縁特性を向上させる。さらに、前記第１の溝部
６２の下部に、ソース／ドレイン領域５と同じ導電型の
不純物領域６３を形成したので、ダメージ層６１の除去
にともなうソース／ドレイン領域５の高抵抗化を防止で
きてビットラインのコンタクト特性を向上でき、高速か
つ安定な動作をする低消費電力のＤＲＡＭを実現でき
る。
【００９２】また、ソース／ドレイン領域５と不純物領
域６３からなる不純物領域とシリコン基板１との間の接
合特性および前記不純物領域の電気抵抗値は、前記ソー
ス／ドレイン領域５と不純物領域６３によって決定され
るため、ダメージ層６１の除去時のエッチング量のバラ
ツキに起因する、ソース／ドレイン領域５とシリコン基
板１との間の接合特性のバラツキやソース／ドレイン領
域の電気抵抗値のバラツキが原因の歩留まりの低下を防
止できる。
域６３からなる不純物領域とシリコン基板１との間の接
合特性および前記不純物領域の電気抵抗値は、前記ソー
ス／ドレイン領域５と不純物領域６３によって決定され
るため、ダメージ層６１の除去時のエッチング量のバラ
ツキに起因する、ソース／ドレイン領域５とシリコン基
板１との間の接合特性のバラツキやソース／ドレイン領
域の電気抵抗値のバラツキが原因の歩留まりの低下を防
止できる。
【００９３】また、上記実施の形態７では、ソース／ド
レイン領域５の、ビットラインのためのコンタクトホー
ル２１が開口する部分に、第１の溝部６２を約５００Å
の深さに形成する場合について説明したが、この第１の
溝部６２の深さは０．０３μｍ〜０．１μｍの範囲であ
ればよく、溝部を形成しない場合の駆動能力やパンチス
ルー耐圧が保持されて、上記実施の形態と同様の効果を
奏する。
レイン領域５の、ビットラインのためのコンタクトホー
ル２１が開口する部分に、第１の溝部６２を約５００Å
の深さに形成する場合について説明したが、この第１の
溝部６２の深さは０．０３μｍ〜０．１μｍの範囲であ
ればよく、溝部を形成しない場合の駆動能力やパンチス
ルー耐圧が保持されて、上記実施の形態と同様の効果を
奏する。
【００９４】さらに上記実施の形態７では、シリコン基
板がｐ型のウエルとｎ型のソース／ドレイン領域とを備
えた場合に、第１の溝部６２の下部にｎ型の不純物領域
を形成する場合について説明したが、シリコン基板がｎ
型のウエルとｐ型のソース／ドレイン領域とを備えた場
合において、第１の溝部６２の下部にｐ型の不純物領域
を形成してもよく、上記実施の形態と同様の効果を奏す
る。
板がｐ型のウエルとｎ型のソース／ドレイン領域とを備
えた場合に、第１の溝部６２の下部にｎ型の不純物領域
を形成する場合について説明したが、シリコン基板がｎ
型のウエルとｐ型のソース／ドレイン領域とを備えた場
合において、第１の溝部６２の下部にｐ型の不純物領域
を形成してもよく、上記実施の形態と同様の効果を奏す
る。
【００９５】実施の形態８．この発明の実施の形態８で
は、上記実施の形態７において、ｐウエルを、シリコン
基板１に硼素（Ｂ）を最初７００ＫｅＶ、１×１０13／
ｃｍ2、次に１００ＫｅＶ、３×１０12／ｃｍ2、さらに
５０ＫｅＶ、５×１０12／ｃｍ2の条件で３回のイオン
注入をして、レトログレード型で形成した。それ以外の
構造および製造方法は、図３５から図４４に示す前記実
施の形態７と同様である。ただし、シリコン基板１の表
面部分の、ｎ型の低濃度不純物領域からなるソース／ド
レイン領域５は、砒素（Ａｓ）を５０ＫｅＶの注入エネ
ルギと５×１０13／ｃｍ2の注入量でイオン注入して形
成するとともに、第１の溝部６２の下部のｎ型の不純物
領域６３は、隣（Ｐ）を１５０ＫｅＶの注入エネルギと
５×１０13／ｃｍ2の注入量でイオン注入して形成し
た。
は、上記実施の形態７において、ｐウエルを、シリコン
基板１に硼素（Ｂ）を最初７００ＫｅＶ、１×１０13／
ｃｍ2、次に１００ＫｅＶ、３×１０12／ｃｍ2、さらに
５０ＫｅＶ、５×１０12／ｃｍ2の条件で３回のイオン
注入をして、レトログレード型で形成した。それ以外の
構造および製造方法は、図３５から図４４に示す前記実
施の形態７と同様である。ただし、シリコン基板１の表
面部分の、ｎ型の低濃度不純物領域からなるソース／ド
レイン領域５は、砒素（Ａｓ）を５０ＫｅＶの注入エネ
ルギと５×１０13／ｃｍ2の注入量でイオン注入して形
成するとともに、第１の溝部６２の下部のｎ型の不純物
領域６３は、隣（Ｐ）を１５０ＫｅＶの注入エネルギと
５×１０13／ｃｍ2の注入量でイオン注入して形成し
た。
【００９６】この実施の形態８における半導体装置およ
びその製造方法は、前記実施の形態７で述べた効果に加
え、以下の諸効果を奏する。すなわち、前記実施の形態
６において図３３と図３４を用いて説明したように、前
記不純物領域６３と前記ｐウエルとのｐｎ接合部の不純
物濃度をほぼ最低にできてｐｎ接合部の電界強度をほぼ
最低にすることができ、接合耐圧を高くできるとともに
接合リーク電流を小さくすることができる。
びその製造方法は、前記実施の形態７で述べた効果に加
え、以下の諸効果を奏する。すなわち、前記実施の形態
６において図３３と図３４を用いて説明したように、前
記不純物領域６３と前記ｐウエルとのｐｎ接合部の不純
物濃度をほぼ最低にできてｐｎ接合部の電界強度をほぼ
最低にすることができ、接合耐圧を高くできるとともに
接合リーク電流を小さくすることができる。
【００９７】また、上記実施の形態８では、ソース／ド
レイン領域５の、ビットラインのためのコンタクトホー
ル２５が開口する部分に、第１の溝部６２を約５００Å
の深さに形成する場合について説明したが、この第１の
溝部６２の深さは０．０３μｍ〜０．１μｍの範囲であ
ればよく、溝部を形成しない場合の駆動能力やパンチス
ルー耐圧が保持されて、上記実施の形態と同様の効果を
奏する。
レイン領域５の、ビットラインのためのコンタクトホー
ル２５が開口する部分に、第１の溝部６２を約５００Å
の深さに形成する場合について説明したが、この第１の
溝部６２の深さは０．０３μｍ〜０．１μｍの範囲であ
ればよく、溝部を形成しない場合の駆動能力やパンチス
ルー耐圧が保持されて、上記実施の形態と同様の効果を
奏する。
【００９８】さらに上記実施の形態８では、シリコン基
板がｐ型のウエルとｎ型のソース／ドレイン領域とを備
えた場合に、第１の溝部６２の下部にｎ型の不純物領域
を形成する場合について説明したが、シリコン基板がｎ
型のウエルとｐ型のソース／ドレイン領域とを備えた場
合において、第１の溝部６２の下部にｐ型の不純物領域
を形成してもよく、上記実施の形態と同様の効果を奏す
る。
板がｐ型のウエルとｎ型のソース／ドレイン領域とを備
えた場合に、第１の溝部６２の下部にｎ型の不純物領域
を形成する場合について説明したが、シリコン基板がｎ
型のウエルとｐ型のソース／ドレイン領域とを備えた場
合において、第１の溝部６２の下部にｐ型の不純物領域
を形成してもよく、上記実施の形態と同様の効果を奏す
る。
【００９９】実施の形態９．次に、図４５から図５０を
用いて、この発明の実施の形態９について説明する。
用いて、この発明の実施の形態９について説明する。
【０１００】図４５は、この発明の実施の形態９におけ
る半導体装置を示す断面図である。図４５を参照して、
１は第１導電型であるｐ型のウエル（図示せず）を備え
た、半導体基板であるシリコン基板、２はこのシリコン
基板１の表面部分に形成された分離酸化膜、３は前記シ
リコン基板１の主表面上に形成された、第１の絶縁層で
あるゲート酸化膜、４ｙはこのゲート酸化膜３上に形成
されたゲート電極である。そして、５は前記シリコン基
板１の表面部分に、チャネル領域（図示せず）をはさん
で形成された、第２導電型であるｎ型の第１の低濃度不
純物領域である。さらに、前記ゲート電極４ｙの両側壁
には、サイドウォール絶縁体６ｙが形成されているとと
もに、前記第１の低濃度不純物領域５の前記サイドウォ
ール絶縁体６ｙ直下の部分以外の部分に第２の溝部８が
形成されており、この第２の溝部８の下部にはｎ型の第
２の低濃度不純物領域１０が形成されていて、前記第１
の低濃度不純物領域５とこの第２の低濃度不純物領域１
０とで、ソース／ドレイン領域が構成されている。
る半導体装置を示す断面図である。図４５を参照して、
１は第１導電型であるｐ型のウエル（図示せず）を備え
た、半導体基板であるシリコン基板、２はこのシリコン
基板１の表面部分に形成された分離酸化膜、３は前記シ
リコン基板１の主表面上に形成された、第１の絶縁層で
あるゲート酸化膜、４ｙはこのゲート酸化膜３上に形成
されたゲート電極である。そして、５は前記シリコン基
板１の表面部分に、チャネル領域（図示せず）をはさん
で形成された、第２導電型であるｎ型の第１の低濃度不
純物領域である。さらに、前記ゲート電極４ｙの両側壁
には、サイドウォール絶縁体６ｙが形成されているとと
もに、前記第１の低濃度不純物領域５の前記サイドウォ
ール絶縁体６ｙ直下の部分以外の部分に第２の溝部８が
形成されており、この第２の溝部８の下部にはｎ型の第
２の低濃度不純物領域１０が形成されていて、前記第１
の低濃度不純物領域５とこの第２の低濃度不純物領域１
０とで、ソース／ドレイン領域が構成されている。
【０１０１】そして、２０はシリコン基板１上に形成さ
れた第３の絶縁層である二酸化シリコン膜、２１はこの
二酸化シリコン膜に形成された、低濃度不純物領域１０
に達する孔であるコンタクトホールであって、このコン
タクトホール２１の内部に、二層の導電層２２と２３か
らなる、配線であるビット線９０が形成されている。さ
らに、２４は前記第３の絶縁層２０上に形成された絶縁
層である二酸化シリコン膜、２５はこの絶縁層２４と前
記第３の絶縁層２０に形成された、前記第２の低濃度不
純物領域１０に達する孔であるコンタクトホールであっ
て、前記第２の低濃度不純物領域１０の、前記コンタク
トホール２５の開口する部分には、第１の溝部５２が形
成されているとともに、前記第１の溝部５２の下部に
は、第２導電型であるｎ型の不純物領域５３が形成され
ている。そして、このコンタクトホール２５と第１の溝
部５２の内部に、コンデンサの下部電極であるストレー
ジノード２６が形成されているとともに、このストレー
ジノード２６上にはコンデンサの誘電膜２７が、さらに
その上部にはコンデンサの上部電極であるセルプレート
２８が形成されており、前記下部電極２６と前記誘電膜
２７と前記上部電極２８とでコンデンサ９２を構成して
いる。
れた第３の絶縁層である二酸化シリコン膜、２１はこの
二酸化シリコン膜に形成された、低濃度不純物領域１０
に達する孔であるコンタクトホールであって、このコン
タクトホール２１の内部に、二層の導電層２２と２３か
らなる、配線であるビット線９０が形成されている。さ
らに、２４は前記第３の絶縁層２０上に形成された絶縁
層である二酸化シリコン膜、２５はこの絶縁層２４と前
記第３の絶縁層２０に形成された、前記第２の低濃度不
純物領域１０に達する孔であるコンタクトホールであっ
て、前記第２の低濃度不純物領域１０の、前記コンタク
トホール２５の開口する部分には、第１の溝部５２が形
成されているとともに、前記第１の溝部５２の下部に
は、第２導電型であるｎ型の不純物領域５３が形成され
ている。そして、このコンタクトホール２５と第１の溝
部５２の内部に、コンデンサの下部電極であるストレー
ジノード２６が形成されているとともに、このストレー
ジノード２６上にはコンデンサの誘電膜２７が、さらに
その上部にはコンデンサの上部電極であるセルプレート
２８が形成されており、前記下部電極２６と前記誘電膜
２７と前記上部電極２８とでコンデンサ９２を構成して
いる。
【０１０２】次に図４６から図５０を用いて、上記の半
導体装置の製造方法について説明する。図４６から図５
０は、図４５に示す半導体装置の製造工程の、第１工程
から第５工程を示す断面図である。
導体装置の製造方法について説明する。図４６から図５
０は、図４５に示す半導体装置の製造工程の、第１工程
から第５工程を示す断面図である。
【０１０３】まず図４６を参照して、前記実施の形態１
の場合と同様の工程を経て、半導体基板であるシリコン
基板１の表面部分に、分離酸化膜２、第１導電型である
ｐ型のウエル（図示せず）、第１の絶縁層であるゲート
酸化膜３、ゲート電極４ｙ、第２導電型であるｎ型の第
１の低濃度不純物領域５およびサイドウォール絶縁体６
ｙを形成するとともに、前記第１の低濃度不純物領域５
の前記サイドウォール絶縁体６ｙ直下の部分以外の部分
に第２の溝部８、この第２の溝部８の下部にｎ型の第２
の低濃度不純物領域１０を形成する。さらに、前記シリ
コン基板１上の全面に、約７０００Åの厚さの二酸化シ
リコン膜２０をＣＶＤ法で形成した後、この二酸化シリ
コン膜２０に、前記第２の低濃度不純物領域１０に達す
るコンタクトホール２１を形成した後、前記二酸化シリ
コン膜２０上に、ＣＶＤ法で、不純物を含有したポリシ
リコンを約８００Å、さらにその上にタングステンシリ
サイド（ＷＳｉ）を約７００Å堆積してから、レジスト
を用いた写真製版工程とエッチング工程を経ることによ
り、不純物を含有したポリシリコン層パターン２２とタ
ングステンシリサイド層パターン２３からなるビット線
９０を、前記第２の低濃度不純物領域１０と電気的に接
続するように、前記コンタクトホール２１の内部に形成
する。そして、前記二酸化シリコン膜２０と前記ビット
線９０上に、ＣＶＤ法で、約７０００Åの厚さの二酸化
シリコン膜２４を再度形成する。
の場合と同様の工程を経て、半導体基板であるシリコン
基板１の表面部分に、分離酸化膜２、第１導電型である
ｐ型のウエル（図示せず）、第１の絶縁層であるゲート
酸化膜３、ゲート電極４ｙ、第２導電型であるｎ型の第
１の低濃度不純物領域５およびサイドウォール絶縁体６
ｙを形成するとともに、前記第１の低濃度不純物領域５
の前記サイドウォール絶縁体６ｙ直下の部分以外の部分
に第２の溝部８、この第２の溝部８の下部にｎ型の第２
の低濃度不純物領域１０を形成する。さらに、前記シリ
コン基板１上の全面に、約７０００Åの厚さの二酸化シ
リコン膜２０をＣＶＤ法で形成した後、この二酸化シリ
コン膜２０に、前記第２の低濃度不純物領域１０に達す
るコンタクトホール２１を形成した後、前記二酸化シリ
コン膜２０上に、ＣＶＤ法で、不純物を含有したポリシ
リコンを約８００Å、さらにその上にタングステンシリ
サイド（ＷＳｉ）を約７００Å堆積してから、レジスト
を用いた写真製版工程とエッチング工程を経ることによ
り、不純物を含有したポリシリコン層パターン２２とタ
ングステンシリサイド層パターン２３からなるビット線
９０を、前記第２の低濃度不純物領域１０と電気的に接
続するように、前記コンタクトホール２１の内部に形成
する。そして、前記二酸化シリコン膜２０と前記ビット
線９０上に、ＣＶＤ法で、約７０００Åの厚さの二酸化
シリコン膜２４を再度形成する。
【０１０４】次に、図４７に示すように、この二酸化シ
リコン膜２４と前記二酸化シリコン膜２０に、第２の低
濃度不純物領域１０に達するコンタクトホール２５を形
成するが、このコンタクトホール２５の形成時に、シリ
コン基板１の表面がエッチングガスに曝されることによ
り、第２の低濃度不純物領域１０の、前記コンタクトホ
ール２５の開口する部分に、ダメージ層５１が形成され
る。そして図４８を参照して、ＣＤＥ法でこのダメージ
層５１を除去して、第２の低濃度不純物領域１０の、前
記コンタクトホール２５の開口する部分に、約５００Å
の深さの第１の溝部５２を形成してから、図４９に示す
ように、前記二酸化シリコン膜２４をマスクとして、前
記第１の溝部５２に隣（Ｐ）を、１５０ＫｅＶの注入エ
ネルギと５×１０13／ｃｍ2の注入量でイオン注入し
て、前記第１の溝部５２の下部にｎ型の不純物領域５３
を形成する。
リコン膜２４と前記二酸化シリコン膜２０に、第２の低
濃度不純物領域１０に達するコンタクトホール２５を形
成するが、このコンタクトホール２５の形成時に、シリ
コン基板１の表面がエッチングガスに曝されることによ
り、第２の低濃度不純物領域１０の、前記コンタクトホ
ール２５の開口する部分に、ダメージ層５１が形成され
る。そして図４８を参照して、ＣＤＥ法でこのダメージ
層５１を除去して、第２の低濃度不純物領域１０の、前
記コンタクトホール２５の開口する部分に、約５００Å
の深さの第１の溝部５２を形成してから、図４９に示す
ように、前記二酸化シリコン膜２４をマスクとして、前
記第１の溝部５２に隣（Ｐ）を、１５０ＫｅＶの注入エ
ネルギと５×１０13／ｃｍ2の注入量でイオン注入し
て、前記第１の溝部５２の下部にｎ型の不純物領域５３
を形成する。
【０１０５】その後、前記二酸化シリコン膜２４上に不
純物を含有したポリシリコンを約８０００Å堆積してか
ら、レジストを用いた写真製版工程とエッチング工程を
経ることにより、図５０に示すように、前記コンタクト
ホール２５と第１の溝部５２の内部に、前記第２の低濃
度不純物領域１０と電気的に接続するストレージノード
２６を形成する。それから、ＣＶＤ法でコンデンサの誘
電膜である、約７０Åの厚さのシリコンオキシナイトラ
イド（ＳｉＯＮ）層２７、さらにその上にセルプレート
である、約５００Åの厚さの不純物を含有したポリシリ
コン層２８を形成して、図４５に示す半導体装置が形成
されるが、ＬＳＩ素子とするためには、さらに層間絶縁
膜、コンタクトホールおよび配線層の形成工程が必要な
ことは言うまでもない。
純物を含有したポリシリコンを約８０００Å堆積してか
ら、レジストを用いた写真製版工程とエッチング工程を
経ることにより、図５０に示すように、前記コンタクト
ホール２５と第１の溝部５２の内部に、前記第２の低濃
度不純物領域１０と電気的に接続するストレージノード
２６を形成する。それから、ＣＶＤ法でコンデンサの誘
電膜である、約７０Åの厚さのシリコンオキシナイトラ
イド（ＳｉＯＮ）層２７、さらにその上にセルプレート
である、約５００Åの厚さの不純物を含有したポリシリ
コン層２８を形成して、図４５に示す半導体装置が形成
されるが、ＬＳＩ素子とするためには、さらに層間絶縁
膜、コンタクトホールおよび配線層の形成工程が必要な
ことは言うまでもない。
【０１０６】以上説明したように、この実施の形態９に
おける半導体装置およびその製造方法によれば、前記実
施の形態３で述べた効果に加え、以下の諸効果を奏す
る。すなわち、第２の低濃度不純物領域１０の、ストレ
ージノードのためのコンタクトホール２５が開口する部
分に第１の溝部５２を形成して、前記コンタクトホール
２５形成時に第２の低濃度不純物領域１０の表面部分に
形成されるダメージ層５１を除去したので、ストレージ
ノードの下部における、第２の低濃度不純物領域１０と
シリコン基板１間の接合部分におけるリーク電流を減少
させて接合特性を良好にして、キャパシタの蓄積電荷を
その外部に流出させないでリフレッシュ特性を向上させ
るとともに、第２の低濃度不純物領域１０とシリコン基
板１間の接合の、逆バイアス印加時の絶縁特性を向上さ
せる。さらに、前記第１の溝部５２の下部に、第１の低
濃度不純物領域５と同じ導電型の不純物領域５３を形成
したので、ダメージ層５１の除去にともなうソース／ド
レイン領域の高抵抗化を防止できてストレージノードの
コンタクト特性を向上でき、高速かつ安定な動作をする
ＤＲＡＭを実現できる。
おける半導体装置およびその製造方法によれば、前記実
施の形態３で述べた効果に加え、以下の諸効果を奏す
る。すなわち、第２の低濃度不純物領域１０の、ストレ
ージノードのためのコンタクトホール２５が開口する部
分に第１の溝部５２を形成して、前記コンタクトホール
２５形成時に第２の低濃度不純物領域１０の表面部分に
形成されるダメージ層５１を除去したので、ストレージ
ノードの下部における、第２の低濃度不純物領域１０と
シリコン基板１間の接合部分におけるリーク電流を減少
させて接合特性を良好にして、キャパシタの蓄積電荷を
その外部に流出させないでリフレッシュ特性を向上させ
るとともに、第２の低濃度不純物領域１０とシリコン基
板１間の接合の、逆バイアス印加時の絶縁特性を向上さ
せる。さらに、前記第１の溝部５２の下部に、第１の低
濃度不純物領域５と同じ導電型の不純物領域５３を形成
したので、ダメージ層５１の除去にともなうソース／ド
レイン領域の高抵抗化を防止できてストレージノードの
コンタクト特性を向上でき、高速かつ安定な動作をする
ＤＲＡＭを実現できる。
【０１０７】また、ソース／ドレイン領域と不純物領域
５３からなる不純物領域とシリコン基板１との間の接合
特性および前記不純物領域の電気抵抗値は、前記第２の
低濃度不純物領域１０および不純物領域５３によって決
定されるため、ダメージ層７とダメージ層５１の除去時
のエッチング量のバラツキに起因する、ソース／ドレイ
ン領域とシリコン基板１との間の接合特性のバラツキや
ソース／ドレイン領域の電気抵抗値のバラツキが原因の
歩留まりの低下を防止できる。
５３からなる不純物領域とシリコン基板１との間の接合
特性および前記不純物領域の電気抵抗値は、前記第２の
低濃度不純物領域１０および不純物領域５３によって決
定されるため、ダメージ層７とダメージ層５１の除去時
のエッチング量のバラツキに起因する、ソース／ドレイ
ン領域とシリコン基板１との間の接合特性のバラツキや
ソース／ドレイン領域の電気抵抗値のバラツキが原因の
歩留まりの低下を防止できる。
【０１０８】また、上記実施の形態９では、第２の低濃
度不純物領域１０の、ストレージノードのためのコンタ
クトホール２５が開口する部分に、第１の溝部５２を約
５００Åの深さに形成する場合について説明したが、こ
の第１の溝部５２の深さは０．０３μｍ〜０．１μｍの
範囲であればよく、溝部を形成しない場合の駆動能力や
パンチスルー耐圧が保持されて、上記実施の形態と同様
の効果を奏する。
度不純物領域１０の、ストレージノードのためのコンタ
クトホール２５が開口する部分に、第１の溝部５２を約
５００Åの深さに形成する場合について説明したが、こ
の第１の溝部５２の深さは０．０３μｍ〜０．１μｍの
範囲であればよく、溝部を形成しない場合の駆動能力や
パンチスルー耐圧が保持されて、上記実施の形態と同様
の効果を奏する。
【０１０９】さらに上記実施の形態９では、シリコン基
板がｐ型のウエルとｎ型の第１の低濃度不純物領域とを
備えた場合に、第１の溝部５２の下部と第２の溝部８の
下部にｎ型の不純物領域を形成する場合について説明し
たが、シリコン基板がｎ型のウエルとｐ型の第１の低濃
度不純物領域とを備えた場合において、第１の溝部５２
と第２の溝部８の下部にｐ型の不純物領域を形成しても
よく、上記実施の形態と同様の効果を奏する。
板がｐ型のウエルとｎ型の第１の低濃度不純物領域とを
備えた場合に、第１の溝部５２の下部と第２の溝部８の
下部にｎ型の不純物領域を形成する場合について説明し
たが、シリコン基板がｎ型のウエルとｐ型の第１の低濃
度不純物領域とを備えた場合において、第１の溝部５２
と第２の溝部８の下部にｐ型の不純物領域を形成しても
よく、上記実施の形態と同様の効果を奏する。
【０１１０】実施の形態１０．この発明の実施の形態１
０では、上記実施の形態９において、ｐウエルを、シリ
コン基板１に硼素（Ｂ）を最初７００ＫｅＶ、１×１０
13／ｃｍ2、次に１００ＫｅＶ、３×１０12／ｃｍ2、さ
らに５０ＫｅＶ、５×１０12／ｃｍ2の条件で３回のイ
オン注入をして、レトログレード型で形成した。それ以
外の構造および製造方法は、図４５から図５０に示す実
施の形態９と同様である。ただし、第２の溝部８の下部
のｎ型の第２の低濃度不純物領域１０は、砒素（Ａｓ）
を５０ＫｅＶの注入エネルギと５×１０13／ｃｍ2の注
入量でイオン注入して形成するとともに、第１の溝部５
２の下部のｎ型の不純物領域５３は、隣（Ｐ）を１５０
ＫｅＶの注入エネルギと５×１０13／ｃｍ2の注入量で
イオン注入して形成した。
０では、上記実施の形態９において、ｐウエルを、シリ
コン基板１に硼素（Ｂ）を最初７００ＫｅＶ、１×１０
13／ｃｍ2、次に１００ＫｅＶ、３×１０12／ｃｍ2、さ
らに５０ＫｅＶ、５×１０12／ｃｍ2の条件で３回のイ
オン注入をして、レトログレード型で形成した。それ以
外の構造および製造方法は、図４５から図５０に示す実
施の形態９と同様である。ただし、第２の溝部８の下部
のｎ型の第２の低濃度不純物領域１０は、砒素（Ａｓ）
を５０ＫｅＶの注入エネルギと５×１０13／ｃｍ2の注
入量でイオン注入して形成するとともに、第１の溝部５
２の下部のｎ型の不純物領域５３は、隣（Ｐ）を１５０
ＫｅＶの注入エネルギと５×１０13／ｃｍ2の注入量で
イオン注入して形成した。
【０１１１】この実施の形態１０における半導体装置お
よびその製造方法は、前記実施の形態９で述べた効果に
加え、以下の諸効果を奏する。すなわち、前記実施の形
態６において図３３と図３４を用いて説明したように、
前記不純物領域５３と前記ｐウエルとのｐｎ接合部の不
純物濃度をほぼ最低にできてｐｎ接合部の電界強度をほ
ぼ最低にすることができ、接合耐圧を高くできるととも
に接合リーク電流を小さくすることができる。
よびその製造方法は、前記実施の形態９で述べた効果に
加え、以下の諸効果を奏する。すなわち、前記実施の形
態６において図３３と図３４を用いて説明したように、
前記不純物領域５３と前記ｐウエルとのｐｎ接合部の不
純物濃度をほぼ最低にできてｐｎ接合部の電界強度をほ
ぼ最低にすることができ、接合耐圧を高くできるととも
に接合リーク電流を小さくすることができる。
【０１１２】また、上記実施の形態１０では、第２の低
濃度不純物領域１０の、ストレージノードのためのコン
タクトホール２５が開口する部分に、第１の溝部５２を
約５００Åの深さに形成する場合について説明したが、
この第１の溝部５２の深さは０．０３μｍ〜０．１μｍ
の範囲であればよく、溝部を形成しない場合の駆動能力
やパンチスルー耐圧が保持されて、上記実施の形態と同
様の効果を奏する。
濃度不純物領域１０の、ストレージノードのためのコン
タクトホール２５が開口する部分に、第１の溝部５２を
約５００Åの深さに形成する場合について説明したが、
この第１の溝部５２の深さは０．０３μｍ〜０．１μｍ
の範囲であればよく、溝部を形成しない場合の駆動能力
やパンチスルー耐圧が保持されて、上記実施の形態と同
様の効果を奏する。
【０１１３】さらに上記実施の形態１０では、シリコン
基板がｐ型のウエルとｎ型の第１の低濃度不純物領域と
を備えた場合に、第１の溝部５２の下部と第２の溝部８
の下部にｎ型の不純物領域を形成する場合について説明
したが、シリコン基板がｎ型のウエルとｐ型の第１の低
濃度不純物領域とを備えた場合において、第１の溝部５
２と第２の溝部８の下部にｐ型の不純物領域を形成して
もよく、上記実施の形態と同様の効果を奏する。
基板がｐ型のウエルとｎ型の第１の低濃度不純物領域と
を備えた場合に、第１の溝部５２の下部と第２の溝部８
の下部にｎ型の不純物領域を形成する場合について説明
したが、シリコン基板がｎ型のウエルとｐ型の第１の低
濃度不純物領域とを備えた場合において、第１の溝部５
２と第２の溝部８の下部にｐ型の不純物領域を形成して
もよく、上記実施の形態と同様の効果を奏する。
【０１１４】実施の形態１１．次に、図５１から図６０
を用いて、この発明の実施の形態１１について説明す
る。
を用いて、この発明の実施の形態１１について説明す
る。
【０１１５】図５１は、この発明の実施の形態１１にお
ける半導体装置を示す断面図である。図５１を参照し
て、１は第１導電型であるｐ型のウエル（図示せず）を
備えた、半導体基板であるシリコン基板、２はこのシリ
コン基板１の表面部分に形成された分離酸化膜、３は前
記シリコン基板１の主表面上に形成された、第１の絶縁
層であるゲート酸化膜、４ｙはこのゲート酸化膜３上に
形成されたゲート電極である。そして、５は前記シリコ
ン基板１の表面部分に、チャネル領域（図示せず）をは
さんで形成された、第２導電型であるｎ型の第１の低濃
度不純物領域である。さらに、前記ゲート電極４ｙの両
側壁には、サイドウォール絶縁体６ｙが形成されている
とともに、前記第１の低濃度不純物領域５の前記サイド
ウォール絶縁体６ｙ直下の部分以外の部分に第２の溝部
８が形成されており、この第２の溝部８の下部にはｎ型
の第２の低濃度不純物領域１０が形成されていて、前記
第１の低濃度不純物領域５とこの第２の低濃度不純物領
域１０とで、ソース／ドレイン領域が構成されている。
ける半導体装置を示す断面図である。図５１を参照し
て、１は第１導電型であるｐ型のウエル（図示せず）を
備えた、半導体基板であるシリコン基板、２はこのシリ
コン基板１の表面部分に形成された分離酸化膜、３は前
記シリコン基板１の主表面上に形成された、第１の絶縁
層であるゲート酸化膜、４ｙはこのゲート酸化膜３上に
形成されたゲート電極である。そして、５は前記シリコ
ン基板１の表面部分に、チャネル領域（図示せず）をは
さんで形成された、第２導電型であるｎ型の第１の低濃
度不純物領域である。さらに、前記ゲート電極４ｙの両
側壁には、サイドウォール絶縁体６ｙが形成されている
とともに、前記第１の低濃度不純物領域５の前記サイド
ウォール絶縁体６ｙ直下の部分以外の部分に第２の溝部
８が形成されており、この第２の溝部８の下部にはｎ型
の第２の低濃度不純物領域１０が形成されていて、前記
第１の低濃度不純物領域５とこの第２の低濃度不純物領
域１０とで、ソース／ドレイン領域が構成されている。
【０１１６】そして、２０はシリコン基板１上に形成さ
れた第３の絶縁層である二酸化シリコン膜、２１はこの
二酸化シリコン膜に形成された、第２の低濃度不純物領
域１０に達する孔であるコンタクトホールであって、前
記第２の低濃度不純物領域１０の、前記コンタクトホー
ル２１の開口する部分には、第１の溝部６２が形成され
ているとともに、前記第１の溝部６２の下部には、第２
導電型であるｎ型の不純物領域６３が形成されている。
そして、このコンタクトホール２１の内部に、二層の導
電層２２と２３からなる、配線であるビット線９０が形
成されている。さらに、２４は前記第３の絶縁層２０上
に形成された絶縁層である二酸化シリコン膜、２５はこ
の絶縁層２４と前記第３の絶縁層２０に形成された、前
記第２の低濃度不純物領域１０に達する孔であるコンタ
クトホールであって、このコンタクトホール２５と第１
の溝部５２の内部に、コンデンサの下部電極であるスト
レージノード２６が形成されているとともに、このスト
レージノード２６上にはコンデンサの誘電膜２７が、さ
らにその上部にはコンデンサの上部電極であるセルプレ
ート２８が形成されており、前記下部電極２６と前記誘
電膜２７と前記上部電極２８とでコンデンサ９２を構成
している。
れた第３の絶縁層である二酸化シリコン膜、２１はこの
二酸化シリコン膜に形成された、第２の低濃度不純物領
域１０に達する孔であるコンタクトホールであって、前
記第２の低濃度不純物領域１０の、前記コンタクトホー
ル２１の開口する部分には、第１の溝部６２が形成され
ているとともに、前記第１の溝部６２の下部には、第２
導電型であるｎ型の不純物領域６３が形成されている。
そして、このコンタクトホール２１の内部に、二層の導
電層２２と２３からなる、配線であるビット線９０が形
成されている。さらに、２４は前記第３の絶縁層２０上
に形成された絶縁層である二酸化シリコン膜、２５はこ
の絶縁層２４と前記第３の絶縁層２０に形成された、前
記第２の低濃度不純物領域１０に達する孔であるコンタ
クトホールであって、このコンタクトホール２５と第１
の溝部５２の内部に、コンデンサの下部電極であるスト
レージノード２６が形成されているとともに、このスト
レージノード２６上にはコンデンサの誘電膜２７が、さ
らにその上部にはコンデンサの上部電極であるセルプレ
ート２８が形成されており、前記下部電極２６と前記誘
電膜２７と前記上部電極２８とでコンデンサ９２を構成
している。
【０１１７】次に図５２から図６０を用いて、上記の半
導体装置の製造方法について説明する。図５２から図６
０は、図５１に示す半導体装置の製造工程の、第１工程
から第９工程を示す断面図である。
導体装置の製造方法について説明する。図５２から図６
０は、図５１に示す半導体装置の製造工程の、第１工程
から第９工程を示す断面図である。
【０１１８】まず図５２を参照して、前記実施の形態１
の場合と同様の工程を経て、半導体基板であるシリコン
基板１の表面部分に、分離酸化膜２、第１導電型である
ｐ型のウエル（図示せず）、第１の絶縁層であるゲート
酸化膜３、ゲート電極４ｙ、第２導電型であるｎ型の第
１の低濃度不純物領域５およびサイドウォール絶縁体６
ｙを形成するとともに、前記第１の低濃度不純物領域５
の前記サイドウォール絶縁体６ｙ直下の部分以外の部分
に第２の溝部８、この第２の溝部８の下部にｎ型の第２
の低濃度不純物領域１０を形成する。
の場合と同様の工程を経て、半導体基板であるシリコン
基板１の表面部分に、分離酸化膜２、第１導電型である
ｐ型のウエル（図示せず）、第１の絶縁層であるゲート
酸化膜３、ゲート電極４ｙ、第２導電型であるｎ型の第
１の低濃度不純物領域５およびサイドウォール絶縁体６
ｙを形成するとともに、前記第１の低濃度不純物領域５
の前記サイドウォール絶縁体６ｙ直下の部分以外の部分
に第２の溝部８、この第２の溝部８の下部にｎ型の第２
の低濃度不純物領域１０を形成する。
【０１１９】そして、図５３を参照して、前記シリコン
基板１上の全面に、約７０００Åの厚さの二酸化シリコ
ン膜２０をＣＶＤ法で形成してから、図５４に示すよう
に、この二酸化シリコン膜２０に、第２の低濃度不純物
領域１０に達するコンタクトホール２１を形成するが、
このコンタクトホール２１の形成時に、シリコン基板１
の表面がエッチングガスに曝されることにより、第２の
低濃度不純物領域１０の、前記コンタクトホール２１の
開口する部分に、ダメージ層６１が形成される。そし
て、図５５を参照して、ＣＤＥ法でこのダメージ層６１
を除去して、第２の低濃度不純物領域１０の、前記コン
タクトホール２１の開口する部分に、約５００Åの深さ
の第１の溝部６２を形成してから、図５６に示すよう
に、前記二酸化シリコン膜２１をマスクとして、前記第
１の溝部６２に隣（Ｐ）を、１５０ＫｅＶの注入エネル
ギと５×１０13／ｃｍ2の注入量でイオン注入して、前
記第１の溝部６２の下部にｎ型の不純物領域６３を形成
する。
基板１上の全面に、約７０００Åの厚さの二酸化シリコ
ン膜２０をＣＶＤ法で形成してから、図５４に示すよう
に、この二酸化シリコン膜２０に、第２の低濃度不純物
領域１０に達するコンタクトホール２１を形成するが、
このコンタクトホール２１の形成時に、シリコン基板１
の表面がエッチングガスに曝されることにより、第２の
低濃度不純物領域１０の、前記コンタクトホール２１の
開口する部分に、ダメージ層６１が形成される。そし
て、図５５を参照して、ＣＤＥ法でこのダメージ層６１
を除去して、第２の低濃度不純物領域１０の、前記コン
タクトホール２１の開口する部分に、約５００Åの深さ
の第１の溝部６２を形成してから、図５６に示すよう
に、前記二酸化シリコン膜２１をマスクとして、前記第
１の溝部６２に隣（Ｐ）を、１５０ＫｅＶの注入エネル
ギと５×１０13／ｃｍ2の注入量でイオン注入して、前
記第１の溝部６２の下部にｎ型の不純物領域６３を形成
する。
【０１２０】次に、前記二酸化シリコン膜２０上に、Ｃ
ＶＤ法で、不純物を含有したポリシリコンを約８００
Å、さらにその上にタングステンシリサイド（ＷＳｉ）
を約７００Å堆積してから、レジストを用いた写真製版
工程とエッチング工程を経ることにより、図５７に示す
ように、不純物を含有したポリシリコン層パターン２２
とタングステンシリサイド層パターン２３からなるビッ
ト線９０を、第２の低濃度不純物領域１０と電気的に接
続するように、前記コンタクトホール２１の内部に形成
する。
ＶＤ法で、不純物を含有したポリシリコンを約８００
Å、さらにその上にタングステンシリサイド（ＷＳｉ）
を約７００Å堆積してから、レジストを用いた写真製版
工程とエッチング工程を経ることにより、図５７に示す
ように、不純物を含有したポリシリコン層パターン２２
とタングステンシリサイド層パターン２３からなるビッ
ト線９０を、第２の低濃度不純物領域１０と電気的に接
続するように、前記コンタクトホール２１の内部に形成
する。
【０１２１】そして、図５８を参照して、前記二酸化シ
リコン膜２０と前記ビット線９０上に、ＣＶＤ法で、約
７０００Åの厚さの二酸化シリコン膜２４を再度形成し
てから、図５９に示すように、この二酸化シリコン膜２
４と前記二酸化シリコン膜２０に、第２の低濃度不純物
領域１０に達するコンタクトホール２５を形成する。そ
の後、前記二酸化シリコン膜２４上に不純物を含有した
ポリシリコンを約８０００Å堆積してから、レジストを
用いた写真製版工程とエッチング工程を経ることによ
り、図６０に示すように、前記コンタクトホール２５の
内部に、前記第２の低濃度不純物領域１０と電気的に接
続するストレージノード２６を形成する。それから、Ｃ
ＶＤ法でコンデンサの誘電膜である、約７０Åの厚さの
シリコンオキシナイトライド（ＳｉＯＮ）層２７、さら
にその上にセルプレートである、約５００Åの厚さの不
純物を含有したポリシリコン層２８を形成して、図５１
に示す半導体装置が形成されるが、ＬＳＩ素子とするた
めには、さらに層間絶縁膜、コンタクトホールおよび配
線層の形成工程が必要なことは言うまでもない。
リコン膜２０と前記ビット線９０上に、ＣＶＤ法で、約
７０００Åの厚さの二酸化シリコン膜２４を再度形成し
てから、図５９に示すように、この二酸化シリコン膜２
４と前記二酸化シリコン膜２０に、第２の低濃度不純物
領域１０に達するコンタクトホール２５を形成する。そ
の後、前記二酸化シリコン膜２４上に不純物を含有した
ポリシリコンを約８０００Å堆積してから、レジストを
用いた写真製版工程とエッチング工程を経ることによ
り、図６０に示すように、前記コンタクトホール２５の
内部に、前記第２の低濃度不純物領域１０と電気的に接
続するストレージノード２６を形成する。それから、Ｃ
ＶＤ法でコンデンサの誘電膜である、約７０Åの厚さの
シリコンオキシナイトライド（ＳｉＯＮ）層２７、さら
にその上にセルプレートである、約５００Åの厚さの不
純物を含有したポリシリコン層２８を形成して、図５１
に示す半導体装置が形成されるが、ＬＳＩ素子とするた
めには、さらに層間絶縁膜、コンタクトホールおよび配
線層の形成工程が必要なことは言うまでもない。
【０１２２】以上説明したように、この実施の形態１１
における半導体装置およびその製造方法によれば、前記
実施の形態３で述べた効果に加え、以下の諸効果を奏す
る。すなわち、第２の低濃度不純物領域１０の、ビット
ラインのためのコンタクトホール２１が開口する部分に
第１の溝部６２を形成して、前記コンタクトホール２１
形成時に第２の低濃度不純物領域１０の表面部分に形成
されるダメージ層６１を除去したので、ビットラインの
下部における、第２の低濃度不純物領域１０とシリコン
基板１間の接合部分におけるリーク電流を減少させて接
合特性を良好にするとともに、第２の低濃度不純物領域
１０とシリコン基板１間の接合の、逆バイアス印加時の
絶縁特性を向上させる。さらに、前記第１の溝部６２の
下部に、第１の低濃度不純物領域５と同じ導電型の不純
物領域６３を形成したので、ダメージ層６１の除去にと
もなう第２の低濃度不純物領域１０の高抵抗化を防止で
きてビットラインのコンタクト特性を向上でき、高速か
つ安定な動作をするＤＲＡＭを実現できる。
における半導体装置およびその製造方法によれば、前記
実施の形態３で述べた効果に加え、以下の諸効果を奏す
る。すなわち、第２の低濃度不純物領域１０の、ビット
ラインのためのコンタクトホール２１が開口する部分に
第１の溝部６２を形成して、前記コンタクトホール２１
形成時に第２の低濃度不純物領域１０の表面部分に形成
されるダメージ層６１を除去したので、ビットラインの
下部における、第２の低濃度不純物領域１０とシリコン
基板１間の接合部分におけるリーク電流を減少させて接
合特性を良好にするとともに、第２の低濃度不純物領域
１０とシリコン基板１間の接合の、逆バイアス印加時の
絶縁特性を向上させる。さらに、前記第１の溝部６２の
下部に、第１の低濃度不純物領域５と同じ導電型の不純
物領域６３を形成したので、ダメージ層６１の除去にと
もなう第２の低濃度不純物領域１０の高抵抗化を防止で
きてビットラインのコンタクト特性を向上でき、高速か
つ安定な動作をするＤＲＡＭを実現できる。
【０１２３】また、ソース／ドレイン領域と不純物領域
６３からなる不純物領域とシリコン基板１との間の接合
特性および前記不純物領域の電気抵抗値は、前記第２の
低濃度不純物領域１０および不純物領域６３によって決
定されるため、ダメージ層７とダメージ層６１の除去時
のエッチング量のバラツキに起因する、ソース／ドレイ
ン領域５シリコン基板１との間の接合特性のバラツキや
ソース／ドレイン領域の電気抵抗値のバラツキが原因の
歩留まりの低下を防止できる。
６３からなる不純物領域とシリコン基板１との間の接合
特性および前記不純物領域の電気抵抗値は、前記第２の
低濃度不純物領域１０および不純物領域６３によって決
定されるため、ダメージ層７とダメージ層６１の除去時
のエッチング量のバラツキに起因する、ソース／ドレイ
ン領域５シリコン基板１との間の接合特性のバラツキや
ソース／ドレイン領域の電気抵抗値のバラツキが原因の
歩留まりの低下を防止できる。
【０１２４】また、上記実施の形態１１では、第２の低
濃度不純物領域１０の、ビットラインのためのコンタク
トホール２１が開口する部分に、第１の溝部６２を約５
００Åの深さに形成する場合について説明したが、この
第１の溝部６２の深さは０．０３μｍ〜０．１μｍの範
囲であればよく、溝部を形成しない場合の駆動能力やパ
ンチスルー耐圧が保持されて、上記実施の形態と同様の
効果を奏する。
濃度不純物領域１０の、ビットラインのためのコンタク
トホール２１が開口する部分に、第１の溝部６２を約５
００Åの深さに形成する場合について説明したが、この
第１の溝部６２の深さは０．０３μｍ〜０．１μｍの範
囲であればよく、溝部を形成しない場合の駆動能力やパ
ンチスルー耐圧が保持されて、上記実施の形態と同様の
効果を奏する。
【０１２５】さらに上記実施の形態１１では、シリコン
基板がｐ型のウエルとｎ型の第１の低濃度不純物領域と
を備えた場合に、第１の溝部６２の下部と第２の溝部８
の下部にｎ型の不純物領域を形成する場合について説明
したが、シリコン基板がｎ型のウエルとｐ型の第１の低
濃度不純物領域とを備えた場合において、第１の溝部６
２と第２の溝部８の下部にｐ型の不純物領域を形成して
もよく、上記実施の形態と同様の効果を奏する。
基板がｐ型のウエルとｎ型の第１の低濃度不純物領域と
を備えた場合に、第１の溝部６２の下部と第２の溝部８
の下部にｎ型の不純物領域を形成する場合について説明
したが、シリコン基板がｎ型のウエルとｐ型の第１の低
濃度不純物領域とを備えた場合において、第１の溝部６
２と第２の溝部８の下部にｐ型の不純物領域を形成して
もよく、上記実施の形態と同様の効果を奏する。
【０１２６】実施の形態１２．この発明の実施の形態１
２では、上記実施の形態１１において、ｐウエルを、シ
リコン基板１に硼素（Ｂ）を最初７００ＫｅＶ、１×１
０13／ｃｍ2、次に１００ＫｅＶ、３×１０12／ｃｍ2、
さらに５０ＫｅＶ、５×１０12／ｃｍ2の条件で３回の
イオン注入をして、レトログレード型で形成した。それ
以外の構造および製造方法は、図５１から図６０に示す
実施の形態１１と同様である。ただし、第２の溝部８の
下部のｎ型の第２の低濃度不純物領域１０は、砒素（Ａ
ｓ）を５０ＫｅＶの注入エネルギと５×１０13／ｃｍ2
の注入量でイオン注入して形成するとともに、第１の溝
部６２の下部のｎ型の不純物領域６３は、隣（Ｐ）を１
５０ＫｅＶの注入エネルギと５×１０13／ｃｍ2の注入
量でイオン注入して形成した。
２では、上記実施の形態１１において、ｐウエルを、シ
リコン基板１に硼素（Ｂ）を最初７００ＫｅＶ、１×１
０13／ｃｍ2、次に１００ＫｅＶ、３×１０12／ｃｍ2、
さらに５０ＫｅＶ、５×１０12／ｃｍ2の条件で３回の
イオン注入をして、レトログレード型で形成した。それ
以外の構造および製造方法は、図５１から図６０に示す
実施の形態１１と同様である。ただし、第２の溝部８の
下部のｎ型の第２の低濃度不純物領域１０は、砒素（Ａ
ｓ）を５０ＫｅＶの注入エネルギと５×１０13／ｃｍ2
の注入量でイオン注入して形成するとともに、第１の溝
部６２の下部のｎ型の不純物領域６３は、隣（Ｐ）を１
５０ＫｅＶの注入エネルギと５×１０13／ｃｍ2の注入
量でイオン注入して形成した。
【０１２７】この実施の形態１２における半導体装置お
よびその製造方法は、前記実施の形態１１で述べた効果
に加え、以下の諸効果を奏する。すなわち、前記実施の
形態６において図３３と図３４を用いて説明したよう
に、前記不純物領域６３と前記ｐウエルとのｐｎ接合部
の不純物濃度をほぼ最低にできてｐｎ接合部の電界強度
をほぼ最低にすることができ、接合耐圧を高くできると
ともに接合リーク電流を小さくすることができる。
よびその製造方法は、前記実施の形態１１で述べた効果
に加え、以下の諸効果を奏する。すなわち、前記実施の
形態６において図３３と図３４を用いて説明したよう
に、前記不純物領域６３と前記ｐウエルとのｐｎ接合部
の不純物濃度をほぼ最低にできてｐｎ接合部の電界強度
をほぼ最低にすることができ、接合耐圧を高くできると
ともに接合リーク電流を小さくすることができる。
【０１２８】また、上記実施の形態１２では、第２の低
濃度不純物領域１０の、ビットラインのためのコンタク
トホール２１が開口する部分に、第１の溝部６２を約５
００Åの深さに形成する場合について説明したが、この
第１の溝部６２の深さは０．０３μｍ〜０．１μｍの範
囲であればよく、溝部を形成しない場合の駆動能力やパ
ンチスルー耐圧が保持されて、上記実施の形態と同様の
効果を奏する。
濃度不純物領域１０の、ビットラインのためのコンタク
トホール２１が開口する部分に、第１の溝部６２を約５
００Åの深さに形成する場合について説明したが、この
第１の溝部６２の深さは０．０３μｍ〜０．１μｍの範
囲であればよく、溝部を形成しない場合の駆動能力やパ
ンチスルー耐圧が保持されて、上記実施の形態と同様の
効果を奏する。
【０１２９】さらに上記実施の形態１２では、シリコン
基板がｐ型のウエルとｎ型の第１の低濃度不純物領域と
を備えた場合に、第１の溝部６２の下部と第２の溝部８
の下部にｎ型の不純物領域を形成する場合について説明
したが、シリコン基板がｎ型のウエルとｐ型の第１の低
濃度不純物領域とを備えた場合において、第１の溝部６
２と第２の溝部８の下部にｐ型の不純物領域を形成して
もよく、上記実施の形態と同様の効果を奏する。
基板がｐ型のウエルとｎ型の第１の低濃度不純物領域と
を備えた場合に、第１の溝部６２の下部と第２の溝部８
の下部にｎ型の不純物領域を形成する場合について説明
したが、シリコン基板がｎ型のウエルとｐ型の第１の低
濃度不純物領域とを備えた場合において、第１の溝部６
２と第２の溝部８の下部にｐ型の不純物領域を形成して
もよく、上記実施の形態と同様の効果を奏する。
【０１３０】実施の形態１３．上記実施の形態３、およ
び実施の形態５から実施の形態１２では、コンタクトホ
ール２５内と二酸化シリコン膜２４上にコンデンサ９２
を形成する場合について説明したが、前記コンタクトホ
ール２５を不純物を含有したポリシリコンで充填すると
ともに、二酸化シリコン膜２４上に、このポリシリコン
層と電気的に接続してアルミニュームなどからなる配線
層を形成しても良い。この場合は、ソース／ドレイン領
域とシリコン基板１間の接合部分におけるリーク電流を
減少させて接合特性を良好にし、ソース／ドレイン領域
とシリコン基板１間の接合の、逆バイアス印加時の絶縁
特性を向上させるので、接合リーク電流を低減して消費
電力を低減するとともに、ソース／ドレイン領域の高抵
抗化を防止して高速かつ安定な動作をする高集積度のロ
ジックデバイスを実現できる。
び実施の形態５から実施の形態１２では、コンタクトホ
ール２５内と二酸化シリコン膜２４上にコンデンサ９２
を形成する場合について説明したが、前記コンタクトホ
ール２５を不純物を含有したポリシリコンで充填すると
ともに、二酸化シリコン膜２４上に、このポリシリコン
層と電気的に接続してアルミニュームなどからなる配線
層を形成しても良い。この場合は、ソース／ドレイン領
域とシリコン基板１間の接合部分におけるリーク電流を
減少させて接合特性を良好にし、ソース／ドレイン領域
とシリコン基板１間の接合の、逆バイアス印加時の絶縁
特性を向上させるので、接合リーク電流を低減して消費
電力を低減するとともに、ソース／ドレイン領域の高抵
抗化を防止して高速かつ安定な動作をする高集積度のロ
ジックデバイスを実現できる。
【０１３１】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。
れているので、以下に示すような効果を奏する。
【０１３２】第１の発明によれば、第１の低濃度不純物
領域の、サイドウォール絶縁体直下の部分以外の部分
に、サイドウォール絶縁体形成時のダメージ層を除去す
るための溝部を形成するとともに、溝部の下部に、第１
の低濃度不純物領域と同じ導電型の、第２の低濃度不純
物領域を形成したので、半導体基板とソース／ドレイン
領域の間の接合部分におけるリーク電流を減少させて接
合特性を良好にするとともに、ソース／ドレイン領域の
高抵抗化を防止して、高速かつ安定な動作をする半導体
装置を実現できる。さらには、半導体基板とソース／ド
レイン領域の間の接合特性のバラツキやソース／ドレイ
ン領域の電気抵抗値のバラツキが原因の歩留まりの低下
を防止できる。
領域の、サイドウォール絶縁体直下の部分以外の部分
に、サイドウォール絶縁体形成時のダメージ層を除去す
るための溝部を形成するとともに、溝部の下部に、第１
の低濃度不純物領域と同じ導電型の、第２の低濃度不純
物領域を形成したので、半導体基板とソース／ドレイン
領域の間の接合部分におけるリーク電流を減少させて接
合特性を良好にするとともに、ソース／ドレイン領域の
高抵抗化を防止して、高速かつ安定な動作をする半導体
装置を実現できる。さらには、半導体基板とソース／ド
レイン領域の間の接合特性のバラツキやソース／ドレイ
ン領域の電気抵抗値のバラツキが原因の歩留まりの低下
を防止できる。
【０１３３】さらに、第２および第７の発明によれば、
ソース領域またはドレイン領域が、サイドウォール絶縁
体形成時のダメージ層を有さないので、半導体基板とソ
ース／ドレイン領域の間の接合部分におけるリーク電流
をさらに減少させて接合特性をさらに良好にして、さら
に安定な動作をする半導体装置を実現できる。
ソース領域またはドレイン領域が、サイドウォール絶縁
体形成時のダメージ層を有さないので、半導体基板とソ
ース／ドレイン領域の間の接合部分におけるリーク電流
をさらに減少させて接合特性をさらに良好にして、さら
に安定な動作をする半導体装置を実現できる。
【０１３４】また、第３の発明によれば、溝部の、半導
体基板の主表面からの深さを０．０３μｍ以上かつ０．
１μｍ以下にしたので、溝部を形成しない場合の駆動能
力やパンチスルー耐圧が保持される。
体基板の主表面からの深さを０．０３μｍ以上かつ０．
１μｍ以下にしたので、溝部を形成しない場合の駆動能
力やパンチスルー耐圧が保持される。
【０１３５】さらに、第４および第８の発明によれば、
ソース領域またはドレイン領域において、第２の低濃度
不純物領域よりも半導体基板の主表面よりに浅く形成さ
れた、不純物濃度が第１の低濃度不純物領域の不純物濃
度よりも高い、第１の低濃度不純物領域と同じ導電型の
高濃度不純物領域をさらに備えたので、半導体基板とソ
ース／ドレイン領域の間の接合部分におけるリーク電流
をさらに減少させて接合特性をさらに良好にするととも
に、ソース／ドレイン領域の高抵抗化をさらに防止し
て、さらに高速かつさらに安定な動作をする半導体装置
を実現できる。さらには、半導体基板とソース／ドレイ
ン領域の間の接合特性のバラツキやソース／ドレイン領
域の電気抵抗値のバラツキが原因の歩留まりの低下をさ
らに防止できるうえ、半導体基板の主表面からの不純物
濃度を緩やかに減少させて、ソース／ドレイン領域と半
導体基板との間の接合電界を緩和できる。
ソース領域またはドレイン領域において、第２の低濃度
不純物領域よりも半導体基板の主表面よりに浅く形成さ
れた、不純物濃度が第１の低濃度不純物領域の不純物濃
度よりも高い、第１の低濃度不純物領域と同じ導電型の
高濃度不純物領域をさらに備えたので、半導体基板とソ
ース／ドレイン領域の間の接合部分におけるリーク電流
をさらに減少させて接合特性をさらに良好にするととも
に、ソース／ドレイン領域の高抵抗化をさらに防止し
て、さらに高速かつさらに安定な動作をする半導体装置
を実現できる。さらには、半導体基板とソース／ドレイ
ン領域の間の接合特性のバラツキやソース／ドレイン領
域の電気抵抗値のバラツキが原因の歩留まりの低下をさ
らに防止できるうえ、半導体基板の主表面からの不純物
濃度を緩やかに減少させて、ソース／ドレイン領域と半
導体基板との間の接合電界を緩和できる。
【０１３６】また、第５および第９の発明によれば、ソ
ース／ドレイン領域の、電極または配線の孔が開口する
部分に第１の溝部を形成し、前記第１の溝部の下部に、
第１の低濃度不純物領域と同じ導電型の不純物領域を形
成したので、電極または配線の下部における、ソース／
ドレイン領域と半導体基板の間の接合特性を良好にする
とともに、電極あるいは配線のコンタクト特性を向上で
きて、高速かつ安定な動作をする半導体装置を実現でき
る。
ース／ドレイン領域の、電極または配線の孔が開口する
部分に第１の溝部を形成し、前記第１の溝部の下部に、
第１の低濃度不純物領域と同じ導電型の不純物領域を形
成したので、電極または配線の下部における、ソース／
ドレイン領域と半導体基板の間の接合特性を良好にする
とともに、電極あるいは配線のコンタクト特性を向上で
きて、高速かつ安定な動作をする半導体装置を実現でき
る。
【０１３７】さらに、第６および第１０の発明によれ
ば、ソース領域またはドレイン領域の上部であって、サ
イドウォール直下の部分以外の部分に第２の溝部を有す
るとともに、前記第２の溝部の下部に、第１の低濃度不
純物領域と同じ導電型の、第２の低濃度不純物領域をさ
らに備えたので、電極または配線の下部における、ソー
ス／ドレイン領域と半導体基板の間の接合特性をさらに
良好にするとともに、電極あるいは配線のコンタクト特
性をさらに向上できて、さらに高速かつさらに安定な動
作をする半導体装置を実現できるうえ、半導体基板とソ
ース／ドレイン領域の間の接合特性のバラツキやソース
／ドレイン領域の電気抵抗値のバラツキが原因の歩留ま
りの低下を防止できる。
ば、ソース領域またはドレイン領域の上部であって、サ
イドウォール直下の部分以外の部分に第２の溝部を有す
るとともに、前記第２の溝部の下部に、第１の低濃度不
純物領域と同じ導電型の、第２の低濃度不純物領域をさ
らに備えたので、電極または配線の下部における、ソー
ス／ドレイン領域と半導体基板の間の接合特性をさらに
良好にするとともに、電極あるいは配線のコンタクト特
性をさらに向上できて、さらに高速かつさらに安定な動
作をする半導体装置を実現できるうえ、半導体基板とソ
ース／ドレイン領域の間の接合特性のバラツキやソース
／ドレイン領域の電気抵抗値のバラツキが原因の歩留ま
りの低下を防止できる。
【図１】この発明の実施の形態１における半導体装置を
示す断面図である。
示す断面図である。
【図２】この発明の実施の形態１における、半導体装置
の製造方法の第１工程を示す断面図である。
の製造方法の第１工程を示す断面図である。
【図３】この発明の実施の形態１における、半導体装置
の製造方法の第２工程を示す断面図である。
の製造方法の第２工程を示す断面図である。
【図４】この発明の実施の形態１における、半導体装置
の製造方法の第３工程を示す断面図である。
の製造方法の第３工程を示す断面図である。
【図５】この発明の実施の形態１における、半導体装置
の製造方法の第４工程を示す断面図である。
の製造方法の第４工程を示す断面図である。
【図６】この発明の実施の形態１における、半導体装置
の製造方法の第５工程を示す断面図である。
の製造方法の第５工程を示す断面図である。
【図７】この発明の実施の形態１における、半導体装置
の製造方法の第６工程を示す断面図である。
の製造方法の第６工程を示す断面図である。
【図８】この発明の実施の形態１における、半導体装置
の製造方法の第７工程を示す断面図である。
の製造方法の第７工程を示す断面図である。
【図９】この発明の実施の形態２における半導体装置を
示す断面図である。
示す断面図である。
【図１０】この発明の実施の形態２における、半導体装
置の製造方法の第１工程を示す断面図である。
置の製造方法の第１工程を示す断面図である。
【図１１】この発明の実施の形態３における半導体装置
を示す断面図である。
を示す断面図である。
【図１２】この発明の実施の形態３における、半導体装
置の製造方法の第１工程を示す断面図である。
置の製造方法の第１工程を示す断面図である。
【図１３】この発明の実施の形態３における、半導体装
置の製造方法の第２工程を示す断面図である。
置の製造方法の第２工程を示す断面図である。
【図１４】この発明の実施の形態３における、半導体装
置の製造方法の第３工程を示す断面図である。
置の製造方法の第３工程を示す断面図である。
【図１５】この発明の実施の形態３における、半導体装
置の製造方法の第４工程を示す断面図である。
置の製造方法の第４工程を示す断面図である。
【図１６】この発明の実施の形態３における、半導体装
置の製造方法の第５工程を示す断面図である。
置の製造方法の第５工程を示す断面図である。
【図１７】この発明の実施の形態３における、半導体装
置の製造方法の第６工程を示す断面図である。
置の製造方法の第６工程を示す断面図である。
【図１８】この発明の実施の形態３における、半導体装
置の製造方法の第７工程を示す断面図である。
置の製造方法の第７工程を示す断面図である。
【図１９】この発明の実施の形態４にかかるＳＲＡＭの
等価回路図である。
等価回路図である。
【図２０】この発明の実施の形態４における半導体装置
を示す断面図である。
を示す断面図である。
【図２１】この発明の実施の形態４における、半導体装
置の製造方法の第１工程を示す断面図である。
置の製造方法の第１工程を示す断面図である。
【図２２】この発明の実施の形態４における、半導体装
置の製造方法の第２工程を示す断面図である。
置の製造方法の第２工程を示す断面図である。
【図２３】この発明の実施の形態５における半導体装置
を示す断面図である。
を示す断面図である。
【図２４】この発明の実施の形態５における、半導体装
置の製造方法の第１工程を示す断面図である。
置の製造方法の第１工程を示す断面図である。
【図２５】この発明の実施の形態５における、半導体装
置の製造方法の第２工程を示す断面図である。
置の製造方法の第２工程を示す断面図である。
【図２６】この発明の実施の形態５における、半導体装
置の製造方法の第３工程を示す断面図である。
置の製造方法の第３工程を示す断面図である。
【図２７】この発明の実施の形態５における、半導体装
置の製造方法の第４工程を示す断面図である。
置の製造方法の第４工程を示す断面図である。
【図２８】この発明の実施の形態５における、半導体装
置の製造方法の第５工程を示す断面図である。
置の製造方法の第５工程を示す断面図である。
【図２９】この発明の実施の形態５における、半導体装
置の製造方法の第６工程を示す断面図である。
置の製造方法の第６工程を示す断面図である。
【図３０】この発明の実施の形態５における、半導体装
置の製造方法の第７工程を示す断面図である。
置の製造方法の第７工程を示す断面図である。
【図３１】この発明の実施の形態５における、半導体装
置の製造方法の第８工程を示す断面図である。
置の製造方法の第８工程を示す断面図である。
【図３２】この発明の実施の形態５における、半導体装
置の製造方法の第９１工程を示す断面図である。
置の製造方法の第９１工程を示す断面図である。
【図３３】この発明の実施の形態６における半導体装置
の、第１の溝部における深さ方向の不純物濃度分布の測
定図である。
の、第１の溝部における深さ方向の不純物濃度分布の測
定図である。
【図３４】この発明の実施の形態６における半導体装置
の、第１の溝部における深さ方向の不純物濃度分布の模
式図である。
の、第１の溝部における深さ方向の不純物濃度分布の模
式図である。
【図３５】この発明の実施の形態７における半導体装置
を示す断面図である。
を示す断面図である。
【図３６】この発明の実施の形態７における、半導体装
置の製造方法の第１工程を示す断面図である。
置の製造方法の第１工程を示す断面図である。
【図３７】この発明の実施の形態７における、半導体装
置の製造方法の第２工程を示す断面図である。
置の製造方法の第２工程を示す断面図である。
【図３８】この発明の実施の形態７における、半導体装
置の製造方法の第３１工程を示す断面図である。
置の製造方法の第３１工程を示す断面図である。
【図３９】この発明の実施の形態７における、半導体装
置の製造方法の第４工程を示す断面図である。
置の製造方法の第４工程を示す断面図である。
【図４０】この発明の実施の形態７における、半導体装
置の製造方法の第５工程を示す断面図である。
置の製造方法の第５工程を示す断面図である。
【図４１】この発明の実施の形態７における、半導体装
置の製造方法の第６工程を示す断面図である。
置の製造方法の第６工程を示す断面図である。
【図４２】この発明の実施の形態７における、半導体装
置の製造方法の第７工程を示す断面図である。
置の製造方法の第７工程を示す断面図である。
【図４３】この発明の実施の形態７における、半導体装
置の製造方法の第８工程を示す断面図である。
置の製造方法の第８工程を示す断面図である。
【図４４】この発明の実施の形態７における、半導体装
置の製造方法の第９工程を示す断面図である。
置の製造方法の第９工程を示す断面図である。
【図４５】この発明の実施の形態９における半導体装置
を示す断面図である。
を示す断面図である。
【図４６】この発明の実施の形態９における、半導体装
置の製造方法の第１工程を示す断面図である。
置の製造方法の第１工程を示す断面図である。
【図４７】この発明の実施の形態９における、半導体装
置の製造方法の第２工程を示す断面図である。
置の製造方法の第２工程を示す断面図である。
【図４８】この発明の実施の形態９における、半導体装
置の製造方法の第３工程を示す断面図である。
置の製造方法の第３工程を示す断面図である。
【図４９】この発明の実施の形態９における、半導体装
置の製造方法の第４工程を示す断面図である。
置の製造方法の第４工程を示す断面図である。
【図５０】この発明の実施の形態９における、半導体装
置の製造方法の第５工程を示す断面図である。
置の製造方法の第５工程を示す断面図である。
【図５１】この発明の実施の形態１１おける半導体装置
を示す断面図である。
を示す断面図である。
【図５２】この発明の実施の形態１１における、半導体
装置の製造方法の第１工程を示す断面図である。
装置の製造方法の第１工程を示す断面図である。
【図５３】この発明の実施の形態１１における、半導体
装置の製造方法の第２工程を示す断面図である。
装置の製造方法の第２工程を示す断面図である。
【図５４】この発明の実施の形態１１における、半導体
装置の製造方法の第３工程を示す断面図である。
装置の製造方法の第３工程を示す断面図である。
【図５５】この発明の実施の形態１１における、半導体
装置の製造方法の第４工程を示す断面図である。
装置の製造方法の第４工程を示す断面図である。
【図５６】この発明の実施の形態１１における、半導体
装置の製造方法の第５工程を示す断面図である。
装置の製造方法の第５工程を示す断面図である。
【図５７】この発明の実施の形態１１における、半導体
装置の製造方法の第６工程を示す断面図である。
装置の製造方法の第６工程を示す断面図である。
【図５８】この発明の実施の形態１１における、半導体
装置の製造方法の第７工程を示す断面図である。
装置の製造方法の第７工程を示す断面図である。
【図５９】この発明の実施の形態１１における、半導体
装置の製造方法の第８工程を示す断面図である。
装置の製造方法の第８工程を示す断面図である。
【図６０】この発明の実施の形態１１における、半導体
装置の製造方法の第９工程を示す断面図である。
装置の製造方法の第９工程を示す断面図である。
【図６１】従来の半導体装置を示す断面図である。
【図６２】従来の半導体装置における、リーク電流の発
生のメカニズムを示す説明図である。
生のメカニズムを示す説明図である。
【図６３】従来の半導体装置を示す断面図である。
【図６４】従来の半導体装置の他の例を示す断面図であ
る。
る。
１ 半導体基板 ３ 絶縁層（第１の絶縁層） ４ｙ ゲート電極 ５ 第１の低濃度不純物領域 ６ 第２の絶縁層 ６ｙ サイドウォール絶縁体 ７、５１、６１ ダメージ層 ８ 溝部（第２の溝部） １０ 第２の低濃度不純物領域 １１、４１ 高濃度不純物領域 ２０ 第３の絶縁層 ２１、２５ 孔 ９０ 配線 ２６ 電極 ５２、６２ 第１の溝部 ５３、６３ 不純物領域
Claims (10)
- 【請求項１】 第１導電型のウエルを備えた半導体基板
の主表面の上部に、前記半導体基板との間に絶縁層を介
して形成されたゲート電極と、 前記ゲート電極の側面に形成されたサイドウォール絶縁
体と、 前記半導体基板の前記主表面部分にチャネル領域をはさ
んで形成された、第２導電型の第１の低濃度不純物領域
と、 前記第１の低濃度不純物領域の上部であって、前記サイ
ドウォール絶縁体直下の部分以外の部分に形成された、
サイドウォール絶縁体形成時のダメージ層を除去するた
めの溝部と、前記溝部の下部に形成された、第２導電型
の第２の低濃度不純物領域とを備えたことを特徴とする
半導体装置。 - 【請求項２】 第１の低濃度不純物領域がサイドウォー
ル絶縁体形成時のダメージ層を有さないことを特徴とす
る、請求項１に記載の半導体装置。 - 【請求項３】 溝部の、半導体基板の主表面からの深さ
が、０．０３μｍ以上かつ０．１μｍ以下であることを
特徴とする、請求項１または請求項２に記載の半導体装
置。 - 【請求項４】 第２の低濃度不純物領域よりも半導体基
板の主表面よりに浅く形成された、不純物濃度が第１の
低濃度不純物領域の不純物濃度よりも高い第２導電型の
高濃度不純物領域をさらに備えた、請求項１ないし請求
項３のいずれかに記載の半導体装置。 - 【請求項５】 第１導電型のウエルを備えた半導体基板
の主表面の上部に、前記半導体基板との間に第１の絶縁
層を介して形成されたゲート電極と、 前記ゲート電極の側面に形成された、第２の絶縁層から
なるサイドウォール絶縁体と、 前記半導体基板の前記主表面部分にチャネル領域をはさ
んで形成された、第２導電型の第１の低濃度不純物領域
と、 前記第１の低濃度不純物領域上に形成され、前記第１の
低濃度不純物領域に達する孔を有する第３の絶縁層と、 前記第３の絶縁層の有する前記孔内に形成され、前記第
１の低濃度不純物領域と電気的に接続する電極または配
線と、 前記第１の低濃度不純物領域が前記電極または前記配線
と接続する部分に形成された、前記孔の形成時のダメー
ジ層を除去するための第１の溝部と、 前記第１の溝部の下部に形成された第２導電型の不純物
領域とを備えたことを特徴とする半導体装置。 - 【請求項６】 第１の低濃度不純物領域の上部であっ
て、サイドウォール絶縁体直下の部分以外の部分に形成
された、前記サイドウォール絶縁体形成時のダメージ層
を除去するための第２の溝部と、 前記第２の溝部の下部に形成された、第２導電型の第２
の低濃度不純物領域とをさらに備えたことを特徴とす
る、請求項５に記載の半導体装置。 - 【請求項７】 第１導電型のウエルを備えた半導体基板
の主表面の上部に、前記半導体基板との間に第１の絶縁
層を介してゲート電極を形成する工程と、 前記半導体基板の前記主表面部分に、チャネル領域をは
さんで、第２導電型の第１の低濃度不純物領域を形成す
る工程と、 前記半導体基板の前記主表面上と前記ゲート電極上に第
２の絶縁層を形成する工程と、 前記第２の絶縁層にその上面から厚みを減じる処理を施
すことにより、前記ゲート電極の側面にサイドウォール
絶縁体を形成する工程と、 前記第１の低濃度不純物領域の、前記サイドウォール絶
縁体直下の部分以外の部分に溝部を形成することによ
り、前記サイドウォール形成時に前記第１の低濃度不純
物領域の表面部分に形成されたダメージ層を除去する工
程と、 前記溝部の下部に、第２導電型の第２の低濃度不純物領
域を形成する工程とを備えたことを特徴とする、半導体
装置の製造方法。 - 【請求項８】 不純物濃度が第１の低濃度不純物領域の
不純物濃度よりも高い第２導電型の高濃度不純物領域
を、第２の低濃度不純物領域よりも半導体基板の主表面
よりに浅く形成する工程をさらに備えた、請求項７に記
載の半導体装置の製造方法。 - 【請求項９】 第１導電型のウエルを備えた半導体基板
の主表面の上部に、前記半導体基板との間に第１の絶縁
層を介してゲート電極を形成する工程と、 前記半導体基板の前記主表面部分に、チャネル領域をは
さんで、第２導電型の第１の低濃度不純物領域を形成す
る工程と、 前記半導体基板の前記主表面上と前記ゲート電極上に第
２の絶縁層を形成する工程と、 前記第２の絶縁層に、その上面から厚みを減じる処理を
施すことにより、前記ゲート電極の側面にサイドウォー
ル絶縁体を形成する工程と、 前記半導体基板の前記主表面上と前記ゲート電極上と前
記サイドウォール絶縁体上に第３の絶縁層を形成する工
程と、 前記第３の絶縁層に、前記第１の低濃度不純物領域に達
する孔を形成する工程と、 前記第１の低濃度不純物領域の、前記孔に開口する部分
に第１の溝部を形成することにより、前記孔の形成時に
前記第１の低濃度不純物領域の表面部分に形成されたダ
メージ層を除去する工程と、 前記第１の溝部の下部に、第２導電型の不純物領域を形
成する工程と前記孔内に、前記第１の低濃度不純物領域
と電気的に接続する電極または配線を形成する工程とを
備えたことを特徴とする、半導体装置の製造方法。 - 【請求項１０】 第１の低濃度不純物領域の、サイドウ
ォール絶縁体直下の部分以外の部分に第２の溝部を形成
することにより、前記サイドウォール形成時に前記第１
の低濃度不純物領域の表面部分に形成されたダメージ層
を除去する工程と、 前記第２の溝部の下部に、第２導電型の第２の低濃度不
純物領域を形成する工程とをさらに備えた、請求項９に
記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9082828A JPH10284723A (ja) | 1997-04-01 | 1997-04-01 | 半導体装置およびその製造方法 |
| KR1019970046491A KR100291157B1 (ko) | 1997-04-01 | 1997-09-10 | 반도체장치및그제조방법 |
| US08/946,390 US5932912A (en) | 1997-04-01 | 1997-10-07 | Semiconductor device having LDD structure with a recess in the source/drain region which is formed during the removal of a damaged layer |
| US09/289,188 US6162669A (en) | 1997-04-01 | 1999-04-09 | Method of manufacturing a semiconductor device having an LDD structure with a recess in the source/drain region formed during removal of a damaged layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9082828A JPH10284723A (ja) | 1997-04-01 | 1997-04-01 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10284723A true JPH10284723A (ja) | 1998-10-23 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9082828A Pending JPH10284723A (ja) | 1997-04-01 | 1997-04-01 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5932912A (ja) |
| JP (1) | JPH10284723A (ja) |
| KR (1) | KR100291157B1 (ja) |
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|---|---|---|---|---|
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