JPH1041483A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1041483A JPH1041483A JP8190992A JP19099296A JPH1041483A JP H1041483 A JPH1041483 A JP H1041483A JP 8190992 A JP8190992 A JP 8190992A JP 19099296 A JP19099296 A JP 19099296A JP H1041483 A JPH1041483 A JP H1041483A
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract
(57)【要約】
【課題】 ＭＯＳトランジスタのソース・ドレインの拡
散層と、素子分離用チャネルストッパやパンチスルース
トッパとが接触されると、ｐｎ接合での空乏層の延びに
より拡散層でのリークが生じる。 【解決手段】 チャネルストッパ３Ａとパンチスルース
トッパ３Ｂとを、拡散層領域をマスクした状態で形成す
る。ＭＯＳトランジスタの拡散層６Ｄがチャネルストッ
パ３Ａやパンチスルーストッパ３Ｂに接触されることが
なく、ｐｎ接合での空乏層の延びによる拡散層での電流
リークが抑制される。特に、ＭＯＳキャパシタの蓄積電
極９のコンタクト用高濃度拡散層７を形成する場合に、
ストッパ３Ａ，３Ｂとの接触を回避することで、このコ
ンタクト用拡散層７での電流リークが抑制でき、キャパ
シタの電荷保持特性が改善される。
散層と、素子分離用チャネルストッパやパンチスルース
トッパとが接触されると、ｐｎ接合での空乏層の延びに
より拡散層でのリークが生じる。 【解決手段】 チャネルストッパ３Ａとパンチスルース
トッパ３Ｂとを、拡散層領域をマスクした状態で形成す
る。ＭＯＳトランジスタの拡散層６Ｄがチャネルストッ
パ３Ａやパンチスルーストッパ３Ｂに接触されることが
なく、ｐｎ接合での空乏層の延びによる拡散層での電流
リークが抑制される。特に、ＭＯＳキャパシタの蓄積電
極９のコンタクト用高濃度拡散層７を形成する場合に、
ストッパ３Ａ，３Ｂとの接触を回避することで、このコ
ンタクト用拡散層７での電流リークが抑制でき、キャパ
シタの電荷保持特性が改善される。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳトランジスタ
を備える半導体装置に関し、特にフィールド酸化膜下側
のチャネルストッパとゲート電極下側領域及びその近傍
にパンチスルーストッパを有するＭＯＳトランジスタに
おけるリーク電流を低減した半導体装置とその製造方法
に関する。
を備える半導体装置に関し、特にフィールド酸化膜下側
のチャネルストッパとゲート電極下側領域及びその近傍
にパンチスルーストッパを有するＭＯＳトランジスタに
おけるリーク電流を低減した半導体装置とその製造方法
に関する。
【０００２】
【従来の技術】半導体基板に形成される集積回路装置
は、その小型化に伴い、素子の微細化および高集積化が
要求されている。このため、近年では素子と素子の間隔
すなわち素子分離領域となるフィールド酸化膜の微細化
も要求されており、その幅寸法も０．５μｍ以下が要求
されている。しかし、素子分離領域が微細化されると、
本来の分離機能は低下し、素子−素子間で発生するパン
チスルー現象が発生し、電流のリークという問題が発生
する。これを解決する手段として用いられているのが、
フィールド酸化膜の直下に、半導体基板と同一導電型の
不純物領域を形成し、この部分だけ基板の不純物濃度を
上げるいわゆるガードリングを形成する方法である。現
在知られている方法として、半導体基板全面、すなわち
フィールド酸化膜下だけでなく、拡散層下側、ゲート電
極下側すべてに、同一導電型の不純物領域を形成する方
法がある。
は、その小型化に伴い、素子の微細化および高集積化が
要求されている。このため、近年では素子と素子の間隔
すなわち素子分離領域となるフィールド酸化膜の微細化
も要求されており、その幅寸法も０．５μｍ以下が要求
されている。しかし、素子分離領域が微細化されると、
本来の分離機能は低下し、素子−素子間で発生するパン
チスルー現象が発生し、電流のリークという問題が発生
する。これを解決する手段として用いられているのが、
フィールド酸化膜の直下に、半導体基板と同一導電型の
不純物領域を形成し、この部分だけ基板の不純物濃度を
上げるいわゆるガードリングを形成する方法である。現
在知られている方法として、半導体基板全面、すなわち
フィールド酸化膜下だけでなく、拡散層下側、ゲート電
極下側すべてに、同一導電型の不純物領域を形成する方
法がある。
【０００３】この技術を用いた従来のＭＯＳトランジス
タの一例を図４に示す。同図は、ＭＯＳトランジスタと
ＭＯＳキャパシタにより構成されたダイナミックＲＡＭ
セルの例であり、ｐ型半導体基板１にフィールド酸化膜
２が形成されて素子領域が画成され、素子領域にゲート
酸化膜４、ゲート電極５が形成され、かつソース、ドレ
イン領域としての各ｎ型拡散層６Ｓ，６Ｄが形成され
る。また、層間絶縁膜８にはコンタクトホールが開設さ
れ、前記ドレイン領域６Ｄにｎ+ 型拡散層７を介して接
続される蓄積電極９が形成され、その上面に容量絶縁膜
１０とプレート電極１１が形成されてＭＯＳキャパシタ
が構成される。そして、前記ｐ型半導体基板１のフィー
ルド酸化膜２の直下にはチャネルストッパ３Ａが形成さ
れ、ＭＯＳトランジスタの直下にはこれに連続してパン
チスルーストッパ３Ｂが形成されている。
タの一例を図４に示す。同図は、ＭＯＳトランジスタと
ＭＯＳキャパシタにより構成されたダイナミックＲＡＭ
セルの例であり、ｐ型半導体基板１にフィールド酸化膜
２が形成されて素子領域が画成され、素子領域にゲート
酸化膜４、ゲート電極５が形成され、かつソース、ドレ
イン領域としての各ｎ型拡散層６Ｓ，６Ｄが形成され
る。また、層間絶縁膜８にはコンタクトホールが開設さ
れ、前記ドレイン領域６Ｄにｎ+ 型拡散層７を介して接
続される蓄積電極９が形成され、その上面に容量絶縁膜
１０とプレート電極１１が形成されてＭＯＳキャパシタ
が構成される。そして、前記ｐ型半導体基板１のフィー
ルド酸化膜２の直下にはチャネルストッパ３Ａが形成さ
れ、ＭＯＳトランジスタの直下にはこれに連続してパン
チスルーストッパ３Ｂが形成されている。
【０００４】図５は図４のダイナミックＲＡＭセルの製
造方法の主要工程を示す断面図である。まず、図５
（ａ）に示すように、Ｐ型半導体基板１に素子分離領域
となるフィールド酸化膜２を厚さ４００ｎｍ形成する。
これは、素子形成領域を耐酸化性のあるマスク材、例え
ばシリコン窒化膜でマスクし、素子分離領域のみ露出し
た状態で熱酸化する、いわゆるＬＯＣＯＳ法等で形成す
る。この素子分離領域の直下に前記パンチスルー現象防
止の為、すなわち、素子−素子間の電流リークを防止す
るためのｐ+ 型チャネルストッパ３Ａを形成する。これ
は熱酸化によりフィールド酸化膜２を形成する前にマス
クする領域を形成して、フィールド酸化膜の出来る部分
のみへ、イオン注入によりボロンを注入して形成しても
よいが、製造工程削減のためにはフィールド酸化膜２を
形成した後に、半導体基板全面にボロンを注入してチャ
ネルストッパ３を形成する方法が用いられる。すなわ
ち、素子分離領域では、フィールド酸化膜２を通過さ
せ、フィールド酸化膜２の直下に濃度のピークができる
ように注入エネルギを調節して、ボロンが注入され、素
子領域では、半導体基板表面からやや深い所、本従来例
では約４００ｎｍ程度下側に濃度のピークが出来るよう
に注入される。この方法によると、素子分離領域下で
は、チャネルストッパ３Ａとしてｐ+ の高濃度領域が働
き、トランジスタのゲート下側では、トランジスタのパ
ンチスルーストッパー３Ｂとして、ｐ+ の高濃度領域が
作用する。つまり、一度の工程で２つの効果が得られ
る。
造方法の主要工程を示す断面図である。まず、図５
（ａ）に示すように、Ｐ型半導体基板１に素子分離領域
となるフィールド酸化膜２を厚さ４００ｎｍ形成する。
これは、素子形成領域を耐酸化性のあるマスク材、例え
ばシリコン窒化膜でマスクし、素子分離領域のみ露出し
た状態で熱酸化する、いわゆるＬＯＣＯＳ法等で形成す
る。この素子分離領域の直下に前記パンチスルー現象防
止の為、すなわち、素子−素子間の電流リークを防止す
るためのｐ+ 型チャネルストッパ３Ａを形成する。これ
は熱酸化によりフィールド酸化膜２を形成する前にマス
クする領域を形成して、フィールド酸化膜の出来る部分
のみへ、イオン注入によりボロンを注入して形成しても
よいが、製造工程削減のためにはフィールド酸化膜２を
形成した後に、半導体基板全面にボロンを注入してチャ
ネルストッパ３を形成する方法が用いられる。すなわ
ち、素子分離領域では、フィールド酸化膜２を通過さ
せ、フィールド酸化膜２の直下に濃度のピークができる
ように注入エネルギを調節して、ボロンが注入され、素
子領域では、半導体基板表面からやや深い所、本従来例
では約４００ｎｍ程度下側に濃度のピークが出来るよう
に注入される。この方法によると、素子分離領域下で
は、チャネルストッパ３Ａとしてｐ+ の高濃度領域が働
き、トランジスタのゲート下側では、トランジスタのパ
ンチスルーストッパー３Ｂとして、ｐ+ の高濃度領域が
作用する。つまり、一度の工程で２つの効果が得られ
る。
【０００５】次に、図５（ｂ）のように、このフィール
ド酸化膜２に囲まれた素子領域に膜厚１０〜１５ｎｍの
ゲート酸化膜４を形成後、膜厚２００ｎｍのｎ+ 型ポリ
シリコンを堆積し、公知のフォトリソグラフィー技術に
よりｎ+ 型ポリシリコンをエッチングして、ゲート電極
５（ワード線）をパターニングする。次に、ゲート電極
５とフィールド酸化膜２をマスクとして、３×１０13ｃ
ｍ-2のリンのイオン注入を行いｎ型拡散層６Ｓ，６Ｄを
形成する。これらのｎ型拡散層６Ｓ，６Ｄの接合の深さ
は、約０．３μｍとした。このｎ型拡散層はＭＯＳトラ
ンジスタのソース領域、ドレイン領域となる。次に、層
間絶縁膜８として、例えばシリコン酸化膜を５００ｎｍ
堆積する。次にｎ型拡散層６Ｄへ達するコンタクトホー
ル１３をフォトレジスト（図示しない）をマスクに開孔
する。次にコンタクト抵抗を低減するために、コンタク
ト部に再びリンのイオン注入（１×１０14ｃｍ-2程度）
を行い、後に全面にｎ型ポリシリコンを堆積し、コンタ
クト部に蓄積電極を形成するようにパターニングを行
う。これで、キャパシタの蓄積電極９が形成される。次
に熱処理を行いｎ型ポリシリコンで形成された蓄積電極
９からコンタクトホールを通してｎ型拡散層６Ｄの形成
されている半導体基板内へ、不純物の熱拡散を行う。こ
れによりｎ+ 型拡散層７が形成される。また、蓄積電極
９の形成はノンドープのポリシリコンを堆積、パターニ
ングしてからリン等の不純物拡散を行いｎ型の蓄積電極
としてもよい。この方法を用いた場合はリンの不純物拡
散と同時に、ｎ+ 拡散層７が形成できる。
ド酸化膜２に囲まれた素子領域に膜厚１０〜１５ｎｍの
ゲート酸化膜４を形成後、膜厚２００ｎｍのｎ+ 型ポリ
シリコンを堆積し、公知のフォトリソグラフィー技術に
よりｎ+ 型ポリシリコンをエッチングして、ゲート電極
５（ワード線）をパターニングする。次に、ゲート電極
５とフィールド酸化膜２をマスクとして、３×１０13ｃ
ｍ-2のリンのイオン注入を行いｎ型拡散層６Ｓ，６Ｄを
形成する。これらのｎ型拡散層６Ｓ，６Ｄの接合の深さ
は、約０．３μｍとした。このｎ型拡散層はＭＯＳトラ
ンジスタのソース領域、ドレイン領域となる。次に、層
間絶縁膜８として、例えばシリコン酸化膜を５００ｎｍ
堆積する。次にｎ型拡散層６Ｄへ達するコンタクトホー
ル１３をフォトレジスト（図示しない）をマスクに開孔
する。次にコンタクト抵抗を低減するために、コンタク
ト部に再びリンのイオン注入（１×１０14ｃｍ-2程度）
を行い、後に全面にｎ型ポリシリコンを堆積し、コンタ
クト部に蓄積電極を形成するようにパターニングを行
う。これで、キャパシタの蓄積電極９が形成される。次
に熱処理を行いｎ型ポリシリコンで形成された蓄積電極
９からコンタクトホールを通してｎ型拡散層６Ｄの形成
されている半導体基板内へ、不純物の熱拡散を行う。こ
れによりｎ+ 型拡散層７が形成される。また、蓄積電極
９の形成はノンドープのポリシリコンを堆積、パターニ
ングしてからリン等の不純物拡散を行いｎ型の蓄積電極
としてもよい。この方法を用いた場合はリンの不純物拡
散と同時に、ｎ+ 拡散層７が形成できる。
【０００６】その後、図４に示したように、蓄積電極９
の表面及び側面にシリコン酸化膜に換算して、３〜５ｎ
ｍの膜厚を有する容量絶縁膜１０を形成し、膜厚２００
ｎｍのｎ型ポリシリコンによりプレート電極１１を形成
する。以上のようにして、ダイナミックＲＡＭセルの容
量部が形成される。最終的にはｎ+ 型拡散層７の深さ
は、約０．４〜０．５μｍとなる。図示しないが、これ
にビット線となる配線を形成すればダイナミックＲＡＭ
のセルが完成することになる。すなわち蓄積電極９に蓄
えられた電荷はＭＯＳトランジスタのゲート電極５のＯ
Ｎ，ＯＦＦによりｎ+ 型拡散層７からｎ型拡散層６Ｄへ
伝達され、データの出し入れが行われる。
の表面及び側面にシリコン酸化膜に換算して、３〜５ｎ
ｍの膜厚を有する容量絶縁膜１０を形成し、膜厚２００
ｎｍのｎ型ポリシリコンによりプレート電極１１を形成
する。以上のようにして、ダイナミックＲＡＭセルの容
量部が形成される。最終的にはｎ+ 型拡散層７の深さ
は、約０．４〜０．５μｍとなる。図示しないが、これ
にビット線となる配線を形成すればダイナミックＲＡＭ
のセルが完成することになる。すなわち蓄積電極９に蓄
えられた電荷はＭＯＳトランジスタのゲート電極５のＯ
Ｎ，ＯＦＦによりｎ+ 型拡散層７からｎ型拡散層６Ｄへ
伝達され、データの出し入れが行われる。
【０００７】
【発明が解決しようとする課題】しかし、図４の構成で
は、ｎ+ 型拡散層７は、素子の微細化に伴い、フィール
ド酸化膜２の近傍に開孔されなくてはならない。このた
めｎ+ 型拡散層７はｐ+型チャネルストッパ３Ａやパン
チスルーストッパ３Ｂと接触している構造となり、ｐ+
−ｎ+ 接合部１５が形成される。このｐ+ −ｎ+ 接合部
１５の不純物濃度のプロファイル、特にパンチスルース
トッパ３Ｂとのプロファイルを図６に示す。ｐ+ 型パン
チスルーストッパ３Ｂのプロファイルは、濃度ピークが
深さ約０．４μｍにあり、濃度が約５×１０17ｃｍ-3で
ある。これに対し、ｎ+ 型拡散層７のプロファイルは、
ピークは基板表面にあり、濃度は約５×１０18ｃｍ-3で
ある。したがってｐ+ −ｎ+ 接合部１５は深さ約０．３
μｍの所に発生する。しかし、このｐ+ −ｎ+ 接合部の
ｐ+ とｎ+ の不純物濃度はいずれもピーク値にはなく、
不純物濃度が不充分な深さの所に発生している。
は、ｎ+ 型拡散層７は、素子の微細化に伴い、フィール
ド酸化膜２の近傍に開孔されなくてはならない。このた
めｎ+ 型拡散層７はｐ+型チャネルストッパ３Ａやパン
チスルーストッパ３Ｂと接触している構造となり、ｐ+
−ｎ+ 接合部１５が形成される。このｐ+ −ｎ+ 接合部
１５の不純物濃度のプロファイル、特にパンチスルース
トッパ３Ｂとのプロファイルを図６に示す。ｐ+ 型パン
チスルーストッパ３Ｂのプロファイルは、濃度ピークが
深さ約０．４μｍにあり、濃度が約５×１０17ｃｍ-3で
ある。これに対し、ｎ+ 型拡散層７のプロファイルは、
ピークは基板表面にあり、濃度は約５×１０18ｃｍ-3で
ある。したがってｐ+ −ｎ+ 接合部１５は深さ約０．３
μｍの所に発生する。しかし、このｐ+ −ｎ+ 接合部の
ｐ+ とｎ+ の不純物濃度はいずれもピーク値にはなく、
不純物濃度が不充分な深さの所に発生している。
【０００８】この結果、電位が与えられた場合、ｐ+ 側
にもｎ+ 側にも空乏層が長く延びることになる。特にｎ
+ 側へ空乏層が延びた場合、ｎ+ 型拡散層７内にあるＧ
−Ｒセンタ（ジェネレーション・アンド・リコンビネー
ションセンタ）が延びて来た空乏層内に入ってしまい、
これをリークパスとして、蓄えていた電荷が基板側へリ
ークしてしまうという問題点を有している。また、これ
を防止するために、ｐ+ 型パンチスルーストッパ３Ｂの
濃度を補償できるほど蓄積電極９からの不純物拡散を増
すと、ｎ+ 型拡散層７は深さ方向だけでなく、横方向へ
も大きく広がり、隣接する他のｎ+ 型拡散層との間隔が
狭くなり、ｎ+ −ｎ+ 間耐圧が低下し、また電荷がリー
クしてしまうという問題が発生してしまう。
にもｎ+ 側にも空乏層が長く延びることになる。特にｎ
+ 側へ空乏層が延びた場合、ｎ+ 型拡散層７内にあるＧ
−Ｒセンタ（ジェネレーション・アンド・リコンビネー
ションセンタ）が延びて来た空乏層内に入ってしまい、
これをリークパスとして、蓄えていた電荷が基板側へリ
ークしてしまうという問題点を有している。また、これ
を防止するために、ｐ+ 型パンチスルーストッパ３Ｂの
濃度を補償できるほど蓄積電極９からの不純物拡散を増
すと、ｎ+ 型拡散層７は深さ方向だけでなく、横方向へ
も大きく広がり、隣接する他のｎ+ 型拡散層との間隔が
狭くなり、ｎ+ −ｎ+ 間耐圧が低下し、また電荷がリー
クしてしまうという問題が発生してしまう。
【０００９】また、リーク電流を低減させるために、ｐ
+ 型パンチスルーストッパ３Ｂとｐ+ 型チャネルストッ
パ３Ａの濃度を低濃度化して、ｎ+ 型拡散層７への空乏
層の延びをおさえたとしても、ストッパとしての能力が
不充分となり、これもリーク電流が増える要因となる。
充分な濃度に設定すれば、前述のようにｐ+ −ｎ+ ジャ
ンクションのリークが増えやはりリーク電流が増える。
この結果、ダイナミックＲＡＭの場合、蓄積電荷がリー
クしてしまい、電荷保持特性が著しく悪化して、信頼性
が低下する。
+ 型パンチスルーストッパ３Ｂとｐ+ 型チャネルストッ
パ３Ａの濃度を低濃度化して、ｎ+ 型拡散層７への空乏
層の延びをおさえたとしても、ストッパとしての能力が
不充分となり、これもリーク電流が増える要因となる。
充分な濃度に設定すれば、前述のようにｐ+ −ｎ+ ジャ
ンクションのリークが増えやはりリーク電流が増える。
この結果、ダイナミックＲＡＭの場合、蓄積電荷がリー
クしてしまい、電荷保持特性が著しく悪化して、信頼性
が低下する。
【００１０】なお、特開昭６０−１０７６９号公報に
は、図７に示すように、ゲート電極５の下側のパンチス
ルーストッパ３Ｂとフィールド酸化膜２下のチャネルス
トッパ３Ａを独立に形成した構造が提案されている。こ
の構造であれば、コンタクト部のｎ+ 型拡散層６Ｄの下
側には、ｐ+ 型チャネルストッパが存在しないために、
ｎ+ 型拡散層６Ｄの底面からのジャンクションリークが
低減できる。しかし、ｎ+ 型拡散層６Ｄの側面部はフィ
ールド酸化膜２下のチャネルストッパ３Ａと接触してお
り、かつゲート電極５下側及びその近傍に形成されてい
るｐ+ 型パンチスルーストッパ３Ｂとも接触している。
このため、ｎ+ 拡散層６Ｄは結局のところその側面部に
ｐ+ −ｎ+ ジャンクションが存在し、ここからのリーク
が支配的であり、リークに対しては、前記の従来例と同
様の問題を抱えていることになる。
は、図７に示すように、ゲート電極５の下側のパンチス
ルーストッパ３Ｂとフィールド酸化膜２下のチャネルス
トッパ３Ａを独立に形成した構造が提案されている。こ
の構造であれば、コンタクト部のｎ+ 型拡散層６Ｄの下
側には、ｐ+ 型チャネルストッパが存在しないために、
ｎ+ 型拡散層６Ｄの底面からのジャンクションリークが
低減できる。しかし、ｎ+ 型拡散層６Ｄの側面部はフィ
ールド酸化膜２下のチャネルストッパ３Ａと接触してお
り、かつゲート電極５下側及びその近傍に形成されてい
るｐ+ 型パンチスルーストッパ３Ｂとも接触している。
このため、ｎ+ 拡散層６Ｄは結局のところその側面部に
ｐ+ −ｎ+ ジャンクションが存在し、ここからのリーク
が支配的であり、リークに対しては、前記の従来例と同
様の問題を抱えていることになる。
【００１１】本発明は、ＭＯＳトランジスタのソース・
ドレインにつながる拡散層からのリークを大幅に低減し
てコンタクト部を有する半導体装置とその製造方法を提
供することを目的としている。
ドレインにつながる拡散層からのリークを大幅に低減し
てコンタクト部を有する半導体装置とその製造方法を提
供することを目的としている。
【００１２】
【課題を解決するための手段】本発明は、第一導電型の
半導体基板に素子分離用のフィールド酸化膜が形成さ
れ、このフィールド酸化膜で画成された素子領域にＭＯ
Ｓトランジスタが形成されている半導体装置において、
フィールド酸化膜の下側には第一導電型のチャネルスト
ッパが、前記ＭＯＳトランジスタのゲート電極の下側に
は第一導電型のパンチスルーストッパがそれぞれ形成さ
れており、かつ前記ＭＯＳトランジスタの第二導電型の
拡散層は前記チャネルストッパとパンチスルーストッパ
とは離間していることを特徴とする。
半導体基板に素子分離用のフィールド酸化膜が形成さ
れ、このフィールド酸化膜で画成された素子領域にＭＯ
Ｓトランジスタが形成されている半導体装置において、
フィールド酸化膜の下側には第一導電型のチャネルスト
ッパが、前記ＭＯＳトランジスタのゲート電極の下側に
は第一導電型のパンチスルーストッパがそれぞれ形成さ
れており、かつ前記ＭＯＳトランジスタの第二導電型の
拡散層は前記チャネルストッパとパンチスルーストッパ
とは離間していることを特徴とする。
【００１３】また、本発明の半導体装置の製造方法は、
一導電型半導体基板の主表面に素子分離用のフィールド
酸化膜を形成する工程と、後にＭＯＳトランジスタのソ
ース又はドレインとなる領域にマスクを形成し、イオン
注入によりフィールド酸化膜下側のチャネルストッパと
前記ＭＯＳトランジスタのゲート電極下側領域にパンチ
スルーストッパとなる半導体基板と同一導電型の不純物
領域を同時に形成する工程と、ＭＯＳトランジスタのゲ
ート電極を形成する工程と、ゲート電極とフィールド酸
化膜をマスクに前記半導体基板と逆導電型の第二導電型
の拡散層を形成する工程を含んでいる。また、この場
合、ゲート電極や第二導電型の拡散層を覆う層間絶縁膜
を半導体基板の主表面に形成する工程と、この層間絶縁
膜には前記第二導電型の拡散層に達するコンタクト電極
を形成する工程と、このコンタクト電極に接続される高
濃度の第二導電型の第二の拡散層を形成する工程とを含
むことが好ましい。
一導電型半導体基板の主表面に素子分離用のフィールド
酸化膜を形成する工程と、後にＭＯＳトランジスタのソ
ース又はドレインとなる領域にマスクを形成し、イオン
注入によりフィールド酸化膜下側のチャネルストッパと
前記ＭＯＳトランジスタのゲート電極下側領域にパンチ
スルーストッパとなる半導体基板と同一導電型の不純物
領域を同時に形成する工程と、ＭＯＳトランジスタのゲ
ート電極を形成する工程と、ゲート電極とフィールド酸
化膜をマスクに前記半導体基板と逆導電型の第二導電型
の拡散層を形成する工程を含んでいる。また、この場
合、ゲート電極や第二導電型の拡散層を覆う層間絶縁膜
を半導体基板の主表面に形成する工程と、この層間絶縁
膜には前記第二導電型の拡散層に達するコンタクト電極
を形成する工程と、このコンタクト電極に接続される高
濃度の第二導電型の第二の拡散層を形成する工程とを含
むことが好ましい。
【００１４】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の一実施形態の断面図
であり、ＭＯＳキャパシタとＭＯＳトランジスタによっ
て構成されているダイナミックＲＡＭセルを例とした断
面図である。同図において、ｐ型半導体基板１に形成さ
れたフィールド酸化膜２によって素子形成領域は囲まれ
ており、フィールド酸化膜２の直下にはｐ+ 型チャネル
ストッパ３Ａが形成されている。また、素子領域にはゲ
ート酸化膜４とゲート電極５が形成されている。そし
て、このゲート電極５をはさんで、ソース・ドレイン領
域としてのｎ型拡散層６Ｓ，６Ｄが形成され、かつドレ
イン領域６Ｄにはｎ+ 型拡散層７が形成されている。こ
のｎ+ 型拡散層７には、層間絶縁膜８のコンタクトに設
けた蓄積電極９が接続され、この蓄積電極９上には容量
絶縁膜１０とプレート電極１１が形成される。また、ゲ
ート電極５及びｎ型拡散層６Ｓの下側では表面からやや
深い所、この場合には約４００ｎｍ程度下側にトランジ
スタのパンチスルーストッパ３Ｂが形成されている。そ
して、前記チャネルストッパ３Ａとパンチスルーストッ
パ３Ｂは互いに分離されており、しかもそれぞれはｎ型
拡散層６Ｄとｎ+ 型拡散層７とは接触されない構成とさ
れている。
参照して説明する。図１は本発明の一実施形態の断面図
であり、ＭＯＳキャパシタとＭＯＳトランジスタによっ
て構成されているダイナミックＲＡＭセルを例とした断
面図である。同図において、ｐ型半導体基板１に形成さ
れたフィールド酸化膜２によって素子形成領域は囲まれ
ており、フィールド酸化膜２の直下にはｐ+ 型チャネル
ストッパ３Ａが形成されている。また、素子領域にはゲ
ート酸化膜４とゲート電極５が形成されている。そし
て、このゲート電極５をはさんで、ソース・ドレイン領
域としてのｎ型拡散層６Ｓ，６Ｄが形成され、かつドレ
イン領域６Ｄにはｎ+ 型拡散層７が形成されている。こ
のｎ+ 型拡散層７には、層間絶縁膜８のコンタクトに設
けた蓄積電極９が接続され、この蓄積電極９上には容量
絶縁膜１０とプレート電極１１が形成される。また、ゲ
ート電極５及びｎ型拡散層６Ｓの下側では表面からやや
深い所、この場合には約４００ｎｍ程度下側にトランジ
スタのパンチスルーストッパ３Ｂが形成されている。そ
して、前記チャネルストッパ３Ａとパンチスルーストッ
パ３Ｂは互いに分離されており、しかもそれぞれはｎ型
拡散層６Ｄとｎ+ 型拡散層７とは接触されない構成とさ
れている。
【００１５】次に、図１に示した構造のダイナミックＲ
ＡＭセルの製造方法について説明する。図２は、その製
造工程の主要工程を示す断面図である。先ず、図２
（ａ）のように、半導体基板１にＬＯＣＯＳ法によりフ
ィールド酸化膜２を厚さ約４００ｎｍ形成する。この
後、所望の領域、すなわち後に形成されるリーク発生が
起こらないようにしたいｎ+ 拡散層を形成する領域にの
みフォトレジスト１２のマスクを形成する。そしてこの
フォトレジスト１２をマスクに、ボロンイオンを１５０
ｋｅＶで３Ｅ１３ｃｍ-2注入する。このイオン注入によ
り、フィールド酸化膜２の直下には、ｐ+ 型のチャネル
ストッパ３Ａが形成され、素子形成領域のフォトレジス
ト１２で覆われていない領域の下側約４００ｎｍの所で
はトランジスタのパンチスルーストッパ３Ｂが一度の工
程で形成される。
ＡＭセルの製造方法について説明する。図２は、その製
造工程の主要工程を示す断面図である。先ず、図２
（ａ）のように、半導体基板１にＬＯＣＯＳ法によりフ
ィールド酸化膜２を厚さ約４００ｎｍ形成する。この
後、所望の領域、すなわち後に形成されるリーク発生が
起こらないようにしたいｎ+ 拡散層を形成する領域にの
みフォトレジスト１２のマスクを形成する。そしてこの
フォトレジスト１２をマスクに、ボロンイオンを１５０
ｋｅＶで３Ｅ１３ｃｍ-2注入する。このイオン注入によ
り、フィールド酸化膜２の直下には、ｐ+ 型のチャネル
ストッパ３Ａが形成され、素子形成領域のフォトレジス
ト１２で覆われていない領域の下側約４００ｎｍの所で
はトランジスタのパンチスルーストッパ３Ｂが一度の工
程で形成される。
【００１６】次に、フォトレジスト７を剥離した後、図
２（ｂ）のように、このフィールド酸化膜２に囲まれた
素子領域に膜厚１０〜１５ｎｍのゲート酸化膜４を形成
後、膜厚２００ｎｍのｎ+ 型ポリシリコンを堆積し、公
知のフォトリソグラフィ技術によりｎ+ 型ポリシリコン
をエッチングしてゲート電極５（ワード線）をパターニ
ングする。さらに、ゲート電極５とフィールド酸化膜２
をマスクとして、３×１０13ｃｍ-2のリンイオンを注入
し、ｎ型拡散層６Ｓ，６Ｄを形成する。これらのｎ型拡
散層６Ｓ，６Ｄの接合の深さは、約０．３μｍとした。
このｎ型拡散層はＭＯＳトランジスタのソース・ドレイ
ン領域となる。
２（ｂ）のように、このフィールド酸化膜２に囲まれた
素子領域に膜厚１０〜１５ｎｍのゲート酸化膜４を形成
後、膜厚２００ｎｍのｎ+ 型ポリシリコンを堆積し、公
知のフォトリソグラフィ技術によりｎ+ 型ポリシリコン
をエッチングしてゲート電極５（ワード線）をパターニ
ングする。さらに、ゲート電極５とフィールド酸化膜２
をマスクとして、３×１０13ｃｍ-2のリンイオンを注入
し、ｎ型拡散層６Ｓ，６Ｄを形成する。これらのｎ型拡
散層６Ｓ，６Ｄの接合の深さは、約０．３μｍとした。
このｎ型拡散層はＭＯＳトランジスタのソース・ドレイ
ン領域となる。
【００１７】次に、図２（ｃ）のように、層間絶縁膜７
として、例えばシリコン酸化膜を５００ｎｍ堆積した
後、ｎ型拡散層６Ｄへ達するコンタクトホール１３をフ
ォトレジスト（図示しない）をマスクに開孔する。次
に、コンタクト抵抗の低減のために、コンタクト部へ再
びリンのイオン注入（１×１０14ｃｍ-2程度）を行い、
後に全面にｎ型ポリシリコンを堆積し、コンタクト部に
蓄積電極を形成するようにパターニングを行う。これ
で、キャパシタの蓄積電極９が形成される。次に熱処理
を行いｎ型ポリシリコンで形成された蓄積電極９からコ
ンタクトホール１２を通じてｎ型拡散層６Ｄの形成され
ている半導体基板内へ、不純物の熱拡散を行う。これに
よりｎ+ 型拡散層７が形成される。この場合、蓄積電極
９の形成はノンドープのポリシリコンを堆積、パターニ
ングしてからリン等の不純物拡散を行いｎ型の蓄積電極
としてもよい。この方法を用いた場合は、リンの不純物
拡散と同時にｎ+ 型拡散層７が形成できる。
として、例えばシリコン酸化膜を５００ｎｍ堆積した
後、ｎ型拡散層６Ｄへ達するコンタクトホール１３をフ
ォトレジスト（図示しない）をマスクに開孔する。次
に、コンタクト抵抗の低減のために、コンタクト部へ再
びリンのイオン注入（１×１０14ｃｍ-2程度）を行い、
後に全面にｎ型ポリシリコンを堆積し、コンタクト部に
蓄積電極を形成するようにパターニングを行う。これ
で、キャパシタの蓄積電極９が形成される。次に熱処理
を行いｎ型ポリシリコンで形成された蓄積電極９からコ
ンタクトホール１２を通じてｎ型拡散層６Ｄの形成され
ている半導体基板内へ、不純物の熱拡散を行う。これに
よりｎ+ 型拡散層７が形成される。この場合、蓄積電極
９の形成はノンドープのポリシリコンを堆積、パターニ
ングしてからリン等の不純物拡散を行いｎ型の蓄積電極
としてもよい。この方法を用いた場合は、リンの不純物
拡散と同時にｎ+ 型拡散層７が形成できる。
【００１８】しかる後、図１に示したように、蓄積電極
９の表面及び側面にシリコン酸化膜に換算して３〜５ｎ
ｍの膜厚を有する容量絶縁膜１０を形成し、膜厚２００
ｎｍのｎ型ポリシリコンによりプレート電極１１を形成
する。以上のようにして、ダイナミックＲＡＭセルの容
量部が形成される。最終的にはｎ+ 拡散層７の深さは約
０．４〜０．５μｍとなる。図示しないが、これにビッ
ト線となる配線を形成すればダイナミックＲＡＭのセル
が完成することになる。
９の表面及び側面にシリコン酸化膜に換算して３〜５ｎ
ｍの膜厚を有する容量絶縁膜１０を形成し、膜厚２００
ｎｍのｎ型ポリシリコンによりプレート電極１１を形成
する。以上のようにして、ダイナミックＲＡＭセルの容
量部が形成される。最終的にはｎ+ 拡散層７の深さは約
０．４〜０．５μｍとなる。図示しないが、これにビッ
ト線となる配線を形成すればダイナミックＲＡＭのセル
が完成することになる。
【００１９】この実施形態におけるｎ+ 型拡散層７と、
ｐ型半導体基板１の深さ方向の不純物濃度プロファイル
を図３に示す。ｎ+ 型拡散層７のプロファイルは、濃度
ピークが基板表面にあり、濃度は約５×１０18ｃｍ-3で
ある。そして、ｎ+ 型拡散層７は、パンチスルーストッ
パ３Ａとチャネルストッパ３Ｂのいずれとも接触してい
ないので、ｐ−ｎ+ 接合は約０．４μｍ程度の所で発生
し、ｐ型側の不純物濃度は基板濃度と同じになる。この
結果、ｐ−ｎ+ 接合部１４（図１参照）におけるｐとｎ
+ の濃度差は１０００倍以上あり、電位が与えられた場
合、ｐ側に空乏層が延び、ｎ+ 側には空乏層はほとんど
延びることはない。したがって、ｎ+ 型拡散層７内にあ
るＧ−Ｒセンターを介在したリーク電流は発生せず、良
好なコンタクトが形成されることになる。これにより、
ｎ+ 型拡散層７がメモリセルの蓄積電極として構成され
ることで非常に良好な電荷保持特性が得られ、信頼性の
高いダイナミックラムのメモリセルを実現できる。因み
に、この構成では従来構造に比較して拡散層のリーク電
流が約３分の１に低減されるので、キャパシタの電荷保
持特性は約３倍改善されることになる。
ｐ型半導体基板１の深さ方向の不純物濃度プロファイル
を図３に示す。ｎ+ 型拡散層７のプロファイルは、濃度
ピークが基板表面にあり、濃度は約５×１０18ｃｍ-3で
ある。そして、ｎ+ 型拡散層７は、パンチスルーストッ
パ３Ａとチャネルストッパ３Ｂのいずれとも接触してい
ないので、ｐ−ｎ+ 接合は約０．４μｍ程度の所で発生
し、ｐ型側の不純物濃度は基板濃度と同じになる。この
結果、ｐ−ｎ+ 接合部１４（図１参照）におけるｐとｎ
+ の濃度差は１０００倍以上あり、電位が与えられた場
合、ｐ側に空乏層が延び、ｎ+ 側には空乏層はほとんど
延びることはない。したがって、ｎ+ 型拡散層７内にあ
るＧ−Ｒセンターを介在したリーク電流は発生せず、良
好なコンタクトが形成されることになる。これにより、
ｎ+ 型拡散層７がメモリセルの蓄積電極として構成され
ることで非常に良好な電荷保持特性が得られ、信頼性の
高いダイナミックラムのメモリセルを実現できる。因み
に、この構成では従来構造に比較して拡散層のリーク電
流が約３分の１に低減されるので、キャパシタの電荷保
持特性は約３倍改善されることになる。
【００２０】なお、本発明では、ダイナミックＲＡＭの
キャパシタ側のコンタクト部に本発明を適用した例を示
したが、キャパシタ側と同時に、ビット線側のコンタク
ト部にも本発明を適用することもできる。これにより、
さらに電荷保持特性を向上することが可能である。
キャパシタ側のコンタクト部に本発明を適用した例を示
したが、キャパシタ側と同時に、ビット線側のコンタク
ト部にも本発明を適用することもできる。これにより、
さらに電荷保持特性を向上することが可能である。
【００２１】
【発明の効果】以上説明したように、本発明はＭＯＳト
ランジスタのソース・ドレインの各拡散層が素子分離用
のチャネルストッパやパンチスルーストッパと接触され
ないため、拡散層におけるｐｎ接合での空乏層が拡散層
側へ延びることがなく、拡散層内にあるＧ−Ｒセンタを
介在したリーク電流は発生せず、リークの少ない拡散層
が構成できる。したがって、この拡散層にコンタクト電
極用の高濃度拡散層を形成した場合でも、コンタクト電
極におけるリークが抑止でき、特にダイナミックＲＡＭ
のセルに用いた場合、キャパシタの電荷保持特性が３倍
以上改善されるので、信頼性の高い半導体装置を提供す
ることができるという利点を有している。また、チャネ
ルストッパとパンチスルーストッパの特性を高めるため
にこれらストッパの不純物濃度を上げた場合でも拡散層
からのリーク電流が抑制できるので、拡散層における微
小リークがチャネルストッパやパンチスルーストッパに
は左右されることはなく、微小リークの問題と、素子分
離やパンチスルーストッパの特性が完全に別のパラメー
タで制御でき、リーク電流を低減した状態でかつ、充分
なパンチスルーストッパとチャネルストッパの特性を得
ることが可能となる利点を有している。
ランジスタのソース・ドレインの各拡散層が素子分離用
のチャネルストッパやパンチスルーストッパと接触され
ないため、拡散層におけるｐｎ接合での空乏層が拡散層
側へ延びることがなく、拡散層内にあるＧ−Ｒセンタを
介在したリーク電流は発生せず、リークの少ない拡散層
が構成できる。したがって、この拡散層にコンタクト電
極用の高濃度拡散層を形成した場合でも、コンタクト電
極におけるリークが抑止でき、特にダイナミックＲＡＭ
のセルに用いた場合、キャパシタの電荷保持特性が３倍
以上改善されるので、信頼性の高い半導体装置を提供す
ることができるという利点を有している。また、チャネ
ルストッパとパンチスルーストッパの特性を高めるため
にこれらストッパの不純物濃度を上げた場合でも拡散層
からのリーク電流が抑制できるので、拡散層における微
小リークがチャネルストッパやパンチスルーストッパに
は左右されることはなく、微小リークの問題と、素子分
離やパンチスルーストッパの特性が完全に別のパラメー
タで制御でき、リーク電流を低減した状態でかつ、充分
なパンチスルーストッパとチャネルストッパの特性を得
ることが可能となる利点を有している。
【図１】本発明にかかるＭＯＳトランジスタの一実施形
態の断面図である。
態の断面図である。
【図２】図１のＭＯＳトランジスタの製造方法を工程順
に示す断面図である。
に示す断面図である。
【図３】図１のｎ+ 型拡散層における不純物濃度プロフ
ァイルを示す図である。
ァイルを示す図である。
【図４】従来のＭＯＳトランジスタの断面図である。
【図５】図４の製造方法を工程順に示す断面図である。
【図６】図４のｎ+ 型拡散層における不純物濃度プロフ
ァイルを示す図である。
ァイルを示す図である。
【図７】従来の他のＭＯＳトランジスタを示す断面図で
ある。
ある。
１ ｐ型半導体基板 ２ フィールド酸化膜 ３Ａ チャネルストッパ ３Ｂ パンチスルーストッパ ４ ゲート酸化膜 ５ ゲート電極 ６Ｓ，６Ｄ ｎ型拡散層 ７ ｎ+ 型拡散層 ８ 層間絶縁膜 ９ 蓄積電極 １０ 容量絶縁膜 １１ プレート電極 １３ ｐ−ｎ+ 接合部
Claims (6)
- 【請求項１】 第一導電型の半導体基板に素子分離用の
フィールド酸化膜が形成され、このフィールド酸化膜で
画成された素子領域にＭＯＳトランジスタが形成されて
いる半導体装置において、前記フィールド酸化膜の下側
には第一導電型のチャネルストッパが、前記ＭＯＳトラ
ンジスタのゲート電極の下側には第一導電型のパンチス
ルーストッパがそれぞれ形成されており、かつ前記ＭＯ
Ｓトランジスタの第二導電型の拡散層は前記チャネルス
トッパとパンチスルーストッパとは離間していることを
特徴とする半導体装置。 - 【請求項２】 第二導電型の拡散層はＭＯＳトランジス
タのドレイン領域とソース領域の少なくとも一方であ
り、これらのドレイン領域やソース領域には高濃度の第
二導電型の第二の拡散層が一体的に形成され、この第二
の拡散層が前記チャネルストッパとパンチスルーストッ
パと離間されてなる請求項１の半導体装置。 - 【請求項３】 第二の拡散層は、ＭＯＳキャパシタの蓄
積電極や配線用電極をＭＯＳトランジスタの拡散層に接
続するためのコンタクト用拡散層である請求項２の半導
体装置。 - 【請求項４】 一導電型半導体基板の主表面に素子分離
用のフィールド酸化膜を形成する工程と、後にＭＯＳト
ランジスタのソース又はドレインとなる領域にマスクを
形成し、イオン注入によりフィールド酸化膜下側のチャ
ネルストッパと前記ＭＯＳトランジスタのゲート電極下
側領域にパンチスルーストッパとなる半導体基板と同一
導電型の不純物領域を同時に形成する工程と、ＭＯＳト
ランジスタのゲート電極を形成する工程と、ゲート電極
とフィールド酸化膜をマスクに前記半導体基板と逆導電
型の第二導電型の拡散層を形成する工程を含むことを特
徴とする半導体装置の製造方法。 - 【請求項５】 前記ゲート電極や第二導電型の拡散層を
覆う層間絶縁膜を半導体基板の主表面に形成する工程
と、この層間絶縁膜には前記第二導電型の拡散層に達す
るコンタクト電極を形成する工程と、このコンタクト電
極に接続される高濃度の第二導電型の第二の拡散層を形
成する工程とを含む請求項４の半導体装置の製造方法。 - 【請求項６】 コンタクト電極は不純物を含む電極材料
で形成され、このコンタクト電極の形成後に含まれる不
純物を半導体基板に拡散させて第二の拡散層を形成する
請求項５の半導体装置の製造方法。
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