JPS6266663A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、非破壊読出しが可能で高密度化に有利な半導
体メモリに関する。

従来の技術 半導体メモリ、とくにダイナミックランダムアクセスメ
モリ（以後ｄ−ＲＡＭと略記す。）の高密度化は極めて
著しい。１トランジスタ１キヤパシタ構成といった、最
も簡単な回路形式をもつｄ−ＲＡＭの高密度化は、専ら
各構成要素の微細化により達成される。従って、絶縁ゲ
ート型（以後ＭＯＳ型と略記す）トランジスタのソース
・ドレイン間隔（以後チャネル長と略記す）は短くなる
一方である。現在、通常のＬＳＩ（大規模集積回路）Ｓ
ｉプロセスの下では、構成要素としてＭＯ８電界効果ト
ランジスタ（以後ＭＯ８ＦＥＴと略記す）が用いられる
。高速動作を有利とするため、通常第１０図のようなｎ
チャネル構造が採用される。

ｐ基板６０１上にソースのｎ　領域６０２、ドレインの
ｎ　領域６０３が形成され、ゲート酸化膜６０４上にゲ
ート電極であるｎ＋ポリシリコン領域６０５を形成する
。

６０６はフィールド酸化膜、６０７はＰＳＧ膜である。

６０８．６０９はそれぞれＡ２等を用いたソース電極、
ドレイン電極である。６１０は基板電極である。ｐ基板
６０１とフィールド酸化膜６０６の間のチャネル形成は
チャネルストッパーのｐ　領域で防止する。勿論、ゲー
ト酸化膜６０４等がその一部にうすい５１３Ｎ４膜を含
むこともある。又、第１０図の表面に通常はパシベーシ
ョン膜が設けられる。

第１０図のように構成されるＭＯＳＦＥＴの一方の電極
、例えばソース領域に直接電極゛をとらずに、その上に
絶縁膜を設けて、絶縁膜を介して電極を設けた構造、あ
るいは、ドレイン領域にｎ＋ポリシリコンで電極をとっ
て、そのポリシリコン表面をうずく酸化して設けた酸化
膜上に電極を設けた構造はそのまま１トランジスタ１キ
ヤパシタ形成のｄ−ＲＡＭセルになる。その等何回路が
第１１図（、）でゲート電極６０５がワード線７０１に
、ドレイン電極６０９がビット線７０２に接続される。

７０３．７０４はそれぞれＭＯＳＦＥＴ（Ｔ１）と蓄積
容量（Ｃｓ）である。

書込み時は、ビット線７０２に書込み電圧ＶＷ（〉０）
を加え、ワード線７０１にＶＧ（＞Ｏ）を加えるとＭＯ
ＳＦＥＴ（Ｔ１）が導通状態になり、蓄積容量Ｃ８から
第１１図（Ｃ）めように電子がビット線７０２に流出す
る。ワード線７０１、ビット線７０２に印加子る電圧を
順次零にして書込みは完了する。この状態がメモリの保
持状態となるが第１１図（ｄ）に示す様に、ソースのｎ
＋領域６０２は電子が不足して正に帯電し、ｐ基板６０
１と逆バイアス状態になるので、記憶内容は長時間保持
される。第１０図ではＭＯＳＦＥＴ（Ｔ１）の基板バイ
アスについて触れなかったが、基板電極６１０に負電圧
を印加するとソースのｎ＋領域６０２とｐ基板６０１と
の逆バイアスが一層強められ、記憶内容の保持に有利と
なる。

読出し時は、ワード線７０１だけにＶＧ（＞Ｏ）を加え
ることで、ＭＯＳＦＥＴ（Ｔ１）が導通状態になシ、第
１１図（−）に示す様に、電圧印加が零のビット線７０
２に接続されたドレインのｎ＋領域６０３から電子がソ
ースのｎ＋領域６０２に注入され、読出しを完了する。

この様な、ｄ−ＲＡＭは、一時的にキャパシタ領域に電
荷を蓄積させ、蓄積された電荷の保持時間が経過した時
だけでなく、保持時間以内に読出しが行なわれる場合に
もメモリセルに蓄積されていた電荷が読出しと同時に消
えてしまう。従って読出しは１破壊読出し２である。こ
の為、保持時間毎に行なうリフレッシュ（再書込み）が
、読出しの度に必要となり、メモリの高速化を制限する
原因となる。

そこで、読出し時のリフレッシュが不要となる”非破壊
読出し”のｄ−ＲＡＭが考えられて来た。

代表的な例は次の５つである。

■　ＣＣセ／ｌ／　：　Ｋ、Ｔｅｒａｄａ　ｅｔ　ａｌ
、　ｒア　ニュー　ブイエルニスアイ　メモリセル　ニ
ージンクキャパシタンス　カップリングＪ　（Ａ　ｎｅ
ｗＶＬＳＩ　　ｍｅｍｏｒｙ　ｃｅｌｌ　ｕｓｉｎｇ　
ｃａｐａｃｉｔａｎｃｅｃｏｕｐｌｉｎｇ）（ＣＣｃｅ
ｌｌ）、　　アイイーイーイー　トランザクション　エ
レクトロン　デバイシ、Ｉ’（ＩＥＥＥＴｒａｎｓ、Ｅ
ｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ）　、　ｖｏｌ　ＥＤ
−３１゜ＰＰ、１３１９〜１３２４　１９８４ ■　Ｔ　Ｒ−ＤＭＯＳ　　セル：　Ｋ、Ｔｅｒａｄａ　
ｅｔ　ａ、１．ｒアドバンスト　ディーモスメモリセル
　ニージングアニュー　アイソレーシヨン　ストラクチ
ュアー」（Ａｄｖａｎｃｅｄ　ＤＭＯ８ｍｅｍｏｒｙ　
ｃｅｌｌ　ｕｓｉｎｇ　ａｎｅｗ　　ｉｇｏｌａｔｉｏ
ｎ　　５ｔｒｕｃｔｕｒｅ）、アイイーイーイートラン
サクション　エレクトロン　デバイシズ（Ｉ　ＥＥＥＴ
ｒａｎｓ、Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｇ）、ｖｏ
ｌ　ＥＤ−３１。

ＰＰ　、１３０８〜１３１３　、１９８４　。

■　ＴＩセＡ／：　Ｊ、Ｅ、Ｌｅｉｓｓ　ｅｔ　ａｌ、
ｒディーラムデザイン　ユージング　ザ　タバーアイソ
レイテッドダイナミック　ラム　セｋＪ　”ｄ−ＲＡＭ
　　ｄｅｓｉｇｎｕｓｉｎｇ　　ｔｈｅ　　ｔａｐｅｒ
−ｉｓｏｌａｔｅｄ　ｄｙｎａｍｉｃ　ＲＡＭｃｅｌｌ
”、アイイーイーイー　トランザクション　エレクトロ
ン　　デバイシズ（Ｉ　ＥＥＥ　　Ｔｒａｎｓ　、Ｅ１
ｅａｔｒｏｎＤｅｖｉｃｅｓ）、ｖｏｌ、ＥＤ−２９，
Ｐ了０７　、１９８２　。

■　ＤＳＣセＡ／　：　Ｔ　、Ｔａｕｓｈｉｙａ　ａｔ
　ａｌ　、ｒ　ニー−ダイナミック　ラムセル　フォー
　ブイエルニスアイ　メモリーズＪ、、（Ｎｅｗ　ｄｙ
ｎａｍｉｃ　ＲＡＭ　ｃｅｌｌｆｏｒ　ＶＬＳＩ　ｍｅ
ｍｏｒｉｅ＋ｓ）、アイイーイーイー　トランザクショ
ン　エレクトロン　テハイス　レタース（ＩＥＥＥ　　
Ｔｒａｎｇ、Ｅｌｅｃｔｒｏｎ　　Ｄｅｖｉｃｅ　　Ｌ
ｅｔ會ｅｒｓ）。

ｖｏｌ　ＥＤＬ　−３１９８２。

■　１０ＭＯＳセル：　Ａ、Ｇ、Ｅｌｄｉｎ、ｅｔ　ａ
ｌ　ｒ　７ノベル　ジェイシーモス　ダイナミック　ラ
ムセルフオーブイエルニスアイ　メモリースＪ　（Ａ　
ｎｏｖｅｌＪＣＭＯ８ｄｙｎａｍｉｃ　ＲＡＭ　　ｄｅ
ｌｌ　　ｆｏｒ　ＶＬＳＩｍｅｍｏｒｉｖｓ）、アイイ
ーイーイー、ジャーナル　オプソリッド　ステート　サ
ーキット（ＩＥＥＥ　Ｊｏｕｒｎａｌｏｆ　　５ｏｌｉ
ｄ−ｓｔａｔｅ　Ｃ１ｒｃｕｉｔｓ）、ｖｏｌ　ＳＣ−
２０゜Ａ３　、ＰＰ７１５〜７２３．１９８５　。

以上を比較したものが第１表である０ （以下８９） これらの中で、構造、動作ともに単純で、性能的にもバ
ランスのとれているＴＩセルについて第１２図をもとに
述べる。

第１２図（−）はＴＩセルのチャネルに沿った断面、第
１２図（ｂ）はチャネルと直角な断面図である。ｐ基板
８０１表面にソースの♂領域８０２、ドレインのｎ＋領
域８０３、チャネルのｎ領域８０４、チャネルのｎ領域
８０４の表面に電荷蓄積部のｐ＋領域８０５、ゲート電
極８ｏ６、＝チャネルストッパーのｐ＋領域８０７から
成っている。

ソースのｎ＋領域８０２は読出しビット線、ドレインの
ｎ＋領域８０３は読出しワード線、ゲート電極８０６は
書込みビット線に夫々接続され、第１３図のタイミング
パルスで制御される０第１２図（Ｃ）〜（ｑ）は、第１
２図（ｂ）のＢ−Ｂ／線に対応したエネルギーバンド図
、第１２図色）〜（ｋ）は、第１２図（−）のＡ−Ｘ線
に対応するエネルギーバンド図を表わす〇 第１２図（Ｃ）　、　（ｈ）は、夫々、熱平衡状態のエ
ネルギーバンド図を表わし、第１２図（りのｔ＝ｔ′ｏ
に対応する。

ｔ＝ｔ　　：＠１−情報の書込みを行なう。第１２図（
ｄ）　、　（りが対応するエネルギーバンド図で、ｐ基
板８０１から電荷蓄積部のｐ＋領域８０５へ正孔が注入
される。

書込みパルスが除去されたｐ＋領域８０５に蓄積された
正孔はそのまま保持される。

ｔ　”＝　ｔ２：”１＃情報の読出しを行なう。第１２
図（＠１）　、　（ｊ）が対応するエネルギーバンド図
で、ｐ＋領域８０５に蓄積されている正孔により、チャ
ネルのｎ領域８０４の電位障壁が低くなりソースのｎ＋
領域８０２からドレインのｎ＋領域８０３へ電子が流れ
る事で読出しが行なわれる。

ｐ＋領域８０５の正孔は蓄積されたままであるから、何
度でも非破壊読出しが可能である。

ｔ＝ｔ３　：＠ｏ”情報の書込みを行なう。これは゛１
＃情報のリセットでもある。第１２図（ｆ）が対応する
エネルギーバンド図である。″″１１１１情報する正孔
がｐ＋領域８０６に存在すれば、この時にｐ基板８０１
に排出される。

１＝１４：“０＃の読出しを行なう０第１２図（ｑ）。

（ｋ）が対応するエネルギーバンド図である。この時、
ソースのｎ＋領域８０２からドレインのｎ＋領域８０３
へ、“１１の読出し時より少ない電子がバイアス電流と
して流れる。

発明が解決しようとする問題点 この様なｄ−ＲＡＭの高密度化（すなわち微細化）を進
める際、次の３つの問題点を克服する事が必要である。

〔第１の問題点〕　ソフト・エラー（原因：α粒子）ｄ
−ＲＡＭの高密度化は、メモリセルの面積減少をもたら
し、蓄積容量Ｃ８も小さくなるＯ書込み状態でビット線
にＶｙが印加されると蓄積容量　。

内で制御される電荷Ｑはｏ＝ｃｓ−ｖｗであるから、高
密度化と共に減少する。例えば蓄積容量Ｃ８を１０μｍ
角で、３００人ノ５ｌｏ２テ作ると、Ｃ！Ｓ　＝　０．
１２　ｐＦとなシ、ＶＷ　＝　５　（ｙ）とすればＱ＝
Ｃ３ａＶｗ＝６Ｘ１０　　、（Ｑ）　　　　　　　　　
Ｉｊｒとなシネ足電子数（空乏電子数ともいう。）にす
　２ると３×１０　個程度となる。

ところで、半導体のパッケージ材料中に微量含まれる放
射性元素（Ｖ、Ｔｈなど）より放出されるα粒子（第２
表参照）のエネルギーは５ＭｅＶ前後の値と言われ、シ
リコン基板に入射すると約１．４×１０６個の電子・正
孔対を発生し、蓄積容量Ｃ８の情報を第１４図（−）〜
（ｄ）のように変えてしまう事が起こる。従って蓄積容
量の電荷の保持状態が完全でも、１個のα粒子の照射で
消滅あるいは生成してしまう訳である。

第２表　各種パッケージ材料のα線強度材　料　　　チ
・プへの影響力　　　“線束（“′　ｈ　）現状　最終 、サーディツプの場合はチ ツブの上 ′／″す　・側面ろう付はセラミック　０°１〜０゛６
０′０１〜０°０５の場合 ・サーディツプの場合は低 角度 がう７　・グレーズドセラミック　　　１〜６０　　０
°０１ふたの場合とり ・側面ろう付はセラミック≦。、。１〜。、５　く。、
。１〜の場合はチップの上 °う７チ７り　°チップ直上　　　　　　　　０．０５
〜２．０　　０．０１〜０．０５：ツケージ α粒子がＳｉ中に照射された時の損失割合を第１５図（
ａ）　、　（ｂ）に示す。第１６図（、）の曲線■は、
α粒子が原子核との衝突でエネルギーを失なう場合の特
性であり、曲線■は電子との衝突でエネルギーを失なう
時の特性である。横軸はα粒子のエネルギーＥ、縦軸は
進入方向距離Ｘに対するα粒子のエネルギーＥの損失率
（阻止能とも呼ぶ）である。

Ｅが小さい時は、はとんど原子核との衝突により、又Ｅ
が大きい時は、はとんど電子との衝突によりα粒子はエ
ネルギーを失なうｏ　Ｅｌ、　Ｅ２　、　Ｅ３の値は、
α粒子がＳｔに入射した場合、概略、５５０６Ｖ、　２
．４　ＫｅＶ、　３６０　ＫｅＶである。

第１６図（ｂ）は、電子との衝突により電子・正孔対を
発生して、α粒子がエネルギーを失なう割合を示す◇ α粒子が電子と衝突してエネルギーを失なう過程は、エ
ネルギーＥ＞Ｅ３では、大体１／Ｅに比例し、Ｅ＜Ｅ　
　では、大体ｔに比例する・ｄＥ　　　　Ａ すなわち、　　ａｘ　＝Ｅ　　（Ｅ＞Ｅ３）・・・・・
曲（１）−”−＝　ＫＨ（Ｅ＜Ｅ３）　　・・・・・・
・・・・・・・・・（２）ａｘ である、（Ａ、には定数） 入射時の初期エネルギーＥｉユを持つα粒子が８１中に
侵入する深さは、 Ｒ”　２Ａ　（Ｅｉｎ　＋３Ｅ３　）”・・・・・・・
・・・・・・（３）で与えられる。

α粒子により、その軌跡に病って励起される電子・正孔
対の線密度ｎ（ｘ）は、 但し、Ｅ９は電−子・正孔対を発生するのに必要なエネ
ルギである。

（１）　、　＠）　、　（３）　、←）式より、（Ｒ≧
ｘ　）　ｘ３） となる。但しｘ３は、４粒子のエネルギーがＥ３になる
距離である。Ｓｉ中においては、Ａ　＝　＋５．Ｉ　Ｘ
　１０５（ＫｅＶ　）２／ｐｒｎ　。

Ｅ＝３．θｅＶ である。Ｅｉユ＝５ＭｍＶ　　とすると、４粒子の侵入
深さは約２５μｍとなる（特開昭５６−３８８６０号公
報）。

従って、６ＭｅＶ前後のエネルギーで照射されるα粒子
は、Ｓｔ　半導体表面では、あまり電子・正孔対を作ら
ず、９０％以上のエネルギーを失なった時に最も激しく
電子・正孔対を生成する。α粒子は初期エネルギーによ
るが、通常Ｓｉ中に１０〜３０μｍ程度侵入すると考え
られている。

従って、侵入深さぎりぎりの所で最も多くの電子・正孔
対の生成を行なうことになる。第１５図（Ｃ）に５Ｍｅ
Ｖ　のα粒子がＳｉに入射した時のエネルギーεと電子
・正孔対密度を示す〇 この様なα粒子の影響を回避するためにα粒子の発生が
少ない材料を使用する等が試みられているが、Ｓｉ　基
板そのものに対する根本的な解決策はまだ提案されてい
ない。

但し、第１表に見る様に非破壊読出しのｄ−ＲＡＭでは
α粒子の影響はほとんどない。

〔第２の問題点〕ホット・キャリア効果（原因：高電界
）ｄ−ＲＡＭの高密度化すなわち微細化は通常“比例縮
少側”（スケーリング則ともいう）を設計手法に用いて
実施される。ところが、システム側からの電源電圧をＴ
ＴＬレベルに合わせたという要求と、高性能を第１に考
える回路では高い電圧で動作させたいという希望がある
ため、電源電圧だけは比例縮少されていない。

電源電圧を下げずに微細化したＭＯＳＦＥＴにおいては
、ゲート長、ゲート酸化膜、ソース・ドレイン接合深さ
の縮少化と、チャネル部分の不純物濃度の増大により、
素子内部の電界が上昇する。

この高電界によりチャネル中を流れる電子はホットにな
り、ドレイン近傍で、第１６図（、）の様に衝突電離を
引き起こし、多数の電子・正孔対を生成する。この発生
したキャリアのうち、一部は酸化膜界面へ向かい、酸化
膜内へ注入され、一部が捕獲されたシ、界面準位を生成
する。注入電子のうち大きいエネルギーを持つものはゲ
ート酸化膜を透過し、ゲート電極に達してゲート電流と
なる。

他方、生成された正孔のうち、基板へ流れるものは基板
電流ｌ５ｕｂとなる。この基板電流工、ｕｂはソースの
ｎ＋領域近傍の基板電圧を増大させ、ソースル基板電圧
がほぼｏ、ｅＶになるとソース礫基板間の接合は順方向
にバイアスされ、電子がソースのｎ＋領領域らｐ基板に
注入されるＯこの結果、ソースのｎ＋領領域ｐ基板、ド
レインのｎ＋領領域ｎ　−Ｐ　−！ｌバイポーラトラン
ジスタと同じ動作を示し、ドレイン降伏電圧ＢｖＤ、ｕ
ｂより小さなドレイン・ソース間降伏電圧ＢｖＤｓが支
配的になる。これを次に示す。

・・・・・・・・・・・・・・・（６）但しＬ：チャネ
ル長、ＬＤ：拡散長 （６）式からＬの減少と共にＢｖＤｓの減少する事カー
盆かるＯ （「テクニカル　ダイジェストＪ　（Ｒｅｆ、Ｅ、５ｕ
ｎｅｔ　ａｌ　１９７８　　ＩＥＤＭ　　Ｔｅｃｈｎｉ
ｃａｌ　Ｄｉｇｅｓｔ。

Ｐ、４７８〜）） この様な、ｐｎ接合の高電界が原因となってホットキャ
リアの発生を防ぐために高耐圧構造（例えばＬｏｗ　Ｄ
ｏｐｅｄ　Ｄｒａｉｎ、　　略してＬＤＤ構造）の工夫
が試みられているが、必らずしも有効ではなく高電界発
生そのものを低減するような根本的な対策は提案されて
いない。

〔第３の問題点〕短チャネル効果（原因：パンチスルー
）短チャネルＭＯ８ＦＥＴに対し、チャネル長が、ソー
スの空乏層とドレイン拡散との和と同程度になると閾電
圧が下がる事が知られている。この条件下のｎチャネル
ＭＯ８ＦＥＴの断面図が第１７図（−）である。

ゲート電圧によって誘起される空乏層内の電荷は、底辺
が各々１．！：１１で、高さｈの台形の面積内にあると
近似される。この電荷の量（単位面積あたりの電荷量と
定義する）は近似的に、ｐｄｅｐｌ　＝ｑｈＮＡ（ａｔ
１１’）／２１・・・・・・・・・・・・（７）となる
。これが、閾値において、ゲートによって誘起されるべ
き空乏層の電荷である。短チャネルの時、２１は著しく
、２より短かくなり、実際ａ１→０となってパンチ・ス
ルーが生じる。パンチ・スルー電流は表面から離れた深
い所を流れる。

ｂ’Ｖ４７＠９！−’：ｉ層０幅′１・　１ｒ＝（２ｇ
ｖＤＢ／ｃｔＮＡ）　　　＋＋＋＋＋＋＋＋＋＋（８）
Ｌが長い時、（７）式のｐｄｅｐｌは一定値ｐＬ＝＠ｈ
ＮＡ／２に近づく。ρ、と、酸化層の容量Ｃ０を用いる
と閾値が次式で与えられる。

（９）式から、ソース又はドレインに電位があるとｖｃ
〉０となるから、ゲート下の空乏層内の電荷の減少を引
き起こし、従って閾値電圧の減少と々る。又、ｄ−ＲＡ
Ｍでよく用いられる基板ノくイアスミ圧ＶＢ（＜Ｏ）も
、（＠式から、ＶＴを低下させる原因であることが分か
る（［テクニカル　ダイジェストＪ　（Ｒｅｆ、Ｈ，Ｃ
，Ｐｏｏｎ　ａｔ　ａｌ　１９７３　ＩＥＤＭＴｅｃｈ
ｎｉｃａｌ　Ｄｉｇｅｓｔ　Ｐ、１６６　）　）。

パンチ・スルーは、ソースとドレイン分離している電位
障壁の低下をもたらし拡散電流を流れ易くする。もしド
レイン電圧が印加されるとドレイン側の空乏層は広がり
電位障壁は更に低くなる。

この様子は第１７図（ロ）に示されている。第１７図（
ｂ）はゲート印加電圧が一定の場合のポテンシャル分布
で（ここではＶＧ＝１．ｓＶとしである）チャネル長と
ドレイン電圧のみが変化している。曲線ＡではＬ＝ｅ、
２ｓ（μｍ）、ＶＤ５＝ｏ、ｓ（Ｖ：］　を曲線Ｂでは
Ｌ　＝　１．２ｓ（μｍ〕、Ｖｐ３＝ｏ、６（Ｖ：］　
、曲線ＣではＬ　＝１．２５（μｍ）、ＶＤ３＝５（Ｖ
）とした。これまで短チヤネル化で問題となる。パンチ
・スルーを抑圧するだめの種々の試みがなされているが
、パンチ・スルーの発生を原理的になくする様な、根本
的な対策は、提案されていない。

以上より、非破壊読出しが可能なｄ−ＲＡＭ（Ｎｏｎｄ
ｅｓｔｒｕｃｔｉｖｅ　ｄ−ＲＡＭ　、以下、”Ｎｄ　
ｄ−ＲＡＭ’又は“Ｎｄ２−ＲＡＭ″と略記する。）に
おける解決すべき問題点は、 （１）ホット・キャリア効果に伴なう耐圧低下、（４）
短チヤネル効果に伴なう閾値低下、の２つに絞られる（
勿論、α粒子に対する対策は盛り込まれているという前
提を置いている。）。

問題点を解決するだめの手段 本発明は、Ｎｄ２−ＲＡＭ７モルセルを構成するＭＯ３
型トランジスタ部の、■　ソース、ドレインのｎ＋領領
域浮遊ゲートのｐ＋領領域ｐ基板上のｎエピ（又はｎウ
ェル）中に形成し、■　しかもソースとドレインの間の
埋込みチャネルが主動作領域で完全空乏化する様に（つ
まり、チャネル内に中性領域が発生しないように）チャ
ネル濃度を低減し、チャネル寸法を選定するものである
。

作　　用 本発明は、上記手段の、０に対応して、■′　チャネル
の空乏層が、ソース、ドレインによって形成されるので
はなく反対導電形のｐ基板、チャネルストッパーのｐ＋
領領域より形成されるので、原理的にパンチ・スルーは
生じないから、閾値低下が微細化と共に生じなくなり、
■′チャネルの完全空乏化により電界の要部集中が大幅
に緩和されるため、ホットキャリアが発生しなくなり、
例え、発生したとしても、ソース、ドレイン、埋込チャ
ネルは同一導電形なので横方向にｎｐｎ）ランジスタは
形成されないから、耐圧低下も生じない。

この事により、非破壊読出しが可能で高密度化（つまり
微細化）に適したＮｄ２−ＲＡＭメモリセルが実現する
。

実施例 第１図は、非破壊読出し可能で高密度化に適した本発明
の“Ｎｄ　−ＲＡＭ　セル″であり、同図（ａ）。

（ｂ）　、　（ｃ）はそれぞれ、平面図、Ａ−Ａ′断面
図、Ｂ−Ｂ′断面図を表わす。

ｐ基板１０１（不純物濃度Ｎ−１０１２〜１０１７傭−
）上に形成されたｎエピ１ｏ２（以下、議論をｎエピで
集めるが、ｐ基板１０１上にｎウェルを形成した場合も
全く同等である事は勿論である。どちらの場合も、Ｎ＝
１ｏ　　〜１０　　ｃｍ　　）領域内にソースの♂領域
１０３（Ｎ＝１０”〜１０２０ｃｍ−５）　、ドＬ／　
イア　（７）　ｎ”　領域１０４　（Ｎ　＝１０”　−
１Ｏ２０ｌ−ｍ−’）　。

電気的に浮遊（フローティング）状態のゲートのｐ＋領
域１０６　（Ｎ＝１０”−１０２０ａｎ−３）が形成さ
れ、ゲートのｐ　領域１０６上のゲート酸化膜１０６の
上には絶縁ゲート電極であるｐ＋ポリシリシリコン領域
１０７の上にＷ、Ｍｏ、Ｔｉなどの金属、シリサイドを
重ねても何ら問題がない事は勿論である。）。

１０８はフィールド酸化膜、１０９はＰＳＧ膜である。

ソースの♂領域１０３からはＡ２等を用いたソース電極
１１０が取出され、読出しビット（ＲＢ）線を形成する
。またドレインのｎ　領域１０４からもＡｆｔ等を用い
たドレイン電極１１１が取出され、読出しワード（ＲＷ
）線を形成する。

ｎエビ中１０２中のＮｄ　−ＲＡＭセルのトランジスタ
部分はチャネルストッパーのｐ＋領域１１２で囲まれて
いる。１１３は基板電極である。

本実施例のｎエピ１０２は、主動作状態で完全空乏とな
っているが、ソース、ドレインと同一導電形のためドレ
イン電圧と共にドレイン空乏層な広がり、ソース空乏層
と広範囲に接触するパンチ・スルーは原理的に生じない
。

そこで、本実施例の様にソース、ドレインに依存しない
完全空乏状態をリーチ・スル％−と定義する（一般の埋
込みチャネルは、中性領域が、主動作状態で存在するの
で、本発明とは異なる。）。

第１図（ａ）、（ロ）、（Ｃ）におけるリーチ・スルー
条件を第１図（ｄ）　ｔ　（ｅ）から導びく。第１図（
ｄ）　、　（ｅ）は第１図（ａ）　、　（ｂ）の主要部
だけ取り出して描いたのであるが、空乏層の分布、中性
領域１１５の存在がよく判る様に、チャネル深さをＴＥ
’　（＞ＴＥ　）と大きくしている。

使用するパラメータを次に列記する。

（１）縦方向リーチ・スルー条件 （Ｕ）　　横方向のリーチ・スルー条件ここでｎエピ１
０２のかわりにｎウェルを用いた場合は、 上に示した縦方向と横方向のリーチ・スルー条件が満た
される事により、主動作領域でチャネルとなるｈエピ１
０２は完全空乏状態となる。

ゲートのｐ＋領域１０５は、正孔の蓄積も行なうところ
であるので、ゲート電極をｐ　ポリシリコンとしている
。

以上の様に本実施例の構造によれば、チャネル領域（す
なわちｎエピ領域１０２）がソース、ドレインと同一導
電形であるため、ソース、ドレイン及びそれらの電位が
原因で空乏層は生じない。

従ってパンチ・スルーという現象は原理的に生じないか
ら、短チヤネル化に伴なうｖＴの低下は生じない。

一方、チャネルの完全空乏化は、ｎエピ１０２に接する
ｐ基板１ｏ１、ゲートのｐ＋領域１０６、チャネルスト
ッパーのｐ＋領領域実現するリーチ・スルーであるから
、ｖＴはむしろ増加する傾向を有する事になる。

又、完全空乏化したチャネルの表面より深い所を電流が
流れる埋込みチャネルであるため、低雑音、高速特性な
ども従来のｄ−ＲＡＭセルで用いている表面チャネルに
比べ２〜３倍改善される。

さらに、チャネルが完全空乏状態なので、電界が局所に
集中する事はなく、なだらかな勾配を持つ分布となり、
ホット・キャリアの発生が著しく低減し、しかもチャネ
ルとソース、ドレインが同一導電形のため、ｎｐｎ　寄
生トランジスタは決して存在しないので、ホット・キャ
リアに起因する耐圧劣化という問題は完全に解決される
。

その上、ｎ／ｐ　エビ基板を用い、しかも”１”、又は
°０＃情報の記憶は、ゲートのｐ＋領域１０６への正孔
の注入又はｐ＋領域１０６から正孔の排出する事で実施
するため、エビ層厚ＴＥが第１６図（、）にもとすいて
１０〔μｍ〕以下であれば、α粒子の照射によってｐ基
板１０１内で発生する電子・正孔対のうち正孔はｐ基板
１０１の基板電極１１３から外部に排出され、電子はｐ
基板１０１内を拡散しながら再結合により消滅する。従
ってｐ基板として高濃度ｐ＋基板を用いたｎ／ｐ＋エビ
基板が利用されるならば、６粒子に対する耐性も一層増
し、蓄積容量の低減が可能となり、微細化・高密度化に
極めて有利となる。

又、ゲートのｐ＋領域１０６と、ソースのｎ＋領域１０
３、ドレインのｎ＋領域１０４及びチャネルのｎｚピ１
０２は、５ＩＴ（Ｓｔａｔｉｃ　ＩｄＭｃｔｉｏｎＴｒ
ａｎｓｉｓｔｏｒの略称；　Ｒａｆ：工、Ｎｉａｈｉｚ
ａｗａ　ａｔａｌ、アイイーイーイー　トランザクショ
ン（Ｉ　ＥＥＥＴｒａｎｓ＋、）　ｖｏｌ　ＥＤ−２２
，４４、Ｐ、１８６−　。

１９７５）の機能を実現することが可能で、埋込みチャ
ネル構造を有するＭＯＳ−３Ｉ　Ｔ　（ＢＣ形ＭＯＳ−
３ＩＴ）として本発明者が実現した素子と同一である。

これは、第１図（ｆ）に示す鞍部点状の電位障壁１１６
がゲートのｐ　領域１０６近傍に現われ、この電位障壁
１１６の高さが主として、ソースからドレイ／に向って
電位障壁を越えて流れるキャリア（ここでは電子）の流
量制御を行なう。この電位障壁１１６は本質的なゲート
の機能を有するので、”固有ゲート″とも呼ばれ、この
電位障壁１１６の存在する領域１１４を゛固有ゲート領
域１１４”と呼ぶ。

なお、鞍部点状の電位障壁１１５を越えてソースからド
レインへ流れるキャリアはチャネルの中心部１１６に集
中して流れるのがＳＩＴ機能における特徴である。

第１図中）のソースのｎ＋領域１０３と固有ゲート領域
１１４の中の電位障壁との間の抵抗をｒ８、電位障壁１
１６が本来有する相互コンダクタンスをｑ。とじ、外部
にみかけ出現われる相互コンダクタンスをｑｍ′と一力
用ず、 の関係式においてｑ　・）１が成立つ様になる（普通の
構造では、ｑｍ””ｓ　＜＜’であり、潜在的に有する
ｑ　より小さなｑｍ′シか利用していない。）。

従って（１６）式より　ｑｍ’Σｑｍとなり、固有ゲー
トのｑｍがそのまま利用できる事になる。これが、ＳＩ
Ｔの機能の特徴である。

ｒ８　の低減に伴ない極めて高速、低雑音特性を有し、
ｑｍが大きいので駆動能力も大きく、微細化に最も有利
となる。しかし、結合容量等の存在により、パンチ・ス
ルーではないが、ドレイン電圧により電位障壁、１１５
が影響を受けるようになるので、ドレイン電流はドレイ
ン電圧に対して不飽和特性を示すようになる。

Ｎｄ２−ＲＡＭの設計において、ドレイン電流の不飽和
特性が特に問題とはならないが、電位設定を正確に行う
事が必要な場合は、電圧利得が十分とれる飽和特性の方
が望ましい。これは、増幅器として一段当たりの利得を
ＡＶとすると、となり、ｒｐの大きい時、つまり飽和特
性の時にＡＶは大きくなるという事にもとすいている。

ドレイン電流の不飽和特性が有する高いｑｍを維持した
まま、飽和電流特性を実現する方法は、本発明者により
ｌ５ＩＳ−８ＩＴという構造が提案された。

具体的には、第１図（ａ）〜（Ｃ）において、ゲートの
ｐ＋領域１０５とドレインのｎ＋領域１０４との距離を
ＬＧＤ　とするとき ＬＧＤ　＞　ＷＧ　　　　　　　　・・・・・・・・・
・・・・・・　　＋１ｇンが成立すればよい。

この時に、電位障壁１１５は、チャネルストッパーのｐ
＋領域１１２の静電遮へいによりドレイン電圧の影響を
受けなくなる。この結果、不飽和特性の高いｑｆｎｔ維
持した飽和特性が実°現する。

（従来のＦＥＴの飽和特性は、（１６）式に示したｒ８
　が大きく、その負帰還効果により発生した（［ソリッ
ドステイト　エレクトロニクスＪ　（Ｒｅｆ、Ｈ。

Ｔａｎｇｏ　ｅｔ　ａｌ　：５ｏｌｉｄ−Ｓｔａｔｅ　
Ｅｌｅｃｔｒｏｎｉｃｓｖｏｌ　１３　、Ｐｌ　３９〜
，１９７０　））　　ものであるから、動作機構そのも
のが違い、しかもｑｍは小さく、高速応答が困難であっ
た。） 次に、本発明の実施例の基本動作について、まず正孔蓄
積モードの場合を述べる。

第２図に示すタイミング・パルスを用いる。ＶＧは書込
みビット線であるゲート電極１０７に印加され、ＶＤは
読出しワード線であるドレイン電極１１１に印加され、
ｖｓは読出しビット線であるソース電極（抵抗を介して
接地されている。）の電圧変化である。

〔正孔蓄積モード〕

ｔ＝ｔ０：ＶＧ＝ＶＤ＝ｏ　　の初期状ＨでＮａ２−Ｒ
ＡＭセルの基板厚み方向（第３図（、）のＣ−Ｃ／線に
沿った）電位分布が第２図（ｂ）、Ｎｄ２−ＲＡＭのチ
ャネル方向（第３図（ｑ）のＤ−Ｄ／線に沿った）電位
分布が第３図（ｈ）である。

ｔ　＝ｔ　１：　ＶＧ　＜　Ｏ、ＶＤ＝　Ｏテ″″１１
の書込みである。第３図（Ｃ）　、　（ｉ）が対応する
エネルギーバンド図である。基板厚み方向の正孔に対す
る電位障壁が低くなり、ｐ基板１０１から浮遊ゲートの
ｐ＋領域１０５に正孔が注入され、蓄積状態となる。

このあとｖＧ＝０となシル＋領域１０５は正に帯電して
、″″１＃ｂ ｔ＝ｔ２：ｖＧ＝ｏ、ＶＤ＞ｏで、６１１の非破壊読出
しである。

第３図（ｄ）　、　（ｊ）が対応するエネルギー・バン
ド図である。浮遊ゲートのｐ＋領域１０５に蓄積してい
る正孔は、チャネル方向の電子に対する電位障壁を大幅
に低下させるため、ソースのｎ　領域１０３から、ドレ
インのｎ＋領域１０４へ多量の電子が流れ、ソースに大
きな＠１″読出し電圧ｖｓを生じる。

この”１”読出しは非破壊であるから、リフレッシュは
不要で、続けて何度でも読出す事が容易に出きるのであ
る。

ｔ　−ｔ　３：　ＶＧ　）　Ｏ、Ｖｐ　＝　Ｏで、＠Ｏ
ｊ′の書込みである。第３図（−）　、　（ｋ）が対応
するエネルギー・バンド図である。基板厚み方向の正孔
に対する電位障壁が消え、ｐ＋領域１０５に蓄積されて
いた正孔は、ｐ基板１ｏ１に排出される。このあとｖＧ
＝０となり初期状態に戻る。すなわち、初期状態が＠０
”情報の保持に対応する。

ｔ＝ｔ４：ＶＧ　＝Ｏ、Ｖｐ　）Ｏで、″″０′ｂ情報
しである。第１図（ｆ）　ｉ　（わが対応するエネルギ
ー・バンド図である。チャネル方向の電子に対する電位
障壁は、わずかしか低下しないので、ソースからドレイ
ンへの電子の流れは極めて少ない。

従って″″０″０″読出はｖｓ〉０であるが、１”読出
し電圧よりはるかに／ＪＳさい。

この後、再び第３図（ｂ）　、　（ｈ）の初期状態に戻
り、次のサイクルに入っていく。なお、″″０＃０＃読
出ｖｓ＝○とするには、ＶＤと同期して点線で第２図に
示したわずかに負のパルスを加えたｖＧを用いればよい
。

次に、正孔空乏モードも可能であるから、同様に説明す
る。

〔正孔空乏モード〕

ｔ＝七〇：ｖＧ＝ＶＤ＝ｏの初期状態で、第５図中）、
山）が対応するエネルギー・バンド図である。

ｔ＝ｔ１：Ｖｄ）ｏ　、Ｖｐ　＝Ｏで、″１ｍの書込み
である。第６図（Ｃ）　、　（ｉ）が対応するエネルギ
ー・バンド図である。基板厚み方向の正孔に対する電位
障壁が消え、浮遊ゲートのｐ＋領域１０５より正孔がｐ
基板１０１にとり出され、ｐ＋領域１０５は空乏状態と
なる。このあとＶＧ　＝Ｏとなり、ｐ＋領域１０５は負
に帯電して“１＃情報を保持する０ｔ＝ｔ２：ｖＧ＝０
．ＶＤ＞ｏで、”１’ｏ非破壊読出しである。第５図（
ｄ）　、　０）が対応するエネルギー・バンド図である
。ダ領域１０５の正孔が空乏状態のため、チャネル方向
の電子に対する電位障壁は、初期状態よシ高くなり、ソ
ースのｎ＋領域１０３からドレインのｎ＋領域１０４へ
の電子の流れはないので、１１′読出し電圧はＶ　ｓ　
＝。

である。

ｔ　＝ｔ３：　ＶＧ　＜Ｏ、Ｖｌ）　＝Ｏで、’ｏ”の
書込みである。第５図（−）　、　（ｋ）が対応するエ
ネルギー・バンド図である。基板厚み方向の正孔に対す
る電位障壁は低くなり、ｐ基板１０１から浮遊ゲートの
ｐ＋領域１０５に正孔が流れ込む。このあとＶＧ＝Ｏと
なシ、初期状態に戻る。

ｔ＝ｔ４：ｖＧ＝ｏ、ＶＤ〉０で、ＩＯ＃の読出しであ
る。第５図（ｆ）、（わが対応するエネルギー・バンド
図である。この時、チャネル方向の電子に対する電位障
壁はわずかじか低下しないので、ソースからドレインへ
の電子の流れは極めて少ない。

しかし″′Ｏ′読出し電圧ＶＳ＞Ｏだから１”読出し電
圧ＶＳ＝Ｏとは、明確に識別できる。

この後、再び第５図（ｂ）　、　（ｈ）の初期状態に戻
り、次のサイクルに入っていく。なお、″′０＃読出し
電圧をもう少し大きくするには、ＶＤと同期してわずか
に正のパルスを加えた（第４図に点線で示した）■Ｇを
用いればよい。

以上の様に、本実施例のＮｄ　−ＲＡＭセルによれば、
従来問題であったホットキャリア発生に伴なう耐圧劣化
、短チヤネル化に伴なう閾値低下は存在せず、しかも、
動作原理も単純であるから、高密度化・微細化に極めて
有利である。

なお、微細化に伴ない、浮遊ゲートのｐ　領域１０５の
蓄積容量を増す必要が生じた場合、第３図のように、　
ｐ＋ポリシリコン３０１をｐ＋領域１０６の電極として
用い、第２層のポリシリコン３０２をうすい絶縁膜３０
３を介して設けて書込みビット線とする事により、ｐ＋
ポリシリコン３０１とポリシリコン３０２との間にキャ
パシタが形成され、ｐ＋領域１０６自身のキャパシタ容
量を増す事ができる◇ また、実施例の各領域の導電形を全て逆にしても、同様
に成り立つ事は明らかである。

次にＮｄ２−ＲＡＭセルのキャパシタを、浮遊ゲートの
１領域を利用せずに、ＭＯＳキャパシタとする別の実施
例について述べる。

第７図（ａ）、（ト））は、その様−な、本発明の別の
実施例の平面図、Ａ−Ａ′断面図である。第１図と同一
の部分は同じ番号を附しである。異なる部分は、浮遊ゲ
ートのｐ＋領域１０５のかわＤＫ、正孔反転層４０１が
形成される所が設けである点である。

それ以外の構造特徴については、第１図で述べた全ての
事が適用される。又、動作についても、第３図（ｂ）〜
（ｆ）、第５図（ｂ）〜（ｆ）を第８図（−）　〜（ｉ
）に置きかえるだけで、第３図、第６図で述べた議論が
そのまま適用される。

第８図の実施例の大きな特徴は、 ＬＧ＞ＷＧ　　　　・・・・・・・・・・−・・・・・
・・・・・（／’？）という設計が容易なので、ｌ５Ｉ
Ｓ−３ＩＴの特徴も容易に付加できる点である。つまり
、高いｑｍと大きな電圧利得により、Ｍｄ２−ＲＡＭセ
ルの駆動能力が増し、センスアンプの負担が軽くなる。

なお、第７図（ｂ）の変形として、更に高密度化（微細
化）に有利な反応性イオンエツチング（ＲＩＥ）を用い
て第９図（ｂ）のように、ゲート電極１０７の一部を溝
堀り（又はトレンチ）構造にしてｄ−ＲＡＭのキャパシ
タ容量をより小さな面積で実現することも可能である。

発明の効果 本発明は、ｎ／ｐ＋などのエビ基板を採用し、チャネル
部がソース、ドレインと同一導電形となる埋込チャネル
構造とし、しかも、チャネル部が主動作範囲で完全空乏
状態となり、チャネル内表面にソース、ドレインとは反
対導電形のキャリア蓄積領域を設けることにより、Ｎｄ
２−ＲＡＭの２大問題点である、■　パンチ・スルーに
よるｖＴ低下、■　ホットキャリアの発生に伴なう耐圧
低下などがことごとく一掃された。

このため、上記■、■により制限されていた微細化の限
界は越える事が可能となり、一層の高密度化が可能にな
る。

しかも、本発明の構造は、Ｎｄ２−ＲＡＭを構成するト
ランジスタの性能も飛躍的に改善するので、高性能化が
併せて実現できる等、今後４Ｍビットｄ−ＲＡＭ以降の
メモリの高速化にも適用できるもので、その工業的価値
は大きい◇

【図面の簡単な説明】

第１図（−）はｎ／ｐ　　エビ基板を用いた本発明の一
実施例のＮｄ−ＲＡＭセルの平面図、第１図（ｂ）は四
Ａ−Ａ／断面図、第１図（Ｃ）は同Ｂ−Ｂ’断面図、第
１図（ｄ）は同空乏層と中性領域の分布図、第１図（ｅ
）は同簡略表記した平面図、第１図（ｆ）は同電位分布
の概略図、第２図は第１図の実施例の動作を説明（ｑ）
のＤ−１１７線に沿ったエネルギーバンド図、第４図は
同正孔空乏モードのパルスタイミング図、第５図（ａ）
は第１図（ａ）のＢ−Ｂ’断面図、第６図（ｂ）〜（１
）は第５図（ａ）のＣ−Ｃ’線に沿ったエネルギーバン
ド図、第５図（ｑ）は第１図（ａ）のＡ−ｐｚ断面図、
第５図（ｈ）〜（１）は第６図（ｑ）のＤ−Ｄ’線に沿
ったエネルギーバンド図、第６図（−）は、２層ポリシ
リコンを用いた場合の平面図、第６図Φ）は第６図（−
）のｐ、　−Ａ’断面図、第７図（−）は第１図のＮｄ
２−ＲＡＭセルのキ１　　　　　　７図のＮｄ２−ＲＡ
Ｍのゲート電極を溝堀りで形成した状態を示す平面図、
第９図（ｂ）は第９図（−）のＡ−Ａ′断面図、第１０
図は従来のｄ−ＲＡＭセルのトランジスタ部分の断面図
、第１１図（、）は、従来１　　　　　　のｄ−ＲＡＭ
七−の等価回路図、第４４図（ｂ）〜（・）１　　　　
　　は同動作を表わすポテンシャル図、第１２図（−）
は］　　　　　　従来のＮｄ　−ＲＡＭセルのチャネル
方向断面図、第１２図（ｂ）は同チャネルと直角方向で
の断面を示１　　　　　　す断面図、第１２図（、）〜
（１ｃ）は同エネルギー・バンド図、第１３図は同パル
ス・タイミング図、第１４１　　　　　　図（、）〜（
ｄ）はα粒子でソフトエラーが生じる過程を１．、　　
　　　　　示すエネルギー・バンド図、第１６図（ａ）
〜（４はＳｔ′：　　　　　　〜・粒子の照射があ・た
場合の電子・正孔対の発：′ニ ア、： ・ド　　　　　　生を説明する特性図、第１６図（、）
は微細化したｊ”　　　　　　　ＭＯＳＦＥＴでホット
キャリアが発生し、耐圧が低□ １．　　　　　　下する過程を示すモデル図、第１６図
（ｂ）は同等価１　　　１．４．７ユａ）ａ＊ａイ、Ｌ
−０８−１−□ チャネル化と共にＶＴが低下し易くなシ、パンチ・スル
ーを生じる過程を示すモデル図、第１７図（ｂ）は同チ
ャネル電位分布図である。 １０１・・・・・・ｐ基板、１０２・・・・・・ｎエピ
領域、１０３・・・・・・ｎ＋ソソー領域、１０４・・
・・・・ｎ＋　ドレイン領域、１０５・・・・・・ｐ　
ケート領域、１１２・・・・・・チャンネルストッパー
、１１５・・・・・・電位障壁。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名′ｌ
ブー５−−ｎ’ＰＬイン啼 ）　　　　　　　　　　　　　　　　　　　　ｍ−−−
Ｐ’（−Ｌ　・、’ｌ　　　　　　　　　　　ｊａ’ｒ
−細・１：：ｌ　　　　　　　　　　　　　　　　　　
　ｎ。 ｒａｔ・・−？綺 ”’−＝ｎｘｔ’４４ Ｉｓｊ−−ｎ’ｙ−ス　　を 第　　Ｉ　　　Ｎ　　　　　　　　　　　　　　　　　
　　　　　　　　ｆ＃””’ン　・ｔｏ５−−−ｙ”ｆ
−ト　・ Ｉｆクー−＋、νイルス１ツハ一 第２図 ｔ、＝ｔｏ　　ｔＩイ　　　　ｔ２　　　　　６３　　
　　　ｔ４男　３　図 褐　４　図 第　６　図 ”　　　　　　　　　　　ｉ　　　　　　　　″、　　
　　　　　　、　　　　　　讐 第７図 第８図 第９図 第１ａ図 第１３図 第１４図 第１５図 ？難〔χｏｒａｌ） 第１６図 第１７図

Claims (3)

【特許請求の範囲】
1. （１）第１導電形の基板上に第２導電形の領域を形成し
   、前記第２導電形の領域内に、第２導電形のソース領域
   、ドレイン領域、及び第１導電形の浮遊ゲート領域、チ
   ャネルストッパー領域が互いに接することなく存在し、
   前記浮遊ゲート領域の上には絶縁膜を介して第１導電形
   のゲート電極が設けられ、前記浮遊ゲート領域はソース
   領域とドレイン領域の間に置かれ前記第２導電形の領域
   は主動作領域で完全空乏となるメモリセルをマトリクス
   状に配列し、前記ソース領域が読出しビット線に接続さ
   れ、前記ゲート電極が書込みビット線に接続され、前記
   ドレイン領域が読出しワード線に接続される事を特徴と
   する半導体メモリ。
2. （２）浮遊ゲート領域が、反転層で形成された事を特徴
   とする特許請求の範囲第１項記載の半導体メモリ。
3. （３）反転層の一部が溝堀り形成された事を特徴とする
   特許請求の範囲第２項記載の半導体メモリ。