WO2023162036A1 - 半導体メモリ装置 - Google Patents

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WO2023162036A1
WO2023162036A1 PCT/JP2022/007375 JP2022007375W WO2023162036A1 WO 2023162036 A1 WO2023162036 A1 WO 2023162036A1 JP 2022007375 W JP2022007375 W JP 2022007375W WO 2023162036 A1 WO2023162036 A1 WO 2023162036A1
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layer
fin
semiconductor
gate conductor
gate
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PCT/JP2022/007375
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望 原田
正一 各務
康司 作井
Original Assignee
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
望 原田
正一 各務
康司 作井
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET

Definitions

  • the present invention relates to semiconductor memory devices.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • a PCM Phase Change Memory
  • Non-Patent Document 4 RRAM (Resistive Random Access Memory, see, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, see, for example, Non-Patent Document 5) that changes the resistance by changing the direction of the magnetic spin by current ) can be highly integrated.
  • DRAM memory cell see Non-Patent Document 7 which is composed of one MOS transistor and does not have a capacitor.
  • the present application relates to a dynamic flash memory that does not have resistance change elements or capacitors and can be configured only with MOS transistors.
  • FIG. 11 shows the write operation of a DRAM memory cell composed of a single MOS transistor without the capacitor described above
  • FIG. 12 shows the problem in operation
  • FIG. 11 shows the write operation of the DRAM memory cell.
  • FIG. 11(a) shows a "1" write state.
  • the memory cell is formed on the SOI substrate 101 and includes a source N + layer 103 (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer”) to which a source line SL is connected.
  • the drain N + layer 104 connected to the line BL, the gate conductive layer 105 connected to the word line WL, and the floating body 102 of the MOS transistor 110a.
  • a memory cell of the DRAM is composed of these pieces.
  • the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
  • the MOS transistor 110a When "1" is written to the memory cell composed of one MOS transistor 110a, the MOS transistor 110a is operated in the saturation region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line. In this way, both the bit line BL connected to the drain N + layer 104 and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the gate voltage is set to about 1/2 of the drain voltage. , the electric field strength is maximized at the pinch-off point 108 near the drain N + layer 104 .
  • the floating body 102 is filled with the generated holes 106, and when the voltage of the floating body 102 becomes higher than that of the source N + layer 103 by Vb or more, the generated holes are discharged to the source N + layer 103.
  • Vb is the built-in voltage of the PN junction between the source N + layer 103 and the floating body 102 of the P layer, which is approximately 0.7V.
  • FIG. 11B shows a state in which the floating body 102 is saturated charged with the generated holes 106 .
  • FIG. 11(c) shows how the "1" write state is rewritten to the "0" write state.
  • the voltage of the bit line BL is negatively biased, and the PN junction between the drain N + layer 104 and the floating body 102 of the P layer is forward biased.
  • the holes 106 previously generated in the floating body 102 in the previous cycle flow to the drain N + layer 104 connected to the bit line BL.
  • FIG. 11(b) filled with the generated holes 106 and 110b (FIG. 11(c)) from which the generated holes are discharged are stored.
  • the state of the memory cell is obtained.
  • the floating body 102 potential of the memory cell 110a filled with holes 106 will be higher than the floating body 102 without the generated holes. Therefore, the threshold voltage of memory cell 110a is lower than that of memory cell 110b. This is shown in FIG. 11(d).
  • ⁇ 0.8.
  • FIG. FIG. 13(a) shows a "1" write state
  • FIG. 13(b) shows a "0" write state
  • twin-transistor memory element in which one memory cell is formed using two MOS transistors in an SOI (Silicon on Insulator) layer (see Patent Documents 4 and 5, for example).
  • an N + layer which serves as a source or a drain and separates floating body channels of two MOS transistors, is formed in contact with an insulating layer.
  • the floating body channels of the two MOS transistors are electrically isolated by contacting the N + layer with the insulating layer.
  • a group of holes which are signal charges, accumulate in the floating body channel of one transistor.
  • the voltage of the floating body channel in which holes are accumulated changes greatly as shown in equation (2) by applying a pulse voltage to the gate electrode of the adjacent MOS transistor, as described above.
  • the operation margin between "1" and "0" during writing cannot be made sufficiently large (for example, see Non-Patent Document 15, Fig. 8). ).
  • JP-A-2-188966 JP-A-3-171768 Japanese Patent No. 3957774 US2008/0137394 A1 US2003/0111681 A1
  • Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp. 179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F.
  • the semiconductor memory device of the present invention includes: A semiconductor memory device comprising a dynamic flash memory cell and a fin transistor,
  • the dynamic flash memory cell comprises: a first insulating layer overlying a semiconductor substrate; a first fin semiconductor layer extending horizontally with respect to the semiconductor substrate on the first insulating layer; a first impurity layer connected to both sides in the longitudinal direction of the first fin semiconductor layer; and a second impurity layer; a first gate insulating layer covering the first fin semiconductor layer and connected to the first impurity layer; a second gate insulating layer covering the first fin semiconductor layer and connected to the second impurity layer; a first gate conductor layer surrounding part or all of the first gate insulating layer; a second gate conductor layer surrounding part or all of the second gate insulating layer; controlling the voltage applied to the first impurity layer, the second impurity layer, the first gate conductor layer, and the second gate conductor layer to control the first impurity layer and the second impurity layer; An operation of generating
  • the second fin semiconductor layer is composed of a lower portion of the semiconductor substrate and an upper first semiconductor layer (second invention).
  • a semiconductor memory device as described.
  • the third gate insulating layer is made of the same material layer as one or both of the first gate insulating layer and the second gate insulating layer (third invention). ).
  • the third gate conductor layer is made of the same material layer as one or both of the first gate conductor layer and the second gate conductor layer (fourth invention). ).
  • the upper surface position of the first fin semiconductor layer surrounded by the first gate insulating layer is surrounded by the second gate insulating layer in the direction perpendicular to the semiconductor substrate. It is characterized by being above the upper surface position of the first fin semiconductor layer (fifth invention).
  • the upper surface position of the second gate conductor layer is lower than the upper surface position of the first gate insulating layer in a direction perpendicular to the semiconductor substrate (sixth invention).
  • the first gate conductor layer includes a fourth gate conductor layer and a fifth gate conductor layer divided into both side surfaces of the first fin semiconductor layer. (seventh invention).
  • the third gate conductor layer includes a fifth gate conductor layer divided into both side surfaces of the second fin semiconductor layer, and a sixth gate conductor layer. (8th invention).
  • the top surface position of the first fin semiconductor layer is higher than the top surface position of the second fin semiconductor layer in a direction perpendicular to the semiconductor substrate, and the third gate conductor layer is in the vicinity of the top surface of the first fin semiconductor layer (ninth invention).
  • the first insulating layer having the same shape as the first fin semiconductor layer is connected under the first insulating layer, and in plan view, the upper part is the first insulating layer. and the semiconductor substrate portion having the same shape as the fin semiconductor layer of 1 (a tenth invention).
  • the first gate insulating layer, the second gate insulating layer, and the third gate insulating layer surround the bottom of the first fin semiconductor layer and are on the first insulating layer. (eleventh invention).
  • the wiring connected to the first impurity layer is a source line
  • the wiring connected to the second impurity layer is a bit line
  • the wiring connected to the first gate conductor layer is a plate line
  • the wiring connected to the second gate conductor layer is a word line
  • the first gate capacitance between the first gate conductor layer and the first fin semiconductor layer is equal to the capacitance between the second gate conductor layer and the first fin semiconductor layer. is larger than the second gate capacitance between (13th invention).
  • the first impurity layer and the second impurity layer are N-type semiconductor layers containing a large number of donor impurities, and the first fin semiconductor layer is a P-type semiconductor layer containing acceptor impurities. (14th invention).
  • FIG. 3 is a structural diagram of a memory cell in the memory device according to the first embodiment;
  • FIG. FIG. 3 is a diagram for explaining an erase operation mechanism of memory cells in the memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining a write operation mechanism of memory cells in the memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining a read operation mechanism of memory cells in the memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining a read operation mechanism of memory cells in the memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining a manufacturing method for forming memory cells and fin transistors of a logic circuit in the memory device according to the first embodiment on the same substrate;
  • FIG. 4 is a diagram for explaining a manufacturing method for forming memory cells and fin transistors of a logic circuit in the memory device according to the first embodiment on the same substrate;
  • FIG. 4 is a diagram for explaining a manufacturing method for forming memory cells and fin transistors of a logic circuit in the memory device according to the first embodiment on the same substrate;
  • FIG. 4 is a diagram for explaining a manufacturing method for forming memory cells and fin transistors of a logic circuit in the memory device according to the first embodiment on the same substrate;
  • FIG. 4 is a diagram for explaining a manufacturing method for forming memory cells and fin transistors of a logic circuit in the memory device according to the first embodiment on the same substrate;
  • FIG. 4 is a diagram for explaining a manufacturing method for forming memory cells and fin transistors of a logic circuit in the memory device according to the first embodiment on the same substrate;
  • FIG. 4 is a diagram for explaining a manufacturing method for forming memory cells and fin transistors of a logic circuit in the memory device according to the first embodiment on the same substrate;
  • FIG. 4 is a diagram for explaining a manufacturing method for forming memory cells and fin transistors of a logic circuit in the memory device according to the first embodiment on the same substrate;
  • FIG. 4 is a diagram for explaining a manufacturing method for forming memory cells and fin transistors of a logic circuit in the memory device according to the first embodiment on the same substrate;
  • FIG. 4 is a diagram for explaining a manufacturing method for forming memory cells and fin transistors of a logic circuit in the memory device according to the first embodiment on the same substrate;
  • FIG. 4 is a diagram for explaining a manufacturing method for forming memory cells and fin transistors of a logic circuit in the memory device according to the first embodiment on the same substrate;
  • FIG. 4 is a diagram for explaining a manufacturing method for forming memory cells and fin transistors of a logic circuit in the memory device according to the first embodiment on the same substrate;
  • FIG. 4 is a diagram for explaining a manufacturing method for forming memory cells and fin transistors of a logic circuit in the memory device according to the first embodiment on the same substrate;
  • FIG. 4 is a diagram for explaining a manufacturing method for forming memory cells and fin transistors of a logic circuit in the memory device according to the first embodiment on the same substrate;
  • FIG. 4 is a diagram for explaining a manufacturing method for forming memory cells and fin transistors of a logic circuit in the memory device according to the first embodiment on the same substrate;
  • FIG. 4 is a diagram for explaining a manufacturing method for forming memory cells and fin transistors of a logic circuit in the memory device according to the first embodiment on the same substrate;
  • FIG. 10 is a diagram for explaining memory cells and a fin transistor of a logic circuit formed on the same substrate in a memory device according to a second embodiment;
  • FIG. 10 is a diagram for explaining memory cells and fin transistors of a logic circuit formed on the same substrate in a memory device according to a third embodiment;
  • FIG. 11 is a diagram for explaining memory cells and fin transistors of a logic circuit formed on the same substrate in a memory device according to a fourth embodiment;
  • FIG. 11 is a diagram for explaining memory cells and fin transistors of a logic circuit formed on the same substrate in a memory device according to a fifth embodiment;
  • FIG. 11 is a diagram for explaining memory cells and fin transistors of a logic circuit formed on the same substrate in a memory device according to a fifth embodiment;
  • FIG. 10 is a diagram for explaining memory cells and fin transistors of a logic circuit formed on the same substrate in a memory device according to a fifth embodiment;
  • FIG. 10 is a diagram for explaining memory cells and fin transistors of a logic
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor;
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor;
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor;
  • a memory cell and a fin transistor of a logic circuit in a memory (hereinafter referred to as dynamic flash memory) device according to the present invention will be described below with reference to the drawings.
  • FIG. 1 The structure, operation mechanism, and manufacturing method of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 5.
  • FIG. 1 The structure of a dynamic flash memory cell will be described with reference to FIG. Then, a data erasing mechanism will be described with reference to FIG. 2, a data writing mechanism will be described with reference to FIG. 3, and a data writing mechanism will be described with reference to FIG.
  • a manufacturing method for forming memory cells and fin transistors in the logic circuit area will be described with reference to FIG.
  • FIG. 1 shows the structure of a dynamic flash memory cell according to a first embodiment of the invention.
  • (a) is a plan view
  • (b) is a vertical cross-sectional view taken along line XX' of (a)
  • (c) is taken along line YY' of (a).
  • 1 is a vertical sectional view; FIG.
  • first gate insulating layer 4a Surrounding the first fin semiconductor layer 2 are a first gate insulating layer 4a (which is an example of the "first gate insulating layer” in the claims) and a second gate insulating layer 4b (the (which is an example of a “second gate insulating layer”) is formed.
  • the first gate insulating layer 4a and the second gate insulating layer 4b are in contact with or close to the N + layers 3a and 3b serving as the source and drain, respectively.
  • a first gate conductor layer 5a (which is an example of the "first gate conductor layer” in the scope of claims) and a second gate conductor layer 5a surround the first gate insulation layer 4a and the second gate insulation layer 4b.
  • a gate conductor layer 5b (which is an example of the "second gate conductor layer” in the claims) is formed respectively.
  • the first gate conductor layer 5 a and the second gate conductor layer 5 b are separated by an insulating layer 6 .
  • N + layers 3a and 3b serving as sources and drains, a first fin semiconductor layer 2, a first gate insulating layer 4a, a second gate insulating layer 4b, a first gate conductor layer 5a, and a second gate are formed.
  • a dynamic flash memory cell consisting of conductor layer 5b is formed.
  • the N + layer 3a serving as the source corresponds to the source line SL (an example of the “source line” in the claims), and the N + layer 3b serving as the drain corresponds to the bit line BL (the “bit line” in the claims).
  • the first gate conductor layer 5a corresponds to the plate line PL (which is an example of the "plate line” in the claims)
  • the second gate conductor layer 5b corresponds to the word lines WL (which is an example of the "plate line” in the claims).
  • the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected is larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected. is desirable.
  • FIG. 2(a) and 2(b) schematically show the cross-sectional view of FIG. 1(b).
  • the first fin semiconductor layer 2 between the N + layers 3a and 3b is electrically isolated from the substrate and serves as a floating body.
  • FIG. 2(a) shows a state in which the hole groups 7 generated by impact ionization in the previous cycle are stored in the first fin semiconductor layer 2 before the erasing operation. and.
  • the voltage of the bit line BL is set to the negative voltage VERA during the erase operation.
  • V ERA is, for example, -3V.
  • the PN junction between the N + layer 3a serving as the source to which the source line SL is connected and the first fin semiconductor layer 2 is forward biased.
  • the hole groups 7 accumulated in the first fin semiconductor layer 2 generated by impact ionization in the previous cycle are sucked into the N + layer 3a of the source section, and the first fin semiconductor layer 2
  • This value is the potential state of the first fin semiconductor layer 2 in the erased state. Therefore, when the potential of the floating body first fin semiconductor layer 2 becomes a negative voltage, the threshold voltage of the N-channel MOS transistor increases due to the substrate bias effect. As a result, as shown in FIG. 2(c), the threshold voltage of the second gate conductor layer 5b connected to this word line WL is increased.
  • the erased state of the first fin semiconductor layer 2 is logical storage data "0".
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are examples for performing the erase operation, and other voltage conditions that enable the erase operation may be used.
  • FIG. 3A A write operation of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIG. 3(a) and 3(b) correspond to the cross-sectional view of FIG. 1(b).
  • 0 V for example, is input to the N + layer 3a connected to the source line SL
  • 3 V for example, is input to the N + layer 3b connected to the bit line BL
  • the plate line PL 2 V for example, is input to the connected first gate conductor layer 5a
  • 5 V for example, is input to the second gate conductor layer 5b connected to the word line WL.
  • an inversion layer 12a is formed in the first fin semiconductor layer 2 inside the first gate conductor layer 5a connected to the plate line PL.
  • a first N-channel MOS transistor region having a gate conductor layer 5a of 1000 .ANG. operates in the saturation region.
  • a pinch-off point 9 exists in the inversion layer 8a inside the first gate conductor layer 5a to which the plate line PL is connected.
  • the second N-channel MOS transistor region having the second gate conductor layer 5b connected to the word line WL is operated in the linear region.
  • the inversion layer 8b is formed on the entire inner surface of the gate conductor layer 5a. It is formed.
  • the inversion layer 8b formed entirely inside the second gate conductor layer 5b connected to the word line WL is a substantial drain of the second N-channel MOS transistor region having the second gate conductor layer 5b.
  • Non-Patent Document 14 a GIDL (Gate Induced Drain Leakage) current may be used to generate electron-hole pairs, and the generated hole groups may fill the floating body FB (see Non-Patent Document 14 reference).
  • the generated hole groups 7 are majority carriers of the first fin semiconductor layer 2 and charge the first fin semiconductor layer 2 to a positive bias. Since the N + layer 3a connected to the source line SL is at 0V, the first fin semiconductor layer 2 is the PN voltage between the N + layer 3a connected to the source line SL and the first fin semiconductor layer 2. The junction is charged to the built-in voltage Vb (approximately 0.7V). When the first fin semiconductor layer 2 is positively biased, the threshold voltages of the first N-channel MOS transistor region and the second N-channel MOS transistor region are lowered due to the substrate bias effect. As a result, as shown in FIG. 3(c), the threshold voltage of the second N-channel MOS transistor first fin semiconductor layer 2 connected to the word line WL is lowered. The write state of the first fin semiconductor layer 2 is assigned to logical storage data "1".
  • impact ionization occurs in the boundary region between the N + layer 3 a and the first fin semiconductor layer 2 or the boundary region between the N + layer 3 b and the first fin semiconductor layer 2 during the write operation.
  • the GIDL current may be used to generate electron-hole pairs, and the generated hole groups 7 may be used to charge the first fin semiconductor layer 2 .
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are examples for performing the write operation, and other operating conditions that allow the write operation may be used.
  • the impact ionization phenomenon may occur partially or entirely within the second N-channel MOS transistor region.
  • FIGS. 4A and 4B The read operation of the dynamic flash memory cell according to the first embodiment of the present invention and the related memory cell structure will be described with reference to FIGS. 4A and 4B.
  • the read operation of the dynamic flash memory cell will be described with reference to FIGS. 4A(a) to (c).
  • 4A(a) and 4A(b) correspond to the cross-sectional view of FIG. 1(b).
  • Vb built-in voltage
  • the first fin semiconductor layer 2 has a floating voltage VFB of VERA +Vb. ing.
  • a write operation randomly stores a write state of "1".
  • logical storage data of logical "0" and "1" are created for the word line WL.
  • reading is performed by the sense amplifier using the level difference between the two threshold voltages for the word line WL.
  • gate capacitances of the first gate conductor layer 5a and the second gate conductor layer 5b during the read operation of the dynamic flash memory cell according to the first embodiment of the present invention and the operation related to this will be explained.
  • the gate capacitance of the second gate conductor layer 5b connected to the word line WL is preferably designed to be smaller than the gate capacitance of the first gate conductor layer 5a connected to the plate line PL. Therefore, as shown in FIG. 4B(a), the horizontal length of the first gate conductor layer 5a connected to the plate line PL is changed to the horizontal length of the second gate conductor layer 5b connected to the word line WL.
  • FIG. 4B(b) shows an equivalent circuit of one cell of the dynamic flash memory of FIG. 4B(a).
  • FIG. 4B(c) shows the coupling capacity relationship of the dynamic flash memory.
  • CWL is the capacitance of the second gate conductor layer 5b
  • CPL is the capacitance of the first gate conductor layer 5a
  • CBL is the capacitance of the N + layer 3b serving as the drain and the first fin semiconductor layer.
  • C SL is the capacitance of the PN junction between the N + layer 3 a serving as the source and the first fin semiconductor layer 2 .
  • V ReadWL is the amplitude potential at the time of reading the word line WL.
  • ⁇ V FB can be reduced by reducing the contribution of C WL compared to the overall capacitance C PL +C WL +C BL +C SL of the first fin semiconductor layer 2 .
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are examples for performing the read operation, and other voltage conditions that enable the read operation may be used.
  • a manufacturing method for forming the dynamic flash memory cell of this embodiment and the fin transistor on the same substrate will be described with reference to FIGS.
  • many dynamic flash memory cells and fin transistors are formed on the same substrate.
  • a silicon oxide (SiO 2 ) layer 11 (of the “first insulating layer” in the claims) is formed on a P-layer substrate 10 (an example of the “semiconductor substrate” in the claims). is an example) and the P layer 12 is formed. Then, a first mask material layer 13 and a second mask material layer 14 are formed on the region B where the dynamic flash memory cell is to be formed on the P layer 12 . The first mask material layer 13 and the second mask material layer 14 are not formed in the region A where the fin transistors are to be formed.
  • the P layer 12 and the SiO 2 layer 11 are etched using the first mask material layer 13, for example, the second mask material layer 14 made of a silicon nitride (SiN) film as a mask.
  • the first mask material layer 13 and the second mask material layer 14 a P layer 12a and a SiO 2 layer 11a are formed.
  • a P-type Si layer (not shown) is formed by an epitaxial crystal growth method so that the upper surface position is above the second mask material layer 14 . Then, the P-type Si layer is polished by a CMP (Chemical Mechanical Polishing) method so that the upper surface position is aligned with the upper surface position of the second mask material layer 14 to form the P layer 15 .
  • CMP Chemical Mechanical Polishing
  • the surface layer of the P layer 15 is oxidized to form a SiO 2 layer 17 .
  • the upper surface of the P layer 15 and the upper surface of the P layer 12a should substantially coincide on the X1-X1' line.
  • the insulating layer 19 is desirably composed of a plurality of material layers including an SiO 2 layer, a SiN layer, etc., which serve as stoppers in CMP and RIE in subsequent steps.
  • a lithography method and an RIE (Reactive Ion Etching) method are used to form a rectangular shape in plan view (the direction perpendicular to the paper surface is the longitudinal direction) in the region A where the fin transistor is to be formed. and an insulating layer 19b covering the region B forming the dynamic flash memory cell.
  • the P layers 15 and 10a are etched to form a fin P layer 21 (an example of the "second fin semiconductor layer” in the scope of claims) on the P layer 10a.
  • the fin P layer 21 is composed of a fin P layer 10b that is part of the P layer 10a and a fin P layer 15a that is part of the P layer 15.
  • the insulating layers 19a and 19b are subjected to a plurality of CMP and RIE steps in subsequent steps, they are composed of a plurality of stopper layers.
  • a SiO 2 layer (not shown) is deposited on the entire surface by CVD (Chemical Vapor Deposition), and the top surface is aligned with the top surfaces of the insulating layers 19a and 19b by CMP.
  • a SiO 2 layer 23 is formed by polishing. The upper surface of the SiO 2 layer 23 becomes the upper surface of the insulating layers 19a and 19b.
  • an insulating layer 19ba having a rectangular shape in plan view (the direction perpendicular to the paper surface is taken as the longitudinal direction) is formed.
  • the P layer 12a is etched using the insulating layer 19ba as a mask to form a fin P layer 25 (an example of the "first fin semiconductor layer" in the claims). .
  • an insulating layer (not shown) is formed on the outer periphery of the fin P layer 25 and the insulating layer 19ba by CVD and CMP so that the upper surface of the insulating layer 19a is the upper surface of the insulating layer 19ba.
  • the SiO 2 layer 23 on the outer periphery of the fin P layer 21 and the insulating layer on the outer periphery of the fin P layer 25 are entirely removed by the RIE method so that the upper surface position thereof is the upper surface of the SiO 2 layer 11a.
  • SiO 2 layer 23a is formed by etching so that The upper surface position of the SiO 2 layer 23a is preferably the upper surface of the SiO 2 layer 11a (line X2-X2' in the figure). Therefore, the upper surface of the SiO 2 layer 23a should substantially coincide with the upper surface of the SiO 2 layer 11a on the line X2-X2'.
  • a gate insulating layer 27a (which is an example of a "third gate insulating layer” in the scope of claims in the description of this embodiment) covering the outer peripheral portion of the fin P layer 15a, and the outer peripheral portion of the fin P layer 25 and the gate insulating layer 27b (in the description of this embodiment, this is an example of combining the "first gate insulating layer” and "second gate insulating layer” in the scope of claims. are formed at the same time as the gate insulating layer 27a).
  • a conductor layer (not shown) to be the gate is deposited over the entire surface.
  • the material layer to be the gates is etched by RIE to form gate conductor layers 30a (which are examples of the "third gate conductor layer” in the claims) and 30b.
  • FIG. 5K(a) shows a cross section along line Y1-Y1' in FIG. 5J
  • FIG. 5K(b) shows a cross section along line Y2-Y2' in FIG. 5J
  • N layers 32aa and 32ab are formed by ion implantation in the fin P layer 15a outside the gate conductor layer 30a.
  • N layers 32ba and 32bb are formed in the fin P layer 25 outside the gate conductor layer 30b by ion implantation.
  • Spacer material layers 33aa and 33ab are formed on both side surfaces of the gate insulating layer 27a, the gate conductor layer 30a, and the mask insulating layer 28a.
  • spacer material layers 33ba and 33bb are formed on both sides of the gate insulating layer 27b, the gate conductor layer 30b, and the mask insulating layer 28b. Then, a high-concentration donor impurity is implanted by ion implantation, so that the N + layer 35aa (“third impurity layer” in the scope of claims) is formed in the fin P layer 15a outside the spacer material layers 33aa and 33ab in plan view. ”) and 35ab (which is an example of the “fourth impurity layer” in the claims).
  • the N + layers 35ba (which are examples of the "first impurity layer” in the claims), 35bb (the “second impurity layers” in the claims). (which is an example of an "impurity layer”).
  • the N layer 32aa and the N + layer 35aa may be combined to form the "third impurity layer”.
  • the layer 32ba and the N + layer 35ba may be combined to form the "first impurity layer”
  • the N layer 32bb and the N + layer 35bb may be combined to form the "second impurity layer”.
  • the insulating layer 28b and the gate conductor layer 30b are etched by the lithography method and the RIE method to separate the gate conductor layer 30ba ("first gate conductor layer” in the scope of claims). ), 30bb (which is an example of the “second gate conductor layer” in the claims), and mask insulating layers 28ba and 28bb.
  • the SiO 2 layer 38 is formed on the entire surface using the CVD method and the CMP method.
  • Metal wiring layers 39, 40, 41 and 42 which are connected to the N + layers 35aa, 35ab, 35ba and 35bb and extend on the SiO 2 layer 38, are formed by lithography and RIE.
  • metal wiring layers (not shown) connected to the gate conductor layers 30a, 30ba, and 30bb are formed.
  • the metal wiring layer 39 is connected to the source line S of the Fintransistor
  • the metal wiring layer 40 is connected to the drain line D of the Fintransistor
  • the gate conductor layer 30a is connected to the gate line G of the Fintransistor.
  • the metal wiring layer 41 is connected to the source line SL of the dynamic flash memory cell, the metal wiring layer 42 is connected to the bit line BL of the dynamic flash memory cell, the gate conductor layer 30ba is connected to the plate line PL, and the gate conductor layer 30bb is connected to It is connected to the word line WL.
  • a dynamic flash memory cell and a fin transistor of a logic circuit are formed on the P-layer substrate 10a.
  • the formation of the N-channel fin transistor was explained for the logic circuit.
  • a P-channel fin transistor is also formed on the same P-layer substrate 10a.
  • a well structure may be formed in the P-layer substrate 10a in the region of the logic circuit.
  • the gate conductor layer 5a is composed of one conductor layer.
  • it may be composed of two upper and lower conductor layers. In this case, the operating characteristics are improved by varying the voltages applied to the two gate conductor layers.
  • it may be composed of two conductor layers divided into left and right. In this case also, the operating characteristics are improved by varying the voltages applied to the two gate conductor layers.
  • the respective acceptor impurity concentrations of the P layer 10a and the fin P layers 15a and 25 may differ according to the device design of the dynamic flash memory cell and the fin transistor. Alternatively, each may be formed of a different semiconductor material layer.
  • the formation of the gate conductor layers 30ba and 30bb and the mask insulating layers 28ba and 28bb separated from each other described in FIG. 5L may be performed using the lithography method and the RIE method. Alternatively, other methods may be used. Also, the gate conductor layers 30ba and 30bb separated from each other may be formed separately from each other. In this case, the gate conductor layers 30ba and 30bb may be formed of different conductor material layers.
  • the gate conductor layers 30ba and 30bb may be insulated from each other and overlapped in the cross-sectional view.
  • the gate insulating layer material surrounded by the gate conductor layer 30ba and the gate conductor layer 30bb may be different.
  • the upper surface position of the P layer 10a in the region A where the fin transistor is formed is set to be the same as the bottom position of the SiO 2 layer 11a in the region B where the dynamic flash memory cell is formed. It may be inside the layer substrate 10a. Thereby, the vertical lengths of the P layer 10b and the fin P layer 15a in the fin P layer 21 shown in FIG. 5F can be changed.
  • the first mask material layer 13, the second mask material layer 14, the SiO2 layers 11, 17, 23, the insulating layer 19, the gate insulating layers 27a, 27b, the gate conductor layers 30a, 30b, the mask insulating layer 28a, 28b, etc. may be formed from other materials and multiple layers of materials as long as they are suitable for the purposes of this process.
  • This embodiment has the following features.
  • (Feature 1) In the operation of the dynamic flash memory cell according to the present embodiment shown in FIG. 1, the voltage of the word line WL fluctuates up and down during write and read operations. At this time, the plate line PL serves to reduce the capacitive coupling ratio between the word line WL and the semiconductor layer 2 . As a result, the influence of the voltage change in P layer 2 when the voltage of word line WL swings up and down can be significantly suppressed. As a result, the threshold voltage difference between the MOS transistor regions of the word line WL indicating logic "0" and "1" can be increased. This leads to increased operating margins for dynamic flash memory cells.
  • the top positions of the fin P layer 21 of the fin transistor and the fin P layer 25 of the dynamic flash memory cell are made the same in the vertical direction, thereby simplifying the steps after FIG. 5H. planned.
  • the length of the fin P layer 21 in the vertical direction can be set downward according to design requirements, as shown in FIG. 5F.
  • FIG. 6 shows a structural cross-sectional view of a second embodiment in which a dynamic flash memory cell and a fin transistor are formed on the same P-layer substrate 10a.
  • FIG. 6(a) shows a structural cross-sectional view of a fin transistor
  • FIG. 6(b) shows a structural cross-sectional view of a dynamic flash memory cell. 6 the same components as in FIG. 5 are denoted by the same reference numerals.
  • a large number of dynamic flash memory cells and fin transistors are formed on a substrate.
  • FIG. 6(a) has the same structure as the fin transistor in the logic circuit section shown in FIG. 5M.
  • the vertical position of the upper surface of the fin P layer 25a surrounded by the gate conductor layer 30bc is the vertical position of the fin P layer 25a surrounded by the gate conductor layer 30ba. It is formed so as to be lower than the upper surface position.
  • the gate conductor layer 30ba connected to the plate line PL of the dynamic flash memory cell is formed, and the upper portion of the fin P layer 25 on the side of the word line WL is etched to remove the fin P layer. 25a.
  • a gate insulating layer 27b2 is formed covering the fin P layer 25a on the word line WL side, the side surface of the gate conductor layer 30ba, and the mask material layer 28ba.
  • a gate insulating layer 27b1 between the gate conductor layer 30ba and the fin P layer 25a.
  • a gate conductor layer 30bc connected to the word line WL is formed.
  • the gate insulating layers 27a, 27b1, and 27b2 may be formed of different material layers.
  • the stepped fin P layer 25a may be shaped after the fin P layer 25 is formed in FIG. 5I.
  • the gate conductor layer 30bc may be insulated from the gate conductor layer 30ba and may be formed so as to overlap each other in plan view.
  • the fin P layer 25a surrounded by the gate conductor layer 30bc connected to the word line WL is surrounded by the gate conductor layer 30ba at the upper surface position in the vertical direction of the fin P layer 25a surrounded by the gate conductor layer 30bc. It is lower than the upper surface position in the vertical direction of the fin P layer 25a.
  • the volume of the fin P layer 25a surrounded by the PL gate conductor layer 30ba connected to the plate line for accumulating the holes of the signal charge is increased, and electron-hole recombination at the PN junction,
  • the contact between the fin P layer 25a and the N layer 32bb and the N + layer 35bb which causes deterioration of the "1" and "0" characteristics due to thermal excitation of holes, is reduced. This improves the "1" and "0" retention characteristics of the dynamic flash memory cell.
  • FIG. 7 shows a structural sectional view of a third embodiment in which a dynamic flash memory cell and a fin transistor are formed on the same P-layer substrate 10a.
  • FIG. 7(a) is a structural sectional view corresponding to FIG. 5J
  • FIGS. 7(b) and (c) are structural sectional views corresponding to FIGS. 6(a) and (b).
  • the fin P layer and the gate conductor layer connected to the word line WL in the dynamic flash memory cell are the same as the fin P layer 25a and the gate conductor layer 30bc shown in FIG. 6B.
  • the same components as in FIGS. 5 and 6 are denoted by the same reference numerals.
  • a large number of dynamic flash memory cells and fin transistors are formed on a substrate.
  • a gate conductor layer 30a connected to the gate (G) is formed covering the top and both side surfaces of the fin P layer 15a, and a gate conductor layer 30ba connected to the plate line PL is also formed on the fin P layer 25a. It is formed covering the top and both sides.
  • the gate conductor layer 30a is divided into gate conductor layers 30a1 and 30a2 on both side surfaces of the fin P layer 15a.
  • the gate conductor layer 30b connected to the plate line PL is divided into gate conductor layers 30b1 and 30b2 on both side surfaces of the fin P layer 25a.
  • the upper surface position of the gate conductor layer 30bc connected to the word line WL is preferably lower than the upper surface position of the fin P layer 25 on the side of the gate conductor layers 30b1 and 30b2.
  • the gate conductor layers 30a1, 30a2, 30b1, and 30b2 are formed by forming the gate conductor layers 30a and 30ba as shown in FIG. obtained by polishing up to the upper surface position of
  • a dynamic flash memory cell with 30b2 is formed.
  • This embodiment has the following features.
  • fin transistors having gate conductor layers 30a1 and 30a2 separated from each other on both sides of the fin P layer 15a are provided, and in the memory cell region, plates separated from each other are provided on both sides of the fin P layer 25a.
  • a dynamic flash memory cell is formed having gate conductor layers 30b1 and 30b2 connected to lines PL1 and PL2.
  • a fin transistor having separate gate conductor layers 30a1 and 30a2 either one of the gate conductor layers 30a1 and 30a2 can be used as a threshold voltage control electrode.
  • fin transistors having a plurality of threshold voltages can be formed in the logic circuit area.
  • the operating characteristics can be improved by applying different voltage waveforms to gate conductor layers 30b1 and 30b2 separated from each other.
  • FIG. 8 shows a structural cross-sectional view of a fourth embodiment in which a dynamic flash memory cell and a fin transistor are formed on the same P-layer substrate 10a.
  • This FIG. 8 is a structural sectional view corresponding to FIG. 7(a).
  • the upper surface position of the fin P layer 15a is set lower than the upper surface position of the fin P layer 25, and separate gate conductor layers 30b1 and 30b2 are formed by CMP.
  • the gate conductor layer 30c surrounding the fin P layer 15a remains.
  • the gate conductor layer 30c covering both side surfaces and the upper surface of the fin P layer 15a is formed.
  • Separate gate conductor layers 30b1 and 30b2 are formed on both side surfaces of the fin P layer 25 in the dynamic flash memory cell.
  • the upper surface position of the fin P layer 15a can be easily made lower than the upper surface position of the fin P layer 25 by increasing the thickness of the SiO 2 layer 17 formed by oxidizing the surface layer of the P layer 15 in FIG. 5D.
  • the fin transistor having the gate conductor layer 30c covering the entire fin P layer 15a is connected to plate lines PL1 and PL2 separated from each other on both sides of the fin P layer 25a in the memory cell region.
  • Dynamic flash memory cells with separate gate conductor layers 30b1, 30b2 are formed on the same P-layer substrate 10a.
  • FIG. 9 shows a structural cross-sectional view of a fifth embodiment in which a dynamic flash memory cell and a fin transistor are formed on the same P-layer substrate 10a.
  • FIG. 9 is a structural sectional view corresponding to FIG.
  • the dynamic flash memory cell is a SiO 2 layer having the same shape as the region of the fin P layer 25, the N layers 32ba and 32bb, and the N + layers 35ba and 35bb in plan view.
  • a layer 11b and a fin P layer 15c are formed.
  • FIG. 10 shows a structural cross-sectional view of a sixth embodiment in which a dynamic flash memory cell and a fin transistor are formed on the same P-layer substrate 10a.
  • FIG. 9 is a structural cross-sectional view corresponding to FIG. 5J.
  • gate insulating layers 27a, 27b surround the top of the fin P layers 15a, 25 and are formed on the SiO 2 layers 23a, 11a.
  • a layer 45 is provided.
  • a portion not surrounded by the gate conductor layer 30b is formed at the bottom of the fin P layer 25.
  • a portion not surrounded by the gate conductor layer 30b is formed at the bottom of the fin P layer 25.
  • FIG. As a result, a large number of holes holding data “1” can be accumulated in the bottom portion of the fin P layer 25 . As a result, the characteristics of the dynamic flash memory cell can be improved.
  • the gate length of the gate conductor layer 30a of the fin transistor in the longitudinal direction and the gate length of the gate conductor layers 30ba and 30bb of the dynamic flash memory cell may differ according to design requirements. This also applies to other embodiments according to the present invention.
  • the N + layers 35aa, 35ab, 35ba, and 35bb may be formed not only by the ion implantation method but also by other methods such as an epitaxial growth method. This also applies to other embodiments according to the present invention.
  • the cross-sectional shape of the fin P layers 15a, 10a, and 25 is shown as a rectangle, but it may be a trapezoidal shape or the like.
  • FIG. 5I after forming the SiO 2 layer 23a, the exposed surface of the fin P layer 15a is washed, and due to the formation of an oxide film on the exposed surface, etc., the fin P layer 15a faces the upper surface boundary of the SiO 2 layer 23a in the vertical direction.
  • the top and bottom may change shape. This also applies to other embodiments according to the present invention.
  • ALD Atomic Layer
  • Deposition may be used to form a protective film such as a SiO 2 layer. This also applies to other embodiments according to the present invention.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is made larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • the gate length of the first gate conductor layer 5a is made longer than the gate length of the second gate conductor layer 5b.
  • the gate length of the first gate conductor layer 5a is not made longer than the gate length of the second gate conductor layer 5b.
  • the thickness of the gate insulating film of the gate insulating layer 4a may be thinner than the thickness of the gate insulating film of the second gate insulating layer 4b.
  • the dielectric constant of the gate insulating film of the first gate insulating layer 4a is made higher than that of the gate insulating film of the second gate insulating layer 4b.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is It may be larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected.
  • the first gate conductor layer 5a may be divided vertically into a plurality of pieces so that the gate capacitance of the first gate conductor layer 5a is larger than that of the second gate conductor layer 5b. This also applies to other embodiments according to the present invention.
  • the source line SL is negatively biased during the erasing operation to pull out the group of holes in the first semiconductor layer 2, which is the floating body FB.
  • the erase operation may be performed with a negative bias on the line BL, or with a negative bias on the source line SL and the bit line BL. Alternatively, the erase operation may be performed under other voltage conditions. This also applies to other embodiments according to the present invention.
  • the metal wiring layers 39, 40, 41 and 42 are formed to extend over the SiO 2 layer 38, but they may extend vertically over the insulating layer to different heights. This also applies to other embodiments according to the present invention.
  • a high-performance dynamic flash memory and a logic circuit using fin transistors can be obtained on the same substrate at low cost.

Landscapes

  • Semiconductor Memories (AREA)

Abstract

ダイナミック フラッシュ メモリセルとフィントランジスタとがＰ層基板１０ａ上に形成されている。ダイナミック フラッシュ メモリセルは、Ｐ層基板１０ａ上に、第１の絶縁層１１ａと、フィンＰ層２５と、フィンＰ層２５の長手方向の両側に繋がったＮ+層３５ｂａ、３５ｂｂと、フィンＰ層２５を覆ったゲート絶縁層２７ｂと、ゲート絶縁層２７ｂを覆い、互いに分離したゲート導体層３０ｂａ、３０ｂｂと、よりなり、フィントランジスタは、底部がＰ層基板内部にあるフィンＰ層１５ａ、１５ｂよりなるフィンＰ層２２と、フィンＰ層１５ａの両側に繋がったＮ+層３５ａａ、３５ａｂと、フィンＰ層１５ａを覆ったゲート絶縁層２７ａと、ゲート絶縁層２７ａを覆ったゲート導体層３０ａと、よりなり、垂直方向において、フィンＰ層２５の頂部位置が、前記フィンＰ層１５ａの頂部位置の近傍か、又は高く、ゲート絶縁層２７ａ、２７ｂの底部位置が、互いに近傍にあり、フィン半導体層１５ｂの底部位置が、前記Ｐ基板１０ａ内にある。

Description

半導体メモリ装置
　本発明は、半導体メモリ装置に関する。
　近年、ＬＳＩ（Large Scale Integration）技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献７を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図１１に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作を、図１２に、動作上の問題点を、図１３に、読出し動作を示す（非特許文献７～１０を参照）。
　図１１にＤＲＡＭメモリセルの書込み動作を示す。図１１（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１０１に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０ａのフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０ａが１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。このＭＯＳトランジスタ１１０ａ１個で構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０ａを飽和領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層１０４に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０ａを動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図１１（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図１１（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０ａと“０”書込みのメモリセル１１０ｂが存在する。図１１（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０ａ（図１１（ｂ））と、生成された正孔が吐き出されたメモリセル１１０ｂ（図１１（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０ａのフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、メモリセル１１０ａのしきい値電圧は、メモリセル１１０ｂのしきい値電圧よりも低くなる。その様子を図１１（ｄ）に示す。
　次に、この１個のＭＯＳトランジスタで構成されたメモリセルの動作上の問題点を、図１２を用いて説明する。図１２（ａ）に示したように、フローティングボディ１０２の容量ＣFBは、ワード線の接続されたゲートとフローティングボディ１０２との間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（１）
で表される。したがって、書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図１２（ｂ）に示している。書込み時にワード線電圧ＶWLが０ＶからＶProgWLに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へのワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) × ＣProgWL　（２）
で表される。
ここで、
β＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL)　（３）
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線とフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×β＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図１３に読出し動作を示す。図１３（ａ）は、“１”書込み状態を、図１３（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ない。この動作マージンが小さいことが、本ＤＲＡＭメモリセルの大きい問題であった。加えて、このＤＲＡＭメモリセルを高密度化するという課題がある。
　また、ＳＯＩ（Silicon on Insulator）層に、２つのＭＯＳトランジスタを用いて１つのメモリセルを形成したTwin-Transistorメモリ素子がある（例えば、特許文献４、５を参照）。これらの素子では、２つのＭＯＳトランジスタのフローティングボディチャネルを分ける、ソース、またはドレインとなるＮ+層が絶縁層に接して形成されている。このＮ+層が絶縁層に接してあることにより、２つのＭＯＳトランジスタのフローティングボディ チャネルは、電気的に分離される。信号電荷である正孔群は、一方のトランジスタのフローティングボディ チャネルに蓄積される。正孔が蓄積されているフローテイングボディ チャネルの電圧は、前述のように、隣接したＭＯＳトランジスタのゲート電極へのパルス電圧印加により、（２）式で示されたと同様に、大きく変化する。これにより、図１１～図１３を用いて説明したように、書込みの際の“１”と“０”との動作マージンを十分に大きく出来ない（例えば、非特許文献１５、Fig.8を参照）。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報 ＵＳ２００８／０１３７３９４　Ａ１ ＵＳ２００３／０１１１６８１　Ａ１
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006. F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: " Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,"IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007)
　１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態のＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。そして、上記問題を解決すると共に、ＤＲＡＭメモリセルを高密度化する必要がある。そして、メモリセルとりロジック回路のフィントランジスタを同一基板上に低コストで形成する必要がある。
　上記の課題を解決するために、本発明の半導体メモリ装置は、
　ダイナミック フラッシュ メモリセルとフィントランジスタとを含む半導体メモリ装置であって、
　前記ダイナミック フラッシュ メモリセルは、
　半導体基板上にある、第１の絶縁層と、
　前記第１の絶縁層上に、前記半導体基板に対して水平方法に伸延した第１のフィン半導体層と、
　前記第１のフィン半導体層の長手方向の両側に繋がった第１の不純物層と、第２の不純物層と、
　前記第１のフィン半導体層を覆い、且つ前記第１の不純物層に繋がる第１のゲート絶縁層と、
　前記第１のフィン半導体層を覆い、且つ前記第２の不純物層に繋がる第２のゲート絶縁層と、
　前記第１のゲート絶縁層の一部、又は全体を囲んだ第１のゲート導体層と、
　前記第２のゲート絶縁層の一部、又は全体を囲んだ第２のゲート導体層と、を含み、
　前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層と、に印加する電圧を制御して、前記第１の不純物層と前記第２の不純物層との間に流す電流によるインパクトイオン化現象、またはゲート誘起ドレインリーク電流により、前記第１のフィン半導体層に電子群及び正孔群を発生させる動作と、発生させた前記電子群と前記正孔群の内の、少数キャリアである前記電子群又は前記正孔群を、前記第１の不純物層、または前記第２の不純物層から、除去し、そして、多数キャリアである前記正孔群又は前記電子群の一部または全てを、前記第１のフィン半導体層内に残存させる、メモリ書き込み動作と、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群、又は前記電子群のうちの残存正孔群、又は残存電子群を抜きとる、メモリ消去動作とを行い、
　前記フィントランジスタは、
　前記半導体基板に対して、垂直方向に立ち、且つ底部が前記半導体基板内部にある第２のフィン半導体層と、
　前記第２のフィン半導体層の上部の長手方向の両側に繋がった第３の不純物層と、第４の不純物層と、
　前記第２のフィン半導体層の一部、または底面を除く全体を囲む第３のゲート絶縁層と、
　前記第３のゲート絶縁層を囲んだ第３のゲート導体層と、を含み、
　前記半導体基板に垂直な方向において、前記第１のフィン半導体層の頂部位置が、前記第２のフィン半導体柱の頂部位置の近傍か、又は高く、
　前記半導体基板に垂直な方向において、前記第１のゲート絶縁層と、前記第２のゲート絶縁層と、前記第３のゲート絶縁層と、の底部位置が、互いに近傍にあり、
　前記半導体基板に垂直な方向において、前記第２のフィン半導体層の底部位置が、前記半導体基板内にある、
　ことを特徴とする（第１発明）。
　上記の第１発明において、前記第２のフィン半導体層が、下部の前記半導体基板の部分と、上部の第１の半導体層と、よりなることを特徴とする（第２発明）請求項１に記載の半導体メモリ装置。
　上記の第１発明において、前記第３のゲート絶縁層が、前記第１のゲート絶縁層と前記第２のゲート絶縁層の一方もしくは両方と同じ材料層よりなることを特徴とする（第３発明）。
　上記の第１発明において、前記第３のゲート導体層が、前記第１のゲート導体層と前記第２のゲート導体層の一方もしくは両方と同じ材料層よりなることを特徴とする（第４発明）。
　上記の第１発明において、前記半導体基板に垂直な方向において、前記第１のゲート絶縁層で囲まれた前記第１のフィン半導体層の上面位置が、前記第２のゲート絶縁層で囲まれた前記第１のフィン半導体層の上面位置より上部にあることを特徴とする（第５発明）。
　上記の第５発明において、前記半導体基板に垂直な方向において、前記第２のゲート導体層の上面位置が、前記第１のゲート絶縁層の上面位置より低いことを特徴とする（第６発明）。
　上記の第１発明において、前記第１のゲート導体層が前記第１のフィン半導体層の両側面に分かれた第４のゲート導体層と、第５のゲート導体層と、を含むことを特徴とする（第７発明）。
　上記の第７発明において、前記第３のゲート導体層が前記第２のフィン半導体層の両側面に分かれた第５のゲート導体層と、第６のゲート導体層と、を含むことを特徴とする（第８発明）。
　上記の第７発明において、前記半導体基板に垂直な方向において、前記第１のフィン半導体層の上面位置が、前記第２のフィン半導体層の上面位置より高く、且つ、前記第３のゲート導体層の上面位置が、前記第１のフィン半導体層の上面位置の近傍にあることを特徴とする（第９発明）。
　上記の第１発明において、平面視において、前記第１のフィン半導体層と同じ形状をした前記第１の絶縁層と、前記第１の絶縁層下に繋がり、且つ平面視において、上部が前記第１のフィン半導体層と同じ形状をした前記半導体基板部分と、を有することを特徴とする（第１０発明）。
　上記の第１発明において、前記第１のフィン半導体層の底部を囲み、且つ前記第１の絶縁層上と、前記第１のゲート絶縁層、第２のゲート絶縁層、前記第３のゲート絶縁層と、の間にある第２の絶縁層を有することを特徴とする（第１１発明）。
　上記の第１発明において、前記第１の不純物層に繋がる配線はソース線であり、前記第２の不純物層に繋がる配線はビット線であり、前記第１のゲート導体層に繋がる配線はプレート線であり、前記第２のゲート導体層に繋がる配線はワード線であり、
　前記ソース線と、前記ビット線と、前記プレート線と、前記ワード線とに印加する電圧により前記メモリ消去動作と、前記メモリ書き込み動作とを行うことを特徴とする（第１２発明）。
　上記の第１発明において、前記第１のゲート導体層と前記第１のフィン半導体層との間の第１のゲート容量は、前記第２のゲート導体層と前記第１のフィン半導体層との間の第２のゲート容量よりも大きいことを特徴とする（第１３発明）。
　前記第１の不純物層と、前記第２の不純物層はドナー不純物を多数含むＮ型半導体層であり、前記第１のフィン半導体層はアクセプタ不純物を含むＰ型半導体層である、ことを特徴とする（第１４発明）。
第１実施形態に係るメモリ装置におけるメモリセルの構造図である。 第１実施形態に係るメモリ装置におけるメモリセルの消去動作メカニズムを説明するための図である。 第１実施形態に係るメモリ装置におけるメモリセルの書込み動作メカニズムを説明するための図である。 第１実施形態に係るメモリ装置におけるメモリセルの読出し動作メカニズムを説明するための図である。 第１実施形態に係るメモリ装置におけるメモリセルの読出し動作メカニズムを説明するための図である。 第１実施形態に係るメモリ装置におけるメモリセルと、ロジック回路のフィントランジスタとを、同一基板上に形成する製造方法を説明するための図である。 第１実施形態に係るメモリ装置におけるメモリセルと、ロジック回路のフィントランジスタとを、同一基板上に形成する製造方法を説明するための図である。 第１実施形態に係るメモリ装置におけるメモリセルと、ロジック回路のフィントランジスタとを、同一基板上に形成する製造方法を説明するための図である。 第１実施形態に係るメモリ装置におけるメモリセルと、ロジック回路のフィントランジスタとを、同一基板上に形成する製造方法を説明するための図である。 第１実施形態に係るメモリ装置におけるメモリセルと、ロジック回路のフィントランジスタとを、同一基板上に形成する製造方法を説明するための図である。 第１実施形態に係るメモリ装置におけるメモリセルと、ロジック回路のフィントランジスタとを、同一基板上に形成する製造方法を説明するための図である。 第１実施形態に係るメモリ装置におけるメモリセルと、ロジック回路のフィントランジスタとを、同一基板上に形成する製造方法を説明するための図である。 第１実施形態に係るメモリ装置におけるメモリセルと、ロジック回路のフィントランジスタとを、同一基板上に形成する製造方法を説明するための図である。 第１実施形態に係るメモリ装置におけるメモリセルと、ロジック回路のフィントランジスタとを、同一基板上に形成する製造方法を説明するための図である。 第１実施形態に係るメモリ装置におけるメモリセルと、ロジック回路のフィントランジスタとを、同一基板上に形成する製造方法を説明するための図である。 第１実施形態に係るメモリ装置におけるメモリセルと、ロジック回路のフィントランジスタとを、同一基板上に形成する製造方法を説明するための図である。 第１実施形態に係るメモリ装置におけるメモリセルと、ロジック回路のフィントランジスタとを、同一基板上に形成する製造方法を説明するための図である。 第１実施形態に係るメモリ装置におけるメモリセルと、ロジック回路のフィントランジスタとを、同一基板上に形成する製造方法を説明するための図である。 第２実施形態に係るメモリ装置における、同一基板上に形成したメモリセルと、ロジック回路のフィントランジスタと、を説明するための図である。 第３実施形態に係るメモリ装置における、同一基板上に形成したメモリセルと、ロジック回路のフィントランジスタと、を説明するための図である。 第４実施形態に係るメモリ装置における、同一基板上に形成したメモリセルと、ロジック回路のフィントランジスタと、を説明するための図である。 第５実施形態に係るメモリ装置における、同一基板上に形成したメモリセルと、ロジック回路のフィントランジスタと、を説明するための図である。 第５実施形態に係るメモリ装置における、同一基板上に形成したメモリセルと、ロジック回路のフィントランジスタと、を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、メモリ（以後、ダイナミック フラッシュ メモリと呼ぶ）装置におけるメモリセルとロジック回路のフィントランジスタについて、図面を参照しながら説明する。
（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムと製造方法とを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４を用いてデータ書き込みメカニズムを説明する。図５を用いて、メモリセルと、ロジック回路領域にあるフィントランジスタとを形成する製造方法を説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。図１において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿って切った垂直断面図、（ｃ）は（ａ）のＹ－Ｙ’線に沿って切った垂直断面図である。半導体基板１ａ（特許請求の範囲の「半導体基板」の一例である）と絶縁層１ｂ（特許請求の範囲の「第１の絶縁層」の一例である）上に形成した、Ｐ型又はｉ型（真性型）の導電型を有するフィン状の第１のフィン半導体層２（特許請求の範囲の「第１のフィン半導体層」の一例である）のＸ－Ｘ’線方向の両側に、一方がソースとなる場合に、他方がドレインとなるＮ+層３ａ（特許請求の範囲の「第１の不純物層」の一例である）と、Ｎ+層３ｂ（特許請求の範囲の「第２の不純物層」の一例である）と、が形成されている。このソース、ドレインとなるＮ+層３ａ、３ｂ間の第１のフィン半導体層２の部分がチャネル領域となる。この第１のフィン半導体層２を囲むように第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）、第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを囲むように第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６により分離されている。これによりソース、ドレインとなるＮ+層３ａ、３ｂ、第１のフィン半導体層２、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセルが形成される。そして、ソースとなるＮ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ドレインとなるＮ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａはプレート線ＰＬ（特許請求の範囲の「プレート線」の一例である）に、第２のゲート導体層５ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。なお、プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。
　図２を参照して、消去動作メカニズムを説明する。図２（ａ）（ｂ）は、図１（ｂ）の断面図を模式的に示している。Ｎ+層３ａ、３ｂ間の第１のフィン半導体層２は、電気的に基板から分離され、フローティングボディとなっている。図２（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群７が第１のフィン半導体層２に蓄えられている状態を示す。そして。図２（ｂ）に示すように、消去動作時には、ビット線ＢＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、第１のフィン半導体層２の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層３ａと第１のフィン半導体層２のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、第１のフィン半導体層２に蓄えられていた正孔群７が、ソース部のＮ+層３ａに吸い込まれ、第１のフィン半導体層２の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、第１のフィン半導体層２の電位は、－２．３Ｖになる。この値が、消去状態の第１のフィン半導体層２の電位状態となる。このため、フローティングボディの第１のフィン半導体層２の電位が負の電圧になると、ＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図２（ｃ）に示すように、このワード線ＷＬが接続された第２のゲート導体層５ｂのしきい値電圧は高くなる。この第１のフィン半導体層２の消去状態は論理記憶データ“０”となる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の電圧条件であってもよい。
　図３を参照して、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を説明する。図３（ａ）（ｂ）は、図１（ｂ）の断面図に対応する。図３（ａ）に示すように、ソース線ＳＬの接続されたＮ+層３ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層３ｂに例えば３Ｖを入力し、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、２Ｖを入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂに、例えば、５Ｖを入力する。その結果、図３（ａ）に示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内側の第１のフィン半導体層２には、反転層１２ａが形成され、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタ領域は飽和領域で動作する。この結果、プレート線ＰＬの接続された第１のゲート導体層５ａの内側の反転層８ａには、ピンチオフ点９が存在する。一方、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域は線形領域で動作させる。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内側の第１のフィン半導体層２には、ピンチオフ点は存在せずにゲート導体層５ａの内側の全面に反転層８ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層５ｂの内側に全面に形成された反転層８ｂは、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域の実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタ領域と、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域との間の第１のフィン半導体層２の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域から見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線の接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる。また、“１”書込みにおいて、ＧＩＤＬ（Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ、生成された正孔群でフローティングボディＦＢ内を満たしてもよい（非特許文献１４を参照）。
　そして、図３（ｂ）に示すように、生成された正孔群７は、第１のフィン半導体層２の多数キャリアであり、第１のフィン半導体層２を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、第１のフィン半導体層２はソース線ＳＬの接続されたＮ+層３ａと第１のフィン半導体層２との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。第１のフィン半導体層２が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタ領域と第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図３（ｃ）に示すように、ワード線ＷＬの接続された第２のＮチャネルＭＯＳトランジスタ第１のフィン半導体層２のしきい値電圧は、低くなる。この第１のフィン半導体層２の書込み状態を論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、Ｎ+層３ａと第１のフィン半導体層２との間の境界領域、または、Ｎ+層３ｂと第１のフィン半導体層２との間の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群７で第１のフィン半導体層２を充電しても良い。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作条件であってもよい。また、インパクトイオン化現象は第２のＮチャネルＭＯＳトランジスタ領域内の一部、または全体で発生させてもよい。
　図４Ａ、図４Ｂを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作と、これに関係するメモリセル構造を説明する。図４Ａ（ａ）～（ｃ）を用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図４Ａ（ａ）（ｂ）は、図１（ｂ）の断面図に対応する。図４（ａ）に示すように、第１のフィン半導体層２がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。前述のように、この状態を論理記憶データ“１”に割り当てる。図４（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、第１のフィン半導体層２がフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図４（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図４Ｂ（ａ）～（ｃ）を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作時の、第１のゲート導体層５ａと第２のゲート導体層５ｂのゲート容量の大小関係と、これに関係する動作を説明する。ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量は、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さく設計することが望ましい。そこで、図４B（ａ）に示すように、プレート線ＰＬの接続する第１のゲート導体層５ａの水平方向の長さを、ワード線ＷＬの接続する第２のゲート導体層５ｂの水平方向の長さより長くして、ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量を、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さくする。図４Ｂ（ｂ）に図４Ｂ（ａ）のダイナミック フラッシュ メモリの１セルの等価回路を示す。そして、図４Ｂ（ｃ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣWLは第２のゲート導体層５ｂの容量であり、CPLは第１のゲート導体層５ａの容量であり、ＣBLはドレインとなるＮ+層３ｂと第１のフィン半導体層２との間のＰＮ接合の容量であり、CSLはソースとなるＮ+層３ａと第１のフィン半導体層２との間のＰＮ接合の容量である。図４Ｂ（ｃ）に示すように、ワード線ＷＬ電圧が振幅すると、その動作が第１のフィン半導体層２にノイズとして影響を与える。この時の第１のフィン半導体層２の電位変動ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
　　　 ＝ CWL/(CPL＋CWL＋CBL＋CSL) × ＶReadWL  （４）
となる。ここで、ＶReadWLはワード線ＷＬの読出し時の振幅電位である。式（４）から明らかなように第１のフィン半導体層２の全体の容量CPL＋CWL＋CBL＋CSLに比べて、CWLの寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、読み出し動作を行うための一例であり、読み出し動作ができる他の電圧条件であってもよい。
　図５Ａ～図５Ｍ（以下、これらを総称して「図５」とも言う）を用いて、本実施形態のダイナミック フラッシュ メモリセルと、フィントランジスタを同一基板上に形成する製造方法を説明する。実際のメモリ装置においては、多数のダイナミック フラッシュ メモリセルと、フィントランジスタとが、同一基板上に形成される。
　図５Ａに示すように、Ｐ層基板１０（特許請求の範囲の「半導体基板」の一例である）上にシリコン酸化（ＳｉＯ2）層１１（特許請求の範囲の「第１の絶縁層」の一例である）とＰ層１２を形成する。そして、Ｐ層１２上のダイナミック フラッシュ メモリセルを形成する領域Ｂ上に第１のマスク材料層１３、第２のマスク材料層１４を形成する。フィントランジスタを形成する領域Ａには第１のマスク材料層１３、第２のマスク材料層１４を形成しない。
　次に、図５Ｂに示すように、第１のマスク材料層１３、例えばシリコン窒化（ＳｉＮ）膜よりなる第２のマスク材料層１４をマスクにして、Ｐ層１２、ＳｉＯ2層１１をエッチングして、第１のマスク材料層１３、第２のマスク材料層１４の下に、Ｐ層１２ａ、ＳｉＯ2層１１ａを形成する。
　次に、図５Ｃに示すように、Ｐ型Ｓｉ層（図示せず）をエピタキシャル結晶成長法により、上面位置が第２のマスク材料層１４より上になるように形成する。そして、Ｐ型Ｓｉ層をＣＭＰ（Chemical Mechanical Polishing）法により上面位置が第２のマスク材料層１４の上面位置になるように研磨してＰ層１５を形成する。
　次に、図５Ｄに示すように、Ｐ層１５の表層を酸化してＳｉＯ2層１７を形成する。この場合、ＳｉＯ2層１７の底部位置がＰ層１２ａの上面（図中X1-X1’線）になるように酸化するのが望ましい。この場合、Ｐ層１５の上面と、Ｐ層１２ａとの上面はX1-X1’線上にほぼ一致していればよい。
　次に、第１のマスク材料層１３、第２のマスク材料層１４、ＳｉＯ2層１７を除去する。そして、図５Ｅに示すように、全面に絶縁層１９を形成する。絶縁層１９は、後の工程におけるＣＭＰ、ＲＩＥでのストッパとなるＳｉＯ2層、ＳｉＮ層などを含む複数材料層より構成させるのが望ましい。
　次に、図５Ｆに示すようにリソグラフィ法とＲＩＥ（Reactive Ion Etching）法を用いて、フィントランジスタを形成する領域Ａに、平面視において長方形状（紙面に垂直な方向を長手方向とする）をした絶縁層１９ａと、ダイナミック フラッシュ メモリセルを形成する領域Ｂを覆った絶縁層１９ｂを形成する。そして、絶縁層１９ａ、１９ｂをマスクにして、Ｐ層１５、１０ａをエッチングして、Ｐ層１０ａ上にフィンＰ層２１（特許請求の範囲の「第２のフィン半導体層」の一例である）を形成する。このフィンＰ層２１は、Ｐ層１０ａの部分であるフィンＰ層１０ｂと、Ｐ層１５の部分であるフィンＰ層１５ａよりなる。絶縁層１９ａ、１９ｂは、その後の工程で複数回のＣＭＰ及びＲＩＥ工程を経るので、複数層のストッパ層より構成される。
　次に、図５Ｇに示すように、全体にＣＶＤ（Chemical Vapor Deposition）法によりＳｉＯ2層（図示せず）を堆積して、ＣＭＰ法により上面位置が絶縁層１９ａ、１９ｂの上面になるように研磨してＳｉＯ2層２３を形成する。ＳｉＯ2層２３の上面は、絶縁層１９ａ、１９ｂの上面となる。そして、リソグラフィ法とＲＩＥ法により、平面視において長方形状（紙面に垂直な方向を長手方向とする）の絶縁層１９ｂａを形成する。
　次に、図５Ｈに示すように、絶縁層１９ｂａをマスクにしてＰ層１２ａをエッチングしてフィンＰ層２５（特許請求の範囲の「第１のフィン半導体層」の一例である）を形成する。
　次に、全体にＣＶＤ法とＣＭＰ法によりフィンＰ層２５、絶縁層１９ｂａの外周部に、上面位置が、絶縁層１９ａの上面になるように絶縁層（図示せず）を形成する。そして、図５Ｉに示すように、全体にフィンＰ層２１の外周部のＳｉＯ2層２３と、フィンＰ層２５の外周部の絶縁層をＲＩＥ法により、その上面位置がＳｉＯ2層１１ａの上面となるようにエッチングしてＳｉＯ2層２３ａを形成する。ＳｉＯ2層２３ａの上面位置はＳｉＯ2層１１ａの上面（図中X２-X２’線）になるのが望ましい。従って、ＳｉＯ2層２３ａの上面は、X２-X２’線上でＳｉＯ2層１１ａの上面にほぼ一致していればよい。
　次に、図５Ｊに示すように、絶縁層１９ａ、１９ｂａを除去する。そして、フィンＰ層１５ａの外周部を覆ってゲート絶縁層２７ａ（本実施形態の説明では、特許請求範囲の「第３のゲート絶縁層」の一例である）と、フィンＰ層２５の外周部を覆ってゲート絶縁層２７ｂ（本実施形態の説明での、特許請求範囲の「第１のゲート絶縁層」と「第２のゲート絶縁層」とを合わせた一例であり、本実施形態では両者はゲート絶縁層２７ａと同時に形成されている）を形成する。そして、ゲートとなる導体層（図示せず）を全体に堆積する。そして、マスク絶縁層２８ａ、２８ｂをマスクにしてＲＩＥ法によりゲートとなる材料層をエッチングしてゲート導体層３０ａ（特許請求の範囲の「第３のゲート導体層」の一例である）、３０ｂを形成する。
　次に、図５Ｋに示す工程を行う。図５Ｋ（ａ）は図５ＪにおけるＹ１－Ｙ１’線での断面を示し、図５Ｋ（ｂ）は図５ＪにおけるＹ２－Ｙ２’線での断面を示す。ゲート導体層３０ａの外側のフィンＰ層１５ａにイオン注入法によりＮ層３２ａａ、３２ａｂを形成する。同じく、ゲート導体層３０ｂの外側のフィンＰ層２５にイオン注入法によりＮ層３２ｂａ、３２ｂｂを形成する。そして、ゲート絶縁層２７ａ、ゲート導体層３０ａ、マスク絶縁層２８ａの両側面にスペーサ材料層３３ａａ、３３ａｂを形成する。同じく、ゲート絶縁層２７ｂ、ゲート導体層３０ｂ、マスク絶縁層２８ｂの両側面にスペーサ材料層３３ｂａ、３３ｂｂを形成する。そして、イオン注入法により高濃度のドナー不純物を注入して、平面視において、スペーサ材料層３３ａａ、３３ａｂの外側のフィンＰ層１５ａにＮ+層３５ａａ（特許請求の範囲の「第３の不純物層」の一例である）、３５ａｂ（特許請求の範囲の「第４の不純物層」の一例である）を形成する。同じく、スペーサ材料層３３ｂａ、３３ｂｂの外側のフィンＰ層２５にＮ+層３５ｂａ（特許請求の範囲の「第１の不純物層」の一例である）、３５ｂｂ（特許請求の範囲の「第２の不純物層」の一例である）を形成する。なお、本構造において、Ｎ層３２ａａ、Ｎ+層３５ａａを合わせて前記「第３の不純物層」としてもよい、同様に３５ａｂ、Ｎ層３２ａｂを合わせて前記「第４の不純物層」とし、Ｎ層３２ｂａ、Ｎ+層３５ｂａを合わせて前記「第１の不純物層」とし、Ｎ層３２ｂｂ、Ｎ+層３５ｂｂを合わせて前記「第２の不純物層」としてもよい。
　次に、図５Ｌに示すように、リソグラフィ法とＲＩＥ法により絶縁層２８ｂと、ゲート導体層３０ｂをエッチングして、互いに分離したゲート導体層３０ｂａ（特許請求の範囲の「第１のゲート導体層」の一例である）、３０ｂｂ（特許請求の範囲の「第２のゲート導体層」の一例である）、マスク絶縁層２８ｂａ、２８ｂｂを形成する。
　次に、図５Ｍに示すように、全体にＣＶＤ法とＣＭＰ法を用いて、ＳｉＯ2層３８を形成する。リソグラフィ法とＲＩＥ法により、Ｎ+層３５ａａ、３５ａｂ、３５ｂａ、３５ｂｂに繋がり、且つＳｉＯ2層３８上に伸延する金属配線層３９、４０、４１、４２を形成する。同様に、ゲート導体層３０ａ、３０ｂａ、３０ｂｂに繋がる金属配線層（図示せず）を形成する。金属配線層３９はフィントランジスタのソース線Ｓに繋がり、金属配線層４０はフィントランジスタのドレイン線Ｄに繋がり、ゲート導体層３０ａはフィントランジスタのゲート線Ｇに繋がっている。そして、金属配線層４１はダイナミック フラッシュ メモリセルのソース線ＳＬに繋がり、金属配線層４２はダイナミック フラッシュ メモリセルのビット線ＢＬに繋がり、ゲート導体層３０ｂａはプレート線ＰＬに繋がり、ゲート導体層３０ｂｂはワード線ＷＬに繋がる。これにより、Ｐ層基板１０ａ上に、ダイナミック フラッシュ メモリセルと、ロジック回路のフィントランジスタと、が形成される。
　なお、図５では、ロジック回路についてはＮチャネル型フィントランジスタの形成について説明した。これに対して、同じＰ層基板１０ａにＰチャネル型フィントランジスタが同じく形成される。そして、ロジック回路の領域ではウエル構造をＰ層基板１０ａに形成してもよい。
　また、図１において、ゲート導体層５ａは、１つの導体層で構成されている。これに対して、（ａ）の平面視において、上下に分れた２つの導体層で構成してもよい。この場合、２つのゲート導体層に印加する電圧を変えて、動作特性の改善が図られる。また、（ａ）の平面視において、左右に分れた２つの導体層で構成してもよい。この場合も、２つのゲート導体層に印加する電圧を変えて、動作特性の改善が図られる。このことは、ゲート導体層５ｂについても同じである。これは図５におけるゲート導体層３０ｂａ、３０ｂｂにおいても同様である。
　また、図５において、Ｐ層１０ａ、フィンＰ層１５ａ、２５の、それぞれのアクセプタ不純物濃度は、ダイナミック フラッシュ メモリセルと、フィントランジスタとのデバイス設計に従い異なってもよい。また、それぞれが異なる半導体材料層で形成されてもよい。
　また、図５Ｌで説明した、互いに分離したゲート導体層３０ｂａ、３０ｂｂ、マスク絶縁層２８ｂａ、２８ｂｂの形成は、リソグラフィ法とＲＩＥ法とを用いて行ってもよい。また、他の方法を用いて行ってもよい。また、互いに分離したゲート導体層３０ｂａ、３０ｂｂは、互いに別々に形成してもよい。この場合、ゲート導体層３０ｂａ、３０ｂｂは異なる導体材料層で形成してもよい。
　また、ゲート導体層３０ｂａ、３０ｂｂを互いに絶縁して、断面図においてオーバーラップして形成してもよい。この場合、ゲート導体層３０ｂａと、ゲート導体層３０ｂｂとで囲まれたゲート絶縁層材料は異なってもよい。
　また、図５Ｂにおいて、フィントランジスタを形成する領域ＡではＰ層１０ａの上面位置は、ダイナミック フラッシュ メモリセルを形成する領域ＢにおけるＳｉＯ2層１１ａの底部位置と同じになるようにしたが、更にＰ層基板１０ａの内部にあってもよい。これにより、図５Ｆで示すフィンＰ層２１におけるＰ層１０ｂとフィンＰ層１５ａとの垂直方向における長さを変えることができる。
　また、第１のマスク材料層１３、第２のマスク材料層１４、ＳｉＯ2層１１、１７、２３、絶縁層１９，ゲート絶縁層２７ａ、２７ｂ、ゲート導体層３０ａ、３０ｂ、マスク絶縁層２８ａ、２８ｂなどは、本工程における目的に合うものであれば、他の材料、そして複数の材料層より形成してもよい。
　本実施形態は、下記の特徴を有する。
（特徴１）
　図１に示す本実施形態に係るダイナミック フラッシュ メモリセルの動作における、書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬと半導体層２との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、Ｐ層２の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＭＯＳトランジスタ領域のしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（特徴２）
　図５Ｉに示すように、上面位置がほぼ同じであるＳｉＯ2層２３ａ、１１ａ上にダイナミック フラッシュ メモリセルのチャネルとなるフィンＰ層２５と、ロジック回路のフィントランジスタのチヤネルとなるフィンＰ層１５ａが、形成される。その後の工程において、図５Ｌにおけるダイナミック フラッシュ メモリセルのゲート導体層３０ｂａ、３０ｂｂと、マスク絶縁層２８ｂａ、２８ｂｂの分離工程を除いて、ダイナミック フラッシュ メモリセルと、ロジック回路のフィントランジスタとの基本工程は同じである。これによって、ダイナミック フラッシュ メモリ装置の製造方法の簡易化が図られる。これはダイナミック フラッシュ メモリ装置の低コスト化に繋がる。
（特徴３）
　上記のダイナミック フラッシュ メモリ装置の製造において、フィントランジスタのフィンＰ層２１と、ダイナミック フラッシュ メモリセルのフィンＰ層２５の垂直方向における頂部位置を同じにすることにより、図５Ｈ以後の工程の簡略化が図られた。そして、このフィンＰ層２５の垂直方向における頂部位置を基準にして、図５Ｆで示したように、下方にフィンＰ層２１の垂直方向の長さを設計要求に合わせて設定できる。
（第２実施形態）
　図６に、同一のＰ層基板１０ａにダイナミック フラッシュ メモリセルと、フィントランジスタを形成する、第２実施形態の構造断面図を示す。図６（ａ）はフィントランジスタの構造断面図を示し、図６（ｂ）はダイナミック フラッシュ メモリセルの構造断面図を示す。図６において、図５と同一の構成部分には同一の符号を付す。実際のメモリ装置においては、多数のダイナミック フラッシュ メモリセルと、フィントランジスタとが、基板上に形成される。
　図６（ａ）は、図５Ｍに示したロジック回路部のフィントランジスタと同じ構造である。そして、図６（ｂ）のダイナミック フラッシュ メモリセルにおいて、ゲート導体層３０ｂｃで囲まれたフィンＰ層２５ａの垂直方向における上面位置が、ゲート導体層３０ｂａで囲まれたフィンＰ層２５ａの垂直方向における上面位置より低くなるように形成される。例えば、図５Ｊに示した工程において、ダイナミック フラッシュ メモリセルのプレート線ＰＬに繋がるゲート導体層３０ｂａのみを形成し、そして、ワード線ＷＬ側のフィンＰ層２５の上部をエッチングして、フィンＰ層２５ａを形成する。そして、ワード線ＷＬ側のフィンＰ層２５ａ、ゲート導体層３０ｂａの側面、マスク材料層２８ｂａを覆ってゲート絶縁層２７ｂ２を形成する。ゲート導体層３０ｂａと、フィンＰ層２５ａとの間にはゲート絶縁層２７ｂ１がある。そして、ワード線ＷＬに繋がるゲート導体層３０ｂｃを形成する。なお、ゲート絶縁層２７ａ、２７ｂ１、２７ｂ２は、それぞれが異なる材料層で形成してもよい。また、段差のあるフィンＰ層２５ａの形状は、図５ＩでのフィンＰ層２５の形成後に行ってもよい。また、ゲート導体層３０ｂｃは、ゲート導体層３０ｂａと、互いに絶縁し、且つ平面視において、オーバーラップして形成してもよい。
　本実施形態は、下記の特徴を供する。
　本実施形態では、ワード線ＷＬに繋がるゲート導体層３０ｂｃで囲まれたフィンＰ層２５ａは、ゲート導体層３０ｂｃで囲まれたフィンＰ層２５ａの垂直方向における上面位置を、ゲート導体層３０ｂａで囲まれたフィンＰ層２５ａの垂直方向における上面位置より低くしている。これにより、信号電荷の正孔を蓄積するためのプレート線に繋がるＰＬゲート導体層３０ｂａで囲まれたフィンＰ層２５ａの体積を大きくして、そして、ＰＮ接合部における電子－正孔再結合、または正孔の熱励起発生による“１”、“０”特性低下の原因であるフィンＰ層２５ａとＮ層３２ｂｂ、Ｎ+層３５ｂｂとの接触を小さくしている。これにより、ダイナミック フラッシュ メモリセルの“１”、“０”保持特性の改善が図られる。
（第３実施形態）
　図７に、同一のＰ層基板１０ａにダイナミック フラッシュ メモリセルと、フィントランジスタを形成する第３実施形態の構造断面図を示す。図７（ａ）は図５Ｊに対応する構造断面図であり、図７（ｂ）、（ｃ）は図６（ａ）、（ｂ）に対応する構造断面図である。そして、ダイナミック フラッシュ メモリセルにおけるフィンＰ層と、ワード線ＷＬに繋がるゲート導体層とは、図６（ｂ）で示したフィンＰ層２５ａ、とゲート導体層３０ｂｃと同じである。図７において、図５、図６と同一の構成部分には同一の符号を付す。実際のメモリ装置においては、多数のダイナミック フラッシュ メモリセルと、フィントランジスタとが、基板上に形成される。
　図６では、ゲート（Ｇ）に繋がるゲート導体層３０ａが、フィンＰ層１５ａの上部、及び両側面を覆って形成され、そして、プレート線ＰＬに繋がるゲート導体層３０ｂａも、フィンＰ層２５ａの上部、及び両側面を覆って形成されている。これに対して、図７（ａ）、（ｂ）、（ｃ）に示すように、ゲート導体層３０ａは、フィンＰ層１５ａの両側面にゲート導体層３０ａ１、３０ａ２に分かれて形成される。同じくプレート線ＰＬに繋がっていたゲート導体層３０ｂは、フィンＰ層２５ａの両側面にゲート導体層３０ｂ１、３０ｂ２に分かれて形成される。この場合、ワード線ＷＬに繋がるゲート導体層３０ｂｃの上面位置は、ゲート導体層３０ｂ１，３０ｂ２側のフィンＰ層２５の上面位置より低いことが望ましい。ゲート導体層３０ａ１、３０ａ２，３０ｂ１，３０ｂ２の形成は、図６のようにゲート導体層３０ａ、３０ｂａを形成した後に、ＣＭＰによりゲート導体層３０ａ、３０ｂａをその上面位置が、ゲート絶縁層２７ａ、２７ｂの上面位置まで研磨することにより得られる。これによりロジック回路では、フィンＰ層１５ａの両側面に互いに分離したゲート導体層３０ａ１、３０ａ２を持つフィントランジスタが、メモリセル領域では、フィンＰ層２５ａの両側面に互いに分離したゲート導体層３０ｂ１、３０ｂ２を持つダイナミック フラッシュ メモリセルが形成される。
　本実施形態は、下記の特徴を有する。
　本実施形態では、ロジック回路には、フィンＰ層１５ａの両側面に互いに分離したゲート導体層３０ａ１、３０ａ２を持つフィントランジスタが、メモリセル領域には、フィンＰ層２５ａの両面に互いに分離したプレート線ＰＬ１，ＰＬ２に繋がったゲート導体層３０ｂ１、３０ｂ２を持つダイナミック フラッシュ メモリセルが形成される。分離したゲート導体層３０ａ１、３０ａ２を持つフィントランジスタでは、ゲート導体層３０ａ１、３０ａ２の、いずれか一つのゲート導体層を閾値電圧制御電極として用いることができる。これにより、複数の閾値電圧を持つフィントランジスタをロジック回路領域に形成することができる。そして、ダイナミック フラッシュ メモリセルでは、互いに分離したゲート導体層３０ｂ１，３０ｂ２に異なる電圧波形を印加することにより動作特性の向上を図ることができる。
（第４実施形態）
　図８に、同一のＰ層基板１０ａにダイナミック フラッシュ メモリセルと、フィントランジスタとを形成する、第４実施形態の構造断面図を示す。この図８は、図７（ａ）に対応する構造断面図である。
　図８に示すように、図７（ａ）と異なり、フィンＰ層１５ａの上面位置を、フィンＰ層２５の上面位置より低くして、且つＣＭＰにより分離したゲート導体層３０ｂ１，３０ｂ２を形成する工程において、フィンＰ層１５ａを囲むゲート導体層３０ｃが残るようにする。これにより、ロジック回路領域のフィントランジスタでは、フィンＰ層１５ａの両側面、及び上面を覆ったゲート導体層３０ｃが形成される。そして、ダイナミック フラッシュ メモリセルでは、フィンＰ層２５の両側面に分離したゲート導体層３０ｂ１，３０ｂ２が形成される。フィンＰ層１５ａの上面位置を、フィンＰ層２５の上面位置より低くするには、図５ＤにおけるＰ層１５の表層を酸化して形成するＳｉＯ2層１７を厚くすることにより容易に実現できる。
　本実施形態は、下記の特徴を有する。
　本実施形態では、ロジック回路で、フィンＰ層１５ａの全体を覆うゲート導体層３０ｃを持つフィントランジスタと、メモリセル領域では、フィンＰ層２５ａの両側面に互いに分離したプレート線ＰＬ１，ＰＬ２に繋がったゲート導体層３０ｂ１、３０ｂ２を持つダイナミック フラッシュ メモリセルが、同じＰ層基板１０ａ上に形成される。これにより、ダイナミック フラッシュ メモリセルで、互いに分離したゲート導体層３０ｂ１，３０ｂ２に異なる電圧波形を印加することにより動作特性の向上を図ることができる。
（第５実施形態）
　図９に、同一のＰ層基板１０ａにダイナミック フラッシュ メモリセルと、フィントランジスタとを形成する、第５実施形態の構造断面図を示す。図９は、図５に対応する構造断面図である。
　図９（ａ）のフィントランジスタは図５M（ａ）と同じである。これに対し、ダイナミック フラッシュ メモリセルは、図９（ｂ）に示すように、平面視において、フィンＰ層２５、Ｎ層３２ｂａ、３２ｂｂ、Ｎ+層３５ｂａ、３５ｂｂによる領域と同じ形状をしたＳｉＯ2層１１ｂ、フィンＰ層１５ｃが形成される。
　本実施形態は、下記の特徴を有する。
　図５では絶縁層１９ａをエッチングマスクにして、フィンＰ層２１（図５Ｆ参照）を形成した後に、絶縁層１９ｂａをエッチングマスクにして、フィンＰ層２５（図５Ｈ参照）を形成した。これに対して、本実施形態では、エッチングマスクになる絶縁層１９ａ、１９ｂａを同時に形成して、絶縁層１９ａ、１９ｂａをエッチングマスクにしてＲＩＥエッチングすることにより、フィントランジスタでのフィンＰ層１５ｂと、ダイナミック フラッシュ メモリセルにおけるフィンＰ層１５ｃ、２５と、ＳｉＯ2層１１ｂを同時に形成することができる。これにより、工程の簡略化が図れる。
（第６実施形態）
　図１０に、同一のＰ層基板１０ａにダイナミック フラッシュ メモリセルと、フィントランジスタとを形成する、第６実施形態の構造断面図を示す。図９は、図５Ｊに対応する構造断面図である。
　図５Ｊにおいては、ゲート絶縁層２７ａ、２７ｂは、フィンＰ層１５ａ、２５の上部を囲み、且つＳｉＯ2層２３ａ、１１ａ上に形成されている。これに対して、本実施形態では、図１０に示すように、ＳｉＯ2層２３ａ、１１ａ上にあり、且つフィンＰ層１５ａ、２５を囲み、且つゲート絶縁層２７ａ、２７ｂの下にある、絶縁層４５を設けている。これにより、フィンＰ層２５の底部にゲート導体層３０ｂで囲まれていない部分が形成される。
　本実施形態は、フィンＰ層２５の底部にゲート導体層３０ｂで囲まれていない部分が形成される。これにより、“１”データを保持する正孔をフィンＰ層２５の底部に多く溜めることができる。これにより、ダイナミック フラッシュ メモリセルの特性改善が図れる。
　なお、図５における、フィントランジスタのゲート導体層３０ａの長手方向のゲート長と、ダイナミック フラッシュ メモリセルのゲート導体層３０ｂａ、３０ｂｂのゲート長とは、設計要求に従い異なってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５において、Ｎ+層３５ａａ、３５ａｂ、３５ｂａ、３５ｂｂの形成は、イオン注入法だけでなくエピタキシャル成長法などの他の方法を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５において、フィンＰ層１５ａ、１０ａ、２５の断面形状を矩形で示したが、台形状などの形状であってもよい。また、図５Ｉにおいて、ＳｉＯ2層２３ａを形成した後、露出したフィンＰ層１５ａを洗浄した時の露出表面の酸化膜形成などにより、垂直方向において、フィンＰ層１５ａがＳｉＯ2層２３ａ上面境界上下で形状が変わってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、例えば図５Ｆ、図５Ｉ、図５Ｈにおけるように、フィンＰ層２１、２５の表面が露出した工程において、フィンＰ層２１、２５の露出面を覆い、保護するために例えばＡＬＤ（Atomic Layer Deposition）法によりＳｉＯ2層などの保護膜を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１では、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるように第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くせずに、それぞれのゲート絶縁層の膜厚を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くしてもよい。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層４ｂのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層５ａ、５ｂの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくしてもよい。また、第１のゲート導体層５ａを垂直方向に複数個に分離して、第１のゲート導体層５ａのゲート容量を、第２のゲート導体層５ｂのゲート容量より大きくしてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、消去動作時にソース線ＳＬを負バイアスにして、フローティングボディＦＢである第１の半導体層２内の正孔群を引き抜いていたが、ソース線ＳＬに代えて、ビット線ＢＬを負バイアスにして、あるいは、ソース線ＳＬとビット線ＢＬを負バイアスにして、消去動作を行ってもよい。または、他の電圧条件により、消去動作を行ってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５Ｍにおいて、金属配線層３９、４０、４１、４２をＳｉＯ2層３８上に伸延するように形成したが、それぞれを垂直方向に異なる高さに絶縁層上に伸延させてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体メモリ装置によれば、高性能のダイナミック フラッシュ メモリと、フィントランジスタを用いたロジック回路が、同一基板上に低コストで得られる。
　１ａ　半導体基板
　２　半導体層
　１ｂ、１９、１９ａ、１９ｂ、１９ｂａ、４５　絶縁層
　３ａ、３ｂ、３５ａａ、３５ａｂ、３５ｂａ、３５ｂｂ　Ｎ+層
　４ａ　第１のゲート絶縁層
　４ｂ　第２のゲート絶縁層
　２７ａ　第３のゲート絶縁層
　５ａ　第１のゲート導体層
　５ｂ　第２のゲート導体層
　６　　絶縁層
　７　正孔群
　８ａ、８ｂ　反転層
　９　ピンチオフ点
　ＳＬ、Ｓ　ソース線
　ＰＬ　プレート線
　ＷＬ　ワード線
　ＢＬ　ビット線
　ＰＬ　プレート線
　Ｄ　ドレイン線
　Ｇ　ゲート線
　１０、１０ａ　Ｐ層基板
　１１、１１ａ、１１ｂ、１７、２３、２３ａ、３８　ＳｉＯ2層
　１０、１０ａ、１０ｂ、１２、１２ａ、１５、１５ａ、１５ｂ、１５ｃ、２１、２５、２５ａ　フィンＰ層
　１３　第１のマスク材料層
　１４　第２のマスク材料層
　２７、２７ａ、２７ｂ、２７ｂ１，２７ｂ２　ゲート絶縁層
　１３、１４、２８ａ、２８ｂ、２８ｂａ、２８ｂｃ　マスク材料層
　３０ａ、３０ｂ、３０ｃ、３０ｂａ、３０ｂｂ、３０ａ１、３０ａ２、３０ｂ１，３０ｂ２、３０ｂｃ　ゲート導体層
　３２ａａ、３２ａｂ、３２ｂａ、３２ｂｂ　Ｎ層
　３３ａａ、３３ａｂ、３３ｂａ、３３ｂｂ　スペーサ材料層
　３９、４０、４１、４２　金属配線層

Claims (14)

  1. 　ダイナミック フラッシュ メモリセルとフィントランジスタとを含む半導体メモリ装置であって、
    　前記ダイナミック フラッシュ メモリセルは、
    　半導体基板上にある、第１の絶縁層と、
    　前記第１の絶縁層上に、前記半導体基板に対して水平方法に伸延した第１のフィン半導体層と、
    　前記第１のフィン半導体層の長手方向の両側に繋がった第１の不純物層と、第２の不純物層と、
    　前記第１のフィン半導体層を覆い、且つ前記第１の不純物層に繋がる第１のゲート絶縁層と、
    　前記第１のフィン半導体層を覆い、且つ前記第２の不純物層に繋がる第２のゲート絶縁層と、
    　前記第１のゲート絶縁層の一部、又は全体を囲んだ第１のゲート導体層と、
    　前記第２のゲート絶縁層の一部、又は全体を囲んだ第２のゲート導体層と、を含み、
    　前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層と、に印加する電圧を制御して、前記第１の不純物層と前記第２の不純物層との間に流す電流によるインパクトイオン化現象、またはゲート誘起ドレインリーク電流により、前記第１のフィン半導体層に電子群及び正孔群を発生させる動作と、発生させた前記電子群と前記正孔群の内の、少数キャリアである前記電子群又は前記正孔群を、前記第１の不純物層、または前記第２の不純物層から、除去し、そして、多数キャリアである前記正孔群又は前記電子群の一部または全てを、前記第１のフィン半導体層内に残存させる、メモリ書き込み動作と、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群、又は前記電子群のうちの残存正孔群、又は残存電子群を抜きとる、メモリ消去動作とを行い、
    　前記フィントランジスタは、
    　前記半導体基板に対して、垂直方向に立ち、且つ底部が前記半導体基板内部にある第２のフィン半導体層と、
    　前記第２のフィン半導体層の上部の長手方向の両側に繋がった第３の不純物層と、第４の不純物層と、
    　前記第２のフィン半導体層の一部、または底面を除く全体を囲む第３のゲート絶縁層と、
    　前記第３のゲート絶縁層を囲んだ第３のゲート導体層と、を含み、
    　前記半導体基板に垂直な方向において、前記第１のフィン半導体層の頂部位置が、前記第２のフィン半導体柱の頂部位置の近傍か、又は高く、
    　前記半導体基板に垂直な方向において、前記第１のゲート絶縁層と、前記第２のゲート絶縁層と、前記第３のゲート絶縁層と、の底部位置が、互いに近傍にあり、
    　前記半導体基板に垂直な方向において、前記第２のフィン半導体層の底部位置が、前記半導体基板内にある、
    　ことを特徴とする半導体メモリ装置。
  2. 　前記第２のフィン半導体層が、下部の前記半導体基板の部分と、上部の第１の半導体層と、よりなることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 　前記第３のゲート絶縁層が、前記第１のゲート絶縁層と前記第２のゲート絶縁層の一方もしくは両方と同じ材料層よりなることを特徴とする請求項１に記載の半導体メモリ装置。
  4. 　前記第３のゲート導体層が、前記第１のゲート導体層と前記第２のゲート導体層の一方もしくは両方と同じ材料層よりなることを特徴とする請求項１に記載の半導体メモリ装置。
  5. 　前記半導体基板に垂直な方向において、前記第１のゲート絶縁層で囲まれた前記第１のフィン半導体層の上面位置が、前記第２のゲート絶縁層で囲まれた前記第１のフィン半導体層の上面位置より上部にあることを特徴とする請求項１に記載の半導体メモリ装置。
  6. 　前記半導体基板に垂直な方向において、前記第２のゲート導体層の上面位置が、前記第１のゲート絶縁層の上面位置より低いことを特徴とする請求項５に記載の半導体メモリ装置。
  7. 　前記第１のゲート導体層が前記第１のフィン半導体層の両側面に分かれた第４のゲート導体層と、第５のゲート導体層と、を含むことを特徴とする請求項１に記載の半導体メモリ装置。
  8. 　前記第３のゲート導体層が前記第２のフィン半導体層の両側面に分かれた第５のゲート導体層と、第６のゲート導体層と、を含むことを特徴とする請求項７に記載の半導体メモリ装置。
  9. 　前記半導体基板に垂直な方向において、前記第１のフィン半導体層の上面位置が、前記第２のフィン半導体層の上面位置より高く、且つ、前記第３のゲート導体層の上面位置が、前記第１のフィン半導体層の上面位置の近傍にあることを特徴とする請求項７に記載の半導体メモリ装置。
  10. 　平面視において、前記第１のフィン半導体層と同じ形状をした前記第１の絶縁層と、前記第１の絶縁層下に繋がり、且つ平面視において、上部が前記第１のフィン半導体層と同じ形状をした前記半導体基板部分と、を有することを特徴とする請求項１に記載の半導体メモリ装置。
  11. 　前記第１のフィン半導体層の底部を囲み、且つ前記第１の絶縁層上と、前記第１のゲート絶縁層、第２のゲート絶縁層、前記第３のゲート絶縁層と、の間にある第２の絶縁層を有することを特徴とする請求項１に記載の半導体メモリ装置。
  12. 　前記第１の不純物層に繋がる配線はソース線であり、前記第２の不純物層に繋がる配線はビット線であり、前記第１のゲート導体層に繋がる配線はプレート線であり、前記第２のゲート導体層に繋がる配線はワード線であり、
    　前記ソース線と、前記ビット線と、前記プレート線と、前記ワード線とに印加する電圧により前記メモリ消去動作と、前記メモリ書き込み動作とを行う、　ことを特徴とする請求項１に記載の半導体メモリ装置。
  13. 　前記第１のゲート導体層と前記第１のフィン半導体層との間の第１のゲート容量は、前記第２のゲート導体層と前記第１のフィン半導体層との間の第２のゲート容量よりも大きいことを特徴とする請求項１に記載の半導体メモリ装置。
  14. 　前記第１の不純物層と、前記第２の不純物層はドナー不純物を多数含むＮ型半導体層であり、前記第１のフィン半導体層はアクセプタ不純物を含むＰ型半導体層である、ことを特徴とする請求項１に記載の半導体メモリ装置。
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