WO2022239099A1 - メモリ素子を有する半導体装置 - Google Patents

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WO2022239099A1
WO2022239099A1 PCT/JP2021/017840 JP2021017840W WO2022239099A1 WO 2022239099 A1 WO2022239099 A1 WO 2022239099A1 JP 2021017840 W JP2021017840 W JP 2021017840W WO 2022239099 A1 WO2022239099 A1 WO 2022239099A1
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semiconductor
layer
gate
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gate conductor
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望 原田
康司 作井
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
望 原田
康司 作井
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells

Definitions

  • the present invention relates to a semiconductor device having memory elements.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • a PCM Phase Change Memory
  • Non-Patent Document 4 RRAM (Resistive Random Access Memory, see, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, see, for example, Non-Patent Document 5) that changes the resistance by changing the direction of the magnetic spin by current ) can be highly integrated.
  • DRAM memory cell see Non-Patent Document 6
  • the present application relates to a semiconductor device having a dynamic flash memory that does not have resistance change elements or capacitors and can be configured only with MOS transistors.
  • FIG. 8 shows the write operation of a DRAM memory cell composed of a single MOS transistor without the capacitor described above
  • FIG. 9 shows the problem in operation
  • FIG. 8 shows the write operation of the DRAM memory cell.
  • FIG. 8(a) shows a "1" write state.
  • the memory cell is formed on the SOI substrate 101 and includes a source N + layer 103 (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer”) to which a source line SL is connected, a bit line A drain N + layer 104 to which BL is connected, a gate conductive layer 105 to which a word line WL is connected, and a floating body 102 of a MOS transistor 110a. constitutes a DRAM memory cell.
  • the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
  • the MOS transistor 110a When "1" is written to the memory cell constituted by one MOS transistor 110a, the MOS transistor 110a is operated in the linear region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line. In this way, both the bit line BL connected to the drain N + layer 104 and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the gate voltage is set to about 1/2 of the drain voltage. , the electric field strength is maximized at the pinch-off point 108 near the drain N + layer 104 .
  • the holes 106 generated at the same time charge the floating body 102 . In this case, the generated holes contribute as increments of majority carriers because the floating body 102 is P-type Si.
  • the floating body 102 is filled with the generated holes 106, and when the voltage of the floating body 102 becomes higher than that of the source N + layer 103 by Vb or more, the generated holes are discharged to the source N + layer 103.
  • Vb is the built-in voltage of the PN junction between the source N + layer 103 and the floating body 102 of the P layer, which is about 0.7V.
  • FIG. 8B shows the floating body 102 saturated with the generated holes 106 .
  • FIG. 8(c) shows how the "1" write state is rewritten to the "0" write state.
  • the voltage of the bit line BL is negatively biased, and the PN junction between the drain N + layer 104 and the floating body 102 of the P layer is forward biased.
  • the holes 106 previously generated in the floating body 102 in the previous cycle flow to the drain N + layer 104 connected to the bit line BL.
  • ⁇ 0.8.
  • FIG. 10(a) shows a "1" write state
  • FIG. 10(b) shows a "0" write state.
  • Vb the floating body 102
  • the floating body 102 is pulled down to a negative bias when the word line returns to 0 V at the end of writing.
  • the potential difference margin between "1” and “0” cannot be made sufficiently large because the negative bias becomes even deeper.
  • This small operating margin is a major problem of the present DRAM memory cell.
  • the problem is how to form peripheral circuits for driving the DRAM memory cells on the same substrate.
  • Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp. 179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F.
  • the memory device includes: a first semiconductor pillar and a second semiconductor pillar which stand vertically on a substrate, have a center point on a first straight line in a plan view, and are arranged adjacent to each other; a third semiconductor pillar and a fourth semiconductor pillar having a center point on the second straight line and arranged adjacent to each other; a first impurity region connected to the bottoms of the first to fourth semiconductor pillars; a first gate insulating layer vertically above the first impurity region and surrounding side surfaces of the first to fourth semiconductor pillars; In plan view, first gates that surround the first semiconductor pillar and the first gate insulating layer of the second semiconductor pillar, are connected by extending in the first linear direction, and are separated from each other.
  • a conductor layer a conductor layer; a second gate conductor layer;
  • a third gate surrounds the third semiconductor pillar and the first gate insulating layer of the fourth semiconductor pillar, is connected by extending in the second linear direction, and is separated from each other.
  • a space between two points is occupied by the first gate insulating layer, and two peripheral lines of the first gate insulating layer surrounding the third semiconductor pillar and the fourth semiconductor pillar, and the second semiconductor pillar. and the first gate insulating layer occupies a space between two facing points among the intersections of the straight line and any one of the first to eight semiconductor pillars, or a data holding operation for holding hole groups or electron groups, which are majority carriers generated by impact ionization or by gate-induced drain leak current, in all of the first to sixth gate conductor layers;
  • the group of holes or the group of electrons, which are majority carriers are generated from inside any one or all of the first to eight semiconductor pillars. perform a data erase operation to remove; (first invention).
  • a first length is less than twice a second length, which is the thickness of a portion of the first gate insulating layer that does not share the first gate insulating layer, and the second (second invention).
  • the outer peripheral line of the first gate insulating layer surrounding the first semiconductor pillar and the second semiconductor pillar in plan view, in a direction orthogonal to the first straight line, the outer peripheral line of the first gate insulating layer surrounding the first semiconductor pillar and the second semiconductor pillar , the third semiconductor pillar and the outer peripheral line of the first gate insulating layer surrounding the fourth semiconductor pillar are separated from each other (third invention).
  • the first invention is characterized in that the second gate conductor layer and the third gate conductor layer are connected in plan view (fourth invention).
  • the first gate conductor layer and the fourth gate conductor layer are formed on outer peripheral portions of the plurality of semiconductor pillars adjacent to the outside of the first to fourth semiconductor pillars. and is connected to a gate conductor layer in the same layer as the first gate conductor layer and the fourth gate conductor layer (fifth invention).
  • the first outer peripheral lines of the portions surrounded by the second gate insulating layer of the fifth to eighth semiconductor pillars correspond to the first gate insulating layer. (sixth invention).
  • the wiring connected to the first impurity region is a source line
  • the wiring connected to the second impurity region is a bit line, and is connected to the first to fourth gate conductor layers.
  • the wiring is a first drive control line
  • a wiring connected to the fifth gate conductor layer and the sixth gate conductor layer is a word line;
  • the memory erase operation and the memory write operation are performed by voltages applied to the source line, the bit line, the first drive control line, and the word line; (7th invention).
  • the first gate capacitance between the first to fourth gate conductor layers and the first to fourth semiconductor pillars is equal to the fifth to sixth gate conductor layers. and the fifth to eighth semiconductor pillars (an eighth invention).
  • FIG. 1 is a diagram showing the structure of a dynamic flash memory cell according to the first embodiment
  • FIG. FIG. 4 is a diagram for explaining an erase operation mechanism of the dynamic flash memory cell according to the first embodiment
  • FIG. 4 is a diagram for explaining a write operation mechanism of the dynamic flash memory cell according to the first embodiment
  • FIG. FIG. 2 is a diagram for explaining a read operation mechanism of the dynamic flash memory cell according to the first embodiment
  • FIG. FIG. 2 is a diagram for explaining a read operation mechanism of the dynamic flash memory cell according to the first embodiment
  • FIG. 1 is a diagram for explaining the structure of a dynamic flash memory device according to a first embodiment
  • FIG. FIG. 2 is a diagram for explaining the structure of a dynamic flash memory device according to a second embodiment
  • FIG. 12 is a diagram for explaining the structure of a dynamic flash memory device according to a third embodiment
  • FIG. FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor
  • FIG. 5 shows a structural diagram when four dynamic flash memory cells are formed on a substrate.
  • FIG. 1 shows the structure of the dynamic flash memory cell according to the first embodiment of the present invention, (a) is a perspective view, and (b) is the structure of first and second gate conductor layers 5a and 5b, which will be described later.
  • 1 is a horizontal sectional view of a portion; FIG. As shown in FIG. 1A, a silicon pillar 2a having a conductivity type of P-type or i-type (intrinsic type) is formed on a substrate 1 (an example of the “substrate” in the claims).
  • first semiconductor pillar in the range
  • Si pillar silicon pillar
  • Si pillar 2b Si pillar 2b connected to the Si pillar 2a
  • first impurity region in the claims
  • N + layer 3a connected to the bottom of the Si pillar 2a (an example of the “first impurity region” in the claims)
  • N + layer 3b connected to the top of the Si pillar 2b (the “first impurity region” in the claims). 2
  • the Si pillars 2a and 2b between the N + layer 3a and the N + layer 3b become the channel region 7.
  • a first gate insulating layer 4a surrounding the Si pillar 2a (an example of the "first gate insulating layer” in the claims) and a second gate insulating layer 4b surrounding the Si pillar 2b ( (which is an example of a "second gate insulating layer") is formed.
  • the first gate insulating layer 4a and the second gate insulating layer 4b are in contact with or close to the N + layers 3a and 3b serving as the source and drain, respectively.
  • first gate conductor layer 5a Surrounding the first gate insulating layer 4a are a first gate conductor layer 5a (which is an example of the "first gate conductor layer” in the claims) and a second gate conductor layer 5b (the which is an example of a "second gate conductor layer” in the range). As shown in FIG. 1(b), the first gate conductor layer 5a and the second gate conductor layer 5b are formed separately so as to surround the first gate insulating layer 4a. An upper gate conductor layer 5c is formed surrounding the second gate insulating layer 4b.
  • the first gate conductor layer 5a and the upper gate conductor layer 5c, and the second gate conductor layer 5b and the upper upper gate conductor layer 5c are formed by the insulating layer 6 (the "first insulating layer” in the scope of claims). are separated by ), which is an example of
  • the channel region 7 consists of a first channel region 7a surrounded by the first gate insulating layer 4a and a second channel region 7b surrounded by the second gate insulating layer 4b.
  • N + layers 3a and 3b serving as sources and drains, a channel region 7, a first gate insulating layer 4a, a second gate insulating layer 4b, a first gate conductor layer 5a, a second gate conductor layer 5b, A dynamic flash memory cell 9 is formed consisting of an upper upper gate conductor layer 5c.
  • the N + layer 3a serves as a source line SL (an example of a "source line” in the scope of claims), and the N + layer 3b serves as a bit line BL (an example of a "bit line” in the scope of claims).
  • first gate conductor layer 5a is connected to the first plate line PL1 (an example of the "first drive control line” in the scope of claims), and the second gate conductor layer 5b is connected to the second plate line.
  • PL2 which is an example of a "second drive control line” in the scope of claims
  • the upper upper gate conductor layer 5c is connected to a word line WL (which is an example of a "word line” in the scope of claims), respectively.
  • WL which is an example of a "word line” in the scope of claims
  • the dynamic flash memory cell may be horizontal with respect to the substrate 1.
  • the KK' line connecting the cuts at both ends of the first gate conductor layer 5a and the second gate conductor layer 5b shown in FIG. 1(b) is parallel to the substrate 1. , or perpendicular.
  • the substrate 1 may be made of SOI (Silicon On Insulator), single-layered or multi-layered Si, or other semiconductor materials. Further, the substrate 1 may be a well layer composed of a single layer of N layers or P layers, or a plurality of layers.
  • the first gate conductor layer 5a and the second gate conductor layer 5b surround the first gate insulating layer 4a with the same circumferential length (peripheral length). may have different perimeter lengths.
  • FIG. 2(a) shows a state in which the hole groups 11 generated by impact ionization in the previous cycle are stored in the channel region 7 before the erasing operation.
  • the voltage of the second PL line PL2 lower than the voltage of the first PL line PL1
  • the hole groups 11 are transferred to the channel region 7 on the side of the second gate conductor layer 5b connected to the PL line PL2. store.
  • the voltage of the source line SL is set to the negative voltage V ERA during the erasing operation.
  • V ERA is, for example, -3V.
  • the PN junction between the N + layer 3a serving as the source connected to the source line SL and the channel region 7 is forward biased.
  • the threshold voltage of the N channel MOS transistor of dynamic flash memory cell 9 increases due to the substrate bias effect.
  • the threshold voltage of upper gate conductor layer 5c connected to word line WL is increased.
  • the erased state of this channel region 7 is logical storage data "0".
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate lines PL1 and PL2 are only examples for performing the erase operation. good.
  • FIG. 3 shows the write operation of the dynamic flash memory cell according to the first embodiment of the invention.
  • 0 V for example, is input to the N + layer 3a connected to the source line SL
  • 3 V for example, is input to the N + layer 3b connected to the bit line BL
  • the plate lines PL1 For example, 2V is input to the first gate conductor layer 5a and the second gate conductor layer 5b connected to PL2, and 5V is input to the upper gate conductor layer 5c connected to the word line WL.
  • an inversion layer is formed inside the first gate conductor layer 5a connected to the plate line PL1 and the second gate conductor layer 5b connected to the plate line PL2.
  • a first N-channel MOS transistor having a first gate conductor layer 5a and a second gate conductor layer 5b is operated in the linear region.
  • a pinch-off point 13 exists in the inversion layer 12a inside the first gate conductor layer 5a and the second gate conductor layer 5b to which the plate lines PL1 and PL2 are connected.
  • the second N channel MOS transistor having upper gate conductor layer 5c connected to word line WL is operated in the saturation region.
  • the inversion layer 12b is formed on the entire surface inside the upper gate conductor layer 5c to which the word line WL is connected without any pinch-off point.
  • Inversion layer 12b formed entirely inside upper gate conductor layer 5c connected to word line WL serves as a substantial drain of the second N-channel MOS transistor having upper gate conductor layer 5c.
  • a first N-channel MOS transistor having a first gate conductor layer 5a and a second gate conductor layer 5b connected in series and a second N-channel MOS transistor having an upper gate conductor layer 5c are formed.
  • the electric field is maximized in the boundary region (first boundary region) of the channel region 7 between , and the impact ionization phenomenon occurs in this region. This phenomenon is called source-side impact ionization because this region is the source-side region viewed from the second N-channel MOS transistor having upper gate conductor layer 5c connected to word line WL.
  • the generated hole group 11 is majority carriers in the channel region 7 and charges the channel region 7 with a positive bias. Since the N + layer 3a connected to the source line SL is at 0V, the channel region 7 is at the built-in voltage Vb (approximately 0 V) of the PN junction between the N + layer 3a connected to the source line SL and the channel region 7. .7V).
  • Vb approximately 0 V
  • the threshold voltages of the first N-channel MOS transistor and the second N-channel MOS transistor are lowered due to the substrate bias effect. Thereby, as shown in FIG. 3(c), the threshold voltage of the N-channel MOS transistor in the second channel region 7b connected to the word line WL is lowered.
  • the write state of this channel area 7 is assigned to logical storage data "1".
  • Electron-hole pairs may be generated by impact ionization or GIDL current in the third boundary region between the layers, and the channel region 7 may be charged with the generated hole groups 11 .
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate lines PL1 and PL2 are only examples for performing the write operation. good.
  • FIGS. 4A and 4B The read operation of the dynamic flash memory cell according to the first embodiment of the present invention and the related memory cell structure will be described with reference to FIGS. 4A and 4B.
  • the read operation of the dynamic flash memory cell will be described with reference to FIGS. 4A(a) to 4A(c).
  • FIG. 4A(a) when channel region 7 is charged to built-in voltage Vb (approximately 0.7V), the threshold voltage of the N-channel MOS transistor drops due to the substrate bias effect. This state is assigned to logical storage data "1".
  • FIG. 4A(b) when the memory block selected before writing is in the erased state "0" in advance, the floating voltage VFB of the channel region 7 is VERA +Vb.
  • a write operation randomly stores a write state of "1".
  • logical storage data of logical "0" and “1" are created for the word line WL.
  • FIG. 4A(c) reading is performed by the sense amplifier using the level difference between the two threshold voltages for the
  • the gate capacitance of the upper gate conductor layer 5c connected to the word line WL is the sum of the capacitance of the first gate conductor layer 5a connected to the plate lines PL1 and PL2 and the capacitance of the second gate conductor layer 5b. should be designed to be smaller than As shown in FIG.
  • FIG. 4B(a) shows an equivalent circuit of one cell of the dynamic flash memory of FIG. 4B(a).
  • 4B(c) shows the coupling capacity relationship of the dynamic flash memory.
  • CWL is the capacitance of the upper gate conductor layer 5c
  • CPL is the total capacitance of the capacitance CPL1 of the first gate conductor layer 5a and the capacitance CPL2 of the second gate conductor layer 5b
  • C BL is the capacitance of the PN junction between the N + layer 3b serving as the drain and the second channel region 7b
  • C SL is the PN between the N + layer 3a serving as the source and the first channel region 7a. is the capacitance of the junction.
  • FIG. 4B(d) when the voltage of the word line WL swings, the operation affects the channel region 7 as noise.
  • V ReadWL is the amplitude potential at the time of reading the word line WL.
  • ⁇ V FB can be reduced by reducing the contribution of C WL compared to the overall capacitance C PL +C WL +C BL +C SL of the channel region 7 .
  • C BL +C SL is the capacity of the PN junction, and in order to increase it, for example, the diameter of the Si pillar 2 is increased. However, it is not desirable for miniaturization of memory cells.
  • the axial lengths of the first gate conductor layer 5a and the second gate conductor layer 5b connected to the plate lines PL1 and PL2 are the axial lengths of the upper gate conductor layer 5c connected to the word line WL.
  • ⁇ V FB can be further reduced without lowering the degree of integration of memory cells in plan view.
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate lines PL1 and PL2 are only examples for performing the read operation. good.
  • FIG. 5 shows a structural diagram of a memory device in which four dynamic flash memory cells of this embodiment are formed on a substrate 20.
  • FIG. FIG. 5(a) is a vertical sectional view taken along the line X-X' of FIG. 5(b).
  • FIG. 5(b) is a horizontal sectional view along line A-A' in FIG. 5(a).
  • FIG. 5(c) is a horizontal sectional view along line B-B' in FIG. 5(a).
  • FIG. 5(d) is a horizontal sectional view taken along line C-C' in FIG. 5(a). Note that in an actual memory device, more than four dynamic flash memory cells are arranged in rows and columns.
  • N + layer 21 which is an example of the “first impurity region” in the claims
  • a first Si pillar 22aa an example of the “first semiconductor pillar” in the claims
  • 22ba an example of the “second semiconductor pillar” in the claims
  • 22ca an example of the "third semiconductor pillar” in the claims
  • 22da an example of the "fourth semiconductor pillar” in the claims
  • the second Si pillars 22ab (an example of the "fifth semiconductor pillar” in the claims), 22bb (the “sixth semiconductor pillar” in the claims).
  • 22cb (an example of the "seventh semiconductor pillar” in the claims), 22db (an example of the "eighth semiconductor pillar” in the claims) stand.
  • the outer peripheral lines of the second Si pillars 22ab to 22db are inside the outer peripheral lines of the first Si pillars 22aa to 22da.
  • N + layers 28a, 28b, 28c (not shown), 28d (not shown) are formed on top of the second Si pillars 22ab-22db. is an example).
  • a SiO 2 layer 23 surrounds the bottoms of the Si pillars 22 aa to 22 da and is on the N + layer 21 .
  • a HfO 2 layer 24a (which is an example of the "first gate insulating layer” in the claims) surrounds the lower side surfaces of the Si pillars 22aa to 22da. In plan view, the HfO 2 layer 24a is formed so as to be connected between the Si pillars 22aa and 22ba adjacent in the XX' direction.
  • the HfO 2 layer 24a is formed continuously between the Si pillars 22ca and 22da. Then, a TiN layer 25aa that surrounds the HfO 2 layer 24a on the side surfaces of the Si pillars 22aa and 22ba, is connected in the XX' direction, and is separated (an example of the "first gate conductor layer” in the scope of claims ), 25ab (which is an example of a "second gate conductor layer” in the claims) are formed separated from each other by a HfO 2 layer 24a.
  • a TiN layer 25ba surrounding the HfO 2 layer 24a on the side surfaces of the Si pillars 22ca and 22da, connected in a direction parallel to the line XX', and separated (“third gate conductor layer” in claims) 25bb (which is an example of the "fourth gate conductor layer” in the claims) are formed.
  • an SiO 2 layer 26 is formed between the TiN layers 25aa-25bb.
  • HfO 2 layer 24b an example of the “second gate insulating layer” in the claims
  • TiN layer 27a an example of a "fifth gate conductor layer” in the claims
  • TiN layer 27b an example of a "sixth gate conductor layer” in the claims
  • a SiO 2 layer 29 surrounds the TiN layers 27a, 27b and the N + layers 28a-28d.
  • Contact holes 31a, 31b, 31c and 31d are formed in the SiO 2 layer 29 on the N + layers 28a to 28d. Then, through the contact holes 31a and 31c, the metal wiring layer 32a (“first wiring conductor layer” in the scope of claims) is connected to the N + layers 28a and 28c and extends in the direction perpendicular to the line XX′. ) and N + layers 29b and 29d through contact holes 31b and 31d, and extending in a direction orthogonal to line XX' (a metal wiring layer 32b (a "second 2 wiring conductor layers").
  • the N + layer 21 is connected to the source line SL explained in FIG. 1
  • the TiN layers 25aa and 25ba are connected to the plate lines PL1a and PL1b which are the plate line PL1 explained in FIG. It is connected to the plate lines PL2a and PL2b which are the plate line PL2 described in FIG.
  • the TiN layers 27a and 27b are connected to the word lines WL1 and WL2 which are the word lines WL described in FIG. 1
  • the metal wiring layers 32a and 32b are connected to the bit lines BL1 and BL2 which are the bit lines BL described in FIG. there is
  • the required film thickness of the HfO 2 layer 24a is determined from the setting of the threshold voltage required for MOS (Metal Oxide Semiconductor) transistor operation and the required processing margin.
  • MOS Metal Oxide Semiconductor
  • Each of the Si pillars 22aa to 22da shown in FIG. 5(b) is formed sufficiently apart, and the HfO 2 layer 24a surrounds the Si pillars 22aa to 22da and has a length Lg2 in plan view ( 5B, the HfO 2 layer 24a surrounds and faces the Si pillars 22a and 22b along the line XX', as shown in FIG. 5(b).
  • the length Lg1 of (which is an example of a "first length” in the claims) is less than twice Lg2 and equal to or greater than Lg2.
  • the HfO 2 layer 24a is formed between the Si pillars 22aa and 22ba on the XX' line. Then, in the YY' line direction orthogonal to the XX' line, the outer peripheral ends of the HfO 2 layers 24a surrounding the Si pillars 22a and 22c and facing each other are separated from each other. As a result, the TiN layers 25aa, 25ab, 25ba, and 25bb connected in the XX' direction are separated from each other in the YY' direction.
  • the HfO 2 layers 24a and 24b may be formed of a material layer consisting of a single layer or multiple layers that serves as a gate insulating layer. Alternatively, the HfO 2 layer 24a and the HfO 2 layer 24b may have different material layers and different shapes such as different thicknesses.
  • the outer peripheral lines of the second Si pillars 22ab to 22db are formed to be inside the outer peripheral lines of the first Si pillars 22aa to 22da in plan view.
  • the HfO 2 layers 24b surrounding the second Si pillars 22ab to 22db which are respective gate insulating layers, were formed so as not to overlap each other.
  • TiN layers 27a and 27b surrounding the entire periphery of the second Si pillars 22ab to 22db are formed. This is to improve the switching characteristics of the word transistors connected to word lines WL1 and WL2.
  • the HfO 2 layer 24b between the second Si pillars 22ab and 22bb and between the Si pillars 22cb and 22db may be connected.
  • the two TiN layers 27a separated from each other should be connected and driven as the word line WL1. The same applies to the TiN layer 27b.
  • the N + layers 3a and 3b and the channel region 7 are explained using the Si pillar 2 of P type.
  • the N + layers 3a and 3b may be replaced with P + layers
  • the Si pillar 2 may be replaced with an N layer from the P layer.
  • electron groups and hole groups are generated by an impact ionization phenomenon or a gate-induced drain leakage current.
  • This also provides dynamic flash memory operation. This point also applies to other embodiments.
  • the dynamic flash memory operation can be performed even if the upper gate conductor layer 5c in FIG. 1 surrounds part of the second gate insulating layer 4b, the dynamic flash memory operation can be performed. Also, the upper gate conductor layer 5c may be divided into a plurality of conductor layers for operation.
  • This embodiment provides the following features.
  • feature 1 In the dynamic flash memory cell according to the first embodiment of the present invention, the voltage of the word line WL fluctuates up and down during write and read operations. At this time, the first gate conductor layer 5a and the second gate conductor layer 5b connected to the plate lines PL1 and PL2 serve to reduce the capacitive coupling ratio between the word line WL and the channel region 7. FIG. As a result, the influence of the voltage change in the channel region 7 when the voltage of the word line WL swings up and down can be significantly suppressed. As a result, the threshold voltage difference between the SGT transistors of the word lines WL indicating logic "0" and "1" can be increased. This leads to increased operating margins for dynamic flash memory cells.
  • the first gate conductor layer 5a connected to the plate line PL1 and the second gate conductor layer 5b connected to the plate line PL2 surround the first gate insulating layer 4a. , are formed separately.
  • the hole groups are accumulated in the channel region 7a closer to the second gate conductor layer 5b connected to the plate line PL2.
  • a larger number of hole groups can be accumulated than in a structure in which the entire channel region 7a is surrounded by one gate electrode.
  • the floating body voltage of the channel region 7a can be controlled by the voltage applied to the second gate conductor layer 5b. This makes it possible to maintain a more stable back bias effect in the read operation.
  • the HfO 2 layer 24a which is a gate insulating layer, occupies the space between the Si pillars 22aa and 22ba and the space between the Si pillars 22ca and 22da on the line XX′.
  • the TiN layers 25aa and 25ab connected between the Si pillars 22aa and 22ba are separated from each other in the XX' direction.
  • the TiN layers 25ba and 25bb connected between the Si pillars 22ca and 22da are separated from each other.
  • TiN layers 25ab and 25ba are formed separately from each other.
  • the TiN layers 25aa and 25ba serve as the first gate conductor layer 5a connected to the PL1 line in FIG. 1, and the TiN layers 25ab and 25bb serve as the second gate conductor layer 5b connected to the PL2 line.
  • a dynamic flash memory is formed. This leads to the realization of dynamic flash memory cells with wider operating margins.
  • FIG. 6(a) is a vertical cross-sectional view of the dynamic flash memory device taken along line XX' of FIG. 6(b).
  • FIG. 6(b) is a horizontal sectional view along line AA' of FIG. 6(a).
  • FIG. 5(c) is a horizontal sectional view taken along line BB' of FIG. 5(a).
  • FIG. 5(d) is a horizontal sectional view taken along line CC' of FIG. 5(a). 6, the same components as in FIG. 5 are denoted by the same reference numerals.
  • a TiN layer 35 was formed by connecting the TiN layers 25ab and 25ba separated from each other in FIG. Others are the same as the structure shown in FIG.
  • the TiN layers 25aa and 25bb are connected to the plate lines PL1a and PL1B which are the plate line PL1 described in FIG. 1, and the TiN layer 35 is connected to the plate line PL2c which is the plate line PL2 described in FIG.
  • hole groups are accumulated near the TiN layer 35 in the Si pillars 22aa to 22da.
  • This embodiment provides the following features. As shown in FIG. 6, the TiN layers 25ab and 25ba, which are separated in FIG. can do. As a result, the dynamic flash memory can be highly integrated.
  • FIG. 7(a) is a vertical cross-sectional view of the dynamic flash memory device taken along line XX' of FIG. 7(b).
  • FIG. 7(b) is a horizontal sectional view along line AA' of FIG. 7(a).
  • FIG. 7(c) is a plan cross-sectional view taken along line BB' of FIG. 7(a).
  • FIG. 7(d) is a horizontal sectional view taken along line CC' of FIG. 7(a). 7, the same components as in FIG. 6 are denoted by the same reference numerals.
  • the TiN layer 25aa connected to the plate line PL1a is the TiN layer (not shown) connected to the plate line above the YY' line direction. ) and separated.
  • the TiN layer 25bb connected to the plate line PL1B was separated from the TiN layer (not shown) connected to the plate line below in the Y-Y' direction.
  • the TiN layers 25aa and 25bb shown in FIG. TiN layers 35a and 35b were formed. Others are the same as the structure shown in FIG.
  • the TiN layers 35aa and 35b are connected to the plate lines PL1a and PL1B which are the plate line PL1 described in FIG.
  • the TiN layer 35 is connected to the plate line PL2c, which is the plate line PL2 described in FIG. In this case, hole groups are accumulated near the TiN layer 35 in the Si pillars 22aa to 22da.
  • TiN layers 25aa and 25bb which are separated in plan view, are connected to TiN layers above and below in the YY' direction to form TiN layers 35a and 35b.
  • the distance between the cells of the dynamic flash memory in the YY' direction can be made even smaller than in FIG.
  • the dynamic flash memory can be highly integrated.
  • the Si pillar 2 is formed in the first embodiment, the semiconductor pillar may be made of a semiconductor material other than this. This also applies to other embodiments according to the present invention.
  • the N + layers 3a and 3b in the first embodiment may be formed of Si containing donor impurities or other semiconductor material layers. It may also be formed from different semiconductor material layers. Alternatively, the N + layer may be formed by an epitaxial crystal growth method or another method. This also applies to other embodiments according to the present invention.
  • TiN layers 25aa, 25ab, 25ba, and 25bb are used as gate conductor layers connected to plate lines PLa1, PLa2, PLb1, and PLb2.
  • a single layer or a combination of multiple conductive material layers may be used instead of the TiN layers 25aa, 25ab, 25ba and 25bb.
  • TiN layers 27a and 27b were used as gate conductor layers connected to word lines WL1 and WL2.
  • a single layer or a combination of multiple conductive material layers may be used.
  • the gate TiN layers 25aa, 25ab, 25ba, 25bb, 27a, and 27b may be connected to a wiring metal layer such as W on the outside thereof. This also applies to other embodiments according to the present invention.
  • the TiN layers 25aa to 25bb, 27a, and 27b may be composed of two layers, for example, a TiN layer and a TaN layer. Alternatively, it may be formed of a first layer serving as a gate conductor layer and a second layer serving as a protective film. This also applies to other embodiments according to the present invention.
  • the shape of the Si pillar 2 in plan view was circular.
  • the shape of the Si pillar 2 in plan view may be an ellipse, a shape elongated in one direction, or the like.
  • a dynamic flash memory cell can be formed by mixing Si pillars with different planar view shapes.
  • the Si pillars 2a and 2b having rectangular vertical cross sections were used for the description, but the vertical cross sections may be trapezoidal.
  • a conductor layer such as a W layer may be used in connection with the N + layer 21 at the bottom of the Si pillars 22aa to 22da in FIG. This also applies to other embodiments according to the present invention.
  • the gate capacitances of the first gate conductor layers 5a and 5b connected to the plate lines PL1 and PL2 are made larger than the gate capacitance of the upper gate conductor layer 5c connected to the word line WL.
  • the gate capacitance of the first gate conductor layer 5a and the second gate conductor layer 5b can be made larger than the gate capacitance of the upper gate conductor layer 5c.
  • the dielectric constant of the gate insulating film of the first gate insulating layer 4a is made higher than that of the gate insulating film of the second gate insulating layer 4b.
  • the length of the gate conductor layers 5a, 5b, 5c, the thickness of the gate insulating layers 4a, 4b, and the dielectric constant are combined to determine the gate capacitance of the first gate conductor layer 5a and the second gate conductor.
  • the gate capacitance combined with the gate capacitance of layer 5b may be larger than the gate capacitance of upper gate conductor layer 5c. This also applies to other embodiments according to the present invention.
  • FIG. 5 shows an example in which the Si pillars 22aa to 22da are arranged in a square lattice pattern in plan view, they may be arranged in an orthorhombic lattice pattern. This also applies to other embodiments according to the present invention.
  • a semiconductor device having a memory element according to the present invention a semiconductor device having a high-density and high-performance dynamic flash memory can be obtained.

Abstract

基板２０上のソース線ＳＬに繋がるＮ+層２１上に第１のＳｉ柱２２ａａ～２２ｄａがある。そして、Ｓｉ柱２２ａａ～２２ｄａを囲み、且つＸ－Ｘ'線とＳｉ柱２２ａａ、２２ｂａを囲んだゲート絶縁層であるＨｆＯ2層２４ａの外周線との向かい合う交点の間のＬｇ１が、Ｙ－Ｙ'線と交わるＨｆＯ2層２４ａの厚さＬｇ２の１倍より大きく、２倍より小さい。そして、ＨｆＯ2層２４ａを囲み、Ｘ－Ｘ'線方向に伸延し、且つ互いに分離したプレート線ＰＬ１ａ、ＰＬ１ｂに繋がるＴｉＮ層２５ａａ、２５ｂａと、プレート線ＰＬ２ａ、ＰＬ２ｂに繋がるＴｉＮ層２５ａｂ、２５ｂｂがある。そして、Ｓｉ柱２２ａａ～２２ｄａのそれぞれの上にあるＳｉ柱２２ａｂ～２２ｄｂを囲む、ワード線ＷＬ１，ＷＬ２に繋がるＴｉＮ層２７ａ、２７ｂがある、そして、Ｓｉ柱２２ａｂ～２２ｄｂ上にあるＮ+層２８ａ～２８ｄに繋がってビット線ＢＬ１，ＢＬ２に繋がった金属配線層３２ａ、３２ｂがある。これにより、ダイナミック フラッシュ メモリセルが形成されている。

Description

メモリ素子を有する半導体装置
　本発明は、メモリ素子を有する半導体装置に関する。
　近年、ＬＳＩ（Large Scale Integration）技術開発において、メモリ素子を有する半導体装置の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリを有する半導体装置に関する。
　図８に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作を、図９に、動作上の問題点を、図１０に、読出し動作を示す（非特許文献６～１０を参照）。
　図８にＤＲＡＭメモリセルの書込み動作を示す。図８（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１０１に形成され、ソース線ＳＬが接続されるソースN+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「N+層」と称する）、ビット線ＢＬが接続されるドレインN+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０ａのフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０ａが１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。この１個のＭＯＳトランジスタ１１０ａで構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０ａを線形領域で動作させる。すなわち、ソースN+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインN+層１０４までには、到達していない。このようにドレインN+層１０４に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０ａを動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースN+層１０３からドレインN+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される（インパクトイオン化現象）。発生した大部分の電子（図示せず）は、ドレインN+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースN+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースN+層１０３に放電する。ここで、Ｖｂは、ソースN+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図８（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図８（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０ａと“０”書込みのメモリセル１１０ｂが存在する。図８（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインN+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインN+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０ａ（図８（ｂ））と、生成された正孔が吐き出されたメモリセル１１０ｂ（図８（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０ａのフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、メモリセル１１０ａのしきい値電圧は、メモリセル１１０ｂのしきい値電圧よりも低くなる。その様子を図８（ｄ）に示す。
　次に、この１個のＭＯＳトランジスタで構成されたメモリセルの動作上の問題点を、図９を用いて説明する。図９（ａ）で示したように、フローティングボディ１０２の容量ＣFBは、ワード線の接続されたゲートとフローティングボディ１０２との間の容量ＣWLと、ソース線の接続されたソースN+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインN+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL ＋ CBL ＋ CSL　（１）
で表される。したがって、書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図９（ｂ）に示している。書込み時にワード線電圧ＶWLが０ＶからＶProgWLに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へ、ワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) × VProgWL　（２）
で表される。
ここで、
β＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) 　（３）
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線とフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×β＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図１０に読出し動作を示す。図１０（ａ）は、“１”書込み状態を、図１０（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ない。この動作マージンが小さいことが、本ＤＲＡＭメモリセルの大きい問題であった。そして、このＤＲＡＭメモリセルを駆動するための周辺回路を同一基板上に、如何に形成するかが課題である。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
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　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態のＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。そして、上記問題を解決すると共に、メモリセルと、同一基板上に、メモリセルを駆動するための周辺回路を高密度で、且つ低コストで形成する必要がある。
　上記の課題を解決するために、本発明に係るメモリ装置は、
　基板上に垂直方向に立ち、且つ平面視において第１の直線上に中心点を有し、隣接して配置した第１の半導体柱と第２の半導体柱と、前記第１の線に平行な第２の直線上に中心点を有し、隣接して配置した第３の半導体柱と第４の半導体柱と、
　前記第１乃至第４の半導体柱の底部に繋がった第１の不純物領域と、
　垂直方向において、前記第１の不純物領域の上部にあり、前記第１乃至第４の半導体柱の側面のそれぞれを囲む第１のゲート絶縁層と、
　平面視において、前記第１の半導体柱と、前記第２の半導体柱の前記第１のゲート絶縁層を囲み、且つ前記第１の直線方向に伸延して繋がり、且つ互いに分離した第１のゲート導体層と、第２のゲート導体層と、
　平面視において、前記第３の半導体柱と、前記第４の半導体柱の前記第１のゲート絶縁層を囲み、且つ前記第２の直線方向に伸延して繋がり、且つ互いに分離した第３のゲート導体層と、第４のゲート導体層と、
　前記第１乃至第４の半導体柱のそれぞれの上に１つずつある第５乃至第８の半導体柱と、
　垂直方向において、前記第１のゲート絶縁層上にある、前記第５乃至第８の半導体柱の側面をそれぞれ囲む第２のゲート絶縁層と、
　前記第２のゲート絶縁層を囲み、且つ垂直方向において、上面位置が前記第５乃至第８の半導体柱の頂部下方にあり、且つ前記第１乃至第４のゲート導体層と垂直方向に離れ、且つ前記第５の半導体柱と前記第６の半導体柱とを囲み、且つ前記第１の直線方向に伸延して繋がった第５のゲート導体層と、前記第７の半導体柱と前記第８の半導体柱とを囲み、且つ前記第２の直線方向に伸延して繋がった第６のゲート導体層と、
　前記第５乃至第８の半導体柱のそれぞれの頂部にある第２の不純物領域と、
　前記第５の半導体柱と、前記第７の半導体柱の頂部の前記第２の不純物領域に繋がった第１の配線導体層と、
　前記第６の半導体柱と、前記第８の半導体柱の頂部の前記第２の不純物領域に繋がった第２の配線導体層と、を有し、
　平面視において、前記第１の半導体柱と、前記第２の半導体柱と、を囲む前記第１のゲート絶縁層の２つの外周線と、前記第１の直線と、の交点の内で向かい合った２点間は前記第１のゲート絶縁層で占められ、前記第３の半導体柱と、前記第４の半導体柱と、を囲む前記第１のゲート絶縁層の２つの外周線と、前記第２の直線と、の交点の内で向かい合った２点間は前記第１のゲート絶縁層で占められ、
　前記第１乃至６のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記第１乃至第８の半導体柱のいずれか、または全ての内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により生成した多数キャリアである正孔群又は電子群を保持するデータ保持動作と、前記第１乃至６のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域に印加する電圧を制御して、前記第１乃至８の半導体柱のいずれか、または全ての内部から多数キャリアである前記正孔群又は電子群を除去するデータ消去動作と、を行う、
ことを特徴とする（第１発明）。
　上記の第１発明において、平面視において、前記第１の半導体柱と、前記第２の半導体柱の２つの外周線と、前記第１の直線と、の交点の内で向かい合った２点間の第１の長さが、他と前記第１のゲート絶縁層を共有していない部分の前記第１のゲート絶縁層の厚さである第２の長さの２倍より小さく、且つ前記第２の長さの１倍以上であることを特徴とする（第２発明）。
　上記の第２発明において、平面視において、前記第１の直線と直交する方向において、前記第１の半導体柱と、前記第２の半導体柱とを囲む前記第１のゲート絶縁層の外周線と、前記第３の半導体柱と、前記第４の半導体柱とを囲む前記第１のゲート絶縁層の外周線とが離れていることを特徴とする（第３発明）。
　上記の第１発明において、平面視において前記第２のゲート導体層と、前記第３のゲート導体層とが繋がっていることを特徴とする（第４発明）。
　上記の第３発明において、平面視において、前記第１のゲート導体層と前記第４のゲート導体層が、前記第１乃至第４の半導体柱の外側に隣接する複数の半導体柱の外周部にあり、前記第１のゲート導体層と前記第４のゲート導体層と同層にあるゲート導体層と繋がっていることを特徴とする（第５発明）。
　上記の第１発明において、平面視において、前記第２のゲート絶縁層に囲まれた部分の前記第５乃至第８の半導体柱のそれぞれの第１の外周線が、前記第１のゲート絶縁層で囲まれた前記第１乃至第４の半導体柱の第２の外周線より内側にあることを特徴とする（第６発明）。
　上記の第１発明において、前記第１の不純物領域に繋がる配線は、ソース線であり、前記第２の不純物領域に繋がる配線はビット線であり、前記第１乃至第４のゲート導体層に繋がる配線が、第１の駆動制御線であり、
　前記第５のゲート導体層と前記第６のゲート導体層に繋がる配線がワード線であり、
　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線に印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作と、を行う、
　ことを特徴とする（第７発明）。
　上記の第１発明において、前記第１乃至第４のゲート導体層と、前記第１乃至第４の半導体柱との間、の第１のゲート容量が、前記第５乃至第６のゲート導体層と、前記第５乃至第８の半導体柱と、の間の第２のゲート容量よりも大きいことを特徴とする（第８発明）。
第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す図である。 第１実施形態に係るダイナミック フラッシュメモリセルの消去動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリセルの書込み動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリセルの読出し動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリセルの読出し動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュ メモリ装置の構造を説明するための図である。 第２実施形態に係るダイナミック フラッシュ メモリ装置の構造を説明するための図である。 第３実施形態に係るダイナミック フラッシュ メモリ装置の構造を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリ装置と呼ぶ）の実施形態の構造、及び動作について、図面を参照しながら説明する。
　（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４を用いてデータ読出しメカニズムを説明する。図５を用いて、４個のダイナミック フラッシュ メモリセルが基板上に形成された場合の構造図を示す。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示しており、（ａ）は斜視図、（ｂ）は後述の第１及び第２のゲート導体層５ａ、５ｂの部分の水平断面図である。図１（ａ）に示すように、基板１（特許請求の範囲の「基板」の一例である）上に、Ｐ型又はｉ型（真性型）の導電型を有するシリコン柱２ａ（特許請求の範囲の「第１の半導体柱」の一例である）（以下、シリコン柱を「Ｓｉ柱」と称する。）と、Ｓｉ柱２ａ上に繋がってＳｉ柱２ｂ（特許請求の範囲の「第５の半導体柱」の一例である）がある。Ｓｉ柱２ａの底部に繋がるＮ+層３ａ（特許請求の範囲の「第１の不純物領域」の一例である）と、Ｓｉ柱２ｂの頂部に繋がるＮ+層３ｂ（特許請求の範囲の「第２の不純物領域」の一例である）とが形成されている。Ｎ+層３ａとＮ+層３ｂは、一方がソースとなる場合に、他方がドレインとなる。そして、Ｎ+層３ａとＮ+層３ｂの間のＳｉ柱２ａ、２ｂがチャネル領域７となる。このＳｉ柱２ａを囲む第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）と、Ｓｉ柱２ｂを囲む第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層４ａを囲んで第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）と、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）とがある。図１（ｂ）に示すように、第１のゲート導体層５ａと第２のゲート導体層５ｂとは、第１のゲート絶縁層４ａを囲んで、分離して形成されている。そして、第２のゲート絶縁層４ｂを囲む上部ゲート導体層５ｃがそれぞれ形成されている。そして、第１のゲート導体層５ａと上部ゲート導体層５ｃ、そして、第２のゲート導体層５ｂと上部上部ゲート導体層５ｃは、絶縁層６（特許請求の範囲の「第１の絶縁層」の一例である）により分離されている。そして、チャネル領域７は、第１のゲート絶縁層４ａで囲まれた第１のチャネル領域７ａと、第２のゲート絶縁層４ｂで囲まれた第２のチャネル領域７ｂと、よりなる。これによりソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂ、上部上部ゲート導体層５ｃからなるダイナミック フラッシュ メモリセル９が形成される。そして、Ｎ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、Ｎ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａは第１のプレート線ＰＬ１（特許請求の範囲の「第１の駆動制御線」の一例である）に、第２のゲート導体層５ｂは第２のプレート線ＰＬ２（特許請求の範囲の「第２の駆動制御線」の一例である）に、上部上部ゲート導体層５ｃはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。実際のダイナミック フラッシュ メモリ装置では、基板１上に、複数個の上述のメモリセルが、２次元状に配置されている。
　なお、ダイナミック フラッシュ メモリセルは、基板１に対して、水平にあってもよい。この場合、図１（ｂ）に示す、第１のゲート導体層５ａと、第２のゲート導体層５ｂの、それぞれの両端の切れ目を繋げたK－K’線は、基板１に対して平行であってもよいし、垂直であってもよい。また、基板１はＳＯＩ（Silicon On Insulator）、単層または複数層よりなるＳｉまたは他の半導体材料より形成してもよい。また、基板１はＮ層、またはＰ層の単層、又は複数層よりなるウエル層であってもよい。また、図１（ｂ）では第１のゲート導体層５ａと第２のゲート導体層５ｂが第１のゲート絶縁層４ａを囲む円周方向の長さ（外周長）は同じであるか、それぞれの外周長が異なってもよい。
　図２を用いて、消去動作メカニズムを説明する。Ｎ+層３ａ、３ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図２（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１１がチャネル領域７に蓄えられている状態を示す。ここでは、第２のＰＬ線ＰＬ２の電圧を、第１のＰＬ線ＰＬ１の電圧より低くすることにより、正孔群１１をＰＬ線ＰＬ２に繋がる第２のゲート導体層５ｂ側のチャネル領域７に蓄える。そして。図２（ｂ）に示すように、消去動作時には、ソース線ＳＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域７の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるN+層３ａとチャネル領域７のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域７に蓄えられていた、正孔群１１が、ソース部のＮ+層３ａに吸い込まれ、チャネル領域７の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域７の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域７の電位状態となる。このため、フローティングボディのチャネル領域７の電位が負の電圧になると、ダイナミック フラッシュ メモリセル９のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図２（ｃ）に示すように、このワード線ＷＬが接続された上部ゲート導体層５ｃのしきい値電圧は高くなる。このチャネル領域７の消去状態は論理記憶データ“０”となる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬ１、ＰＬ２に印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
　図３に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。図３（ａ）に示すように、ソース線ＳＬの接続されたＮ+層３ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層３ｂに例えば３Ｖを入力し、プレート線ＰＬ１，ＰＬ２の接続された第１のゲート導体層５ａ、第２のゲート導体層５ｂに、例えば、２Ｖを入力し、ワード線ＷＬの接続された上部ゲート導体層５ｃに、例えば、５Ｖを入力する。その結果、図３（ａ）に示したように、プレート線ＰＬ１の接続された第１のゲート導体層５ａ及びプレート線ＰＬ２の接続された第２のゲート導体層５ｂの内側には、反転層１２ａが形成され、第１のゲート導体層５ａ、第２のゲート導体層５ｂを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作させる。この結果、プレート線ＰＬ１，ＰＬ２の接続された第１のゲート導体層５ａ、第２のゲート導体層５ｂの内側の反転層１２ａには、ピンチオフ点１３が存在する。一方、ワード線ＷＬの接続された上部ゲート導体層５ｃを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作させる。この結果、ワード線ＷＬの接続された上部ゲート導体層５ｃの内側には、ピンチオフ点は存在せずに全面に反転層１２ｂが形成される。このワード線ＷＬの接続された上部ゲート導体層５ｃの内側に全面に形成された反転層１２ｂは、上部ゲート導体層５ｃを有する第２のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａ、第２のゲート導体層５ｂと、を有する第１のＮチャネルＭＯＳトランジスタと、上部ゲート導体層５ｃを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域７の境界領域（第１の境界領域）で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された上部ゲート導体層５ｃを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線の接続されたN+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の大半はビット線ＢＬの接続されたＮ+層３ｂに流れる。また、“１”書込みにおいて、ゲート誘起ドレインリーク（ＧＩＤＬ:Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ（非特許文献１１を参照）、生成された正孔群でフローティングボディＦＢ内を満たしてもよい。
　そして、図３（ｂ）に示すように、生成された正孔群１１は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ+層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図３（ｃ）に示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂのＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域７の書込み状態を論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、第１の境界領域に替えて、第１の不純物層と第１のチャネル半導体層との間の第２の境界領域、または、第２の不純物層と第２のチャネル半導体層との間の第３の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１１でチャネル領域７を充電しても良い。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬ１、ＰＬ２に印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作条件であってもよい。
　図４Ａ、図４Ｂを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作と、これに関係するメモリセル構造を説明する。図４Ａ（ａ）～図４A（ｃ）を用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図４A（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図４Ａ（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域７がフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図４Ａ（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図４Ｂ（ａ）～図４Ｂ（ｄ）を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作時の、３つの第１のゲート導体層５ａ、第２のゲート導体層５ｂ、上部ゲート導体層５ｃのゲート容量の大小関係と、これに関係する動作を説明する。ワード線ＷＬの接続する上部ゲート導体層５ｃのゲート容量は、プレート線ＰＬ１，ＰＬ２の接続する第１のゲート導体層５ａの容量と、第２のゲート導体層５ｂの容量とを合わせたゲート容量よりも小さく設計することが望ましい。図４Ｂ（ａ）に示すように、プレート線ＰＬ１，ＰＬ２の接続する第１のゲート導体層５ａ、第２のゲート導体層５ｂの垂直方向の長さを、ワード線ＷＬの接続する上部ゲート導体層５ｃの垂直方向の長さより長くして、ワード線ＷＬの接続する上部ゲート導体層５ｃのゲート容量を、プレート線ＰＬ１、ＰＬ２の接続する第１のゲート導体層５ａと、第２のゲート導体層５ｂの容量を合わせたゲート容量よりも小さくする。図４Ｂ（ｂ）に図４Ｂ（ａ）のダイナミック フラッシュ メモリの１セルの等価回路を示す。そして、図４Ｂ（ｃ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣWLは上部ゲート導体層５ｃの容量であり、CPLは第１のゲート導体層５ａの容量ＣPL1と第２のゲート導体層５ｂの容量ＣPL2とを合わせた容量であり、ＣBLはドレインとなるN+層３ｂと第２のチャネル領域７ｂとの間のＰＮ接合の容量であり、CSLはソースとなるN+層３ａと第１のチャネル領域７ａとの間のＰＮ接合の容量である。図４Ｂ（ｄ）に示すように、ワード線ＷＬの電圧が振幅すると、その動作がチャネル領域７にノイズとして影響を与える。この時のチャネル領域７の電位変動ΔＶFBは、
ΔＶFB ＝ CWL/(CPL＋CWL＋CBL＋CSL) × ＶReadWL　　（４）
となる。ここで、ＶReadWLはワード線ＷＬの読出し時の振幅電位である。式（４）から明らかなようにチャネル領域７の全体の容量CPL＋CWL＋CBL＋CSLに比べて、CWLの寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。CBL＋CSLはＰＮ接合の容量であり、大きくするためには、例えば、Ｓｉ柱２の直径を大きくする。しかしメモリセルの微細化に対しては望ましくない。これに対して、プレート線ＰＬ１，ＰＬ２に接続する第１のゲート導体層５ａ、第２のゲート導体層５ｂの軸方向の長さを、ワード線ＷＬの接続する上部ゲート導体層５ｃの軸方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなしに、ΔＶFBを更に小さくできる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬ１，ＰＬ２に印加する電圧条件は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
　図５に、本実施形態のダイナミック フラッシュ メモリセルを４個基板２０上に形成したメモリ装置の構造図を示す。図５（ａ）は、図５（ｂ）のＸ－Ｘ’線に沿った垂直断面図である。図５（ｂ）は図５（ａ）のＡ－Ａ’線に沿った水平断面図である。図５（ｃ）は図５（ａ）のＢ－Ｂ’線に沿った水平断面図である。図５（ｄ）は図５（ａ）のＣ－Ｃ’線に沿った水平断面図である。なお、実際のメモリ装置では、４個よりも多くのダイナミック フラッシュ メモリセルが行列状に配置されている。
　図５に示すように、基板２０上にＮ+層２１（特許請求の範囲の「第１の不純物領域」の一例である）がある。そして、Ｎ+層２１上に第１のＳｉ柱２２ａａ（特許請求の範囲の「第１の半導体柱」の一例である）、２２ｂａ（特許請求の範囲の「第２の半導体柱」の一例である）、２２ｃａ（特許請求の範囲の「第３の半導体柱」の一例である）、２２ｄａ（特許請求の範囲の「第４の半導体柱」の一例である）が立っている。そして、第１のＳｉ柱２２ａａ～２２ｄａ上に、第２のＳｉ柱２２ａｂ（特許請求の範囲の「第５の半導体柱」の一例である）、２２ｂｂ（特許請求の範囲の「第６の半導体柱」の一例である）、２２ｃｂ（特許請求の範囲の「第７の半導体柱」の一例である）、２２ｄｂ（特許請求の範囲の「第８の半導体柱」の一例である）が立っている。平面視において、第２のＳｉ柱２２ａｂ～２２ｄｂの外周線は、第１のＳｉ柱２２ａａ～２２ｄａの外周線より内側にある。そして、第２のＳｉ柱２２ａｂ～２２ｄｂの、それぞれの頂部にＮ+層２８ａ、２８ｂ、２８ｃ（図示せず）、２８ｄ（図示せず）（特許請求の範囲の「第２の不純物層」の一例である）がある。そしてＳｉ柱２２ａａ～２２ｄａの底部を囲み、且つＮ+層２１上にＳｉＯ2層２３がある。そして、Ｓｉ柱２２ａａ～２２ｄａの下方の側面を囲んでＨｆＯ2層２４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）がある。平面視において、ＨｆＯ2層２４ａは、Ｘ－Ｘ’線方向で隣接するＳｉ柱２２ａａ、２２ｂａ間において繋がって形成されている。同様に、Ｓｉ柱２２ｃａ、２２ｄａ間においてＨｆＯ2層２４ａは繋がって形成されている。そして、Ｓｉ柱２２ａａ、２２ｂａの側面のＨｆＯ2層２４ａを囲み、且つＸ－Ｘ’線方向に繋がり、且つ分離したＴｉＮ層２５ａａ（特許請求の範囲の「第１のゲート導体層」の一例である）、２５ａｂ（特許請求の範囲の「第２のゲート導体層」の一例である）が、互いにＨｆＯ2層２４ａにより分離されて、形成されている。同じく、Ｓｉ柱２２ｃａ、２２ｄａの側面のＨｆＯ2層２４ａを囲み且つＸ－Ｘ’線に平行な方向に繋がり、且つ分離したＴｉＮ層２５ｂａ（特許請求の範囲の「第３のゲート導体層」の一例である）、２５ｂｂ（特許請求の範囲の「第４のゲート導体層」の一例である）が形成されている。ＴｉＮ層２５ａａ～２５ｂｂを間に、ＳｉＯ2層２６がある。
　そして、Ｓｉ柱２２ａｂ～２２ｄｂの側面を囲み、且つＨｆＯ2層２４ａに繋がったＨｆＯ2層２４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）がある。そして、Ｓｉ柱２２ａｂ、２２ｂｂの側面のＨｆＯ2層２４ｂを囲み且つＸ－Ｘ’線方向に繋がったＴｉＮ層２７ａ（特許請求の範囲の「第５のゲート導体層」の一例である）がある。同じく、Ｓｉ柱２２ｃｂ、２２ｄｂの側面のＨｆＯ2層２４ｂを囲み且つＸ－Ｘ’線に平行な方向に繋がり、且つＴｉＮ層２７ａと分離したＴｉＮ層２７ｂ（特許請求の範囲の「第６のゲート導体層」の一例である）がある。そして、ＴｉＮ層２７ａ、２７ｂ、Ｎ+層２８ａ～２８ｄを囲んでＳｉＯ2層２９がある。そして、Ｎ+層２８ａ～２８ｄ上のＳｉＯ2層２９にコンタクトホール３１ａ、３１ｂ、３１ｃ、３１ｄがある。そして、コンタクトホール３１ａ、３１ｃを介して、Ｎ+層２８ａ、２８ｃに繋がり、Ｘ－Ｘ’線と直交した方向に延伸した金属配線層３２ａ（特許請求の範囲の「第１の配線導体層」の一例である）と、コンタクトホール３１ｂ、３１ｄを介して、Ｎ+層２９ｂ、２９ｄとに繋がり、Ｘ－Ｘ’線と直交した方向に延伸した金属配線層３２ｂ（特許請求の範囲の「第２の配線導体層」の一例である）がある。
　図５において、Ｎ+層２１は図１で説明したソース線ＳＬに繋がり、ＴｉＮ層２５ａａ、２５ｂａは図１で説明したプレート線ＰＬ１であるプレート線ＰＬ１ａ，ＰＬ１ｂに繋がり、ＴｉＮ層２５ａｂ、２５ｂｂは図１で説明したプレート線ＰＬ２であるプレート線ＰＬ２ａ，ＰＬ２ｂに繋がっている。そしてＴｉＮ層２７ａ、２７ｂは図１で説明したワード線ＷＬであるワード線ＷＬ１、ＷＬ２に繋がり、金属配線層３２ａ、３２ｂは図１で説明したビット線ＢＬであるビット線ＢＬ１，ＢＬ２に繋がっている。
　ＨｆＯ2層２４ａの必要な膜厚は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ動作上で求められる閾値電圧の設定と、求められる加工マージンの要求から、定められる。図５（ｂ）に示すＳｉ柱２２ａａ～２２ｄａの各々が十分に離れて形成されて、ＨｆＯ2層２４ａが、Ｓｉ柱２２ａａ～２２ｄａを囲み、平面視において長さＬｇ２（特許請求の範囲の「第２の長さ」の一例である）で等幅に形成される場合、図５（ｂ）に示すように、Ｘ－Ｘ’線において、Ｓｉ柱２２ａ、２２ｂを囲み、向かい合うＨｆＯ2層２４ａの長さＬｇ１（特許請求の範囲の「第１の長さ」の一例である）をＬｇ２の２倍より短く、Ｌｇ２と同じか、より大きくする。これにより、Ｘ－Ｘ’線上において、Ｓｉ柱２２ａａ、２２ｂａ間にはＨｆＯ2層２４ａのみが形成される。そして、Ｘ－Ｘ’線と直交するＹ－Ｙ’線方向において、Ｓｉ柱２２ａ、２２ｃを囲み、向かい合うＨｆＯ2層２４ａの外周端を離して形成する。これにより、Ｘ－Ｘ’線方向に繋がったＴｉＮ層２５ａａ、２５ａｂ、２５ｂａ、２５ｂｂが、Ｙ－Ｙ’線方向において互いに分離して形成される。
　なお、ＨｆＯ2層２４ａ、２４ｂは、ゲート絶縁層としての役割を持つ、単層または複数層よりなる材料層で形成してもよい。または、ＨｆＯ2層２４ａと、ＨｆＯ2層２４ｂは、互いに異なる材料層、そして厚さなどが異なる形状であってもよい。
　なお、図５では、平面視において、第２のＳｉ柱２２ａｂ～２２ｄｂの外周線が、第１のＳｉ柱２２ａａ～２２ｄａの外周線より内側になるように形成された。そして、平面視において、第２のＳｉ柱２２ａｂ～２２ｄｂを囲んだ、それぞれのゲート絶縁層であるＨｆＯ2層２４ｂが重ならないように形成した。これにより、第２のＳｉ柱２２ａｂ～２２ｄｂ外周の全体を囲んだＴｉＮ層２７ａ、２７ｂが形成される。これは、ワード線WＬ１，WＬ２に繋がったワード・トランジスタのスイッチング特性を良くするためである。これに対し、図５（ｃ）の平面視において、第２のＳｉ柱２２ａｂ、２２ｂｂ間、及びＳｉ柱２２ｃｂ、２２ｄｂ間のＨｆＯ2層２４ｂが繋がっていてもよい。この場合、平面視において、分離された２つのＴｉＮ層２７ａを繋げてワード線ＷＬ１として駆動すればよい。ＴｉＮ層２７ｂについても同様である。
　また、図１では、Ｎ+層３ａ、３ｂ、チャネル領域７がＰ型であるＳｉ柱２を用いて説明した。これに対して、Ｎ+層３ａ、３ｂをＰ+層に替え、Ｓｉ柱２をＰ層からＮ層に替えてもよい。この場合、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群及び正孔群を発生させ、発生させた電子群と正孔群の内の、Ｎ層チャネル領域における少数キャリアである正孔群を、ソース・ドレインの片方、又は両方のＰ+層から、除去する動作と、Ｎ層チャネル領域における多数キャリアである電子群の一部または全てを、前記Ｓｉ柱２内に残存させる、メモリ書き込み動作と、ソース・ドレインのＰ+層の一方もしくは両方から、電子群のうちの残存電子群を抜きとる、メモリ消去動作と、を行う。これによっても、ダイナミック フラッシュ メモリ動作が行われる。この点は、他の実施形態でも同様である。
　また、図１における、上部ゲート導体層５ｃは、第２のゲート絶縁層４ｂの一部を囲んでいても、ダイナミック フラッシュ メモリ動作を行うことができる。また、上部ゲート導体層５ｃを複数の導体層に分割して動作させてもよい。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルは、書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬ１、ＰＬ２に接続する第１のゲート導体層５ａ、第２のゲート導体層５ｂは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（特徴２）
　本発明の第１実施形態では、プレート線ＰＬ１に接続する第１のゲート導体層５ａと、プレート線ＰＬ２に接続する第２のゲート導体層５ｂと、が第１のゲート絶縁層４ａを囲んで、分離して形成される。プレート線ＰＬ２に印加する電圧を、プレート線ＰＬ１に印加する電圧より低くすることにより、正孔群は、プレート線ＰＬ２に接続する第２のゲート導体層５ｂ寄りのチャネル領域７ａに蓄積される。これにより、チャネル領域７ａの全体を１つのゲート電極で囲った構造と比べて、多くの正孔群を蓄積することができる。また、読み出し動作において、第２のゲート導体層５ｂに印加する電圧によりチャネル領域７ａのフローティングボディ電圧を制御できる。これによって、読み出し動作において、より安定したバックバイアス効果を維持できる。これらにより、より広い動作マージンを持つダイナミック フラッシュ メモリセルが実現する。
（特徴３）
　図５（ｂ）に示すように、平面視において、Ｘ－Ｘ’線上の、Ｓｉ柱２２ａａ、２２ｂａ間、及びＳｉ柱２２ｃａ、２２ｄａ間はゲート絶縁層であるＨｆＯ2層２４ａで、占められている。これにより、Ｘ－Ｘ’線方向において、Ｓｉ柱２２ａａ、２２ｂａ間で繋がったＴｉＮ層２５ａａ、２５ａｂが、互いに分離して形成される。同じく、ＴｉＮ層２５ｂａ、２５ｂｂが、Ｓｉ柱２２ｃａ、２２ｄａ間で繋がったＴｉＮ層２５ｂａ、２５ｂｂが、互いに分離して形成される。そして、ＴｉＮ層２５ａｂ、２５ｂａが互いに分離して形成される。これにより、ＴｉＮ層２５ａａ、２５ｂａが、図１におけるＰＬ１線に繋がる第１のゲート導体層５ａの役割をし、ＴｉＮ層２５ａｂ、２５ｂｂがＰＬ２線に繋がる第２のゲート導体層５ｂの役割を持つダイナミック フラッシュ メモリが形成される。これは、より広い動作マージンを持つダイナミック フラッシュ メモリセルの実現に繋がる。
（特徴４）
　図５に示したように、平面視において、第２のＳｉ柱２２ａｂ～２２ｄｂの外周線が、第１のＳｉ柱２２ａａ～２２ｄａの外周線より内側になるように形成されている。そして、平面視において、第２のＳｉ柱２２ａｂ～２２ｄｂを囲んだ、それぞれのゲート絶縁層であるＨｆＯ2層２４ｂが重ならないように形成した。これにより、第２のＳｉ柱２２ａｂ～２２ｄｂの全体を囲んだＴｉＮ層２７ａ、２７ｂが形成された。これにより、ワード線ＰＬ１，ＰＬ２に繋がったワード・トランジスタのスイッチング特性を良く出来る。
（特徴５）
　例えば、ワード線ＷＬ１、プレート線ＰＬ１ａにパルス電圧を印加して、ワード線ＷＬ１に繋がったメモリセルの読み出しを行う動作において、プレート線ＰＬ２ａ、ＰＬ２ｂへの印加電圧を固定させておくことにより、プレート線ＰＬ１ａ、ＰＬ１ｂ間の容量カップリングノイズを減らすことが出来る。これにより、ダイナミック フラッシュ メモリセルの動作マージンを拡大できる。
　（第２実施形態）
　図６を用いて、第２実施形態のダイナミック フラッシュ メモリ装置のメモリセルの構造を説明する。図６（ａ）は、図６（ｂ）のＸ－Ｘ’線に沿ったダイナミック フラッシュ メモリ装置の垂直断面図である。図６（ｂ）は図６（ａ）のＡ－Ａ’線に沿った水平断面図である。図５（ｃ）は図５（ａ）のＢ－Ｂ’線に沿った水平断面図である。図５（ｄ）は図５（ａ）のＣ－Ｃ’線に沿った水平断面図である。なお、図６において、図５と同一構成部分には同一符号が付してある。
　図６（ｂ）に示すように、図５において互いに分離していたＴｉＮ層２５ａｂ、２５ｂａと、を繋げてＴｉＮ層３５を形成した。他は、図５で示した構造と同じである。ＴｉＮ層２５ａａ、２５ｂｂは図１で説明したプレート線ＰＬ１であるプレート線ＰＬ１ａ，ＰＬ１Ｂに繋がり、ＴｉＮ層３５は図１で説明したプレート線ＰＬ２であるプレート線ＰＬ２ｃに繋がっている。この場合、Ｓｉ柱２２ａａ～２２ｄａ内のＴｉＮ層３５寄りに正孔群が溜められる。
　本実施形態は、下記の特徴を供する。
　図６に示すように、図５では分離していたＴｉＮ層２５ａｂと２５ｂａとを繋げてＴｉＮ層３５に一体化することにより、Ｙ－Ｙ’線方向のダイナミック フラッシュ メモリのセル間の距離を小さくすることができる。これにより、ダイナミック フラッシュ メモリの高集積化が図られる。
　（第３実施形態）
　図７を用いて、第３実施形態のダイナミック フラッシュ メモリ装置のメモリセルの構造を説明する。図７（ａ）は、図７（ｂ）のＸ－Ｘ’線に沿ったダイナミック フラッシュ メモリ装置の垂直断面図である。図７（ｂ）は図７（ａ）のＡ－Ａ’線に沿った水平断面図である。図７（ｃ）は図７（ａ）のＢ－Ｂ’線に沿った平面断面図である。図７（ｄ）は図７（ａ）のＣ－Ｃ’線に沿った水平断面図である。なお、図７において、図６と同一構成部分には同一符号が付してある。
　前述の第２実施形態では、図６（ｂ）に示したように、プレート線ＰＬ１ａに接続したＴｉＮ層２５ａａは、Ｙ－Ｙ’線方向の上方にあるプレート線に繋がったＴｉＮ層（図示せず）と分離していた。同様に、プレート線ＰＬ１Ｂに接続したＴｉＮ層２５ｂｂは、Ｙ－Ｙ’線方向の下方にあるプレート線に繋がったＴｉＮ層（図示せず）と分離していた。これに対して、本実施形態では、図７（ｂ）に示すように、互いに分離していた図６のＴｉＮ層２５ａａ、２５ｂｂと、それぞれの上下にあるＴｉＮ層（図示せず）と繋げてＴｉＮ層３５ａ、３５ｂを形成した。他は、図６で示した構造と同じである。ＴｉＮ層３５ａａ、３５ｂは図１で説明したプレート線ＰＬ１であるプレート線ＰＬ１ａ，ＰＬ１Ｂに繋がる。ＴｉＮ層３５は図１で説明したプレート線ＰＬ２であるプレート線ＰＬ２ｃに繋がる。この場合、Ｓｉ柱２２ａａ～２２ｄａ内のＴｉＮ層３５寄りに正孔群が溜められる。
　本実施形態は、下記の特徴を供する。
　図７に示すように、図６においては、平面視において、分離していたＴｉＮ層２５ａａ、２５ｂｂを、Ｙ－Ｙ’線方向の上下のＴｉＮ層と繋げてＴｉＮ層３５ａ、３５ｂを形成することにより、Ｙ－Ｙ’線方向のダイナミック フラッシュ メモリのセル間の距離を、図６より更に小さくすることができる。これにより、ダイナミック フラッシュ メモリの高集積化が図られる。
　（その他の実施形態）
　なお、第１実施形態では、Ｓｉ柱２を形成したが、これ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態における、Ｎ+層３ａ、３ｂは、ドナー不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。また、異なる半導体材料層より形成されてもよい。また、それらの形成方法はエピタキシャル結晶成長法、または、他の方法でＮ+層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５では、プレート線ＰＬａ１、ＰＬａ２、ＰＬｂ１、ＰＬｂ２に繋がるゲート導体層としてＴｉＮ層２５ａａ、２５ａｂ、２５ｂａ、２５ｂｂを用いた。これに対して、ＴｉＮ層２５ａａ、２５ａｂ、２５ｂａ、２５ｂｂに替えて、単層または複数の導体材料層を組み合わせて用いてもよい。同じく、ワード線ＷＬ１、ＷＬ２に繋がるゲート導体層としてＴｉＮ層２７ａ、２７ｂを用いた。これに対して、ＴｉＮ層２７ａ、２７ｂに替えて、単層または複数の導体材料層を組み合わせて用いてもよい。また、ゲートＴｉＮ層２５ａａ、２５ａｂ、２５ｂａ、２５ｂｂ、２７ａ、２７ｂは、その外側が、例えばＷなどの配線金属層に繋がっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５において、ＴｉＮ層２５ａａ～２５ｂｂ、２７ａ、２７ｂは、例えばＴｉＮ層とＴａＮ層の２層より構成させてもよい。また、ゲート導体層としての役割を持つ第１の層と、保護膜としての役割を持つ第２の層より形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５において、基板２０上に４個のＳｉ柱２２ａａ～２２ｄａを形成した例を説明したが、４個以上であってもよい。
　また、図１では、Ｓｉ柱２の平面視における形状は、円形状であった。それに対し、Ｓｉ柱２の平面視における形状は、楕円、一方向に長く伸びた形状などであってもよい。そして、平面視形状の異なるＳｉ柱を混在してダイナミック フラッシュ メモリセルを形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。
　また、図１では、矩形状の垂直断面を有するＳｉ柱２ａ、２ｂを用いて説明したが、垂直断面が台形状であってもよい。また、ダイナミック フラッシュ メモリセルのＳｉ柱２での、第１のゲート絶縁層４ａで囲まれたＳｉ柱２の断面と、第２のゲート絶縁層４ｂで囲まれたＳｉ柱２の断面と、のそれぞれが矩形状、台形状に異なっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５における、Ｓｉ柱２２ａａ～２２ｄａの底部のＮ+層２１に接続して例えばＷ層などの導体層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１において、プレート線ＰＬ１、ＰＬ２に接続された第１のゲート導体層５ａ、５ｂのゲート容量が、ワード線ＷＬに接続された上部ゲート導体層５ｃのゲート容量よりも大きくなるように、第１のゲート導体層５ａ、第２のゲート導体層５ｂのゲート長を、上部ゲート導体層５ｃのゲート長よりも長くすることにより、更に第１のゲート導体層５ａのゲート容量と、第２のゲート導体層５ｂのゲート容量を合わせたゲート容量を、上部ゲート導体層５ｃのゲート容量よりも、大きく出来る。また、その他にも、第１のゲート導体層５ａ、第２のゲート導体層５ｂのゲート長を、上部ゲート導体層５ｃのゲート長よりも長くする、または長くしない構造においても、例えば、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くしても、第１のゲート導体層５ａのゲート容量と、第２のゲート導体層５ｂのゲート容量を合わせたゲート容量を、上部ゲート導体層５ｃのゲート容量よりも、大きく出来る。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層４ｂのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層５ａ、５ｂ、５ｃの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、第１のゲート導体層５ａのゲート容量と、第２のゲート導体層５ｂのゲート容量を合わせたゲート容量が、上部ゲート導体層５ｃのゲート容量よりも、更に大きくしてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　なお、図５では、Ｓｉ柱２２ａａ～２２ｄａを、平面視において、正方格子状に配置した例を示したが、斜方格子状に配置させてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、メモリ素子を有する半導体装置によれば、高密度で、かつ高性能のダイナミック フラッシュ メモリを有する半導体装置が得られる。
　１　基板
　２０　Ｐ層
　２、２２ａａ、２２ｂａ、２２ｃａ、２２ｄａ、２２ａｂ、２２ｂｂ、２２ｂｃ、２２ｄｂ　Ｓｉ柱
　３ａ、３ｂ、２１，２８ａ、２８ｂ、２８ｃ、２８ｄ　Ｎ+層
　４ａ　第１のゲート絶縁層
　４ｂ　第２のゲート絶縁層
　５ａ　第１のゲート導体層
　５ｂ　第２のゲート導体層
　５ｃ　上部ゲート導体層
　６　絶縁層
　７　チャネル領域
　７ａ　第１のチャネル領域
　７ｂ　第２のチャネル領域
　１１　正孔群
　１２ａ、１２ｂ　反転層
　１３　ピンチオフ点
　ＳＬ　ソース線
　ＰＬ１、ＰＬ１ａ、ＰＬ１ｂ、ＰＬ１Ｂ　第１のプレート線
　ＰＬ２、ＰＬ２ａ、ＰＬ２ｂ、ＰＬ２ｃ　第２のプレート線
　ＷＬ、ＷＬ１、ＷＬ２　ワード線
　ＢＬ、ＢＬ１、ＢＬ２　ビット線
　２４ａ、２４ｂ　ＨｆＯ2層
　２５ａａ、２５ａｂ、２８ｂｂ、２７ａ、２７ｂ、２５ａａ、２５ｂｂ、３５、３５ａ、３５ｂ　ＴｉＮ層
　２６、２９　ＳｉＯ2層
　３２ａ、３２ｂ　配線金属層
　３１ａ、３１ｂ、３１ｃ、３１ｄ　コンタクトホール

Claims (8)

  1. 　基板上に垂直方向に立ち、且つ平面視において第１の直線上に中心点を有し、隣接して配置した第１の半導体柱と第２の半導体柱と、前記第１の線に平行な第２の直線上に中心点を有し、隣接して配置した第３の半導体柱と第４の半導体柱と、
    　前記第１乃至第４の半導体柱の底部に繋がった第１の不純物領域と、
    　垂直方向において、前記第１の不純物領域の上部にあり、前記第１乃至第４の半導体柱の側面のそれぞれを囲む第１のゲート絶縁層と、
    　平面視において、前記第１の半導体柱と、前記第２の半導体柱の前記第１のゲート絶縁層を囲み、且つ前記第１の直線方向に伸延して繋がり、且つ互いに分離した第１のゲート導体層と、第２のゲート導体層と、
    　平面視において、前記第３の半導体柱と、前記第４の半導体柱の前記第１のゲート絶縁層を囲み、且つ前記第２の直線方向に伸延して繋がり、且つ互いに分離した第３のゲート導体層と、第４のゲート導体層と、
    　前記第１乃至第４の半導体柱のそれぞれの上に１つずつある第５乃至第８の半導体柱と、
    　垂直方向において、前記第１のゲート絶縁層上にある、前記第５乃至第８の半導体柱の側面をそれぞれ囲む第２のゲート絶縁層と、
    　前記第２のゲート絶縁層を囲み、且つ垂直方向において、上面位置が前記第５乃至第８の半導体柱の頂部下方にあり、且つ前記第１乃至第４のゲート導体層と垂直方向に離れ、且つ前記第５の半導体柱と前記第６の半導体柱とを囲み、且つ前記第１の直線方向に伸延して繋がった第５のゲート導体層と、前記第７の半導体柱と前記第８の半導体柱とを囲み、且つ前記第２の直線方向に伸延して繋がった第６のゲート導体層と、
    　前記第５乃至第８の半導体柱のそれぞれの頂部にある第２の不純物領域と、
    　前記第５の半導体柱と、前記第７の半導体柱の頂部の前記第２の不純物領域に繋がった第１の配線導体層と、
    　前記第６の半導体柱と、前記第８の半導体柱の頂部の前記第２の不純物領域に繋がった第２の配線導体層と、を有し、
    　平面視において、前記第１の半導体柱と、前記第２の半導体柱と、を囲む前記第１のゲート絶縁層の２つの外周線と、前記第１の直線と、の交点の内で向かい合った２点間は前記第１のゲート絶縁層で占められ、前記第３の半導体柱と、前記第４の半導体柱と、を囲む前記第１のゲート絶縁層の２つの外周線と、前記第２の直線と、の交点の内で向かい合った２点間は前記第１のゲート絶縁層で占められ、
    　前記第１乃至６のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記第１乃至第８の半導体柱のいずれか、または全ての内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により生成した多数キャリアである正孔群又は電子群を保持するデータ保持動作と、前記第１乃至６のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域に印加する電圧を制御して、前記第１乃至８の半導体柱のいずれか、または全ての内部から多数キャリアである前記正孔群又は電子群を除去するデータ消去動作と、を行う、
    ことを特徴とする柱状半導体素子を用いたメモリ装置。
  2. 　平面視において、前記第１の半導体柱と、前記第２の半導体柱の２つの外周線と、前記第１の直線と、の交点の内で向かい合った２点間の第１の長さが、他と前記第１のゲート絶縁層を共有していない部分の前記第１のゲート絶縁層の厚さである第２の長さの２倍より小さく、且つ前記第２の長さの１倍以上である、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置。
  3. 　平面視において、前記第１の直線と直交する方向において、前記第１の半導体柱と、前記第２の半導体柱とを囲む前記第１のゲート絶縁層の外周線と、前記第３の半導体柱と、前記第４の半導体柱とを囲む前記第１のゲート絶縁層の外周線とが、離れている、
    　ことを特徴とする請求項２に記載の柱状半導体素子を用いたメモリ装置。
  4. 　平面視において前記第２のゲート導体層と、前記第３のゲート導体層と、が繋がっている、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置。
  5. 　平面視において、前記第１のゲート導体層と前記第４のゲート導体層が、前記第１乃至第４の半導体柱の外側に隣接する複数の半導体柱の外周部にあり、前記第１のゲート導体層と前記第４のゲート導体層と同層にあるゲート導体層と繋がっている、
    　ことを特徴とする請求項３に記載の柱状半導体素子を用いたメモリ装置。
  6. 　平面視において、前記第２のゲート絶縁層に囲まれた部分の前記第５乃至第８の半導体柱のそれぞれの第１の外周線が、前記第１のゲート絶縁層で囲まれた前記第１乃至第４の半導体柱の第２の外周線より内側にある、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置。
  7. 　前記第１の不純物領域に繋がる配線は、ソース線であり、前記第２の不純物領域に繋がる配線はビット線であり、前記第１乃至第４のゲート導体層に繋がる配線が、第１の駆動制御線であり、
    　前記第５のゲート導体層と前記第６のゲート導体層に繋がる配線がワード線であり、
    　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線に印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作と、を行う、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置。
  8. 　前記第１乃至第４のゲート導体層と、前記第１乃至第４の半導体柱との間、の第１のゲート容量が、前記第５乃至第６のゲート導体層と、前記第５乃至第８の半導体柱と、の間の第２のゲート容量よりも大きい、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置。
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