WO2022208587A1 - 半導体素子を用いたメモリ装置と、その製造方法 - Google Patents

Abstract

基板１上に、垂直方向に立つＳｉ柱２の両端にあるソース線ＳＬに繋がるＮ+層３ａと、ビット線ＢＬに繋がるＮ+層３ｂと、Ｎ+層３ｂに繋がるＰ+層８と、Ｓｉ柱２を囲んだ第１のゲート絶縁層４ａと、第１のゲート絶縁層４ａを囲みプレート線ＰＬに繋がる第１のゲート導体層５ａと、Ｓｉ柱２を囲んだゲートＨｆＯ2層４ｂを囲んだワード線ＷＬに繋がる第２のゲート導体層５ｂがあり、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬに印加する電圧を制御して、Ｓｉ柱２のチャネル領域７の内部でインパクトイオン現象、またはゲート誘起ドレインリーク電流により発生した正孔群を保持するデータ保持動作と、そして、この正孔群を、チャネル領域７内から除去するデータ消去動作を行う。

Description

半導体素子を用いたメモリ装置と、その製造方法

　本発明は、半導体素子を用いたメモリ装置と、その製造方法に関する。

　近年、ＬＳＩ（Large Scale Integration)技術開発において、メモリ素子の高集積化と高性能化が求められている。

　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献７を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。

　図８に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作と、図９に、動作上の問題点と、図１０に、読出し動作を示す（非特許文献７～１０を参照）。

　図８にＤＲＡＭメモリセルの書込み動作を示す。図（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１０１に形成され、ソース線ＳＬが接続されるソースＮ⁺層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ⁺層」と称する。）、ビット線ＢＬが接続されるドレインＮ⁺層１０４、ワード線ＷＬが接続されるゲート導電層１０５は、ＭＯＳトランジスタ１１０ａのフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０ａが１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ₂層１０１が接している。このＭＯＳトランジスタ１１０ａ１個で構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０ａを線形領域で動作させる。すなわち、ソースＮ⁺層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ⁺層１０４までには、到達していない。このようにドレインＮ⁺層１０４に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０ａを動作させると、ドレインＮ⁺層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ⁺層１０３からドレインＮ⁺層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される。発生した大部分の電子（図示せず）は、ドレインＮ⁺層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ⁺層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ⁺層１０３に放電する。ここで、Ｖｂは、ソースＮ⁺層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。

　次に、図８の図（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０ａと“０”書込みのメモリセル１１０ｂが存在する。図（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ⁺層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ⁺層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０ａ（図（ｂ））と、生成された正孔が吐き出されたメモリセル１１０ｂ（図（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０ａのフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、メモリセル１１０ａのしきい値電圧は、メモリセル１１０ｂのしきい値電圧よりも低くなる。その様子を図（ｄ）に示す。

　次に、この１個のＭＯＳトランジスタで構成されたメモリセルの動作上の問題点を図９を用いて、説明する。図（ａ）に示したように、フローティングボディ１０２の容量Ｃ_FBは、ワード線の接続されたゲートとフローティングボディ１０２間の容量Ｃ_WLと、ソース線の接続されたソースＮ⁺層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量C_SLと、ビット線の接続されたドレインＮ⁺層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量C_BLとの総和で、
C_FB = C_WL + C_BL + C_SL　（１）
で表される。したがって、書込み時にワード線電圧Ｖ_WLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図（ｂ）に示している。書込み時にワード線電圧Ｖ_WLが０ＶからＶ_ProgWLに上昇すると、フローティングボディ１０２の電圧Ｖ_FBは、ワード線電圧が変化する前の初期状態の電圧Ｖ_FB1からＶ_FB2へのワード線との容量結合によって上昇する。その電圧変化量ΔＶ_FBは、
ΔＶ_FB ＝ Ｖ_FB2 － Ｖ_FB1
       ＝ Ｃ_WL / (Ｃ_WL ＋ Ｃ_BL ＋ Ｃ_SL) × Ｃ_ProgWL　（２）
で表される。
ここで、
β＝ Ｃ_WL / (Ｃ_WL ＋ Ｃ_BL ＋ Ｃ_SL) （３）
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、Ｃ_WLの寄与率が大きく、例えば、Ｃ_WL：Ｃ_BL：Ｃ_SL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線とフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×β＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。

　図１０に読出し動作を示す。図（ａ）は、“１”書込み状態を、図（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ない。この動作マージンが小さいことが、本ＤＲＡＭメモリセルの大きい問題であった。加えて、このＤＲＡＭメモリセルを高密度化する課題がある。

特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報

Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.

　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態のＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。そして、上記問題を解決すると共に、ＤＲＡＭメモリセルを高密度化する必要がある。

　上記の課題を解決するために、本発明の半導体素子を用いたメモリ装置は、
　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
　前記半導体母体内にあり、前記第１の不純物層に繋がる位置と、前記第２の不純物層に繋がる位置の一方又は両方の位置に形成され、且つ前記第１の不純物層と前記第２の不純物層と反対導電性を有する第３の不純物層と、
　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
　前記半導体母体の側面の一部または全てを囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
　前記第１のゲート絶縁層を覆う第１のゲート導体層と、
　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
　前記第１のゲート導体層と、前記第２のゲート導体層との間にある第１の絶縁層と、
　前記第１の不純物層に接続した第１の配線導体層と、
　前記第２の不純物層に接続した第２の配線導体層と、
　前記第１のゲート導体層に接続した第３の配線導体層と、
　前記第２のゲート導体層に接続した第４の配線導体層と、
　前記半導体母体が前記第１のゲート絶縁層で覆われた第１のチャネル半導体層と、前記第２のゲート絶縁層で覆われた第２のチャネル半導体層と、からなるチャネル半導体層と、を有し、
　　前記１の配線導体層と、前記２の配線導体層と、前記３の配線導体層と、前記４の配線導体層と、に印加する電圧を制御して、前記第１のチャネル半導体層と前記第２のチャネル半導体層との第１の境界領域、又は第１の不純物層と第１のチャネル半導体層との第２の境界領域、または、第２の不純物層と第２のチャネル半導体層との第３の境界領域で、前記第１の不純物層と前記第２の不純物層との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流を発生させる動作と、発生させた電子群と正孔群の内、前記電子群を、前記第１の不純物層、または前記第２の不純物層から、除去する動作と、前記正孔群の一部または全てを、前記第１のチャネル半導体層と前記第２のチャネル半導体層との、いずれか、または両方に残存させる動作とを行って、メモリ書き込み動作を行い、
　前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記第４の配線導体層とに印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群のうちの残存正孔群を抜きとり、メモリ消去動作を行う、
　ことを特徴とする（第１発明）。

　上記の第１発明において、前記第１の不純物層に繋がる配線は、ソース線であり、前記第２の不純物層に繋がる配線はビット線であり、前記第１のゲート導体層に繋がる配線が、第１の駆動制御線であり、前記第２のゲート導体層と前記第３のゲート導体層に繋がる配線がワード線であり、前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作と、を行うことを特徴とする（第２発明）。

　上記の第２発明において、前記ビット線に接続する前記第２の不純物層に繋がる位置に前記第３の不純物層が形成され、前記ソース線に接続する前記第１の不純物層に繋がる位置に前記第３の不純物層が形成されていない、
　ことを特徴とする（第３発明）。

　上記の第２発明において、前記ソース線に接続する前記第１の不純物層に繋がる位置に前記第３の不純物層が形成され、前記ビット線に接続する前記第２の不純物層に繋がる位置に前記第３の不純物層が形成されていないことを特徴とする（第４発明）。

　上記の第１発明において、前記第１のゲート導体層と前記第１のチャネル半導体層との間の第１のゲート容量は、前記第２のゲート導体層と前記第２のチャネル半導体層との間の第２のゲート容量よりも大きいことを特徴とする（第５発明）。

　上記の第１発明において、
　前記半導体母体が基板に対して垂直に形成され、
　前記半導体母体の前記基板近傍に形成され前記第１の不純物層と、
　前記半導体母体の前記第１の不純物層の上に形成された前記第１のチャネル半導体層と、
　前記半導体母体の前記第１のチャネル半導体層の上に形成された前記第２のチャネル半導体層と、
　前記半導体母体の前記第２のチャネル半導体層の上に形成された前記第２の不純物層と、
　前記第１のチャネル半導体層を囲んだ前記第１のゲート絶縁層と、
　前記第２のチャネル半導体層を囲んだ前記第２のゲート絶縁層と、
　前記第１のゲート絶縁層を囲んだ前記第１のゲート導体層と、
　前記第２のゲート絶縁層を囲んだ前記第２のゲート導体層と、
　前記第１のゲート導体層と、前記第２のゲート導体層との間にある前記第１の絶縁層と、
　前記半導体母体内にあり、前記第１の不純物層に繋がる位置と、前記第２の不純物層に繋がる位置の一方又は両方の位置に形成され、且つ前記第１の不純物層と前記第２の不純物層と反対導電性を有する前記第３の不純物層と、を有する、
　ことを特徴とする（第６発明）。

第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第３実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。

　以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の製造方法について、図面を参照しながら説明する。

（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムと製造方法とを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４を用いてデータ書き込みメカニズムを説明する。図５を用いて、ダイナミック フラッシュ メモリの製造方法を説明する。

　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板１（特許請求の範囲の「基板」の一例である）上に形成した、Ｐ型又はｉ型（真性型）の導電型を有するシリコン半導体柱２（特許請求の範囲の「半導体母体」の一例である）（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ⁺層３ａ（特許請求の範囲の「第１の不純物層」の一例である）と、Ｎ⁺層３ｂ（特許請求の範囲の「第２の不純物層」の一例である）と、が形成されている。このソース、ドレインとなるＮ⁺層３ａ、３ｂ間のＳｉ柱２の部分がチャネル領域７（特許請求の範囲の「チャネル半導体層」の一例である）となる。このチャネル領域７を囲むように第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）、第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるＮ⁺層３ａ、３ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを囲むように第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６（特許請求の範囲の「第１の絶縁層」の一例である）により分離されている。そして、Ｎ⁺層３ｂに接して、Ｐ⁺層８（特許請求の範囲の「第３の不純物層」の一例である）（以下、アクセプタ不純物を高濃度で含む半導体領域を「Ｐ⁺層」と称する）がある。そして、Ｎ⁺層３ａ、３ｂ間のＳｉ柱２の部分であるチャネル領域７は、第１のゲート絶縁層４ａで囲まれた第１のチャネル領域７ａ（特許請求の範囲の「第１のチャネル半導体層」の一例である）と、第２のゲート絶縁層４ｂで囲まれた第２のチャネル領域７ｂ（特許請求の範囲の「第２のチャネル半導体層」の一例である）と、よりなる。Ｐ⁺層８は第２のチャネル領域７ｂに含まれる。これによりソース、ドレインとなるＮ⁺層３ａ、３ｂ、Ｐ⁺層８、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセル９が形成される。そして、ソースとなるＮ⁺層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ドレインとなるＮ⁺層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａはプレート線ＰＬ（特許請求の範囲の「第１の駆動制御線」の一例である）に、第２のゲート導体層５ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。Ｐ⁺層８は、ダイナミック フラッシュ メモリが、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬに印加される電圧によって、不要な電子がビット線ＢＬに繋がるＮ⁺層３ｂよりチャネル領域７に流入することを抑圧している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。

　なお、図１では、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるように第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くせずに、それぞれのゲート絶縁層の膜厚を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くしてもよい。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層４ｂのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層、５ａ、５ｂの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくしてもよい。

　図２に、消去動作メカニズムを説明する。Ｎ⁺層３ａ、３ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１１がチャネル領域７に蓄えられている状態を示す。そして。図（ｂ）に示すように、消去動作時には、ビット線ＢＬの電圧を、負電圧Ｖ_ERAにする。ここで、Ｖ_ERAは、例えば、－３Ｖである。その結果、チャネル領域７の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ⁺層３ａとチャネル領域７のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域７に蓄えられていた、正孔群１１が、ソース部のＮ⁺層３ａに吸い込まれ、チャネル領域７の電位Ｖ_FBは、Ｖ_FB＝Ｖ_ERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、Ｖ_ERA＝－３Ｖの場合、チャネル領域７の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域７の電位状態となる。このため、フローティングボディのチャネル領域７の電位が負の電圧になると、ダイナミック フラッシュ メモリセル９のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図（ｃ）に示すように、このワード線ＷＬが接続された第２のゲート導体層５ｂのしきい値電圧は高くなる。このチャネル領域７の消去状態は論理記憶データ“０”となる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。

　図３に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。図（ａ）に示すように、ソース線ＳＬの接続されたＮ⁺層３ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ⁺層３ｂに例えば３Ｖを入力し、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、２Ｖを入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂに、例えば、５Ｖを入力する。その結果、図３（ａ）で示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内側の第１のチャネル領域７ａには、環状の反転層１２ａが形成され、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作させる。この結果、プレート線ＰＬの接続された第２のゲート導体層５ｂの内側の反転層１２ａには、ピンチオフ点１３が存在する。一方、ワード線ＷＬの接続された第２のゲート導体層１２ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作させる。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内側の第２のチャネル領域７ｂには、ピンチオフ点は存在せずに全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層５ｂの内側に全面に形成された反転層１２ｂは、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域７の第１の境界領域（特許請求の範囲の「第１の境界領域」の一例である）で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ⁺層３ａからビット線の接続されたＮ⁺層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線ＢＬの接続されたＮ⁺層３ｂに流れる。また、“１”書込みにおいて、ＧＩＤＬ（Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ、生成された正孔群でフローティングボディＦＢ内を満たしてもよい（非特許文献１４を参照）。

　そして、図３において、図（ｂ）に示すように、生成された正孔群１１は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。ソース線ＳＬの接続されたＮ⁺層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ⁺層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図（ｃ）で示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂのＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域７の書込み状態を論理記憶データ“１”に割り当てる。

　なお、書込み動作時に、上記の第１の境界領域に替えて、第１の不純物層と第１のチャネル半導体層との間の第２の境界領域、または、第２の不純物層と第２のチャネル半導体層との間の第３の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１１でチャネル領域７を充電しても良い。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作条件であってもよい。

　図４Ａ、図４Ｂを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作と、これに関係するメモリセル構造を説明する。図４Ａ（ａ）～図（ｃ）を用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域７がフローティング電圧Ｖ_FBはＶ_ERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。

　図４Ｂの図（ａ）～（ｄ）を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作時の、２つの第１のゲート導体層５ａと第２のゲート導体層５ｂのゲート容量の大小関係と、これに関係する動作を説明する。ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量は、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さく設計することが望ましい。図（ａ）に示すように、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層５ｂの垂直方向の長さより長くして、ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量を、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さくする。図（ｂ）に図（ａ）のダイナミック フラッシュ メモリの１セルの等価回路を示す。そして、図（ｃ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、Ｃ_WLは第２のゲート導体層５ｂの容量であり、C_PLは第１のゲート導体層５ａの容量であり、Ｃ_BLはドレインとなるＮ⁺層３ｂと第２のチャネル領域７ｂとの間のＰＮ接合の容量であり、C_SLはソースとなるＮ⁺層３ａと第１のチャネル領域７ａとの間のＰＮ接合の容量である。図（ｄ）に示すように、ワード線ＷＬ電圧が振幅すると、その動作がチャネル領域７にノイズとして影響を与える。この時のチャネル領域７の電位変動ΔＶ_FBは、ΔＶ_FB ＝ C_WL/(C_PL＋C_WL＋C_BL＋C_SL) × Ｖ_ReadWLとなる。ここで、Ｖ_ReadWLはワード線ＷＬの読出し時の振幅電位である。式（１）から明らかなようにチャネル領域７の全体の容量C_PL＋C_WL＋C_BL＋C_SLに比べて、C_WLの寄与率を小さくすれば、ΔＶ_FBは小さくなることが分かる。C_BL＋C_SLはＰＮ接合の容量であり、大きくするためには、例えば、Ｓｉ柱２の直径を大きくする。しかしメモリセルの微細化に対しては望ましくない。これに対して、プレートＰＬ接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなしに、ΔＶ_FBを更に小さくできる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。

　図５Ａ～図５Ｉを用いて、本実施形態のダイナミック フラッシュ メモリの製造方法を示す。各図において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿った断面図、（ｃ）は（ａ）のＹ－Ｙ’線に沿った断面図を示し、図５Ｆ、図５Ｇにおいて（ｄ）はＸ１－Ｘ１’線に沿った断面図を示す。

　図５Ａに示すように、基板１０上に、下からＮ⁺層１１、ＳｉよりなるＰ層１２、Ｐ⁺層１５、Ｎ⁺層１３を形成する。そして、平面視において円形状のマスク材料層１４ａ、１４ｂ、１４ｃ、１４ｄを形成する。なお、基板１０はＳＯＩ（Silicon On Insulator）、単層または複数層よりなるＳｉまたは他の半導体材料より形成してもよい。また、基板１０はＮ層、またはＰ層の単層、又は複数層よりなるウエル層であってもよい。

　次に、５Ｂに示すように、マスク材料層１４ａ～１４ｄをマスクにして、Ｎ⁺層１３、Ｐ層１２、Ｐ⁺層１５、そしてＮ⁺層１１の上部をエッチングして、Ｎ⁺層１１ａ上にＳｉ柱１２ａ、１２ｂ、１２ｃ、１２ｄ（図示せず）、Ｐ⁺層１５ａ、１５ｂ、１５ｃ、１５ｄ（図示せず）、Ｎ⁺層１３ａ、１３ｂ、１３ｃ、１３ｄ（図示せず）を形成する。なお、Ｐ⁺層１５ａ～１５ｄのアクセプタ不純物濃度は、Ｎ⁺層１３ａ～１３ｄのドナー不純物濃度より低いことが望ましい。

　次に、５Ｃに示すように、全体を覆ってゲート絶縁層ＨｆＯ₂層１７を、例えばＡＬＤ（Atomic Layer Deposition）を用いて形成する。そして、全体にゲート導体層となるＴＩＮ層（図示せず）を覆って形成する。そして、ＣＭＰ（Chemical Mechanical Polishing）により、上面位置がマスク材料層１４ａ～１４ｄの上面になるように研磨する。そして、ＲＩＥ（Reactive Ion Etching）により、ＴｉＮ層を垂直方向における上面位置がＳｉ柱１２ａ～１２ｄの中間位置付近になるようにエッチングして、ＴｉＮ層１８を形成する。なお、ＨｆＯ₂層１７は、ゲート絶縁層として機能するものであれば、単層、又は複数層よりなる他の絶縁層であってもよい。また、ＴｉＮ層１８はゲート導体層の機能を持つものであれば、単層、または複数層よりなる他の導体層を用いてもよい。また、ＴｉＮ層を垂直方向における上面位置はＳｉ柱１２ａ～１２ｄの中間位置より上になるようにエッチングするのが望ましい。

　次に、図５Ｄに示すように、ＳｉＯ₂層２３を、ＴｉＮ層１８上に形成する。

　次に、図５Ｅに示すように、ＳｉＯ₂層２３より上部のＨｆＯ₂層１７をエッチングして、ＨｆＯ₂層１７ａを形成する。そして、全体にＨｆＯ₂層１７ｂを形成する。そして、全体にＴｉＮ層（図示せず）をＣＶＤ法により被覆する。そして、ＴｉＮ層をＣＭＰ法により上面位置がＮ⁺層１３ａ～１３ｄの下端付近になるようにＲＩＥ法によりエッチングする。そして、Ｎ⁺層１３ａ、１３ｂ、マスク材料層１４ａ、１４ｂの側面を囲み、且つ繋がったＳｉＮ層２７ａを形成する。同様にＮ⁺層１３ｃ、１３ｄ、マスク材料層１４ｃ、１４ｄの側面を囲み、且つ繋がったＳｉＮ層２７ｂを形成する。そして、ＳｉＮ層２７ａ、２７ｂをマスクにして、ＴｉＮ層をエッチングして、ＴｉＮ層２６ａ、２６ｂを形成する。ここで、Ｓｉ柱１２ａ、１２ｂを囲むＨｆＯ₂層１７ｂの外周線と、Ｘ－Ｘ’線との交点間の長さＬ１が、Ｙ－Ｙ’線でのＳｉＮ層２７ａ、２７ｂの幅Ｌ２の２倍より小さくし、且つＳｉ柱１２ａ、１２ｃを囲むＨｆＯ₂層１７ｂの外周線と、Ｙ－Ｙ’線との交点間の長さＬ３がＬ２の２倍より大きくすることにより、ＳｉＮ層２７ａをＳｉ柱１２ａ、１２ｂ間で繋がり、且つＳｉ柱１２ａ、１２ｃ間で離れて形成することができた。同様に、ＳｉＮ層２７ｂをＳｉ柱１２ｃ、１２ｄ間で繋がり、且つＳｉ柱１２ａ、１２ｃ間で離れて形成される。

　次に、図５Ｆに示すように、ＴｉＮ層２６ａ、２６ｂとＳｉＮ層２７ａ、２７ｂの側面間、及び周辺に、空孔３１ａａ、３１ａｂ、３１ａｃ、３１ｂａ、３１ｂｂ、３１ｂｃ、３１ｃａ、３１ｃｂ、３１ｃｃを含んだＳｉＯ₂層２９を形成する。なお、空孔３１ａａ、３１ａｂ、３１ａｃ、３１ｂａ、３１ｂｂ、３１ｂｃ、３１ｃａ、３１ｃｂ、３１ｃｃの上端位置は、図（ｄ）の点線で示すＴｉＮ層２６ａ、２６ｂの上端位置より低く形成する。

　次に、図５Ｇに示すように、マスク材料層１４ａ～１４ｄをエッチングして、コンタクトホール３０ａ、３０ｂ、３０ｃ、３０ｄを形成する。

　次に、図５Ｈに示すように、コンタクトホール３０ａ、３０ｃを介して、Ｎ⁺層１３ａ、１３ｃに繋がったビット線ＢＬ１導体層３２ａと、コンタクトホール３０ｂ、３０ｄを介して、Ｎ⁺層１３ｂ、１３ｄに繋がったビット線ＢＬ２導体層３２ｂと、を形成する。そして、ビット線ＢＬ１導体層３２ａ、ビット線ＢＬ２導体層３２ｂ間、及び両側に空孔３４ａ、３４ｂ、３４ｃを含んだＳｉＯ₂層３３を形成する。これにより、基板１０上にダイナミック フラッシュ メモリが形成される。ＴｉＮ層２６ａ、２６ｂはワード線導体層ＷＬ１、ＷＬ２となり、ＴｉＮ層１８はゲート導体層を兼ね備えたプレート線導体層ＰＬとなり、Ｎ⁺層１１ａはソース不純物層を兼ね備えたソース線導体層ＳＬとなる。

　図５Ｉに、図５Ｈに示したダイナミック フラッシュ メモリの模式構造図を示す。ソース線導体層ＳＬのＮ⁺層１１ａは、全面に繋がって形成される。そして、ＰＬ線導体層ＰＬも全体に繋がって形成される。そして、ワード線導体層ＷＬ１に繋がるゲート導体ＴｉＮ層２６ａが隣接したＳｉ柱１２ａ、１２ｂ間でＸ方向において互いに繋がり形成される。同じく、ワード線導体層ＷＬ２に繋がるゲート導体ＴｉＮ層２６ｂが隣接したＳｉ柱１２ｃ、１２ｄ間でＸ方向において互いに繋がり形成される。そして、Ｎ⁺層１３ａ、１３ｃに繋がるビット線導体層ＢＬ１と、Ｎ⁺層１３ｂ、１３ｄに繋がるビット線導体層ＢＬ２と、がＸ方向と直交するＹ方向に形成される。

　また、図１では、基板1上に垂直方向に立った第１のＳｉ柱２ａの側面全体を囲んだ第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを設け、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂの全体を囲んで第１のゲート導体層５ａ、第２のゲート導体層５ｂを有するＳＧＴを例にダイナミック・フラッシュ・メモリ素子を説明した。本実施形態の説明で示したように、本ダイナミック・フラッシュ・メモリ素子は、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生した正孔群７がチャネル領域７に保持される条件を満たす構造であればよい。このためには、チャネル領域７は基板１と分離されたフローティング・ボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around :　例えば非特許文献１１を参照）技術、Nanosheet技術(例えば、非特許文献１２を参照）を用いて、チャネル領域の半導体母体を基板１に対して水平に形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造（例えば、非特許文献７～１０を参照）であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティング・ボディ構造となる。このように、本実施形態が提供するダイナミック・フラッシュ・メモリ素子では、チャネル領域がフローティング・ボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１３を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティング・ボディ構造であれば、本ダイナミック・フラッシュ動作が出来る。

　なお、図１において、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くして、C_PL＞C_WLとした。しかし、プレート線ＰＬを付加することだけでも、ワード線WLのチャネル領域７に対する、容量結合のカップリング比（C_WL/(C_PL＋C_WL＋C_BL＋C_SL)）が小さくなる。その結果、フローティングボディのチャネル領域７の電位変動ΔＶ_FBは、小さくなる。

　また、プレート線ＰＬの電圧Ｖ_ErasePLは、各動作モードに関わらず、例えば、２Ｖの固定電圧を印加しても良い。また、プレート線ＰＬの電圧Ｖ_ErasePLは、消去時のみ、例えば、０Ｖを印加しても良い。また、プレート線ＰＬの電圧Ｖ_ErasePLは、ダイナミック フラッシュ メモリ動作ができる条件を満たす電圧であれば、固定電圧、または時間的に変化する電圧を与えてもよい。

　また、図１において、Ｓｉ柱２の水平断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。

　また、図１において、垂直方向において、絶縁層６で囲まれた部分のチャネル領域７では、第１のチャネル領域７ａ、第２のチャネル領域７ｂの電位分布が繋がって形成されている。これにより、第１のチャネル領域７ａ、第２のチャネル領域７ｂのチャネル領域７が、垂直方向において、絶縁層６で囲まれた領域で繋がっている。

　なお、図５Ｈに示すように、Ｎ⁺層１１ａはソース線ＳＬの配線導体層を兼ねている。また、ソース線ＳＬとしてＳｉ柱１２ａ～１２ｄの底部のＮ⁺層１１ａ間に形成した例えばＷ層などの導体層を用いてもよい。また、Ｓｉ柱１２ａ～１２ｄが更に二次元状に多く形成した領域の外側のＮ⁺層１１ａに、例えばＷ層などの導体層を形成してもよい。

　また、Ｐ⁺層１５ａ～１５ｄは、図５Ａに示すように、エピタキシャル成長法によるＰ⁺層１５より形成した。これに対し、Ｐ⁺層１５ａ～１５ｄは、イオン注入法で形成してもよい。また、Ｎ⁺層１３の中に、ドナー不純物濃度より低いアクセプタ不純物を含ませ、後の熱工程により、Ｎ⁺層１３からＰ層１２側に熱拡散して形成してもよい。この場合、アクセプタ不純物として、ドナー不純物より高い熱拡散係数を有する不純物を選ぶ。また、Ｐ⁺層１５ａ～１５ｂは、ＴｉＮ層２６ａの形成の前、または後に形成してもよい。

　本実施形態は、下記の特徴を供する。
（特徴１）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのプレート線ＰＬはダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（特徴２）
　図１におけるＰ⁺層８は、ダイナミック フラッシュ メモリが、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬに印加される電圧によって、または、周辺メモリセルとの容量カップリングノイズの影響を受けて、不要な電子がビット線ＢＬに繋がるＮ⁺層３ｂよりチャネル領域７に流入することを抑圧している。これにより、ダイナミック フラッシュ メモリが安定した動作が出来、高性能化に繋がる。

（第２実施形態）
　図６を用いて、第２実施形態のダイナミック フラッシュ メモリについて説明する。

　図６に示すように、図１におけるＳｉ柱２の底部のＮ⁺層３ａに接してＰ⁺層３６を形成する。他は、図１と同じである。

　Ｐ⁺層３６のアクセプタ不純物濃度は、Ｐ⁺層３６のアクセプタ不純物濃度と同じ、または、より低いことが望ましい。

　本実施形態は、下記の特徴を供する。
（特徴１）
　Ｐ⁺層３６は、Ｐ⁺層８と同様に、ダイナミック フラッシュ メモリが、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬに印加される電圧によって、または、周辺メモリセルとの容量カップリングノイズの影響を受けて、不要な電子がソース線ＳＬに繋がるＮ⁺層３ａよりチャネル領域７に流入することを抑圧している。これにより、ダイナミック フラッシュ メモリが安定した動作が出来、高性能化に繋がる。
（特徴２）
　Ｎ⁺層３ａとＰ⁺層３６との接合容量C_SLは、図４に示したようにチャネル領域７の電位変動に寄与する。この観点からは、Ｎ⁺層３ａとＰ⁺層３６との接合容量C_SLは小さいのが望ましい。ダイナミック フラッシュ メモリでは、ソース線ＳＬに繋がったＮ⁺層３ａはメモリセルが二次元状に配置され、そしてブロック内のセル間で繋がって形成される。このため、ビット線ＢＬに繋がったＮ⁺層３ｂと比べて、隣接したメモリセルからの容量結合による電位変動が少ない。このため、Ｐ⁺層８よりアクセプタ不純物濃度を下げることにより、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬに印加される電圧によって、または、周辺メモリセルとの容量カップリングノイズの影響を受けて、不要な電子がソース線ＳＬに繋がるＮ⁺層３ａよりチャネル領域７に流入することを抑圧すると共に、チャネル領域７の電位変動を小さくすることができる。これにより、ダイナミック フラッシュ メモリが安定した動作が出来、高性能化に繋がる。

　（第３実施形態）
　図７を用いて、第３実施形態のダイナミック フラッシュ メモリについて説明する。

　図７に示すように、図１におけるＳｉ柱２の底部のＮ⁺層３ａに接してＰ⁺層３７を形成する。そして、図１におけるＳｉ柱２の頂部のＮ⁺層３ｂに接したＰ⁺層８は形成しない。他は、図１と同じである。

　本実施形態は、下記の特徴を供する。
　Ｐ⁺層３７は、ダイナミック フラッシュ メモリが、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬに印加される電圧によって、または、周辺メモリセルとの容量カップリングノイズの影響を受けて、不要な電子がソース線ＳＬに繋がるＮ⁺層３ａよりチャネル領域７に流入することを抑圧している。これにより、ダイナミック フラッシュ メモリが安定した動作が出来、高性能化に繋がる。

（その他の実施形態）
　なお、上記実施形態では、Ｓｉ柱２、１２ａ～１２ｄを形成したが、Ｓｉ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。

　また、第１実施形態における、Ｎ⁺層３ａ、３ｂ、１１、１３は、ドナー不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。また、Ｎ⁺層３ａ、３ｂ、１１、１３は異なる半導体材料層より形成されてもよい。また、それらの形成方法はエピタキシャル結晶成長法、または、他の方法でＮ⁺層を形成してもよい。また、Ｐ⁺層１５ａ～１５ｂもアクセプタ不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。また、それらの形成方法はエピタキシャル結晶成長法、または、他の方法でＰ⁺層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。

　また、第１実施形態では、プレート線ＰＬと、このプレート線ＰＬに繋がるゲート導体層５ａとしてＴｉＮ層１８を用いた。これに対して、ＴｉＮ層１８に替えて、単層または複数の導体材料層を組み合わせて用いてもよい。同じく、ワード線ＷＬと、このワード線ＷLに繋がるゲート導体層５ｂとしてＴｉＮ層２６ａ、２６ｂを用いた。これに対して、ＴｉＮ層１８、２６ａ、２６ｂに替えて、単層または複数の導体材料層を組み合わせて用いてもよい。また、ゲートＴｉＮ層は、その外側を、例えばＷなどの配線金属層に繋がっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。

　また、第１実施形態では、Ｓｉ柱１２ａ～１２ｄの平面視における形状は、円形状であった。そして、Ｓｉ柱１２ａ～１２ｄの平面視における形状は、円形、楕円、一方方向に長く伸びた形状などであってもよい。そして、ダイナミック フラッシュ メモリセル領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるＳｉ柱が混在して形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。　

　また、第１実施形態では、消去動作時にソース線ＳＬを負バイアスにして、フローティングボディＦＢであるチャネル領域７内の正孔群を引き抜いていたが、ソース線ＳＬに代わり、ビット線ＢＬを負バイアスにして、あるいは、ソース線ＳＬとビット線ＢＬを負バイアスにして、消去動作を行ってもよい。または、他の電圧条件により、消去動作を行ってもよい。このことは、本発明に係るその他の実施形態においても同様である。

　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。

　本発明に係る、半導体素子を用いたメモリ装置と、その製造方法によれば、高密度で、かつ高性能のダイナミック フラッシュ メモリが得られる。

　１、１０　基板
　２、１２ａ、１２ｂ、１２ｃ、１２ｄ　Ｓｉ柱
　３ａ、３ｂ、１１、１１ａ、１３、１３ａ、１３ｂ、１３ｃ、１３ｄ　Ｎ⁺層
　１５、１５ａ、１５ｂ、１５ｃ、１５ｄ、３６、３７　Ｐ⁺層
　４ａ　第１のゲート絶縁層
　４ｂ　第２のゲート絶縁層
　５ａ　第１のゲート導体層
　５ｂ　第２のゲート導体層
　６　　絶縁層
　７　チャネル領域
　７ａ　第１のチャネル領域
　７ｂ　第２のチャネル領域
　ＳＬ　ソース線
　ＰＬ　プレート線
　ＷＬ、ＷＬ１、ＷＬ２　ワード線
　ＢＬ、ＢＬ１、ＢＬ２　ビット線
　１２　Ｐ層
　１４ａ、１４ｂ、１４ｃ、１４ｄ　マスク材料層
　１７、１７ａ、１７ｂ、３３　ＨｆＯ₂層
　１８、１８ａ、１８ｂ、２６ａ、２６ｂ、３４、３４ａ、３４ｂ　ＴｉＮ層
　２０、２０ａ、２０ｂ、２３、　ＳｉＯ₂層
　２１ａ、２１ｂ、２７ａ、２７ｂ、　ＳｉＮ層
　３０ａ、３０ｂ、３０ｃ、３０ｄ、３１ａａ、３１ａｂ、３１ａｃ、３１ｂａ、３１ｂｂ、３１ｂｃ、３１ｃａ、３１ｃｂ、３１ｃｃ　コンタクトホール
　３２ａ、３２ｂ　ビット線導体層
　３１ａａ、３１ａｂ、３１ａｃ、３１ｂａ、３１ｂｂ、３１ｂｃ、３１ｃａ、３１ｃｂ、３１ｃｃ、３４ａ、３４ｂ、３４ｃ　空孔

Claims (13)

1. 　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
   　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
   　前記半導体母体内にあり、前記第１の不純物層に繋がる位置と、前記第２の不純物層に繋がる位置の一方又は両方の位置に形成され、且つ前記第１の不純物層と前記第２の不純物層と反対導電性を有する第３の不純物層と、
   　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
   　前記半導体母体の側面の一部または全てを囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
   　前記第１のゲート絶縁層を覆う第１のゲート導体層と、
   　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
   　前記第１のゲート導体層と、前記第２のゲート導体層との間にある第１の絶縁層と、
   　前記第１の不純物層に接続した第１の配線導体層と、
   　前記第２の不純物層に接続した第２の配線導体層と、
   　前記第１のゲート導体層に接続した第３の配線導体層と、
   　前記第２のゲート導体層に接続した第４の配線導体層と、
   　前記半導体母体が前記第１のゲート絶縁層で覆われた第１のチャネル半導体層と、前記第２のゲート絶縁層で覆われた第２のチャネル半導体層と、からなるチャネル半導体層と、を有し、
   　前記１の配線導体層と、前記２の配線導体層と、前記３の配線導体層と、前記４の配線導体層と、に印加する電圧を制御して、前記第１のチャネル半導体層と前記第２のチャネル半導体層との第１の境界領域、又は第１の不純物層と第１のチャネル半導体層との第２の境界領域、または、第２の不純物層と第２のチャネル半導体層との第３の境界領域で、前記第１の不純物層と前記第２の不純物層との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流を発生させる動作と、発生させた電子群と正孔群の内、前記電子群を、前記第１の不純物層、または前記第２の不純物層から、除去する動作と、前記正孔群の一部または全てを、前記第１のチャネル半導体層と前記第２のチャネル半導体層との、いずれか、または両方に残存させる動作とを行って、メモリ書き込み動作を行い、
   　前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記第４の配線導体層とに印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群のうちの残存正孔群を抜きとり、メモリ消去動作を行う、
   　ことを特徴とする半導体素子を用いたメモリ装置。
2. 　前記第１の不純物層に繋がる配線は、ソース線であり、前記第２の不純物層に繋がる配線はビット線であり、前記第１のゲート導体層に繋がる配線が、第１の駆動制御線であり、前記第２のゲート導体層に繋がる配線がワード線であり、
   　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作と、を行う、
   　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
3. 　前記ビット線に接続する前記第２の不純物層に繋がる位置に前記第３の不純物層である第４の不純物層が形成されている、
   　ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
4. 　前記ソース線に接続する前記第１の不純物層に繋がる位置に前記第３の不純物層である第５の不純物層が形成されている、
   　ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
5. 　前記ソース線に接続する前記第１の不純物層に繋がる位置に前記第３の不純物層である第６の不純物層が形成され、且つ前記ビット線に接続する前記第２の不純物層に繋がる位置に前記第３の不純物層である第７の不純物層が形成されている、
   ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
6. 　前記第１のゲート導体層と前記第１のチャネル半導体層との間の第１のゲート容量は、前記第２のゲート導体層と前記第２のチャネル半導体層との間の第２のゲート容量よりも大きい、
   　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
7. 　基板上に、立つ第１の半導体柱と、
   　前記第１の半導体柱の両端にある第１の不純物層と、第２の不純物層と、
   　前記第１の不純物層と前記第２の不純物層の間の前記第１の半導体柱を囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
   　前記第１の半導体柱を囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
   　前記第１のゲート絶縁層を囲む第１のゲート導体層と、
   　前記第２のゲート絶縁層を囲む第２のゲート導体層と、
   　前記１の不純物層と、前記２の不純物層と、前記１のゲート導体層と、前記２のゲート導体層と、に印加する電圧を制御して、前記第１の不純物層と前記第２の不純物層との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流を発生させる動作と、発生させた電子群と正孔群の内、前記電子群を、前記第１の不純物層、または前記第２の不純物層から、除去する動作と、前記正孔群の一部または全てを、前記第１の半導体柱に残存させる動作と、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群のうちの残存正孔群を抜きとり、メモリ消去動作を行う、半導体メモリ装置の製造方法において、
   　前記基板に対して垂直に立つ前記第１の半導体柱を形成する工程と、
   　前記第１の半導体柱の底部に前記第１の不純物層を形成する工程と、
   　前記第１の半導体柱の下方部を囲んだ前記第１のゲート絶縁層を形成する工程と、
   　前記第１のゲート絶縁層を囲んだ前記第１のゲート導体層を形成する工程と、
   　前記第１の半導体柱の前記第１のゲート絶縁層に繋がり、前記第１の半導体柱の上方部を囲んだ前記第２のゲート絶縁層を形成する工程と、
   　前記第２のゲート絶縁層を囲んだ前記第２のゲート導体層を形成する工程と、
   　前記第１の半導体柱の頂部に前記第２の不純物層を形成する工程と、
   　前記第１の半導体柱にあり、前記第１の不純物層に繋がる位置と、前記第２の不純物層に繋がる位置の一方又は両方の位置に、前記第１の不純物層と前記第２の不純物層と反対導電性を有する第３の不純物層を形成する工程と、を有する、
   ことを特徴とする半導体素子を用いたメモリ装置の製造方法。
8. 　前記第１の不純物層に繋がって、ソース線配線層を形成し、
   　記第２の不純物層に繋がってビット線配線層を形成し、
   　前記第１のゲート導体層に繋がって、第１の駆動制御線を形成し、
   　前記第２のゲート導体層に繋がってワード線配線層を形成し、
   　前記ソース線配線層と、前記ビット線配線層と、前記第１の駆動制御線配線層と、前記ワード線配線層と、に印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作と、を行う、
   　ことを特徴とする請求項７に記載の半導体素子を用いたメモリ装置の製造方法。
9. 　前記ビット線配線層に接続する前記第２の不純物層に繋がる位置に前記第３の不純物層である第４の不純物層を形成する工程を有する、
   　ことを特徴とする請求項８に記載の半導体素子を用いたメモリ装置の製造方法。
10. 　前記ソース線配線層に接続する前記第１の不純物層に繋がる位置に前記第３の不純物層である第５の不純物層を形成する工程を有する、
    　ことを特徴とする請求項８に記載の半導体素子を用いたメモリ装置の製造方法。
11. 　前記ソース線配線層に接続する前記第１の不純物層に繋がる位置に前記第３の不純物層である第６の不純物層を形成する工程を有し、且つ前記ビット線配線層に接続する前記第２の不純物層に繋がる位置に前記第３の不純物層である第７の不純物層を形成する工程を有する、
    ことを特徴とする請求項８に記載の半導体素子を用いたメモリ装置の製造方法。
12. 　前記第１の不純物層と前記第２の不純物層との、一方、または両方にドナー不純物と、前記ドナー不純物濃度より低く、且つ熱拡散係数の大きいアクセプタ不純物を含ませる工程と、
    　そのあとに、熱処理により、前記第１の半導体柱内に前記第３の不純物層を形成する工程を有する、
    　ことを特徴とする請求項７に記載の半導体素子を用いたメモリ装置の製造方法。
13. 　前記第１のゲート導体層と前記第１の半導体柱との間の第１のゲート容量は、前記第２のゲート導体層と前記第１の半導体柱との間の第２のゲート容量よりも大きく形成する、
    　ことを特徴とする請求項７に記載の半導体素子を用いたメモリ装置の製造方法。

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