WO2022239198A1 - 半導体素子を用いたメモリ装置の製造方法 - Google Patents

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望 原田
康司 作井
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
望 原田
康司 作井
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Definitions

  • the present invention is a method of manufacturing a memory device using semiconductor elements.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • a PCM Phase Change Memory
  • Non-Patent Document 4 RRAM (Resistive Random Access Memory, see, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, see, for example, Non-Patent Document 5) that changes the resistance by changing the direction of the magnetic spin by current ) can be highly integrated.
  • DRAM memory cell see Non-Patent Document 6
  • the present application relates to a dynamic flash memory that does not have resistance change elements or capacitors and can be configured only with MOS transistors.
  • FIG. 10 shows the write operation of a DRAM memory cell composed of a single MOS transistor without the capacitor described above
  • FIG. 11 shows the problem in operation
  • FIG. 10 shows the write operation of the DRAM memory cell.
  • FIG. 10(a) shows a "1" write state.
  • the memory cell is formed on the SOI substrate 101 and includes a source N + layer 103 (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer”) to which a source line SL is connected.
  • the drain N + layer 104 connected to the line BL, the gate conductive layer 105 connected to the word line WL, and the floating body 102 of the MOS transistor 110a.
  • a memory cell of the DRAM is composed of these pieces.
  • the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
  • the MOS transistor 110a When "1" is written to the memory cell constituted by one MOS transistor 110a, the MOS transistor 110a is operated in the linear region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line. In this way, both the bit line BL connected to the drain N + layer 104 and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the gate voltage is set to about 1/2 of the drain voltage. , the electric field strength is maximized at the pinch-off point 108 near the drain N + layer 104 .
  • the floating body 102 is filled with the generated holes 106, and when the voltage of the floating body 102 becomes higher than that of the source N + layer 103 by Vb or more, the generated holes are discharged to the source N + layer 103.
  • Vb is the built-in voltage of the PN junction between the source N + layer 103 and the floating body 102 of the P layer, which is about 0.7V.
  • FIG. 10B shows how the floating body 102 is saturated charged with the generated holes 106 .
  • FIG. 10(c) shows how the "1" write state is rewritten to the "0" write state.
  • the voltage of the bit line BL is negatively biased, and the PN junction between the drain N + layer 104 and the floating body 102 of the P layer is forward biased.
  • the holes 106 previously generated in the floating body 102 in the previous cycle flow to the drain N + layer 104 connected to the bit line BL.
  • the capacitance CFB of the floating body 102 is composed of the capacitance CWL between the gate connected to the word line and the floating body 102, and the source N + layer 103 connected to the source line.
  • FIG. FIG. 12(a) shows a "1" write state
  • FIG. 12(b) shows a "0" write state.
  • Vb is written to the floating body 102 by writing "1”
  • the floating body 102 is pulled down to a negative bias when the word line returns to 0 V at the end of writing.
  • the negative bias becomes even deeper. Therefore, as shown in FIG. do not have.
  • This small operating margin is a major problem of the present DRAM memory cell.
  • a method for manufacturing a memory device includes: By controlling the voltage applied to the first gate conductor layer, the second gate conductor layer, the first impurity layer, and the second impurity layer, an impact ionization phenomenon or a gate a data holding operation of holding hole groups or electron groups that are majority carriers of the semiconductor pillars formed by an induced drain leak current; the first gate conductor layer; the second gate conductor layer; and a data erasing operation of removing the group of holes or the group of electrons, which are the majority carriers of the semiconductor pillar, from inside the semiconductor pillar by controlling the voltage applied to the impurity layer and the second impurity layer;
  • a method of manufacturing a memory device comprising: A third impurity layer in the center and a fourth impurity layer surrounding the third impurity layer and having an impurity concentration lower than that of the third impurity layer in a horizontal cross-sectional view vertically standing on the substrate.
  • the semiconductor pillar at least vertically below the semiconductor pillar; forming a first gate insulating layer surrounding side surfaces of the first semiconductor pillar below the semiconductor pillar; forming the first gate conductor layer surrounding the sides of the first gate insulating layer; forming a second gate insulating layer connected to the first gate insulating layer and surrounding a side surface of the second semiconductor pillar above the semiconductor pillar; forming the second gate conductor layer surrounding the sides of the second gate insulating layer; forming the first impurity layer connected to the bottom of the semiconductor pillar before or after forming the semiconductor pillar; forming the second impurity layer on top of the semiconductor pillar before or after forming the semiconductor pillar; (first invention).
  • the third impurity layer is formed so as to be connected to the first impurity layer and the second impurity layer, and the fourth impurity layer is connected to the first impurity layer and the second impurity layer. 2 (second invention).
  • the step of forming a first impurity layer pillar having at least the third impurity layer thereunder; A step of forming the semiconductor pillar by forming the fourth impurity layer surrounding the first impurity layer pillar (third invention).
  • the second semiconductor pillar surrounded by the second gate insulating layer is formed from a fifth impurity region having an impurity concentration lower than that of the first impurity region.
  • the peripheral line of the semiconductor pillar in the portion surrounded by the second gate insulating layer is the same as that of the semiconductor pillar in the portion surrounded by the first gate insulating layer. It is characterized in that it is formed so as to be inside the outer peripheral line (fifth invention).
  • the fourth invention is characterized in that the third semiconductor layer and the fourth semiconductor layer are formed of different semiconductor material layers (sixth invention).
  • the wiring connected to the first impurity layer is a source line
  • the wiring connected to the second impurity layer is a bit line
  • the wiring connected to the first gate conductor layer is A wiring connected to the second gate conductor layer is a first drive control line
  • a word line is applied to the source line, the bit line, the first drive control line, and the word line.
  • the first gate capacitance between the first gate conductor layer and the semiconductor pillar is greater than the second gate capacitance between the second gate conductor layer and the semiconductor pillar. is also large (eighth invention)
  • FIG. 1 is a structural diagram of a memory device having SGTs according to the first embodiment
  • FIG. FIG. 4 is a diagram for explaining an erase operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 4 is a diagram for explaining a write operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 2 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 2 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 4 is a structural diagram showing a method of manufacturing a memory device having SGTs according to the first embodiment
  • FIG. 4 is a structural diagram showing a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a structural diagram showing a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a structural diagram showing a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a structural diagram showing a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a structural diagram showing a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a structural diagram showing a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a structural diagram of a memory device having SGTs according to the second embodiment;
  • FIG. 11 is a structural diagram showing a method of manufacturing a memory device having SGTs according to the second embodiment;
  • FIG. 11 is a structural diagram showing a method of manufacturing a memory device having SGTs according to the second embodiment;
  • FIG. 11 is a structural diagram of a memory device having SGTs according to a third embodiment;
  • FIG. 11 is a structural diagram showing a method of manufacturing a memory device having SGTs according to the third embodiment;
  • FIG. 11 is a structural diagram showing a method of manufacturing a memory device having SGTs according to the third embodiment;
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor;
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor;
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor;
  • dynamic flash memory a memory device using semiconductor elements
  • FIG. 1 The structure, operation mechanism, and manufacturing method of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 5.
  • FIG. 1 The structure of a dynamic flash memory cell will be described with reference to FIG. Then, a data erasing mechanism will be described with reference to FIG. 2, a data writing mechanism will be described with reference to FIG. 3, and a data writing mechanism will be described with reference to FIG. Then, a method of manufacturing a dynamic flash memory will be described with reference to FIG.
  • FIG. 1 shows the structure of a dynamic flash memory cell according to a first embodiment of the invention.
  • An N + layer 3a (which is an example of the "first impurity layer” in the claims) is provided on a substrate 1 (which is an example of the "substrate” in the claims).
  • a first silicon semiconductor pillar 2a (which is an example of the "first semiconductor pillar” in the claims) (hereinafter, the silicon semiconductor pillar is referred to as a "Si pillar”) is formed on the N + layer 3a.
  • Si pillar 2b which is an example of the "second semiconductor pillar” in the claims) thereon.
  • a Si pillar 2 (which is an example of a "semiconductor pillar” in the scope of claims) is formed from a first Si pillar 2a and a second Si pillar 2b.
  • a P + layer 7a (an example of a “third impurity layer” in the scope of claims) is formed in the center (hereinafter, a semiconductor region containing a high concentration of acceptor impurities is referred to as “P A P layer 7b surrounding the P + layer 7a and having a lower acceptor impurity concentration than the P + layer 7a (which is an example of a "fourth impurity layer” in the scope of claims).
  • the second Si pillar 2b there is an N + layer 3b (which is an example of the "second impurity layer” in the claims).
  • a portion of the Si pillar 2 between the N + layers 3a and 3b becomes a channel region 8 (an example of the "channel region” in the claims).
  • Surrounding the first Si pillar 2a is a first gate insulating layer 4a (which is an example of the "first gate insulating layer” in the claims), and surrounding the second Si pillar 2b is a second gate. and an insulating layer 4b (which is an example of the "second gate insulating layer” in the claims).
  • first gate conductor layer 5a Surrounding the first gate insulating layer 4a is a first gate conductor layer 5a (which is an example of the "first gate conductor layer” in the claims), and surrounding the second gate insulating layer 4b. Then, there is a second gate conductor layer 5b (which is an example of the "second gate conductor layer” in the claims). The first gate conductor layer 5 a and the second gate conductor layer 5 b are separated by an insulating layer 6 .
  • the N + layers 3a and 3b, the first Si pillar 2a, the second Si pillar 2b, the first gate insulating layer 4a, the second gate insulating layer 4b, the first gate conductor layer 5a, the second A dynamic flash memory cell 9 consisting of gate conductor layer 5b is formed.
  • the N + layer 3a serves as a source line SL (an example of a "source line” in the scope of claims), and the N + layer 3b serves as a bit line BL (an example of a "bit line” in the scope of claims).
  • first gate conductor layer 5a is connected to the plate line PL (an example of the "first drive control line” in the claims), and the second gate conductor layer 5b is connected to the word lines WL (claimed , which is an example of a "word line” of the
  • the structure is such that the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL. is desirable.
  • a plurality of dynamic flash memory cells as described above are two-dimensionally arranged on the substrate 1 .
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is made larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • the gate length of the first gate conductor layer 5a is made longer than the gate length of the second gate conductor layer 5b.
  • the gate length of the first gate conductor layer 5a is not made longer than the gate length of the second gate conductor layer 5b, and the thickness of the gate insulation film of the first gate insulation layer 4a is increased. , may be thinner than the thickness of the gate insulating film of the second gate insulating layer 4b.
  • the dielectric constant of the first gate insulating layer 4a may be higher than that of the second gate insulating layer 4b.
  • the gate capacitance of the first gate conductor layer 5a is equal to that of the second gate conductor layer by combining any of the lengths of the gate conductor layers 5a and 5b, the film thicknesses of the gate insulating layers 4a and 4b, and the dielectric constants. It may be larger than the gate capacitance of 5b.
  • first gate conductor layer 5a may be divided into two or more, and each of them may be operated synchronously or asynchronously as a conductor electrode of a plate line.
  • second gate conductor layer 5b may be divided into two or more and each may be operated synchronously or asynchronously as a conductor electrode of a word line. This also provides dynamic flash memory operation.
  • FIG. 2 illustrates the erase operation mechanism.
  • a channel region 8 between N + layers 3a and 3b is electrically isolated from substrate 1 and serves as a floating body.
  • FIG. 2A shows a state in which the hole groups 11 generated by impact ionization in the previous cycle are stored in the channel region 8 before the erasing operation. Since the acceptor impurity concentration of P + layer 7a is higher than that of P layer 7b, hole groups 11 are mainly accumulated in P + layer 7a. and.
  • the voltage of the source line SL is set to the negative voltage V ERA during the erasing operation.
  • V ERA is, for example, -3V.
  • the PN junction between the N + layer 3a serving as the source connected to the source line SL and the channel region 8 is forward biased.
  • FIG. 3 shows the write operation of the dynamic flash memory cell according to the first embodiment of the invention. As shown in FIG.
  • 0 V for example, is input to the N + layer 3a connected to the source line SL
  • 3 V for example, is input to the N + layer 3b connected to the bit line BL
  • the plate line PL 2 V for example, is input to the connected first gate conductor layer 5a
  • 5 V for example, is input to the second gate conductor layer 5b connected to the word line WL.
  • an annular inversion layer 12a is formed mainly in the P layer 7b in the channel region 8 inside the first gate conductor layer 5a connected to the plate line PL. and the first N-channel MOS transistor having the first gate conductor layer 5a is operated in the linear region.
  • a pinch-off point 13 exists in the inversion layer 12a inside the first gate conductor layer 5a to which the plate line PL is connected.
  • the second N-channel MOS transistor having the second gate conductor layer 5b connected to the word line WL is operated in the saturation region.
  • an inversion layer 12b is formed all over the channel region 8 inside the second gate conductor layer 5b connected to the word line WL without any pinch-off point.
  • the inversion layer 12b formed entirely inside the second gate conductor layer 5b connected to the word line WL serves as a substantial drain of the first N-channel MOS transistor having the first gate conductor layer 5a. work.
  • the channel region 8 between the first N-channel MOS transistor having the first gate conductor layer 5a and the second N-channel MOS transistor having the second gate conductor layer 5b, which are connected in series, has a second The electric field is maximum at the boundary region of 1 and the impact ionization phenomenon occurs in this region. Since this region is the region on the source side viewed from the second N-channel MOS transistor having the second gate conductor layer 5b connected to the word line WL, this phenomenon is called the source-side impact ionization phenomenon. Due to this source-side impact ionization phenomenon, electrons flow from the N + layer 3a connected to the source line SL toward the N + layer 3b connected to the bit line BL.
  • GIDL gate induced drain leakage
  • the generated hole group 11 is majority carriers in the channel region 8 and charges the channel region 8 with a positive bias. Since the N + layer 3a connected to the source line SL is at 0 V, the channel region 8 is set to the built-in voltage Vb (approximately 0 V) of the PN junction between the N + layer 3a connected to the source line SL and the channel region 8. .7V). When the channel region 8 is positively biased, the threshold voltages of the first N-channel MOS transistor and the second N-channel MOS transistor are lowered due to the substrate bias effect. Thereby, as shown in FIG. 3(c), the threshold voltage of the second N-channel MOS transistor connected to the word line WL is lowered. The write state of this channel area 8 is assigned to logical storage data "1". The generated hole group 11 is mainly stored in the P + layer 7a. This provides a stable substrate bias effect.
  • a second boundary region between N + layer 3a and channel region 8 or a second boundary region between N + layer 3b and channel region 8 is used. Electron-hole pairs may be generated in the boundary region 3 by impact ionization or GIDL current, and the channel region 8 may be charged with the generated hole groups 11 .
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are examples for performing the write operation, and other operating conditions that allow the write operation may be used.
  • FIGS. 4A and 4B A read operation of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 4A and 4B.
  • the read operation of the dynamic flash memory cell will be described with reference to FIGS. 4A(a) to 4A(c).
  • FIG. 4A(a) when channel region 8 is charged to built-in voltage Vb (approximately 0.7 V), the threshold voltage of the N channel MOS transistor is lowered due to the substrate bias effect. This state is assigned to logical storage data "1".
  • FIG. 4A(b) when the memory block selected before writing is in the erased state "0" in advance, the floating voltage VFB of the channel region 8 is VERA +Vb.
  • a write operation randomly stores a write state of "1". As a result, logical storage data of logical "0" and “1" are created for the word line WL.
  • FIG. 4A(c) reading is performed by the sense amplifier using the level difference between the two threshold voltages for the word line
  • the gate capacitance of the second gate conductor layer 5b connected to the word line WL is preferably designed to be smaller than the gate capacitance of the first gate conductor layer 5a connected to the plate line PL. As shown in FIG. 4B(a), the vertical length of the first gate conductor layer 5a connected to the plate line PL is greater than the vertical length of the second gate conductor layer 5b connected to the word line WL.
  • FIG. 4B(b) shows an equivalent circuit of one cell of the dynamic flash memory of FIG. 4B(a).
  • FIG. 4B(c) shows the coupling capacity relationship of the dynamic flash memory.
  • CWL is the capacitance of the second gate conductor layer 5b
  • CPL is the capacitance of the first gate conductor layer 5a
  • CBL is the capacitance between the N + layer 3b serving as the drain and the channel region 8.
  • C SL is the capacitance of the PN junction between the N + layer 3 a serving as the source and the channel region 8 .
  • V ReadWL is the amplitude potential at the time of reading the word line WL.
  • ⁇ V FB can be reduced by reducing the contribution of C WL compared to the total capacitance C PL +C WL +C BL +C SL of the channel region 8 .
  • the memory cell in plan view .DELTA.V.sub.FB may be made even smaller without reducing the integration density.
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL, and the potential of the floating body described above are examples for performing the read operation, and other operating conditions under which the read operation can be performed. may be
  • FIG. 5A to 5G show a method of manufacturing the dynamic flash memory of the first embodiment.
  • (a) is a plan view of a dynamic flash memory cell;
  • FIG. (b) is a vertical sectional view taken along line X-X' in FIG. (a).
  • many dynamic flash memory cells are arranged two-dimensionally.
  • an N + layer 21, a P + layer 22, and an N + layer are formed on a P-layer substrate 20 (an example of the "substrate” in the claims) by, for example, an epitaxial crystal growth method.
  • a layer 23 is formed.
  • a circular mask material layer 24 is formed on the N + layer 23 in plan view. Note that the mask material layer 24 may be formed of a plurality of material layers.
  • the upper portions of the N + layer 23, P + layer 22, and N + layer 21 are etched to form an N + layer 21a.
  • Si pillars 25 made of a silicon pillar (which is an example of an "impurity layer”) are formed. In this etching, the upper portion of the mask material layer 21a is etched.
  • a P layer 25 of Si is formed on the entire surface using, for example, ALD (Atomic Layer Deposition).
  • a SiO 2 layer (not shown) is then applied all over. Then, the SiO 2 layer is etched by RIE (Reactive Ion Etching). As a result, a SiO 2 layer 29 is formed on the side surface of the P layer 25, as shown in FIG. 5D. Then, using the mask material layer 24 and the SiO 2 layer 29 as a mask, the P layer 25 is etched to form a P layer 25a (an example of the "fourth impurity layer" in the claims). In this case, the top of the P layer 25a is etched by about the film thickness of the P layer 25a.
  • RIE Reactive Ion Etching
  • the SiO 2 layer 29 is then removed. Then, as shown in FIG. 5E, a SiO 2 layer 27 is formed on the bottom and peripheral portions of the P layer 25a. Then, an HfO 2 layer 28 is formed to cover the entire surface and serve as a gate insulating layer. Then, a gate conductor layer such as a TiN layer 30a (an example of the "first gate conductor layer” in the claims) is formed surrounding the lower side surface of the HfO 2 layer 28 .
  • a TiN layer 30a an example of the "first gate conductor layer” in the claims
  • HfO 2 layer 28a which is an example of the "first gate insulating layer” in the claims.
  • HfO 2 layer 28b (which is an example of the "second gate insulating layer” in the scope of claims) that serves as a gate insulating layer is formed over the entire surface.
  • a TiN layer 30b (an example of a “second gate conductor layer” in the scope of claims) is a gate conductor layer that surrounds the side surfaces of the HfO 2 layer 28b and whose upper surface is near the lower end of the N + layer 23a. ).
  • a SiO 2 layer 32 is formed on the TiN layer 30b so that its upper surface is the upper surface of the mask material layer 24.
  • the mask material layer 24 is removed to form a contact hole 34 on the N + layer 23a.
  • a conductor electrode layer 35 is formed which is connected to the N + layer 23a and extends on the SiO 2 layer 32 in a direction orthogonal to the TiN layer 30b in plan view.
  • the N + layer 21 a is connected to the source line SL, the TiN layer 30 a is connected to the plate line (PL), the TiN layer 30 b is connected to the word line WL, and the N + layer 23 a is connected to the bit line BL via the conductor electrode layer 35 . connected to A dynamic flash memory cell is thus formed on the P-layer substrate 20 .
  • FIG. 1 has been described using the first Si pillar 2a and the second Si pillar 2b having rectangular vertical cross sections, these vertical cross-sectional shapes may be trapezoidal.
  • the vertical cross sections of the Si pillar 2a and the Si pillar 2b may be different, such as a rectangular shape and a trapezoidal shape.
  • the shape of the portion surrounded by the TiN layer 30a corresponding to the first Si pillar 2a and the TiN layer 30b corresponding to the second Si pillar 2b is It may be rectangular or trapezoidal.
  • the dynamic flash memory operation can be performed.
  • the dynamic flash memory operation can also be performed by dividing the first gate conductor layer 5a into a plurality of conductor layers and driving each one synchronously or asynchronously.
  • the second gate conductor layer 5b can be divided into multiple conductor layers and driven synchronously or asynchronously to achieve dynamic flash memory operation.
  • the TiN layer 30a corresponding to the first gate conductor layer 5a and the TiN layer 30b corresponding to the second gate conductor layer 5a may be separately formed.
  • the N + layer 3a in FIG. 1 may be extended on the substrate 3a to serve also as the wiring conductor layer of the source line SL.
  • a conductor layer such as a W layer may be connected to the N + layer 3a.
  • a conductor layer made of a metal such as a W layer or an alloy is connected to the N + layer 3a outside the region where more first Si pillars 2a and second Si pillars 2b are formed two-dimensionally. good too. The same applies to the N + layer 21a in FIGS. 5A to 5G.
  • a dynamic flash memory operation is also performed in a structure in which the conductivity polarities of N + layers 3a and 3b, P + layers 7a and P layers 7b are reversed.
  • the N-type first Si pillar 2a and second Si pillar 2b majority carriers become electrons. Therefore, the electron group generated by impact ionization is stored in the channel region 8, and the "1" state is set.
  • This embodiment provides the following features.
  • feature 1 In the dynamic flash memory cell according to the first embodiment of the present invention, the voltage of the word line WL fluctuates up and down during write and read operations. At this time, the plate line PL serves to reduce the capacitive coupling ratio between the word line WL and the channel region 8 . As a result, it is possible to remarkably suppress the influence of the voltage change in the channel region 8 when the voltage of the word line WL fluctuates up and down. As a result, the threshold voltage difference indicating logic "0" and "1" can be increased. This leads to increased operating margins for dynamic flash memory cells.
  • the hole groups 11 generated by the impact ionization phenomenon are mainly accumulated in the P + layer 7a (corresponding to the P + layer 22a in FIGS. 5A to 5G).
  • An electron current flowing between the N + layers 3a and 3b in the read operation flows through the P layer 7b (corresponding to the P layer 25a in FIGS. 5A to 5G).
  • the electron current channel of the P layer 7b is separated from the floating body of the P + layer 7a portion storing the hole groups 11, and a more stable floating body voltage is maintained. This allows the dynamic flash memory to operate stably, leading to higher performance.
  • the P layer 25a is uniformly formed by, for example, ALD to cover the side surface of the P + layer 22a. did. Thereby, the P + layer 22a and the P layer 25a having different acceptor impurity concentrations are easily formed. Also, by forming the P + layer 22a and the P layer 25a separately, the semiconductor materials of the P + layer 22a and the P layer 25a can be selected according to the dynamic flash memory operation. This allows greater flexibility in dynamic flash memory structure design. This leads to higher performance of dynamic flash memory.
  • FIGS. 6, 7A and 7B The structure of the dynamic flash memory of the second embodiment and its manufacturing method will be described with reference to FIGS. 6, 7A and 7B.
  • many dynamic flash memory cells 9 are arranged in rows and columns on the substrate 1 .
  • FIG. 6 and FIGS. 7A and 7B the same or similar constituent parts as those in FIG. 1 are denoted by the same reference numerals.
  • the entire second Si pillar 2B is the P layer 7B.
  • a P + layer 7aa is formed at the center of the first Si pillar 2a, and a P layer 7ab is formed surrounding the P + layer.
  • Others are the same as in FIG. In the vertical direction, the boundary between the P + layer 7aa and the P layer 7B of the Si pillar 2B is the first Si pillar 2a or the second Si pillar inside the insulating layer 6 or near the insulating layer 6. It may be in 2B.
  • an N + layer 21, a P + layer 22b, a P layer 40, and an N + layer 23 are formed on a P layer substrate 20 from the bottom by, eg, epitaxial crystal growth. Then, a mask material layer 24 is formed on the N + layer 23 .
  • the P + layer 22 in FIG. 5A is divided into the P + layer 22b and the P layer 40 in this embodiment.
  • the same steps as in FIGS. 5B to 5G are performed.
  • the P + layer 22A is formed on the entire portion of the Si pillar 26 surrounded by the TiN layer 30a connected to the plate line PL.
  • the P layer 40a is formed on the entire portion of the Si pillar 26 surrounded by the TiN layer 30b connected to the word line WL.
  • Others are the same as shown in FIGS. 5B-5G.
  • a dynamic flash memory cell is thereby formed on the P-layer substrate 20 .
  • the boundary between the P + layer 22A and the P layer 40a may be above or below the bottom position of the HfO 2 layer 28b in the vertical direction.
  • This embodiment provides the following features.
  • feature 1 As shown in FIG. 6, in the present embodiment, the hole group due to the "1" data write is more concentrated in the P + layer 7aa (the P + layer 22A in FIG. 7B) in the first Si pillar 2a than in the case of FIG. corresponding to ). Thus, the fluctuation of the floating body voltage of P + layer 7aa due to the address pulse voltage applied to word line WL is suppressed. This allows the dynamic flash memory to operate stably.
  • the P layer 40 can be easily formed on the P + layer 22 by epitaxial crystal growth. Then, the P layer 40a is formed from the P layer 40. As shown in FIG. 7A, the P layer 40 can be easily formed on the P + layer 22 by epitaxial crystal growth. Then, the P layer 40a is formed from the P layer 40. As shown in FIG. 7A, the P layer 40 can be easily formed on the P + layer 22 by epitaxial crystal growth. Then, the P layer 40a is formed from the P layer 40. As shown in FIG.
  • FIGS. 9A and 9B The structure of the dynamic flash memory according to the third embodiment will be described with reference to FIG. A method of manufacturing the dynamic flash memory according to the third embodiment will be described with reference to FIGS. 9A and 9B.
  • many dynamic flash memory cells 9 are arranged in rows and columns on the substrate 1 .
  • FIGS. 8, 9A, and 9B the same or similar components as those in FIGS. 1, 5A to 5G, 6, and 7B are denoted by the same reference numerals.
  • the outer peripheral line of the second Si pillar 2C is formed inside the outer peripheral line of the first Si pillar 2a.
  • a P + layer 7aa is formed at the center of the first Si pillar 2a, and a P layer 7ab is formed surrounding the P + layer 7aa.
  • the second Si pillar 2C is formed from the P layer 7C. Others are the same as in FIG. In the vertical direction, the boundary between the P + layer 7aa and the P layer 7C is located inside the insulating layer 6 or in the first Si pillar 2a or the second Si pillar 2C near the insulating layer 6. good too.
  • a SiO 2 layer 42 is formed on the TiN layer 30a.
  • the HfO 2 layer 28 shown in FIG. 5E
  • the P layer 25a shown in FIG. 5E
  • the etching of the P layer 25a may be performed up to the surface layer of the P layer 40a.
  • the P layer 25a may be removed by oxidizing the P layer 25a and removing the oxide film.
  • the SiO 2 layer 42 is removed.
  • a SiO 2 layer 32 is formed on the TiN layer 30b, the upper surface of which is the upper surface of the mask material layer 24.
  • the mask material layer 24 is removed to form a contact hole 34 on the N + layer 23a.
  • a conductor electrode layer 35 is formed which is connected to the N + layer 23a and extends on the SiO 2 layer 32 in a direction orthogonal to the TiN layer 30b in plan view.
  • the N + layer 21 a is connected to the source line SL, the TiN layer 30 a is connected to the plate line (PL), the TiN layer 30 b is connected to the word line WL, and the N + layer 23 a is connected to the bit line BL via the conductor electrode layer 35 . connected to A dynamic flash memory cell is thus formed on the P-layer substrate 20 . Note that the SiO 2 layer 42 may be left without being removed.
  • This embodiment provides the following features.
  • (Feature 1) In this embodiment, as shown in FIG. 8, accumulation of hole groups for "1" data write is performed in the P + layer 7aa (corresponding to the P + layer 22A in FIG. 9B).
  • the first Si pillar 2a having the P + layer 7aa mainly functions as a hole group accumulation part.
  • the second Si pillar 2C formed of the P layer 7C mainly functions as a switch channel for reading "1" and "0".
  • the gate conductor layer 5a connected to the plate line PL may be a single layer or a combination of multiple conductor material layers.
  • the gate conductor layer 5b connected to the word line WL may be a single layer or a combination of multiple conductor material layers.
  • the outside of the gate conductor layer may be connected to a wiring metal layer such as W, for example. This also applies to other embodiments according to the present invention.
  • the vertical length of the first gate conductor layer 5a connected to the plate line PL is made longer than the vertical length of the first gate conductor layer 5b connected to the word line WL.
  • the addition of the plate line PL alone reduces the capacitive coupling ratio (C WL /(C PL +C WL +C BL +C SL )) of the word line WL to the channel region 8 .
  • the potential variation ⁇ V FB of the channel region 8 of the floating body becomes small.
  • the voltage of the plate line PL in the description of the first embodiment may be applied with a fixed voltage of 2 V, for example, regardless of each operation mode. Also, the voltage of the plate line PL may be applied, for example, 0 V only when erasing. Also, the voltage of the plate line PL may be a fixed voltage or a voltage that varies with time as long as it satisfies the conditions for dynamic flash memory operation.
  • the shape of the first Si pillar 2a and the second Si pillar 2b in plan view was circular, but the plane of the first Si pillar 2a and the second Si pillar 2b
  • the visual shape may be a circle, an ellipse, a shape elongated in one direction, or the like.
  • Si pillars having different plan view shapes can be mixed and formed in the logic circuit area according to the logic circuit design.
  • the source line SL is negatively biased during the erasing operation to pull out the group of holes in the channel region 8 which is the floating body FB. may be negatively biased, or both the source line SL and the bit line BL may be negatively biased to perform the erase operation. Alternatively, the erase operation may be performed under other voltage conditions. This also applies to other embodiments according to the present invention.
  • FIG. 1 there may be an N-type or P-type impurity layer between the N + layer 3a and the first Si pillar 2a.
  • An N-type or P-type impurity layer may be provided between the N + layer 3b and the second Si pillar 2b. This also applies to other embodiments according to the present invention.
  • the P + layer 7a and the P layer 7b may be formed of different semiconductor material layers. Also, the P + layer 7a may have different acceptor impurity concentrations between the first Si pillar 2a and the second Si pillar 2b. Similarly, the P layer 7b may have different acceptor impurity concentrations between the first Si pillar 2a and the second Si pillar 2b. This also applies to other embodiments according to the present invention.
  • the N + layers 3a and 3b in the first embodiment may be formed of other semiconductor material layers containing donor impurities. Also, the N + layer 3a and the N + layer 3b may be formed of different semiconductor material layers.
  • the boundary between the first Si pillar 2a and the channel region 8 of the second Si pillar 2b in the vertical direction in FIG. It may be above the second Si pillar 2a or below the second Si pillar 2b. The same applies to other embodiments according to the present invention.
  • a high-density and high-performance dynamic flash memory can be obtained.
  • Substrate 20 P-layer substrate 2a First Si pillars 2b, 2B, 2C Second Si pillars 26 Si pillars 3a, 3b, 21, 23, 21a, 23a N + layer 4a First gate insulating layer 4b Second Gate insulating layer 5a First gate conductor layer 5b Second gate conductor layer 6 Insulating layer 8 Channel regions 7a, 7aa, 22, 22a, 22b, 22A P + layers 7b, 7bb, 7B, 7C, 25, 25a, 25aa , 40, 40a P layer 9 dynamic flash memory cell 11 hole groups 12a, 12b inversion layer 13 pinch-off point SL source line PL plate line WL word line BL bit line 24 mask material layers 27, 29, 32 SiO 2 layers 28, 28a , 28b HfO 2 layers 30a, 30b TiN layer 34 contact hole 35 conductor electrode layer

Landscapes

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Abstract

基板２０上に、ソース線ＳＬに繋がるＮ+層２１ａと、垂直方向に立ち、且つ中心部にＰ+層２２ａと、Ｐ+層２２ａを囲んだＰ層２５ａと、からなるＳｉ柱２６を形成する工程と、Ｐ+層２２ａ上にビット線ＢＬに繋がるＮ+層３ｂと、Ｓｉ柱２６を囲んでゲート絶縁層のＨｆＯ2層２８ａ、２８ｂを形成する工程と、ＨｆＯ2層２８ａを囲み、プレート線ＰＬに繋がったゲート導体層のＴｉＮ層３０ａと、ＨｆＯ2層２８ｂを囲みワード線ＷＬに繋がったゲート導体層のＴｉＮ層３０ｂを形成する工程があり、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬに印加する電圧を制御して、Ｓｉ柱２６の内部でインパクトイオン現象、またはゲート誘起ドレインリーク電流により発生した正孔群を保持するデータ保持動作と、そして、この正孔群を、Ｓｉ柱２６内から除去するデータ消去動作を行う。

Description

半導体素子を用いたメモリ装置の製造方法
　本発明は、半導体素子を用いたメモリ装置の製造方法。
　近年、ＬＳＩ（Large Scale Integration)技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図１０に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作を、図１１に、動作上の問題点を、図１２に、読出し動作を示す（非特許文献７～１０を参照）。
　図１０にＤＲＡＭメモリセルの書込み動作を示す。図１０（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１０１に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０ａのフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０ａが１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。この１個のＭＯＳトランジスタ１１０ａで構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０ａを線形領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層１０４に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０ａを動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図１０（ｂ）は、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図１０（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０ａと“０”書込みのメモリセル１１０ｂが存在する。図１０（ｃ）は、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０ａ（図１０（ｂ））と、生成された正孔が吐き出されたメモリセル１１０ｂ（図１０（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０ａのフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、メモリセル１１０ａのしきい値電圧は、メモリセル１１０ｂのしきい値電圧よりも低くなる。その様子を図１０（ｄ）に示す。
　次に、この１個のＭＯＳトランジスタで構成されたメモリセルの動作上の問題点を図１１を用いて、説明する。図１１（ａ）に示したように、フローティングボディ１０２の容量ＣFBは、ワード線の接続されたゲートとフローティングボディ１０２間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（２）
で表される。したがって、書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図１１（ｂ）に示している。書込み時にワード線電圧ＶWLが０ＶからＶProgWLに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へのワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) × VProgWL　（３）
で表される。
ここで、
β＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) 　　　　　　　　　（４）
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線とフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×β＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図１２に読出し動作を示す。図１２（ａ）は、“１”書込み状態を、図１２（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、図１２（ｃ）に示すように、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ない。この動作マージンが小さいことが、本ＤＲＡＭメモリセルの大きい問題であった。加えて、このＤＲＡＭメモリセルを高密度化する課題がある。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態のＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。そして、上記問題を解決すると共に、ＤＲＡＭメモリセルを高性能化と、高密度化する必要がある。
　上記の課題を解決するために、本発明に係るメモリ装置の製造方法は、
　第１のゲート導体層と、第２のゲート導体層と、第１の不純物層と、第２の不純物層に印加する電圧を制御して、半導体柱の内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により形成した前記半導体柱の多数キャリアである正孔群又は電子群を保持するデータ保持動作と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物層と、前記第２の不純物層に印加する電圧を制御して、前記半導体柱の内部から前記半導体柱の多数キャリアである前記正孔群又は前記電子群を除去するデータ消去動作と、を行うメモリ装置の製造方法であって、
　基板上に垂直方向に立ち、水平断面視において、中心部にある第３の不純物層と、前記第３の不純物層を囲み、且つ前記第３の不純物層より不純物濃度の低い第４の不純物層とを、少なくとも垂直方向の下方に有する前記半導体柱を形成する工程と、
　前記半導体柱の下方の第１の半導体柱側面を囲む第１のゲート絶縁層を形成する工程と、
　前記第１のゲート絶縁層の側面を囲む前記第１のゲート導体層を形成する工程と、
　前記第１のゲート絶縁層に繋がり、且つ前記半導体柱の上方の第２の半導体柱側面を囲んだ第２のゲート絶縁層を形成する工程と、
　前記第２のゲート絶縁層の側面を囲み、前記第２のゲート導体層を形成する工程と、
　前記半導体柱を形成する前に、または形成した後に前記半導体柱の底部に繋がった前記第１の不純物層を形成する工程と、
　前記半導体柱を形成する前に、または形成した後に、前記半導体柱の頂部に前記第２の不純物層を形成する工程と、
　を有することを特徴とする（第１発明）。
　上記の第１発明において、前記第３の不純物層が前記第１の不純物層と前記第２の不純物層とに繋がって形成され、前記第４の不純物層が前記第１の不純物層と前記第２の不純物層とに繋がって形成されることを特徴とする（第２発明）。
　上記の第１発明において、前記第３の不純物層を少なくとも下方に有した第１の不純物層柱を形成する工程と、
　前記第１の不純物層柱を囲んで前記第４の不純物層を形成して、前記半導体柱を形成する工程を、有することを特徴とする（第３発明）。
　上記の第１発明において、前記第２のゲート絶縁層で囲まれた前記第２の半導体柱が、前記第１の不純物領域より不純物濃度の低い第５の不純物領域より形成される、
　ことを特徴とする（第４発明）。
　上記の第４発明において、平面視において、前記前記第２のゲート絶縁層で囲まれた部分の前記半導体柱の外周線が、前記第１のゲート絶縁層で囲まれた部分の前記半導体柱の外周線より内側にあるよう形成されることを特徴とする（第５発明）。
　上記の第４発明において、前記第３の半導体層と前記第４の半導体層とを、異なる半導体材料層で形成することを特徴とする（第６発明）。
　上記の第１発明において、前記第１の不純物層に繋がる配線は、ソース線であり、前記第２の不純物層に繋がる配線はビット線であり、前記第１のゲート導体層に繋がる配線が、第１の駆動制御線であり、前記第２のゲート導体層に繋がる配線がワード線であり、前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作と、を行うことを特徴とする（第７発明）。
　上記の第１発明において、前記第１のゲート導体層と前記半導体柱との間の第１のゲート容量は、前記第２のゲート導体層と前記半導体柱との間の第２のゲート容量よりも大きいことを特徴とする（第８発明）
第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を示す構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を示す構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を示す構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を示す構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を示す構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を示す構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を示す構造図である。 第２実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第２実施形態に係るＳＧＴを有するメモリ装置の製造方法を示す構造図である。 第２実施形態に係るＳＧＴを有するメモリ装置の製造方法を示す構造図である。 第３実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第３実施形態に係るＳＧＴを有するメモリ装置の製造方法を示す構造図である。 第３実施形態に係るＳＧＴを有するメモリ装置の製造方法を示す構造図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の構造、駆動方式、製造方法について、図面を参照しながら説明する。
　（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムと製造方法とを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４を用いてデータ書き込みメカニズムを説明する。そして、図５を用いてダイナミック フラッシュ メモリの製造方法を説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板１（特許請求の範囲の「基板」の一例である）上にＮ+層３ａ（特許請求の範囲の「第１の不純物層」の一例である）がある。そして、Ｎ+層３ａ上に、第１のシリコン半導体柱２ａ（特許請求の範囲の「第１の半導体柱」の一例である）（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）があり、その上に第２のＳｉ柱２ｂ（特許請求の範囲の「第２の半導体柱」の一例である）がある。第１のＳｉ柱２ａと第２のＳｉ柱２ｂよりＳｉ柱２（特許請求の範囲の「半導体柱」の一例である）が形成されている。Ｓｉ柱２には、平面視において、中央部にＰ+層７ａ（特許請求の範囲の「第３の不純物層」の一例である）（以下、アクセプタ不純物を高濃度で含む半導体領域を「Ｐ+層」と称する）があり、そして、Ｐ+層７ａを囲んで、Ｐ+層７ａよりアクセプタ不純物濃度の小さいＰ層７ｂ（特許請求の範囲の「第４の不純物層」の一例である）がある。そして、第２のＳｉ柱２ｂの上に、Ｎ+層３ｂ（特許請求の範囲の「第２の不純物層」の一例である）がある。Ｎ+層３ａ、３ｂ間のＳｉ柱２の部分がチャネル領域８（特許請求の範囲の「チャネル領域」の一例である）となる。第１のＳｉ柱２ａを囲んで第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）と、第２のＳｉ柱２ｂを囲んで第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）と、がある。そして、第１のゲート絶縁層４ａを囲んで第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）があり、第２のゲート絶縁層４ｂを囲んで、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がある。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６により分離されている。これによりＮ+層３ａ、３ｂ、第１のＳｉ柱２ａ、第２のＳｉ柱２ｂ、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセル９が形成される。そして、Ｎ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、Ｎ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａはプレート線ＰＬ（特許請求の範囲の「第１の駆動制御線」の一例である）に、第２のゲート導体層５ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。プレート線ＰＬに接続している、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬに接続している、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。メモリ装置では、上述の複数のダイナミック フラッシュ メモリセルが基板１上に２次元状に配置されている。
　なお、図１では、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるように第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くせずに、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚より薄くしてもよい。また、第１のゲート絶縁層４ａの誘電率を、第２のゲート絶縁層４ｂの誘電率より高くしてもよい。また、ゲート導体層、５ａ、５ｂの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、第１のゲート導体層５ａのゲート容量が、第２のゲート導体層５ｂのゲート容量より、大きくしてもよい。
　また、第１のゲート導体層５ａを２つ以上に分割して、それぞれをプレート線の導体電極として、同期または非同期で動作させてもよい。同様に、第２のゲート導体層５ｂを２つ以上に分割して、それぞれをワード線の導体電極として、同期または非同期で動作させてもよい。これによっても、ダイナミック フラッシュ メモリ動作がなされる。
　図２に、消去動作メカニズムを説明する。Ｎ+層３ａ、３ｂ間のチャネル領域８は、電気的に基板１から分離され、フローティングボディとなっている。図２（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１１がチャネル領域８に蓄えられている状態を示す。Ｐ+層７ａのアクセプタ不純物濃度がＰ層７ｂより高いことにより、正孔群１１は、主にＰ+層７ａに溜められる。そして。図２（ｂ）に示すように、消去動作時には、ソース線ＳＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域８の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層３ａとチャネル領域８のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域８に蓄えられていた、正孔群１１が、ソース部のＮ+層３ａに吸い込まれ、チャネル領域８の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域８の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域８の電位状態となる。このため、フローティングボディのチャネル領域８の電位が負の電圧になると、ダイナミック フラッシュ メモリセル９のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図２（ｃ）に示すように、このワード線ＷＬが接続された第２のゲート導体層５ｂのしきい値電圧は高くなる。このチャネル領域８の消去状態は論理記憶データ“０”となる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件と、フローティングボディの電位は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
　図３に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。図３（ａ）に示すように、ソース線ＳＬの接続されたＮ+層３ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層３ｂに例えば３Ｖを入力し、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、２Ｖを入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂに、例えば、５Ｖを入力する。その結果、図３（ａ）に示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内側のチャネル領域８には、環状の反転層１２ａが主にＰ層７ｂに形成され、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作させる。この結果、プレート線ＰＬの接続された第１のゲート導体層５ａの内側の反転層１２ａには、ピンチオフ点１３が存在する。一方、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作させる。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内側のチャネル領域８には、ピンチオフ点は存在せずに全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層５ｂの内側に全面に形成された反転層１２ｂは、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域８の第１の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線ＢＬの接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる。また、“１”書込みにおいて、ゲート誘起ドレインリーク（ＧＩＤＬ：Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ、生成された正孔群でフローティングボディＦＢ内を満たしてもよい（非特許文献７を参照）。
　そして、図３（ｂ）に示すように、生成された正孔群１１は、チャネル領域８の多数キャリアであり、チャネル領域８を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域８はソース線ＳＬの接続されたＮ+層３ａとチャネル領域８との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域８が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図３（ｃ）に示すように、ワード線ＷＬの接続された第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域８の書込み状態を論理記憶データ“１”に割り当てる。生成された正孔群１１は主にＰ+層７ａに溜められている。これにより、安定な基板バイアス効果が得られる。
　なお、書込み動作時に、上記の第１の境界領域に替えて、Ｎ+層３ａとチャネル領域８との間の第２の境界領域、または、Ｎ+層３ｂとチャネル領域８との間の第３の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１１でチャネル領域８を充電しても良い。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作条件であってもよい。
　図４Ａ、図４Ｂを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作を説明する。図４Ａ（ａ）～図４Ａ（ｃ）を用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図４Ａ（ａ）に示すように、チャネル領域８がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図４Ａ（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域８がフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図４Ａ（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図４Ｂ（ａ）～図４Ｂ（ｄ）を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作時の、２つの第１のゲート導体層５ａと第２のゲート導体層５ｂとのゲート容量の大小関係と、これに関係する動作を説明する。ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量は、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さく設計することが望ましい。図４Ｂ（ａ）に示すように、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層５ｂの垂直方向の長さより長くして、ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量を、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さくする。図４Ｂ（ｂ）に図４Ｂ（ａ）のダイナミック フラッシュ メモリの１セルの等価回路を示す。そして、図４Ｂ（ｃ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣWLは第２のゲート導体層５ｂの容量であり、CPLは第１のゲート導体層５ａの容量であり、ＣBLはドレインとなるＮ+層３ｂとチャネル領域８との間のＰＮ接合の容量であり、CSLはソースとなるＮ+層３ａとチャネル領域８との間のＰＮ接合の容量である。図４Ｂ（ｄ）に示すように、ワード線ＷＬ電圧が振幅すると、その動作がチャネル領域８にノイズとして影響を与える。この時のチャネル領域８の電位変動ΔＶFBは、
ΔＶFB ＝ CWL/(CPL＋CWL＋CBL＋CSL) × ＶReadWL　　（１）
となる。ここで、ＶReadWLはワード線ＷＬの読出し時の振幅電位である。式（１）から明らかなようにチャネル領域８の全体の容量CPL＋CWL＋CBL＋CSLに比べて、CWLの寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。プレートＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなく、ΔＶFBを更に小さくしてもよい。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件と、フローティングボディの電位は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
　図５Ａ～図５Ｇに、第１実施形態のダイナミック フラッシュ メモリの製造方法を示す。（ａ）図はダイナミック フラッシュ メモリセルの平面図である。そして、（ｂ）図は（ａ）図におけるＸ－Ｘ’線に沿った垂直断面図である。実際のダイナミック フラッシュ メモリ装置では、多くのこのダイナミック フラッシュ メモリセルが２次元状に配置して形成される。
　図５Ａに示すように、Ｐ層基板２０（特許請求の範囲の「基板」の一例である）の上に、例えばエピタキシャル結晶成長法により、下よりＮ+層２１、Ｐ+層２２、Ｎ+層２３を形成する。そして、Ｎ+層２３上に、平面視において、円形状のマスク材料層２４を形成する。なお、このマスク材料層２４は、複数の材料層により形成してもよい。
　次に、図５Ｂに示すように、マスク材料層２４をマスクにして、Ｎ+層２３、Ｐ+層２２、そしてＮ+層２１の上部をエッチングいて、Ｎ+層２１ａ（特許請求の範囲の「第１の不純物層」の一例である）、Ｐ+層２２ａ（特許請求の範囲の「第３の不純物層」の一例である）、Ｎ+層２３ａ（特許請求の範囲の「第２の不純物層」の一例である）よりなるＳｉ柱２５を形成する。このエッチングでは、マスク材料層２１ａの上部はエッチングされている。
　次に、図５Ｃに示すように、例えばＡＬＤ（Atomic Layer Deposition）法を用いて、全体にＳｉのＰ層２５を形成する
　次に、全体を覆ってＳｉＯ2層（図示せず）を被覆する。そして、ＲＩＥ（Reactive Ion Etching）法によりＳｉＯ2層をエッチングする。これにより、図５Ｄに示すように、Ｐ層２５の側面にＳｉＯ2層２９を形成する。そして、マスク材料層２４、ＳｉＯ2層２９をマスクにして、Ｐ層２５をエッチングしてＰ層２５ａ（特許請求の範囲の「第４の不純物層」の一例である）を形成する。この場合、Ｐ層２５ａの頂部は、Ｐ層２５ａの膜厚程度、エッチングされる。
　次に、ＳｉＯ2層２９を除去する。そして、図５Ｅに示すように、Ｐ層２５ａの底部を覆い、且つ周辺部にＳｉＯ2層２７を形成する。そして、全体を覆い、ゲート絶縁層となるＨｆＯ2層２８を形成する。そして、ＨｆＯ2層２８の下部側面を囲んだ、ゲート導体層である、例えばＴｉＮ層３０ａ（特許請求の範囲の「第１のゲート導体層」の一例である）を形成する。
　次に、図５Ｆに示すように、露出しているＨｆＯ2層２８をエッチングして、ＨｆＯ2層２８ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）を形成する。そして、全体にゲート絶縁層となるＨｆＯ2層２８ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）を形成する。そして、ＨｆＯ2層２８ｂの側面を囲み、且つ上面位置がＮ+層２３ａの下端近傍になるゲート導体層であるＴｉＮ層３０ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）を形成する。
　次に、図５Ｇに示すように、ＴｉＮ層３０ｂ上にあって、上面位置がマスク材料層２４の上面となるＳｉＯ2層３２を形成する。そしてマスク材料層２４を除去してＮ+層２３ａ上にコンタクトホール３４を形成する。そして、Ｎ+層２３ａに繋がり、且つＳｉＯ2層３２に、平面視において、ＴｉＮ層３０ｂと直交する方向に伸延する導体電極層３５を形成する。そして、Ｎ+層２１ａはソース線ＳＬに繋がり、ＴｉＮ層３０ａはプレート線（ＰＬ）に繋がり、ＴｉＮ層３０ｂはワード線ＷＬに繋がり、Ｎ+層２３ａは導体電極層３５を介してビット線ＢＬに繋がっている。これにより、Ｐ層基板２０上にダイナミック フラッシュ メモリセルが形成される。
　また、図１は、矩形状の垂直断面を有する第１のＳｉ柱２ａ、第２のＳｉ柱２ｂを用いて説明したが、これら垂直断面形状は台形状であってもよい。また、Ｓｉ柱２ａと、Ｓｉ柱２ｂの垂直断面のそれぞれが矩形状と、台形状というように異なっていてもよい。図５Ａ～５ＧにおけるＳｉ柱２５において、第１のＳｉ柱２ａに対応しているＴｉＮ層３０ａで囲まれている部分と、第２のＳｉ柱２ｂに対応しているＴｉＮ層３０ｂの形状を、矩形状と、台形状にしてもよい。
　また、図１における、第１のゲート導体層５ａは、第１のゲート絶縁層４ａの一部を囲んでいても、ダイナミック フラッシュ メモリ動作を行うことができる。また、第１のゲート導体層５ａを複数の導体層に分割して、それぞれを同期、または非同期で駆動してもダイナミック フラッシュ メモリ動作を行うことができる。同様に、第２のゲート導体層５ｂを複数の導体層に分割して、それぞれを同期、または非同期で駆動してもダイナミック フラッシュ メモリ動作を行うことができる。図５Ａ～５Ｇにおいては、第１のゲート導体層５ａに対応しているＴｉＮ層３０ａと、第２のゲート導体層に対応しているＴｉＮ層３０ｂと、を分割して形成してもよい。
　また、図１における、Ｎ+層３ａは基板３ａ上に伸延させて、ソース線ＳＬの配線導体層を兼ねさせてもよい。また、Ｎ+層３ａに、例えばＷ層などの導体層を接続してもよい。また、第１のＳｉ柱２ａ、第２のＳｉ柱２ｂが更に二次元状に多く形成した領域の外側のＮ+層３ａに、例えばＷ層などの金属、又は合金による導体層を接続させてもよい。図５Ａ～５ＧにおけるＮ+層２１ａについても同様である。
　また、Ｎ+層３ａ、３ｂ、Ｐ+層７ａ、Ｐ層７ｂのそれぞれの導電性の極性を逆にした構造においても、ダイナミック フラッシュ メモリ動作がなされる。この場合、Ｎ型の第１のＳｉ柱２ａ、第２のＳｉ柱２ｂでは、多数キャリアは電子になる。従って、インパクトイオン化により生成された電子群がチャネル領域８に蓄えられて、“１”状態が設定される。図５Ａ～５Ｇにおける、Ｎ+層２１ａ、２３ａ、Ｐ+層２２ａ、Ｐ層２５ａの関係においても同様である。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルは、書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域８との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域８の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（特徴２）
　本実施形態では、インパクトイオン化現象によって生じた正孔群１１は、主にＰ+層７ａ（図５Ａ～５ＧにおけるＰ+層２２ａに対応する）に溜められる。そして、読み出し動作におけるＮ+層３ａ、３ｂ間を流れる電子電流はＰ層７ｂ（図５Ａ～５ＧにおけるＰ層２５ａに対応する）を流れる。これにより、読み出し動作において、Ｐ層７ｂの電子電流のチャネルと、正孔群１１を溜めているＰ+層７ａ部のフローティングボディが区分され、より安定したフローティングボディ電圧が維持される。これにより、ダイナミック フラッシュ メモリが安定した動作が出来、高性能化に繋がる。
（特徴３）
　本実施形態では、図５B、図５Cに示すように、Ｐ+層２２ａよりなるＳｉ柱２５を形成した後、Ｐ層２５ａを例えばＡＬＤ法で一様にＰ+層２２ａの側面を覆って形成した。これにより、容易にアクセプタ不純物濃度の異なるＰ+層２２ａとＰ層２５ａが容易に形成される。また、Ｐ+層２２ａとＰ層２５ａを別々に形成することにより、Ｐ+層２２ａとＰ層２５ａとの半導体材料をダイナミック フラッシュ メモリ動作に合わせて選択することができる。これにより、ダイナミック フラッシュ メモリ構造設計の自由度が広がる。これはダイナミック フラッシュ メモリの高性能化に繋がる。
　（第２実施形態）
　図６と、図７Ａ，図７Ｂとを用いて、第２実施形態のダイナミック フラッシュ メモリの構造と、その製造方法とを説明する。なお、実際のメモリ装置では、多くのダイナミック フラッシュ メモリセル９が基板１上に行列状に配置されている。図６と、図７Ａ，図７Ｂとにおいて、図１と同一又は類似の構成部分には同一の符号を付してある。
　図６に示すように、第２のＳｉ柱２Ｂの全体がＰ層７Bとなっている。そして、第１のＳｉ柱２ａには、その中心部にＰ+層７ａａ、このＰ+層を囲んでＰ層７ａｂが形成される。その他は、図１と同じである。なお、垂直方向において、Ｐ+層７ａａと、Ｓｉ柱２ＢのＰ層７Ｂとの境界は、絶縁層６の内部、または絶縁層６の近傍の第１のＳｉ柱２ａ、又は第２のＳｉ柱２Ｂにあってもよい。
　図７Ａに示すように、Ｐ層基板２０上に、例えばエピタキシャル結晶成長法により、下よりＮ+層２１、Ｐ+層２２ｂ、Ｐ層４０、Ｎ+層２３を形成する。そして、Ｎ+層２３上にマスク材料層２４を形成する。このように、図５ＡにおけるＰ+層２２が、本実施形態ではＰ+層２２ｂと、Ｐ層４０に分かれて形成される。
　次に、図５Ｂ～図５Ｇと同じ工程を行う。これにより、図７Ｂに示すように、プレート線ＰＬに接続したＴｉＮ層３０ａで囲まれた部分のＳｉ柱２６全体にＰ+層２２Ａが形成される。そして、ワード線ＷＬに接続したＴｉＮ層３０ｂで囲まれた部分のＳｉ柱２６全体にＰ層４０ａが形成される。他は図５Ｂ～図５Ｇで示したのと同じである。これにより、ダイナミック フラッシュ メモリセルがＰ層基板２０上に形成される。なお、Ｐ+層２２ＡとＰ層４０ａの境界は、垂直方向において、ＨｆＯ2層２８ｂの底部位置に対して上方、または下方にあってもよい。
　本実施形態は、下記の特徴を供する。
　（特徴１）
　図６で示したように、本実施形態では、“１”データ書き込みによる正孔群は、図１の場合より更に第１のＳｉ柱２ａ内のＰ+層７ａａ（図７ＢのＰ+層２２Ａに対応する）に溜められる。これにより、ワード線ＷＬに印加されるアドレスパルス電圧によるＰ+層７ａａのフローティングボディ電圧の変動が抑圧される。これにより、ダイナミック フラッシュ メモリが安定した動作が出来る。
　（特徴２）
　本実施形態では、図６で示す第２のＳｉ柱２Ｂの全体をＰ層７Ｂにすることにより、第２のＳｉ柱２Ｂの全体を、“１”、“０”読み出しの電子電流のチャネルとして動作できる。これにより、ダイナミック フラッシュ メモリの高速化が図れる。
　（特徴３）
　図７Ａで説明したように、エピタキシャル結晶成長法により、容易にＰ+層２２上にＰ層４０を形成することができる。そして、このＰ層４０からＰ層４０ａが形成される。
　（第３実施形態）
　図８を用いて、第３実施形態のダイナミック フラッシュ メモリの構造について説明する。そして、図９Ａ、図９Ｂを用いて、第３実施形態のダイナミック フラッシュ メモリの製造方法を説明する。なお、実際のメモリ装置では、多くのダイナミック フラッシュ メモリセル９が基板１上に行列状に配置されている。図８、図９Ａ、図９Ｂにおいて、図１、図５A～図５G、図６、図７Ｂと同一又は類似の構成部分には同一の符号を付してある。
　図８に示すように、平面視において、第２のＳｉ柱２Ｃの外周線が、第１のＳｉ柱２ａの外周線の内側になるように形成されている。そして、第１のＳｉ柱２ａには、その中心部にＰ+層７ａａ、このＰ+層７ａａを囲んでＰ層７ａｂが形成される。そして、第２のＳｉ柱２ＣはＰ層７Cより形成されている。そして、その他は、図６と同じである。なお、垂直方向において、Ｐ+層７ａａと、Ｐ層７Ｃとの境界は、絶縁層６の内部、または絶縁層６の近傍の第１のＳｉ柱２ａ、又は第２のＳｉ柱２Ｃにあってもよい。
　図９Ａに示すように、ＴｉＮ層３０ａを形成した後、ＴｉＮ層３０ａ上にＳｉＯ2層４２を形成する。そして、ＳｉＯ2層４２の上面より上のＨｆＯ2層２８（図５Ｅに示す）と、Ｐ層２５ａ（図５Ｅに示す）と、をエッチングしてＨｆＯ2層２８ａａと、Ｐ層２５ａａと、を形成する。なお、Ｐ層２５ａのエッチングは、Ｐ層４０ａの表層まで行ってもよい。また、Ｐ層２５ａの除去は、Ｐ層２５ａを酸化して、その酸化膜を除去することによってもよい。
　次に、図９Ｂに示すように、ＳｉＯ2層４２を除去する。そして、ＴｉＮ層３０ｂ上にあって、上面位置がマスク材料層２４の上面となるＳｉＯ2層３２を形成する。そしてマスク材料層２４を除去してＮ+層２３ａ上にコンタクトホール３４を形成する。そして、Ｎ+層２３ａに繋がり、且つＳｉＯ2層３２に、平面視において、ＴｉＮ層３０ｂと直交する方向に伸延する導体電極層３５を形成する。そして、Ｎ+層２１ａはソース線ＳＬに繋がり、ＴｉＮ層３０ａはプレート線（ＰＬ）に繋がり、ＴｉＮ層３０ｂはワード線ＷＬに繋がり、Ｎ+層２３ａは導体電極層３５を介してビット線ＢＬに繋がっている。これにより、Ｐ層基板２０上にダイナミック フラッシュ メモリセルが形成される。なお、ＳｉＯ2層４２は除去しないで残しておいてもよい。
　本実施形態は、下記の特徴を供する。
　（特徴１）
　本実施形態では、図８に示すように、“１”データ書き込みの正孔群の蓄積をＰ+層７ａａ（図９ＢのＰ+層２２Ａに対応する）で行う。この場合、Ｐ+層７ａａを有する第１のＳｉ柱２ａは、主に正孔群の蓄積部として働く。そして、Ｐ層７Ｃで形成された第２のＳｉ柱２Cは、主に“１”、“０”読み出しのスイッチ用のチャネルとして働く。これにより、第１のＳｉ柱２ａの外周線を、第２のＳｉ柱２Cの外周線より外側になるように形成することにより、第１の方向に繋がり、且つ第１の方向に直交する方向では、互いに分離したワード線に繋がる第２のゲート導体層５ｂを容易に形成できる。これにより、ダイナミック フラッシュ メモリの高集積化が図れる。
（その他の実施形態）
　なお、第１実施形態では、プレート線ＰＬに繋がるゲート導体層５ａは、単層または複数の導体材料層を組み合わせて用いてもよい。同じく、ワード線ＷLに繋がるゲート導体層５ｂは、単層または複数の導体材料層を組み合わせて用いてもよい。また、ゲート導体層の外側が、例えばＷなどの配線金属層に繋がっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　なお、図１において、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くして、CPL＞CWLとした。しかし、プレート線ＰＬを付加することだけでも、ワード線WLのチャネル領域８に対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域８の電位変動ΔＶFBは、小さくなる。
　また、第１実施形態の説明におけるプレート線ＰＬの電圧は、各動作モードに関わらず、例えば、２Ｖの固定電圧を印加しても良い。また、プレート線ＰＬの電圧は、消去時のみ、例えば、０Ｖを印加しても良い。また、プレート線ＰＬの電圧は、ダイナミック フラッシュ メモリ動作ができる条件を満たす電圧であれば、固定電圧、または時間的に変化する電圧を与えてもよい。
　また、第１実施形態では、第１のＳｉ柱２ａ、第２のＳｉ柱２ｂの平面視における形状は、円形状であったが、第１のＳｉ柱２ａ、第２のＳｉ柱２ｂの平面視における形状は、円形、楕円、一方方向に長く伸びた形状などであってもよい。そして、ダイナミック フラッシュ メモリセル領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるＳｉ柱が混在して形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態の説明では、消去動作時にソース線ＳＬを負バイアスにして、フローティングボディＦＢであるチャネル領域８内の正孔群を引き抜いていたが、ソース線ＳＬに代わり、ビット線ＢＬを負バイアスにして、あるいは、ソース線ＳＬとビット線ＢＬの両方を負バイアスにして、消去動作を行ってもよい。または、他の電圧条件により、消去動作を行ってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１において、Ｎ+層３ａと、第１のＳｉ柱２ａとの間に、Ｎ型、またはＰ型の不純物層があってもよい。また、Ｎ+層３ｂと、第２のＳｉ柱２ｂとの間に、Ｎ型、またはＰ型の不純物層があってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１において、Ｐ+層７ａ、Ｐ層７ｂは、それぞれが異なる半導体材料層で形成されていてもよい。また、Ｐ+層７ａは第１のＳｉ柱２ａ、第２のＳｉ柱２ｂでアクセプタ不純物濃度が異なっていてもよい。同じく、Ｐ層７ｂは第１のＳｉ柱２ａ、第２のＳｉ柱２ｂでアクセプタ不純物濃度が異なっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態における、Ｎ+層３ａ、３ｂは、ドナー不純物を含んだ、他の半導体材料層より形成されてもよい。また、Ｎ+層３ａと、Ｎ+層３ｂと、は異なる半導体材料層で形成されてもよい。
　また、図１における、垂直方向における、第１のＳｉ柱２ａと第２のＳｉ柱２ｂのチャネル領域８との境界は、絶縁層６の位置にあってもよいし、または第１のＳｉ柱２ａの上部、または第２のＳｉ柱２ｂの下部にあってもよい。のことは、本発明に係るその他の実施形態においても同様である。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いたメモリ装置の製造方法によれば、高密度で、かつ高性能のダイナミック フラッシュ メモリが得られる。
１　基板
２０　Ｐ層基板
２ａ　第１のＳｉ柱
２ｂ、２Ｂ、２Ｃ　第２のＳｉ柱
２６　Ｓｉ柱
３ａ、３ｂ、２１、２３、２１ａ、２３ａ　Ｎ+層
４ａ　第１のゲート絶縁層
４ｂ　第２のゲート絶縁層
５ａ　第１のゲート導体層
５ｂ　第２のゲート導体層
６　絶縁層
８　チャネル領域
７ａ、７ａa、２２、２２ａ、２２ｂ、２２Ａ　Ｐ+層
７ｂ、７ｂｂ、７Ｂ、７Ｃ、２５、２５ａ、２５ａａ、４０、４０ａ　Ｐ層
９　ダイナミック フラッシュ メモリセル
１１　正孔群
１２ａ、１２ｂ　反転層
１３　ピンチオフ点
ＳＬ　ソース線
ＰＬ　プレート線
ＷＬ　ワード線
ＢＬ　ビット線
２４　マスク材料層
２７、２９、３２　ＳｉＯ2層
２８、２８ａ、２８ｂ　ＨｆＯ2層
３０ａ、３０ｂ　ＴｉＮ層
３４　コンタクトホール
３５　導体電極層

Claims (8)

  1. 　第１のゲート導体層と、第２のゲート導体層と、第１の不純物層と、第２の不純物層に印加する電圧を制御して、半導体柱の内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により形成した前記半導体柱の多数キャリアである正孔群又は電子群を保持するデータ保持動作と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物層と、前記第２の不純物層に印加する電圧を制御して、前記半導体柱の内部から前記半導体柱の多数キャリアである前記正孔群又は前記電子群を除去するデータ消去動作と、を行うメモリ装置の製造方法であって、
    　基板上に垂直方向に立ち、水平断面視において、中心部にある第３の不純物層と、前記第３の不純物層を囲み、且つ前記第３の不純物層より不純物濃度の低い第４の不純物層とを、少なくとも垂直方向の下方に有する前記半導体柱を形成する工程と、
    　前記半導体柱の下方の第１の半導体柱側面を囲む第１のゲート絶縁層を形成する工程と、
    　前記第１のゲート絶縁層の側面を囲む前記第１のゲート導体層を形成する工程と、
    　前記第１のゲート絶縁層に繋がり、且つ前記半導体柱の上方の第２の半導体柱側面を囲んだ第２のゲート絶縁層を形成する工程と、
    　前記第２のゲート絶縁層の側面を囲み、前記第２のゲート導体層を形成する工程と、
    　前記半導体柱を形成する前に、または形成した後に前記半導体柱の底部に繋がった前記第１の不純物層を形成する工程と、
    　前記半導体柱を形成する前に、または形成した後に、前記半導体柱の頂部に前記第２の不純物層を形成する工程と、
    　を有することを特徴とする半導体素子を用いたメモリ装置の製造方法。
  2. 　前記第３の不純物層が前記第１の不純物層と前記第２の不純物層とに繋がって形成され、
    　前記第４の不純物層が前記第１の不純物層と前記第２の不純物層とに繋がって形成される、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置の製造方法。
  3. 　前記第３の不純物層を少なくとも下方に有した第１の不純物層柱を形成する工程と、
    　前記第１の不純物層柱を囲んで前記第４の不純物層を形成して、前記半導体柱を形成する工程を、有する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置の製造方法。
  4. 　前記第２のゲート絶縁層で囲まれた前記第２の半導体柱が、前記第１の不純物領域より不純物濃度の低い第５の不純物領域より形成される、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置の製造方法。
  5. 　平面視において、前記前記第２のゲート絶縁層で囲まれた部分の前記半導体柱の外周線が、前記第１のゲート絶縁層で囲まれた部分の前記半導体柱の外周線より内側にあるよう形成される、
    　ことを特徴とする請求項４に記載の半導体素子を用いたメモリ装置の製造方法。
  6. 　前記第３の半導体層と前記第４の半導体層とを、異なる半導体材料層で形成する、
    　ことを特徴とする請求項４に記載の半導体素子を用いたメモリ装置の製造方法。
  7. 　前記第１の不純物層に繋がる配線は、ソース線であり、前記第２の不純物層に繋がる配線はビット線であり、前記第１のゲート導体層に繋がる配線が、第１の駆動制御線であり、前記第２のゲート導体層に繋がる配線がワード線であり、
    　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作と、を行う、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置の製造方法。
  8. 　前記第１のゲート導体層と前記半導体柱との間の第１のゲート容量は、前記第２のゲート導体層と前記半導体柱との間の第２のゲート容量よりも大きい、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置の製造方法。
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