WO2023073765A1 - 半導体メモリ装置の製造方法 - Google Patents

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WO2023073765A1
WO2023073765A1 PCT/JP2021/039319 JP2021039319W WO2023073765A1 WO 2023073765 A1 WO2023073765 A1 WO 2023073765A1 JP 2021039319 W JP2021039319 W JP 2021039319W WO 2023073765 A1 WO2023073765 A1 WO 2023073765A1
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layer
insulating layer
gate
impurity
memory device
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PCT/JP2021/039319
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理一郎 白田
望 原田
康司 作井
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
理一郎 白田
望 原田
康司 作井
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
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    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells

Definitions

  • the present invention relates to a method of manufacturing a semiconductor memory device.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • a PCM Phase Change Memory
  • Non-Patent Document 4 RRAM (Resistive Random Access Memory, see, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, see, for example, Non-Patent Document 5) that changes the resistance by changing the direction of the magnetic spin by current ) can be highly integrated.
  • DRAM memory cell see Non-Patent Document 6
  • the present application relates to a dynamic flash memory that does not have resistance change elements or capacitors and can be configured only with MOS transistors.
  • FIG. 8 shows the write operation of a DRAM memory cell composed of a single MOS transistor without the capacitor described above, FIG. 8 shows the operational problem, and FIG. 8 shows the read operation.
  • FIG. 8 shows the write operation of the DRAM memory cell.
  • FIG. 8(a) shows a "1" write state.
  • the memory cell is formed on the SOI substrate 100 and includes a source N + layer 103 (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer”) to which a source line SL is connected.
  • the drain N + layer 104 connected to the line BL, the gate conductive layer 105 connected to the word line WL, and the floating body 102 of the MOS transistor 110a.
  • a memory cell of the DRAM is composed of these pieces.
  • the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
  • the MOS transistor 110a When "1" is written to the memory cell constituted by one MOS transistor 110a, the MOS transistor 110a is operated in the saturation region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point P and does not reach the drain N + layer 104 connected to the bit line. In this way, both the bit line BL connected to the drain N + layer 104 and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the gate voltage is set to about 1/2 of the drain voltage. is operated, the electric field intensity becomes maximum at the pinch-off point P near the drain N + layer 104 .
  • the holes 106 generated at the same time charge the floating body 102 . In this case, the generated holes contribute as increments of majority carriers because the floating body 102 is P-type Si.
  • the floating body 102 is filled with the generated holes 106, and when the voltage of the floating body 102 becomes higher than that of the source N + layer 103 by Vb or more, the generated holes are discharged to the source N + layer 103.
  • Vb is the built-in voltage of the PN junction between the source N + layer 103 and the floating body 102 of the P layer, which is about 0.7V.
  • FIG. 8B shows how the floating body 102 is saturated charged with the generated holes 106 .
  • FIG. 8(c) shows how the "1" write state is rewritten to the "0" write state.
  • the voltage of the bit line BL is negatively biased, and the PN junction between the drain N + layer 104 and the floating body 102 of the P layer is forward biased.
  • the holes 106 previously generated in the floating body 102 in the previous cycle flow to the drain N + layer 104 connected to the bit line BL.
  • the capacitance CFB of the floating body 102 is composed of the capacitance CWL between the gate connected to the word line and the floating body 102, and the source N + layer 103 connected to the source line.
  • FIG. 10(a) shows a "1" write state
  • FIG. 10(b) shows a "0" write state.
  • Vb is written to the floating body 102 by writing "1”
  • the floating body 102 is pulled down to a negative bias when the word line returns to 0 V at the end of writing.
  • the negative bias becomes even deeper. Therefore, as shown in FIG. do not have.
  • This small operating margin is a major problem of the present DRAM memory cell.
  • a method for manufacturing a memory device using a semiconductor element includes: By controlling the voltage applied to the first gate conductor layer, the second gate conductor layer, the first impurity layer, and the second impurity layer, an impact ionization phenomenon or a gate a data holding operation of holding hole groups or electron groups that are majority carriers of the semiconductor pillars formed by an induced drain leak current; the first gate conductor layer; the second gate conductor layer; and a data erasing operation of removing the group of holes or the group of electrons, which are the majority carriers of the semiconductor pillar, from the inside of the semiconductor pillar by controlling the voltage applied to the second impurity layer.
  • a semiconductor memory device manufacturing method comprising: a first impurity layer, a first insulating layer, a first material layer, a second insulating layer, a second material layer, and a third material layer from below in a vertical direction on the substrate; a step of laminating the The bottom part is on the surface of or inside the first impurity layer, and the first insulating layer, the first material layer, the second insulating layer, the second material layer, and the third material layer.
  • the first impurity layer is connected to a source line
  • the first gate conductor layer is connected to a plate line
  • the second gate conductor layer is connected to a word line
  • the second impurity layer is connected to a word line.
  • the layer is connected to the bit line, and the wiring conductor layer of the bit line is formed to extend in a direction perpendicular to the first direction in plan view (second invention).
  • the step of removing a portion of the third material layer to expose the top of the semiconductor pillar; forming a third impurity layer covering the exposed top of the semiconductor pillar; has The third impurity layer serves as the second impurity layer (third invention).
  • the step of forming a fourth impurity layer on the top of the semiconductor pillar is formed by the third impurity layer and the fourth impurity layer (fourth invention).
  • the inner walls of the second hole and the third hole are covered with the second hole.
  • a third gate insulating layer is formed to cover the first gate insulating layer and the second gate insulating layer (a fifth invention).
  • the third material layer has at least one insulating layer (sixth invention).
  • the first insulating layer, the first material layer, the second insulating layer, the second material layer, and the third insulating layer protruded outside the block region. and etching away the third material layer; (7th invention).
  • FIG. 1 is a structural diagram of a semiconductor memory device according to a first embodiment
  • FIG. FIG. 4 is a diagram for explaining an erase operation mechanism of the semiconductor memory device according to the first embodiment
  • FIG. 2 is a diagram for explaining a write operation mechanism of the semiconductor memory device according to the first embodiment
  • FIG. FIG. 2 is a diagram for explaining a read operation mechanism of the semiconductor memory device according to the first embodiment
  • FIG. FIG. 2 is a diagram for explaining a read operation mechanism of the semiconductor memory device according to the first embodiment
  • FIG. FIG. 4 is a structural diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment;
  • FIG. 4 is
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment;
  • FIG. 10 is a diagram for explaining a method of manufacturing a semiconductor memory device according to a second embodiment;
  • FIG. 10 is a diagram for explaining a method of manufacturing a semiconductor memory device according to a third embodiment;
  • FIG. 10 is a diagram for explaining a method of manufacturing a semiconductor memory device according to a third embodiment;
  • FIG. 10 is a diagram for explaining a write operation of a conventional DRAM memory cell that does not have a capacitor;
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor;
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor;
  • dynamic flash memory a semiconductor memory device
  • FIG. 1 The structure, operation mechanism, and manufacturing method of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 5.
  • FIG. 1 The structure of a dynamic flash memory cell will be described with reference to FIG. Then, a data erasing mechanism will be described with reference to FIG. 2, a data writing mechanism will be described with reference to FIG. 3, and a data writing mechanism will be described with reference to FIG. Then, a method of manufacturing a dynamic flash memory will be described with reference to FIG.
  • FIG. 1 shows the structure of a dynamic flash memory cell according to a first embodiment of the invention.
  • a silicon semiconductor pillar 2 (an example of a ⁇ semiconductor pillar'' in the claims) (hereinafter referred to as a ⁇ Si pillar'') is placed on a substrate 1 (an example of a ⁇ substrate'' in the scope of claims). ).
  • the Si pillar 2 includes, from the bottom, an N + layer 3a (which is an example of a "first impurity layer” in the claims), a semiconductor region 7 containing acceptor impurities (hereinafter, a semiconductor region containing acceptor impurities is referred to as “ (referred to as a "P layer”), and an N + layer 3b (which is an example of a "second impurity layer” in the scope of claims).
  • the P layer 7 between the N + layers 3a and 3b becomes a channel region 7a.
  • a first gate insulating layer 4a (which is an example of the "first gate insulating layer” in the scope of claims) surrounds the lower portion of the Si pillar 2, and a second gate insulating layer surrounds the upper portion of the Si pillar 2.
  • first gate conductor layer 5a Surrounding the first gate insulating layer 4a is a first gate conductor layer 5a (which is an example of the "first gate conductor layer” in the claims), and surrounding the second gate insulating layer 4b. Then, there is a second gate conductor layer 5b (which is an example of the "second gate conductor layer” in the claims). The first gate conductor layer 5 a and the second gate conductor layer 5 b are separated by an insulating layer 6 .
  • a dynamic flash memory cell comprising N + layers 3a and 3b, P layer 7, first gate insulating layer 4a, second gate insulating layer 4b, first gate conductor layer 5a and second gate conductor layer 5b is formed. is formed.
  • the N + layer 3a serves as a source line SL (an example of a "source line” in the claims), and the N + layer 3b serves as a bit line BL (a "bit line” in the claims).
  • the first gate conductor layer 5a corresponds to the plate line PL (which is an example of the "plate line” in the claims)
  • the second gate conductor layer 5b corresponds to the word line WL (which is an example of the "plate line” in the claims). (which is an example of the "word line” in the claims).
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL. It is desirable to have
  • first gate conductor layer 5a may be divided into two or more, and each of them may be operated synchronously or asynchronously as a conductor electrode of the first plate line.
  • second gate conductor layer 5b may be divided into two or more, each of which may be operated synchronously or asynchronously as a conductor electrode of the word line WL. This also provides dynamic flash memory operation.
  • FIG. 2(a) shows a state in which the hole groups 10 generated by impact ionization in the previous cycle are stored in the channel region 7a before the erasing operation. and.
  • V ERA is, for example, -3V.
  • V FB V ERA +Vb.
  • the threshold voltage of the second gate conductor layer 5b connected to this word line WL is increased.
  • the erased state of this channel region 7a is logical storage data "0". Note that the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL and the potential of the floating body described above are only examples for performing the erase operation, and other operating conditions under which the erase operation can be performed. may be
  • FIG. 3 shows the write operation of a dynamic flash memory cell.
  • 0 V for example, is input to the N + layer 3a connected to the source line SL
  • 3 V for example, is input to the N + layer 3b connected to the bit line BL
  • the plate line PL 2 V for example, is input to the connected first gate conductor layer 5a
  • 5 V for example, is input to the second gate conductor layer 5b connected to the word line WL.
  • an annular inversion layer Ra is formed in the channel region 7a inside the first gate conductor layer 5a to which the plate line PL is connected.
  • the first N-channel MOS transistor region having conductor layer 5a is operated in the saturation region.
  • a pinch-off point P exists in the inversion layer Ra inside the first gate conductor layer 5a to which the plate line PL is connected.
  • the second N-channel MOS transistor region having the second gate conductor layer 5b connected to the word line WL is operated in the linear region.
  • an inversion layer Rb is formed all over the channel region 7a inside the second gate conductor layer 5b connected to the word line WL without any pinch-off point.
  • the inversion layer Rb formed entirely inside the second gate conductor layer 5b connected to the word line WL is a substantial drain of the first N-channel MOS transistor region having the first gate conductor layer 5a.
  • the electric field is maximum at the first boundary region of , and the impact ionization phenomenon occurs in this region. Since this region is the region on the source side viewed from the second N-channel MOS transistor region having the second gate conductor layer 5b connected to the word line WL, this phenomenon is called the source-side impact ionization phenomenon.
  • the generated hole group 10 is majority carriers in the channel region 7a, and charges the channel region 7a to a positive bias. Since the N + layer 3a connected to the source line SL is at 0 V, the channel region 7a is at the built-in voltage Vb (approximately 0 V) of the PN junction between the N + layer 3a connected to the source line SL and the channel region 7a. .7V).
  • Vb approximately 0 V
  • the threshold voltages of the first N-channel MOS transistor region and the second N-channel MOS transistor region are lowered due to the substrate bias effect. Thereby, as shown in FIG. 3(c), the threshold voltage of the second N-channel MOS transistor region connected to word line WL is lowered.
  • the write state of this channel region 7a is assigned to logical storage data "1".
  • a second boundary region between the N + layer 3a and the channel region 7a, or a second boundary region between the N + layer 3b and the channel region 7a may be generated by the impact ionization phenomenon or the GIDL current in the boundary region 3, and the channel region 7a may be charged with the generated hole group 10.
  • FIG. The voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are only examples for performing the write operation, and other voltage conditions that allow the write operation may be used.
  • FIGS. 4A and 4B A read operation of the dynamic flash memory cell will be described with reference to FIGS. 4A and 4B.
  • the read operation of the dynamic flash memory cell will be described with reference to FIGS. 4A(a) to 4A(c).
  • FIG. 4A(a) when the channel region 7a is charged to the built-in voltage Vb (approximately 0.7 V), the threshold voltage drops due to the substrate bias effect. This state is assigned to logical storage data "1".
  • FIG. 4A(b) when the memory block selected before writing is in the erased state "0" in advance, the channel region 7a has the floating voltage V FB of V ERA +Vb.
  • a write operation randomly stores a write state of "1".
  • logical storage data of logical "0" and "1" are created for the word line WL.
  • reading is performed by the sense amplifier using the level difference between the two threshold voltages for the word line WL.
  • FIG. 4B(a) to FIG. 4B(d) are used to compare the magnitude relationship between the gate capacitances of the two first gate conductor layers 5a and the second gate conductor layers 5b during the read operation of the dynamic flash memory cell. , the related operations are explained.
  • the gate capacitance of the second gate conductor layer 5b connected to the word line WL is preferably designed to be smaller than the gate capacitance of the first gate conductor layer 5a connected to the plate line PL.
  • the vertical length of the first gate conductor layer 5a connected to the plate line PL is greater than the vertical length of the second gate conductor layer 5b connected to the word line WL.
  • FIG. 4B(b) shows an equivalent circuit of one cell of the dynamic flash memory of FIG. 4B(a).
  • FIG. 4B(c) shows the coupling capacity relationship of the dynamic flash memory.
  • CWL is the capacitance of the second gate conductor layer 5b
  • CPL is the capacitance of the first gate conductor layer 5a
  • CBL is the capacitance between the N + layer 3b serving as the drain and the channel region 7a
  • C SL is the capacitance of the PN junction between the N + layer 3a serving as the source and the channel region 7a.
  • the operation affects the channel region 7a as noise.
  • V ReadWL is the amplitude potential at the time of reading the word line WL.
  • ⁇ V FB can be reduced by reducing the contribution of C WL compared to the total capacitance C PL +C WL +C BL +C SL of the channel region 7a.
  • the memory cell in plan view .DELTA.V.sub.FB may be made even smaller without reducing the integration density.
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL, and the potential of the floating body described above are examples for performing the read operation, and other operating conditions under which the read operation can be performed. may be
  • FIGS. 5A to 5M A method for manufacturing the semiconductor memory device according to the first embodiment will be described with reference to FIGS. 5A to 5M.
  • (a) is a plan view of one memory cell of the semiconductor memory device
  • (b) is a cross-sectional view along line XX' in (a)
  • (c) is a ) along the line YY'.
  • a memory device a large number of memory cells are arranged two-dimensionally.
  • an N + layer 12 (an example of a "first impurity layer” in the claims) is placed on a P-layer substrate 11 (an example of a "substrate” in the claims) from below. ), a first insulating layer 13 (which is an example of the "first insulating layer” in the claims), a silicon nitride (SiN) layer 14a (an example of the "first material layer” in the claims) ), the second insulating layer 15 (which is an example of the “second insulating layer” in the claims), and the SiN layer 14b (which is an example of the “second material layer” in the claims) , a third insulating layer 17 (an example of a "third insulating layer” in the scope of claims), and a third material layer 18 (an example of a "third material layer” in the scope of claims) to form
  • an epitaxial crystal growth method is used to form Si pillars 22 (which are an example of "semiconductor pillars" in the scope of claims) in the holes 20 .
  • the top surface is grown to be above the top surface of the third material layer 18, and then the top surface is moved to the top by CMP (Chemical Mechanical Polishing).
  • CMP Chemical Mechanical Polishing
  • a Si pillar 22 is formed by polishing so as to be positioned on the upper surface of the material layer 18 of No. 3 .
  • heat treatment is performed to diffuse the donor impurities of the N + layer 12 into the Si pillars 22 to form the N + layer 12a.
  • holes 23a which are examples of "second holes” in the claims
  • 23b second holes in the claims
  • second holes which is an example of "third vacancies”
  • a large number of Si pillars are arranged two-dimensionally. It becomes a support connected to the layer 18 . This support prevents the second insulating layer 15, the third insulating layer 17 and the third material layer 18 from bending or breaking during the formation of the holes 23a, 23b.
  • a dummy Si pillar is formed outside the block region in which the Si pillars are two-dimensionally arranged, and in a plan view, the second insulating layer 15 and the third insulating layer, one side of which floats, are formed outside the dummy Si pillar. 17.
  • the second insulating layer 15, the third insulating layer 17 and the third material layer 18 are cleaned and the SiN layers 14a and 14b are etched. Damage can be prevented.
  • the exposed Si pillars 22 are oxidized to form SiO 2 layers 25a (which are examples of the “first gate insulating layer” in the claims), 25b (the ), 25c is formed.
  • doped poly-Si layers 26a and 26b containing a large amount of donor or acceptor impurities are formed in the holes 23a and 23b.
  • a doped poly-Si layer is formed on the third material layer 18 and the SiO2 layer 25c. This doped poly-Si layer is polished and removed by the CMP method. At the same time, the SiO2 layer 25c is also removed. Then, a fifth insulating layer 28 is formed over the entire surface.
  • photolithography and RIE are used to form a third material layer 18a surrounding the Si pillar 22 and extending in the XX′ line direction in plan view, and a fifth insulating layer. 28a.
  • the third insulating layer 17, the doped poly-Si layer 26b, the second insulating layer 15, and the doped poly-Si are etched.
  • Layer 26a is etched to form third insulating layer 17a, doped poly-Si layer 26aa (which is an example of the "first gate conductor layer” in the claims), second insulating layer 15a, and doped poly-Si layer 26ba ( (which is an example of the "second gate conductor layer” in the claims) is formed.
  • a SiO 2 layer (not shown) is deposited on the entire surface by CVD (Chemical Vapor Deposition). Then, a SiO 2 layer 30 whose upper surface is located at the upper surface of the fifth insulating layer 28a is formed by polishing by the CMP method.
  • the third material layer 18a above the third insulating layer 17a and the fifth insulating layer 28a are removed.
  • the upper layer of the SiO 2 layer 30 is removed to form a SiO 2 layer 30a.
  • the tops of the Si pillars 22 are exposed.
  • an N + layer 32 (an example of the "second impurity layer” and “third impurity layer” in the claims) is formed by selective epitaxial crystal growth.
  • a SiO 2 layer 34 is formed on the N + layer 32 and the third insulating layer 17a.
  • a contact hole 35 is formed in the SiO 2 layer 34 on the N + layer 32 .
  • a metal wiring layer 36 connected to the N + layer 32 through the contact hole 35 and extending in the YY' line direction is formed.
  • N + layer 12a is connected to source line SL
  • doped poly-Si layer 26aa is connected to plate line PL
  • doped poly-Si layer 26ba is connected to word line WL
  • metal wiring layer 36 is connected to bit line BL.
  • a dynamic flash memory is thus formed on the P-layer substrate 11 .
  • the Si pillar 22 may be formed of another semiconductor layer.
  • the doped poly-Si layers 26a and 26b may be conductor layers made of other metals or alloys.
  • the first insulating layer 13, the second insulating layer 15, and the third insulating layer 17 are insulating layers made of a single layer such as a SiO2 layer, a SiN layer, an alumina ( Al2O3 ) layer, or a plurality of layers. Layers may be used.
  • the fourth insulating layer 28 has a role of protecting the top of the Si pillar 22 from RIE etching, so it may be a layer of other material regardless of the insulating layer.
  • the third insulating layer 17 and the third material layer 18 may be formed of one insulating layer. In this case, in FIG. 5K, it is necessary to leave an insulating layer having a thickness corresponding to that of the third insulating layer 17 in the step of exposing the top of the Si pillar 22 .
  • the formation of the N + layer 12a was performed by heat treatment in the process of FIG. 5D.
  • the N + layer 12a may be formed in any step after the Si pillar 22 is formed.
  • the N + layer is not formed on the top of the Si pillar 22, but the N + layer ( (which is an example of the "fourth impurity layer" in the claims) may be formed. It is also possible to form the N + layer on the top of the Si pillar 22 and not form the N + layer 32 by the selective epitaxial crystal growth method.
  • the Si pillars 22 are formed by epitaxial crystal growth, but may be formed by other methods such as molecular beam crystal growth and ALD (Atomic Layer Deposition).
  • the doped poly-Si layers 26a and 26b are formed so as to surround the Si pillar 22 as a whole in plan view.
  • the doped poly-Si layers 26a and 26b may be divided into two in plan view.
  • the holes 20 are formed close to adjacent holes (not shown) in the XX' direction.
  • the SiO 2 layers 25a and 25b in FIG. 5F the SiO 2 layers 25a and 25b are formed so as to be in contact with the SiO 2 layer (not shown) surrounding the adjacent Si pillars (not shown). .
  • the doped poly-Si layers 26a and 26b can be separated in the YY' line direction and extended in the XX' line direction.
  • the dynamic flash memory operation can be performed by synchronously or asynchronously driving the conductor layers connected to the divided plate lines PL or word lines WL.
  • a buried conductor layer such as a W layer may be provided around the N + layer 12a.
  • a metal wiring layer connected to the N + layer 12a may be provided around the block region of the memory cells arranged two-dimensionally and connected to the source line SL.
  • the dynamic flash memory operation can also be performed in a structure in which the polarities of the conductivity types of N + layers 3a, 3b and P layer 7 are reversed in FIG. In this case, majority carriers in the Si pillar 2 become electrons. Therefore, a group of electrons generated by impact ionization is stored in the channel region 7a, and the "1" state is set. This also applies to FIG.
  • This embodiment provides the following features.
  • Feature 1 When a dynamic flash memory cell performs write and read operations, the voltage on word line WL swings up and down. At this time, the plate line PL serves to reduce the capacitive coupling ratio between the word line WL and the channel region 7 . As a result, the influence of the voltage change in the channel region 7 when the voltage of the word line WL swings up and down can be significantly suppressed. As a result, the threshold voltage difference between the MOS transistor regions of the word line WL indicating logic "0" and “1” can be increased. This leads to increased operating margins for dynamic flash memory cells.
  • the doped poly-Si layer 26a connected to the plate line PL and the doped poly-Si layer 26b connected to the word line WL are determined by the thicknesses of the SiN layers 14a and 14b as shown in FIG. 5A.
  • the thickness of the SiN layers 14a and 14b can be controlled with high precision by the deposition time when formed by, for example, a CVD (Chemical Vapor Deposition) method. As a result, variations in voltage change in the channel region 7 can be reduced, and as a result, the operating margin can be expanded.
  • SiO 2 layers 25a and 25b which are gate insulating layers, can be easily formed by oxidizing the exposed surfaces of the Si pillars 22 in the holes 23a and 23b. . This simplifies the manufacturing of the dynamic flash memory.
  • FIG. 6 (a) is a plan view of one memory cell of a semiconductor memory device, (b) is a cross-sectional view taken along line XX' in FIG. (a), and FIG. FIG. 3 is a cross-sectional view taken along line YY'; In a memory device, many memory cells are arranged two-dimensionally.
  • FIGS. 5A to 5F are performed to form SiO 2 layers 25a and 25b, and then, as shown in FIG . 40a and 40b (which is an example of the "third gate insulating layer" in the claims) are formed. Then, doped poly-Si layers 26a and 26b are formed. Then, steps similar to those shown in FIGS. 5H to 5M are performed. A dynamic flash memory is thus formed on the P-layer substrate 11 .
  • the HfO 2 layers 40a and 40b may be formed of a single layer or multiple layers of other insulating material as long as they serve as gate insulating layers.
  • the doped poly-Si layers 26a and 26b may be conductor layers made of other metals or alloys.
  • This embodiment provides the following features. As shown in FIG. 5, when the gate insulating layer is formed of only the SiO 2 layers 25a and 25b, the SiO 2 layers 25a and 25b become thicker and the effective diameter of the Si pillar 22 serving as the channel becomes smaller. As a result, the volume of the channel for storing holes, which are signals, is reduced, leading to a reduction in operating margin. In contrast, in the present embodiment, the HfO 2 layers 40a and 40b are formed outside the SiO 2 layers 25a and 25b to suppress the reduction in the diameter of the Si pillar 22 and increase the capacitance of the predetermined gate insulating layer. can be formed.
  • FIGS. 7A and 7B A method for manufacturing the semiconductor memory device according to the third embodiment will be described with reference to FIGS. 7A and 7B.
  • 7A and 7B (a) is a plan view of one memory cell of the semiconductor memory device, (b) is a cross-sectional view along line XX' in (a), and (c) is a FIG. 3 is a cross-sectional view taken along line YY';
  • a memory device many memory cells are arranged two-dimensionally in a memory cell region.
  • the third material layer 18a and the fifth insulating layer 28a are used as an etching mask to form the third insulating layer 17 and the doped poly-Si layer, as shown in FIG. 7A.
  • 26b are etched to form a third insulating layer 17a and a doped poly-Si layer 26ba (which is an example of the "second gate conductor layer" in the claims).
  • the doped poly-Si layer 26a remains without being etched, and is formed connecting adjacent Si pillars (not shown).
  • the doped poly-Si layer 26aa connected to the plate line PL has the same shape as the doped poly-Si layer 26ba connected to the word line WL in a plan view.
  • the doped poly-Si layer 26a connected to the plate line PL remains unetched and is formed connecting between adjacent Si pillars (not shown). A dynamic flash memory is thus formed on the P-layer substrate 11 .
  • This embodiment provides the following features.
  • processing by etching of the doped poly-Si layer 26a connected to the plate line PL is not required within the memory cell region. This facilitates the manufacture of dynamic flash memory.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is made larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • the gate length of the first gate conductor layer 5a is made longer than the gate length of the second gate conductor layer 5b.
  • the gate length of the first gate conductor layer 5a is not made longer than the gate length of the second gate conductor layer 5b, and the thickness of the gate insulation film of the first gate insulation layer 4a is increased. , may be thinner than the thickness of the gate insulating film of the second gate insulating layer 4b.
  • the dielectric constant of the first gate insulating layer 4a may be higher than that of the second gate insulating layer 4b. Further, the length of the first gate conductor layer 5a and the second gate conductor layer 5b, the film thickness of the first gate insulating layer 4a and the second gate insulating layer 4b, and the dielectric constant are combined to obtain the The gate capacitance of one gate conductor layer 5a may be larger than the gate capacitance of the second gate conductor layer 5b. This also applies to other embodiments.
  • the vertical length of the first gate conductor layer 5a connected to the plate line PL is made longer than the vertical length of the first gate conductor layer 5b connected to the word line WL.
  • the addition of the plate line PL alone reduces the capacitive coupling ratio (C WL /(C PL +C WL +C BL +C SL )) for the channel region 7a of the word line WL1.
  • the potential variation ⁇ V FB of the channel region 7a of the floating body is reduced. This also applies to other embodiments.
  • the voltage of the plate line PL in the description of this embodiment may be, for example, a fixed voltage regardless of each operation mode. Also, the voltage of the plate line PL may be applied, for example, 0 V only when erasing. Also, the voltage of the plate line PL may be a fixed voltage or a voltage that varies with time as long as it satisfies the conditions for dynamic flash memory operation.
  • the shape of the Si pillar 2 in plan view in FIG. 1 is circular, it may be other than circular, such as an ellipse or a shape elongated in one direction. This also applies to other embodiments.
  • the source line SL is negatively biased during the erasing operation to pull out the group of holes in the channel region 7a, which is the floating body FB, but the erasing operation is performed under other voltage conditions.
  • N + layer 3a and the P layer 7 there may be an N-type impurity layer or a P-type impurity layer having a different acceptor impurity concentration.
  • An N - type or P-type impurity layer may be provided between N + layer 3 b and P layer 7 . This also applies to other embodiments.
  • the N + layers 3a, 3b of FIG. 1 may be formed of Si or other semiconductor material layers containing donor impurities. Also, the N + layer 3a and the N + layer 3b may be formed of different semiconductor material layers. This also applies to other embodiments.
  • the Si pillars 22 in FIG. 5 may be arranged two-dimensionally in a square lattice or an orthorhombic lattice.
  • the Si pillars connected to one word line may be arranged in a zigzag or sawtooth shape with a plurality of Si pillars as one side. This also applies to other embodiments.
  • SOI and multi-layer wells may be used instead of the P-layer substrate 11 in FIG. This also applies to other embodiments.
  • the first gate conductor layer 5a and the second gate conductor layer 5b are each formed of one conductor material layer. good.
  • an insulating layer may be provided between each conductor material layer. For example, having the same thickness for these conductor material layers provides the advantage of uniform embedding of the doped poly-Si layer in FIG. 5G.
  • the plate line conductor layers in each stage extend in the same direction as the first gate conductor layer in plan view.
  • the word line conductor layer in each stage extends in the same direction as the second gate conductor layer, and the word line conductor layer in each stage and the plate line conductor layer extend in the same direction.
  • a high-density and high-performance dynamic flash memory can be obtained.

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Abstract

Ｐ層基板１１上の第１の不純物層上に、第１の絶縁層と、第１の材料層と、第２の絶縁層と、第２の材料層と、第３の絶縁層と、第３の材料層と、を積層する工程と、Ｐ層基板１１上のこれらの層を貫通した第１の空孔を形成する工程と、第１の空孔を埋めて半導体柱２２を形成する工程と、第１の材料層、第２の材料層を除去して第２の空孔と第３の空孔を形成する工程と、第２の空孔と、第３の空孔の内部において露出している半導体柱２２の表層を酸化して第１のゲート絶縁層２５ａ、２５ｂを形成する工程と、第２の空孔と第３の空孔を埋めて第１のゲート導体層２６ａａ、第２のゲート導体層２６ｂａを形成する工程を有してダイナミックフラッシュメモリを形成する。

Description

半導体メモリ装置の製造方法
　本発明は、半導体メモリ装置の製造方法に関する。
　近年、ＬＳＩ（Large Scale Integration）技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図８に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作を、図８に、動作上の問題点を、図８に、読出し動作を示す。
　図８にＤＲＡＭメモリセルの書込み動作を示す。図８（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１００に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０ａのフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０ａが１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。この１個のＭＯＳトランジスタ１１０ａで構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０ａを飽和領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点Ｐがあり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層１０４に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０ａを動作させると、ドレインＮ+層１０４近傍のピンチオフ点Ｐにおいて、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される（インパクトイオン化現象）。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図８（ｂ）は、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図８（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０ａと“０”書込みのメモリセル１１０ｂが存在する。図８（ｃ）は、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０ａ（図８（ｂ））と、生成された正孔が吐き出されたメモリセル１１０ｂ（図８（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０ａのフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、メモリセル１１０ａのしきい値電圧は、メモリセル１１０ｂのしきい値電圧よりも低くなる。その様子を図８（ｄ）に示す。
　次に、この１個のＭＯＳトランジスタで構成されたメモリセルの動作上の問題点を図９を用いて、説明する。図９（ａ）に示したように、フローティングボディ１０２の容量ＣFBは、ワード線の接続されたゲートとフローティングボディ１０２間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（１）
で表される。したがって、書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図９（ｂ）に示している。書込み時にワード線電圧ＶWLが０ＶからＶProgWLに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へのワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) × VProgWL　（２）
で表される。
ここで、
β＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) 　　　　　　　　　（３）
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線とフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×β＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図１０に読出し動作を示す。図１０（ａ）は、“１”書込み状態を、図１０（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、図１０（ｃ）に示すように、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ない。この動作マージンが小さいことが、本ＤＲＡＭメモリセルの大きい問題であった。加えて、このＤＲＡＭメモリセルを高密度化する課題がある。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態のＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。そして、上記問題を解決すると共に、ＤＲＡＭメモリセルを高性能化と、高密度化する必要がある。
　上記の課題を解決するために、本発明に係る半導体素子を用いたメモリ装置の製造方法は、
　第１のゲート導体層と、第２のゲート導体層と、第１の不純物層と、第２の不純物層に印加する電圧を制御して、半導体柱の内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により形成した前記半導体柱の多数キャリアである正孔群又は電子群を保持するデータ保持動作と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物層と、前記第２の不純物層に印加する電圧を制御して、前記半導体柱の内部から前記半導体柱の多数キャリアである前記正孔群又は前記電子群を除去するデータ消去動作とを行う半導体メモリ装置の製造方法であって、
　基板上に垂直方向に下から第１の不純物層と、第１の絶縁層と、第１の材料層と、第２の絶縁層と、第２の材料層と、第３の材料層と、を積層する工程と、
　底部が前記第１の不純物層表面または内部にあり、且つ前記第１の絶縁層と、前記第１の材料層と、前記第２の絶縁層と、前記第２の材料層と、前記第３の材料層と、を貫通した第１の空孔を形成する工程と、
　前記第１の空孔を埋めて半導体柱を形成する工程と、
　前記第１の材料層を除去して第２の空孔と、前記第２の材料層を除去して第３の空孔を形成する工程と、
　前記第２の空孔内の露出している前記半導体柱の表層を酸化して第１のゲート絶縁層を形成するとともに、前記第３の空孔内の露出している前記半導体柱の表層を酸化して第２のゲート絶縁層を形成する工程と、
　前記第２の空孔を埋め、且つ前記第１のゲート絶縁層を覆い、且つ平面視において第１の方向に伸延した前記第１のゲート導体層を形成するとともに、前記第３の空孔を埋め、且つ前記第２のゲート絶縁層を覆い、且つ平面視において、前記第１の方向に伸延した前記第２のゲート導体層を形成する工程と、
　前記半導体柱の頂部に繋がった前記第２の不純物層を形成する工程と、
　有することを特徴とする（第１発明）。
　上記の第１発明において、前記第１の不純物層がソース線に繋がり、前記第１のゲート導体層がプレート線に繋がり、前記第２のゲート導体層がワード線に繋がり、前記第２の不純物層がビット線に繋がり、且つ前記ビット線の配線導体層が、平面視において、前記第１の方向と直交した方向に伸延して形成されることを特徴とする（第２発明）。
　上記の第１発明において、前記第３の材料層の一部を除去して、前記半導体柱の頂部を露出する工程と、
　露出した前記半導体柱の頂部を覆って第３の不純物層を形成する工程と、
　を有し、
　前記第３の不純物層が前記第２の不純物層となることを特徴とする（第３発明）。
　上記の第３発明において、前記半導体柱の頂部に第４の不純物層を形成する工程を有し、
　前記第３の不純物層と前記第４の不純物層とにより、前記第２の不純物層を形成することを特徴とする（第４発明）。
　上記の第１発明において、前記第１のゲート絶縁層と、前記第２のゲート絶縁層と、を形成した後、前記前記第２の空孔と、前記第３の空孔の内壁に前記第１のゲート絶縁層と、前記第２のゲート絶縁層を覆って、第３のゲート絶縁層を形成することを特徴とする（第５発明）。
　上記の第１発明において、前記第３の材料層が、少なくとの１層の絶縁層を有することを特徴とする（第６発明）。
　上記の第１発明において、
　平面視において、前記半導体柱が２次元状にあるブロック領域の最外場所にダミー半導体柱を形成する工程と、
　前記第１の材料層を除去して前記第２の空孔と、前記第２の材料層を除去して前記第３の空孔を形成する工程前に、
　平面視において、前記ブロック領域の外側にはみ出した前記第１の絶縁層と、前記第１の材料層と、前記第２の絶縁層と、前記第２の材料層と、前記第３の絶縁層と、前記第３の材料層と、をエッチングして除去する工程と、
　を有することを特徴とする（第７発明）。
第１実施形態に係る半導体メモリ装置の構造図である。 第１実施形態に係る半導体メモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係る半導体メモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係る半導体メモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係る半導体メモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係る半導体メモリ装置の製造方法を説明するための構造図である。 第１実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第１実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第１実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第１実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第１実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第１実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第１実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第１実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第１実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第１実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第１実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第１実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第２実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第３実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第３実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの書き込み動作を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、半導体メモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の構造、駆動方式、製造方法について、図面を参照しながら説明する。
（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムと製造方法とを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４を用いてデータ書き込みメカニズムを説明する。そして、図５を用いてダイナミック フラッシュ メモリの製造方法を説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板１（特許請求の範囲の「基板」の一例である）上にシリコン半導体柱２（特許請求の範囲の「半導体柱」の一例である）（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）がある。そして、Ｓｉ柱２は、下よりＮ+層３ａ（特許請求の範囲の「第１の不純物層」の一例である）、アクセプタ不純物を含む半導体領域７（以下、アクセプタ不純物を含む半導体領域を「Ｐ層」と称する）、Ｎ+層３ｂ（特許請求の範囲の「第２の不純物層」の一例である）がある。Ｎ+層３ａ、３ｂ間のＰ層７がチャネル領域７ａとなる。Ｓｉ柱２の下部を囲んで第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）と、Ｓｉ柱２の上部を囲んで第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）と、がある。そして、第１のゲート絶縁層４ａを囲んで第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）があり、第２のゲート絶縁層４ｂを囲んで、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がある。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６により分離されている。これによりＮ+層３ａ、３ｂ、Ｐ層７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセルが形成される。
　そして、図１に示すように、Ｎ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、Ｎ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａはプレート線ＰＬ（特許請求の範囲の「プレート線」の一例である）に、第２のゲート導体層５ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。
　なお、プレート線ＰＬに接続している、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬに接続している、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。
　また、第１のゲート導体層５ａを２つ以上に分割して、それぞれを第１のプレート線の導体電極として、同期または非同期で動作させてもよい。同様に、第２のゲート導体層５ｂを２つ以上に分割して、それぞれをワード線ＷＬの導体電極として、同期または非同期で動作させてもよい。これによっても、ダイナミック フラッシュ メモリ動作がなされる。
　図２を用いて、消去動作メカニズムを説明する。Ｎ+層３ａ、３ｂ間のチャネル領域７ａは、電気的に基板１から分離され、フローティングボディとなっている。図２（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１０がチャネル領域７ａに蓄えられている状態を示す。そして。図２（ｂ）に示すように、消去動作時には、ソース線ＳＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域７ａの初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層３ａとチャネル領域７ａのＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域７ａに蓄えられていた、正孔群１０が、ソース部のＮ+層３ａに吸い込まれ、チャネル領域７ａの電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域７ａの電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域７ａの電位状態となる。このため、フローティングボディのチャネル領域７ａの電位が負の電圧になると、第１のダイナミック フラッシュ メモリセルのＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図２（ｃ）に示すように、このワード線ＷＬに接続された第２のゲート導体層５ｂのしきい値電圧は高くなる。このチャネル領域７ａの消去状態は論理記憶データ“０”となる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件と、フローティングボディの電位は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
　図３に、ダイナミック フラッシュ メモリセルの書込み動作を示す。図３（ａ）に示すように、ソース線ＳＬの接続されたＮ+層３ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層３ｂに例えば３Ｖを入力し、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、２Ｖを入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂに、例えば、５Ｖを入力する。その結果、図３（ａ）に示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内側のチャネル領域７ａには、環状の反転層Ｒａが形成され、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタ領域は飽和領域で動作させる。この結果、プレート線ＰＬの接続された第１のゲート導体層５ａの内側の反転層Ｒａには、ピンチオフ点Ｐが存在する。一方、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域は線形領域で動作させる。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内側のチャネル領域７ａには、ピンチオフ点は存在せずに全面に反転層Ｒｂが形成される。
　このワード線ＷＬの接続された第２のゲート導体層５ｂの内側に全面に形成された反転層Ｒｂは、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタ領域の実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタ領域と、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域との間のチャネル領域７ａの第１の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域から見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線ＢＬの接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる。また、“１”書込みにおいて、ゲート誘起ドレインリーク（ＧＩＤＬ：Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ、生成された正孔群でフローティングボディＦＢ内を満たしてもよい（例えば非特許文献７を参照）。
　そして、図３（ｂ）に示すように、生成された正孔群１０は、チャネル領域７ａの多数キャリアであり、チャネル領域７ａを正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７ａはソース線ＳＬの接続されたＮ+層３ａとチャネル領域７ａとの間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７ａが正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタ領域と第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図３（ｃ）に示すように、ワード線ＷＬの接続された第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧は、低くなる。このチャネル領域７ａの書込み状態を論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、上記の第１の境界領域に替えて、Ｎ+層３ａとチャネル領域７ａとの間の第２の境界領域、または、Ｎ+層３ｂとチャネル領域７ａとの間の第３の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１０でチャネル領域７ａを充電しても良い。なお、上記のビット線BＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の電圧条件であってもよい。
　図４Ａ、図４Ｂを用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図４Ａ（ａ）～図４Ａ（ｃ）を用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図４Ａ（ａ）に示すように、チャネル領域７ａがビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、しきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図４Ａ（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域７ａがフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図４Ａ（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図４Ｂ（ａ）～図４Ｂ（ｄ）を用いて、ダイナミック フラッシュ メモリセルの読出し動作時の、２つの第１のゲート導体層５ａと第２のゲート導体層５ｂとのゲート容量の大小関係と、これに関係する動作を説明する。ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量は、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さく設計することが望ましい。図４Ｂ（ａ）に示すように、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層５ｂの垂直方向の長さより長くして、ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量を、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さくする。図４Ｂ（ｂ）に図４Ｂ（ａ）のダイナミック フラッシュ メモリの１セルの等価回路を示す。
　そして、図４Ｂ（ｃ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣWLは第２のゲート導体層５ｂの容量であり、ＣPLは第１のゲート導体層５ａの容量であり、ＣBLはドレインとなるＮ+層３ｂとチャネル領域７ａとの間のＰＮ接合の容量であり、ＣSLはソースとなるＮ+層３ａとチャネル領域７ａとの間のＰＮ接合の容量である。図４Ｂ（ｄ）に示すように、ワード線ＷＬの電圧が振幅すると、その動作がチャネル領域７ａにノイズとして影響を与える。この時のチャネル領域７ａの電位変動ΔＶFBは、
ΔＶFB ＝ CWL/(CPL＋CWL＋CBL＋CSL) × ＶReadWL　　（４）
となる。ここで、ＶReadWLはワード線ＷＬの読出し時の振幅電位である。式（４）から明らかなようにチャネル領域７ａの全体の容量CPL＋CWL＋CBL＋CSLに比べて、CWLの寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。プレートＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなく、ΔＶFBを更に小さくしてもよい。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件と、フローティングボディの電位は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
　図５Ａ～図５Ｍを用いて、第１実施形態に係る半導体メモリ装置の製造方法を説明する。これらの図において、（ａ）は半導体メモリ装置の１つのメモリセルの平面図であり、（ｂ）は（ａ）におけるＸ－Ｘ’線に沿った断面図であり、（ｃ）は（ａ）におけるＹ－Ｙ’線に沿った断面図である。メモリ装置においては、このメモリセルが２次元状に多数配置されている。
　図５Ａに示すように、Ｐ層基板１１（特許請求の範囲の「基板」の一例である）上に、下からＮ+層１２（特許請求の範囲の「第１の不純物層」の一例である）、第１の絶縁層１３（特許請求の範囲の「第１の絶縁層」の一例である）、シリコン窒化（ＳｉＮ）層１４ａ（特許請求の範囲の「第１の材料層」の一例である）、第２の絶縁層１５（特許請求の範囲の「第２の絶縁層」の一例である）、ＳｉＮ層１４ｂ（特許請求の範囲の「第２の材料層」の一例である）、第３の絶縁層１７（特許請求の範囲の「第３の絶縁層」の一例である）、第３の材料層１８（特許請求の範囲の「第３の材料層」の一例である）を形成する。
　次に、図５Ｂに示すように、リソグラフィ法と、ＲＩＥ（Reactive Ion Etching）法により、第１の絶縁層１３、シリコン窒化（ＳｉＮ）層１４ａ、第２の絶縁層１５、ＳｉＮ層１４ｂ、第３の絶縁層１７、第３の材料層１８をエッチングして、底部がＮ+層１２表面又は内部にある空孔２０（特許請求の範囲の「第１の空孔」の一例である）を形成する。
　次に、図５Ｃに示すように、エピタキシャル結晶成長法を用いて空孔２０内にＳｉ柱２２（特許請求の範囲の「半導体柱」の一例である）を形成する。この場合、エピタキシャル結晶成長法でのＳｉ成長では、その上面位置が第３の材料層１８の上面位置より上になるように成長させ、その後にＣＭＰ（Chemical Mechanical Polishing）により、その上面位置が第３の材料層１８の上面位置になるように研磨してＳｉ柱２２を形成する。
　次に、図５Ｄに示すように、熱処理により、Ｎ+層１２のドナー不純物をＳｉ柱２２内に拡散させて、Ｎ+層１２ａを形成する。
　次に、図５Ｅに示すように、ＳｉＮ層１４ａ、１４ｂを除去して、空孔２３ａ（特許請求の範囲の「第２の空孔」の一例である）、２３ｂ（特許請求の範囲の「第３の空孔」の一例である）を形成する。なお、実際のメモリ装置では、Ｓｉ柱が２次元状に多数配置されるので、これらＳｉ柱が第１の絶縁層１３、第２の絶縁層１５、第３の絶縁層１７、第３の材料層１８に繋がった支持体となる。この支持体により、空孔２３ａ、２３ｂの形成時において、第２の絶縁層１５、第３の絶縁層１７、第３の材料層１８が、曲がったり、壊れたりしないようになっている。また、Ｓｉ柱が２次元状に配置したブロック領域の外側にダミーＳｉ柱を形成し、平面視において、ダミーＳｉ柱の外側に、片側が浮いた第２の絶縁層１５、第３の絶縁層１７、第３の材料層１８が形成されないようにすることにより、第２の絶縁層１５、第３の絶縁層１７、第３の材料層１８の洗浄、ＳｉＮ層１４ａ、１４ｂのエッチング時での破損を防止することができる。
　次に、図５Ｆに示すように、露出しているＳｉ柱２２を酸化して、ＳｉＯ2層２５ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）、２５ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）、２５ｃを形成する。
　次に、図５Ｇに示すように、空孔２３ａ、２３ｂ内にドナーまたはアクセプタ不純物を多く含んだドープポリＳｉ層２６ａ、２６ｂを形成する。ドープポリＳｉ層２６ａ、２６ｂ形成では、第３の材料層１８、ＳｉＯ2層２５ｃ上にドープポリＳｉ層が形成される。このドープポリＳｉ層はＣＭＰ法により研磨して除去する。同時に、ＳｉＯ2層２５ｃも除去する。そして、全体に第５の絶縁層２８を形成する。
　次に、図５Ｈに示すように、フォトリソグラフィ法と、ＲＩＥにより、平面視において、Ｓｉ柱２２を囲み、且つＸ－Ｘ’線方向に伸延した第３の材料層１８ａ、第５の絶縁層２８ａを形成する。
　次に、図５Ｉに示すように、第３の材料層１８ａ、第５の絶縁層２８ａをエッチングマスクにして、第３の絶縁層１７、ドープポリＳｉ層２６ｂ、第２の絶縁層１５、ドープポリＳｉ層２６ａをエッチングして、第３の絶縁層１７ａ、ドープポリＳｉ層２６ａａ（特許請求の範囲の「第１のゲート導体層」の一例である）、第２の絶縁層１５ａ、ドープポリＳｉ層２６ｂａ（特許請求の範囲の「第２のゲート導体層」の一例である）を形成する。
　次に、図５Ｊに示すように、ＣＶＤ（Chemical Vapor Deposition）法により全体にＳｉＯ2層（図示せず）を堆積させる。そして、ＣＭＰ法により研磨して上面位置が、第５の絶縁層２８ａの上面位置にあるＳｉＯ2層３０を形成する。
　次に、図５Ｋに示すように、第３の絶縁層１７ａより上の第３の材料層１８ａ、第５の絶縁層２８ａを除去する。そして、ＳｉＯ2層３０の上層を除去して、ＳｉＯ2層３０ａを形成する。これによりＳｉ柱２２の頂部が露出する。
　次に、図５Ｌに示すように、選択エピタキシャル結晶成長法によりＮ+層３２（特許請求の範囲の「第２の不純物層」、「第３の不純物層」の一例である）を形成する。
　次に、図５Ｍに示すように、Ｎ+層３２、第３の絶縁層１７ａ上にＳｉＯ2層３４を形成する。そして、Ｎ+層３２上のＳｉＯ2層３４にコンタクトホール３５を形成する。そして、コンタクトホール３５を介して、Ｎ+層３２に接続し、且つＹ－Ｙ’線方向に伸延する金属配線層３６を形成する。Ｎ+層１２ａはソース線ＳＬに接続し、ドープポリＳｉ層２６ａａはプレート線ＰＬに接続し、ドープポリＳｉ層２６ｂａはワード線ＷＬに接続し、金属配線層３６はビット線ＢＬに接続される。これにより、Ｐ層基板１１上にダイナミックフラッシュメモリが形成される。
　なお、Ｓｉ柱２２は、他の半導体層で形成してもよい。また、ドープポリＳｉ層２６ａ、２６ｂは他の金属、または合金よりなる導体層を用いてもよい。
　また、第１の絶縁層１３、第２の絶縁層１５、第３の絶縁層１７は、ＳｉＯ2層、ＳｉＮ層、アルミナ（Ａｌ2Ｏ3）層などの単層、または複数層よりなる絶縁層を用いてよい。また、第４の絶縁層２８は、図５Ｇに示すように、Ｓｉ柱２２の頂部をＲＩＥエッチングから保護する役割を持つものであるので、絶縁層に関わらず他の材料層であってもよい。また、第３の絶縁層１７と第３の材料層１８は、１つの絶縁層で形成してもよい。この場合は、図５Ｋにおいて、Ｓｉ柱２２の頂部を露出させる工程において、第３の絶縁層１７に対応する厚さの絶縁層を残存させる必要がある。
　また、Ｎ+層１２ａの形成は、図５Ｄの工程において、熱処理により行った。これに対し、Ｎ+層１２ａの形成は、Ｓｉ柱２２の形成後のいずれかの工程で行ってもよい。また、図５Ｌの工程では、Ｓｉ柱２２の頂部にはＮ+層が形成されていないが、例えば熱処理の追加、イオン注入法、または低温プラズマドーピングなどによりＳｉ柱２２の頂部にＮ+層（特許請求の範囲の「第４の不純物層」の一例である）を形成してもよい。また、Ｓｉ柱２２の頂部にＮ+層を形成し、選択エピタキシャル結晶成長法によるＮ+層３２を形成しないことも可能である。
　また、図５Ｅにおいて、Ｓｉ柱２２はエピタキシャル結晶成長法により形成したが、分子線結晶成長法、ＡＬＤ（Atomic Layer Deposition）法などの他の方法で形成してもよい。
　また、図５Ｇにおいて、ドープポリＳｉ層２６ａ、２６ｂは、平面視において、Ｓｉ柱２２全体を囲んで形成した。これに対して、ドープポリＳｉ層２６ａ、２６ｂを平面視において、２つに分割して形成してもよい。例えば、空孔２０をＸ－Ｘ’線方向において、隣接する空孔（図示せず）に近づけて形成する。そして、図５ＦにおけるＳｉＯ2層２５ａ、２５ｂの形成において、ＳｉＯ2層２５ａ、２５ｂと隣接のＳｉ柱（図示せず）を囲んだＳｉＯ2層（図示せず）とを接触するように形成する。これにより、ドープポリＳｉ層２６ａ、２６ｂをＹ－Ｙ’線方向に分離させて、且つＸ－Ｘ’線方向に伸延させることができる。この場合、分割したプレート線ＰＬ、又はワード線ＷＬに接続された導体層を同期、または非同期で駆動してもダイナミック フラッシュ メモリ動作を行うことができる。
　また、図５における、Ｎ+層１２ａの周辺部に、例えばＷ層などの埋め込み導体層を設けてもよい。また、２次元状に配置したメモリセルのブロック領域の周辺に、Ｎ+層１２ａと接続する金属配線層を設けて、これをソース線ＳＬに接続してもよい。
　また、図１において、Ｎ+層３ａ、３ｂ、Ｐ層７の導電型の極性を逆にした構造においても、ダイナミック フラッシュ メモリ動作がなされる。この場合、Ｓｉ柱２での多数キャリアは電子になる。従って、インパクトイオン化により生成された電子群がチャネル領域７ａに蓄えられて、“１”状態が設定される。このことは、図５においても同様である。
　本実施形態は、下記の特徴を供する。
（特徴１）
　ダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＭＯＳトランジスタ領域のしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。このダイナミック フラッシュ メモリの製造方法において、プレート線ＰＬに繋がるドープポリＳｉ層２６ａ、ワード線ＷＬに繋がるドープポリＳｉ層２６ｂは、図５Ａに示すようにＳｉＮ層１４ａ、１４ｂの厚さにより定められる。このＳｉＮ層１４ａ、１４ｂの厚さは、例えばＣＶＤ（Chemical Vapor Deposition）法での形成では堆積時間により高精度に制御できる。これにより、チャネル領域７の電圧変化のバラツキを小さくでき、結果として、動作マージンの拡大が図られる。
（特徴２）
　図５Ｅ、図５Ｆに示すように、空孔２３ａ、２３ｂ内において、露出したＳｉ柱２２の表面を酸化することにより、簡単にゲート絶縁層であるＳｉＯ2層２５ａ、２５ｂを形成することができる。これにより、ダイナミック フラッシュ メモリの製造の簡易化が図られる。
（第２実施形態）
　図６を用いて、第２実施形態に係る半導体メモリ装置の製造方法を説明する。図６において、（ａ）は半導体メモリ装置の１つのメモリセルの平面図、（ｂ）は図（ａ）におけるＸ－Ｘ’線に沿った断面図、図（ｃ）は図（ａ）におけるＹ－Ｙ’線に沿った断面図である。メモリ装置においては、このメモリセルが２次元状に多く配置されている。
　図５Ａ～図５Ｆと同様の工程を行い、ＳｉＯ2層２５ａ、２５ｂを形成した後に、図６に示すように、空孔２３ａ、２３ｂの内側に、例えばＡＬＤ法によりハフニウム酸化（ＨｆＯ2）層４０ａ、４０ｂ（特許請求の範囲の「第３のゲート絶縁層」の一例である）を形成する。そして、ドープポリＳｉ層２６ａ、２６ｂを形成する。そして、図５Ｈ～図５Ｍと同様の工程を行う。これにより、Ｐ層基板１１上にダイナミックフラッシュメモリが形成される。なお、ＨｆＯ2層４０ａ、４０ｂはゲート絶縁層としての役割を持つものであれば、単層、または複数層の他の絶縁材料層を用いてもよい。また、ドープポリＳｉ層２６ａ、２６ｂは他の金属、または合金よりなる導体層を用いてもよい。
　本実施形態は、下記の特徴を供する。
　図５に示したように、ゲート絶縁層をＳｉＯ2層２５ａ、２５ｂだけで形成する場合、ＳｉＯ2層２５ａ、２５ｂが厚くなり、チャネルとなるＳｉ柱２２の実効的な直径が小さくなる。このため、信号である正孔群を溜めるチャネル体積が減少し、動作マージンの減少に繋がる。これに対して、本実施形態では、ＳｉＯ2層２５ａ、２５ｂの外側にＨｆＯ2層４０ａ、４０ｂを形成することにより、Ｓｉ柱２２の直径の減少を抑えて、所定のゲート絶縁層の容量を形成することができる。
（第３実施形態）
　図７A、図７Ｂを用いて、第３実施形態に係る半導体メモリ装置の製造方法を説明する。図７Ａ、図７Ｂにおいて、（ａ）は半導体メモリ装置の１つのメモリセルの平面図、（ｂ）は（ａ）におけるＸ－Ｘ’線に沿った断面図、（ｃ）は（ａ）におけるＹ－Ｙ’線に沿った断面図である。メモリ装置においては、このメモリセルが２次元状に多く配置されてメモリセル領域内に形成されている。
　図５Ａ～図５Ｈと同様の工程を行ったあと、図７Ａに示すように、第３の材料層１８ａ、第５の絶縁層２８ａをエッチングマスクにして、第３の絶縁層１７、ドープポリＳｉ層２６ｂをエッチングして、第３の絶縁層１７ａ、ドープポリＳｉ層２６ｂａ（特許請求の範囲の「第２のゲート導体層」の一例である）を形成する。この場合、ドープポリＳｉ層２６ａは、エッチングされずに残り、隣接したＳｉ柱（図示せず）間で繋がって形成される。
　次に、図５Ｊ～図５Ｍと同様の工程を行う。これにより、第１実施形態における図５Ｍではプレート線ＰＬに接続したドープポリＳｉ層２６ａａが、平面視において、ワード線ＷＬに繋がったドープポリＳｉ層２６ｂａと同じ形状をしているのに対して、本実施形態では、図７Ｂに示すように、プレート線ＰＬに接続したドープポリＳｉ層２６ａは、エッチングされずに残り、隣接したＳｉ柱（図示せず）間で繋がって形成される。これにより、Ｐ層基板１１上にダイナミックフラッシュメモリが形成される。
　本実施形態は、下記の特徴を供する。
　本実施形態では、プレート線ＰＬに繋がるドープポリＳｉ層２６ａのエッチングによる加工がメモリセル領域内で不要となる。これにより、ダイナミックフラッシュメモリの製造が容易になる。
（その他の実施形態）
　なお、図１では、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるように第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くせずに、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚より薄くしてもよい。また、第１のゲート絶縁層４ａの誘電率を、第２のゲート絶縁層４ｂの誘電率より高くしてもよい。また、第１のゲート導体層５ａ、第２のゲート導体層５ｂの長さ、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂの膜厚、誘電率のいずれかを組み合わせて、第１のゲート導体層５ａのゲート容量が、第２のゲート導体層５ｂのゲート容量より、大きくしてもよい。このことは、他の実施形態においても同様である。
　また、図１において、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くして、CPL＞CWLとした。しかし、プレート線ＰＬを付加することだけでも、ワード線WL１のチャネル領域７ａに対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域７ａの電位変動ΔＶFBは、小さくなる。このことは、他の実施形態においても同様である。
　また、本実施形態の説明におけるプレート線ＰＬの電圧は、各動作モードに関わらず、例えば、固定電圧を印加しても良い。また、プレート線ＰＬの電圧は、消去時のみ、例えば、０Ｖを印加しても良い。また、プレート線ＰＬの電圧は、ダイナミック フラッシュ メモリ動作ができる条件を満たす電圧であれば、固定電圧、または時間的に変化する電圧を与えてもよい。
　また、図１における、Ｓｉ柱２の平面視における形状は、円形状であったが、円形以外の、例えば楕円、一方方向に長く伸びた形状などであってもよい。このことは、他の実施形態においても同様である。
　また、本実施形態の説明では、消去動作時にソース線ＳＬを負バイアスにして、フローティングボディＦＢであるチャネル領域７ａ内の正孔群を引き抜いていたが、他の電圧条件により、消去動作を行ってもよい。
　また、図１において、Ｎ+層３ａと、Ｐ層７間に、Ｎ型、またはアクセプタ不純物濃度の異なるＰ型の不純物層があってもよい。また、Ｎ+層３ｂと、Ｐ層７との間に、Ｎ型、またはＰ型の不純物層があってもよい。このことは、他の実施形態においても同様である。
　また、図１のＮ+層３ａ、３ｂは、ドナー不純物を含んだ、Ｓｉまたは他の半導体材料層より形成されてもよい。また、Ｎ+層３ａと、Ｎ+層３ｂと、は異なる半導体材料層で形成されてもよい。このことは、他の実施形態においても同様である。
　また、図５におけるＳｉ柱２２を２次元状に、正方格子状、または斜方格子状に配列させてもよい良い。Ｓｉ柱を斜方格子状に配置した場合、１つのワード線に繋がるＳｉ柱は複数個を１辺としてジグザグ状、またはのこぎり状に配置されてもよい。このことは、他の実施形態においても同様である。
　また、図５のＰ層基板１１に替えて、ＳＯＩ、多層ウエルを用いてもよい。このことは、他の実施形態においても同様である。
　また、図１において、第１のゲート導体層５ａ、第２のゲート導体層５ｂはそれぞれ１つの導体材料層で形成した例を示したが、垂直方向において、複数の導体層で形成されてもよい。また、複数層の導体材料層で形成する場合、それぞれの導体材料層間に絶縁層を設けてもよい。例えば、これら導体材料層の厚さを同じにすることにより、図５ＧにおけるドープポリＳｉ層の埋め込みを均一にできる利点が得られる。
　また、図１で示した第１のダイナミック フラッシュ メモリセルを垂直方向に複数段積み上げる場合は、平面視において、各段のプレート線導体層は第１のゲート導体層と、同じ方向に伸延しており、各段のワード線導体層は、第２のゲート導体層と同じ方向に伸延し、且つ各段のワード線導体層と、プレート線導体層と、は同じ方向に伸延している。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体メモリ装置の製造方法によれば、高密度で、かつ高性能のダイナミック フラッシュ メモリが得られる。
１　基板
１１　Ｐ層基板
２、２２　Ｓｉ柱
３ａ、３ｂ、１２、１２ａ、３２　Ｎ+層
４ａ　第１のゲート絶縁層
４ｂ　第２のゲート絶縁層
５ａ　第１のゲート導体層
５ｂ　第２のゲート導体層
６　絶縁層
７　Ｐ層
７ａ　チャネル領域
１０　正孔群
１３　第１の絶縁層
１５　第２の絶縁層
１７　第３の絶縁層
１８、１８ａ　第４の絶縁層
２８、２８ａ　第５の絶縁層
１４ａ、１４ｂ　ＳｉＮ層
２０、２３ａ、２３ｂ　空孔
２２　Ｓｉ柱
２５ａ、２５ｂ、２５ｃ、３０、３０ａ、３４　ＳｉＯ2層
２６ａ、２６ｂ、２６ａａ、２６ｂａ　ドープポリＳｉ層
３５　　コンタクトホール
４０ａ、４０ｂ　ＨｆＯ2層
Ｒａ、Ｒｂ　反転層
Ｐ　ピンチオフ点
ＳＬ　ソース線
ＰＬ　プレート線
ＷＬ　ワード線
ＢＬ　ビット線

Claims (7)

  1. 　第１のゲート導体層と、第２のゲート導体層と、第１の不純物層と、第２の不純物層に印加する電圧を制御して、半導体柱の内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により形成した前記半導体柱の多数キャリアである正孔群又は電子群を保持するデータ保持動作と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物層と、前記第２の不純物層に印加する電圧を制御して、前記半導体柱の内部から前記半導体柱の多数キャリアである前記正孔群又は前記電子群を除去するデータ消去動作とを行う半導体メモリ装置の製造方法であって、
    　基板上に垂直方向に下から第１の不純物層と、第１の絶縁層と、第１の材料層と、第２の絶縁層と、第２の材料層と、第３の材料層と、を積層する工程と、
    　底部が前記第１の不純物層表面または内部にあり、且つ前記第１の絶縁層と、前記第１の材料層と、前記第２の絶縁層と、前記第２の材料層と、前記第３の材料層と、を貫通した第１の空孔を形成する工程と、
    　前記第１の空孔を埋めて半導体柱を形成する工程と、
    　前記第１の材料層を除去して第２の空孔と、前記第２の材料層を除去して第３の空孔を形成する工程と、
    　前記第２の空孔内の露出している前記半導体柱の表層を酸化して第１のゲート絶縁層を形成するとともに、前記第３の空孔内の露出している前記半導体柱の表層を酸化して第２のゲート絶縁層を形成する工程と、
    　前記第２の空孔を埋め、且つ前記第１のゲート絶縁層を覆い、且つ平面視において第１の方向に伸延した前記第１のゲート導体層を形成するとともに、前記第３の空孔を埋め、且つ前記第２のゲート絶縁層を覆い、且つ平面視において、前記第１の方向に伸延した前記第２のゲート導体層を形成する工程と、
    　前記半導体柱の頂部に繋がった前記第２の不純物層を形成する工程と、
    　有することを特徴とする半導体メモリ装置の製造方法。
  2. 　前記第１の不純物層がソース線に繋がり、前記第１のゲート導体層がプレート線に繋がり、前記第２のゲート導体層がワード線に繋がり、前記第２の不純物層がビット線に繋がり、且つ前記ビット線の配線導体層が、平面視において、前記第１の方向と直交した方向に伸延して形成される、
    　ことを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
  3. 　前記第３の材料層の一部を除去して、前記半導体柱の頂部を露出する工程と、
    　露出した前記半導体柱の頂部を覆って第３の不純物層を形成する工程と、
    　を有し、前記第３の不純物層が前記第２の不純物層となることを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
  4. 　前記半導体柱の頂部に第４の不純物層を形成する工程を有し、
    　前記第３の不純物層と前記第４の不純物層とにより、前記第２の不純物層を形成する、
    　ことを特徴とする請求項３に記載の半導体メモリ装置の製造方法。
  5. 　前記第１のゲート絶縁層と、前記第２のゲート絶縁層と、を形成した後、前記前記第２の空孔と、前記第３の空孔の内壁に前記第１のゲート絶縁層と、前記第２のゲート絶縁層を覆って、第３のゲート絶縁層を形成する、
    　ことを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
  6. 　前記第３の材料層が、少なくとの１層の絶縁層を有する、
    　ことを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
  7. 　平面視において、前記半導体柱が２次元状にあるブロック領域の最外場所にダミー半導体柱を形成する工程と、
    　前記第１の材料層を除去して前記第２の空孔と、前記第２の材料層を除去して前記第３の空孔を形成する工程前に、
    　平面視において、前記ブロック領域の外側にはみ出した前記第１の絶縁層と、前記第１の材料層と、前記第２の絶縁層と、前記第２の材料層と、前記第３の絶縁層と、前記第３の材料層と、をエッチングして除去する工程と、
    　を有することを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
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