TWI838924B - 半導體記憶裝置的製造方法 - Google Patents

Abstract

本發明的半導體記憶裝置的製造方法係具有下述步驟而形成動態快閃記憶體：在P層基板11上的第一雜質層上積層第一絕緣層、第一材料層、第二絕緣層、第二材料層、第三絕緣層、及第三材料層；形成貫通P層基板11上的前述各層而成的第一空孔；填埋第一空孔而形成半導體柱22；去除第一材料層、第二材料層而形成第二空孔與第三空孔；將露出於第二空孔與第三空孔內部的半導體柱22的表層氧化而形成第一閘極絕緣層25a、25b；填埋第二空孔與第三空孔而形成第一閘極導體層26aa、第二閘極導體層26ba。

Description

半導體記憶裝置的製造方法

本發明係有關半導體記憶裝置的製造方法。

近年來，LSI(Large Scale Integration；大型積體電路)的技術開發係有記憶元件的高積體化與高性能化之需求。

通常的平面型MOS電晶體中，其通道係朝沿著半導體基板的上表面的水平方向延伸。相對於此，SGT(surrounding gate transistor；環繞閘極式電晶體)的通道則是相對於半導體基板上表面沿垂直的方向延伸(參照例如下述專利文獻1、非專利文獻1)。因此，相較於平面型MOS電晶體，SGT更可達成半導體裝置的高密度化。使用此SGT作為選擇電晶體，可進行連接有電容器的DRAM(Dynamic Random Access Memory；動態隨機存取記憶體。參照例如下述非專利文獻2)、連接有電阻值可變元件的PCM(Phase Change Memory；相變記憶體。參照例如下述非專利文獻3)、RRAM(Resistive Random Access Memory；電阻式隨機存取記憶體。參照例如下述非專利文獻4)、藉由電流使自旋磁矩的方向變化而使電阻值變化的MRAM(Magneto-resistive Random Access Memory；磁阻式隨機存取記憶體。參照例如下述非專利文獻5)等的高積體化。此外，亦有 不具電容器的以一個MOS電晶體構成的DRAM記憶單元(參照下述非專利文獻6)等。本專利申請案係有關於不具電阻值可變元件、電容器等之可僅以MOS電晶體構成的動態快閃記憶體。

圖8係顯示前述不具電容器的以一個MOS電晶體構成的DRAM記憶單元的寫入動作，圖9係顯示動作上的問題點，圖10係顯示讀出動作。

圖8係顯示DRAM記憶單元的寫入動作。圖8(a)係顯示「1」寫入狀態。在此，記憶單元係形成於SOI(Silicon on insulator；絕緣層覆矽)基板100，藉由源極線SL連接的源極N⁺層103(以下將含有高濃度的施體雜質的半導體區域稱為「N⁺層」)、位元線BL連接的汲極N⁺層104、字元線WL連接的閘極導電層105、及MOS電晶體110a的浮體(Floating Body)102而構成，不具電容器，以一個MOS電晶體110a構成DRAM的記憶單元。在此，浮體102的正下方係與SOI基板的SiO₂層101相接。以一個MOS電晶體110a構成的記憶單元進行「1」的寫入時，係使MOS電晶體110a在飽和區動作。亦即，從源極N⁺層103延伸的電子的通道107具有夾止(pinch-off)點P108而不會到達位元線連接的汲極N⁺層104。若將連接在汲極N⁺層104的位元線BL與連接在閘極導電層105的字元線WL皆設為高電壓，使閘極電壓為汲極電壓的約1/2左右而使MOS電晶體110a動作，電場強度係在汲極N⁺層104附近的夾止點P108成為最大。結果，從源極N⁺層103流向汲極N⁺層104的經加速的電子係撞擊Si的晶格，藉由此時失去的運動能量產生電子、電洞對(撞擊游離化(impact ionization)現象)。所產生的大部分的電子(未圖示)係到達汲極N⁺層104。此外，極小部分的極熱的電子係越過閘極氧化膜109而到達閘極導電層105。此外，同時產生的電洞106係對浮體102充電。此時，因浮體102為P型Si，故所產生的電洞係有助於作為 多數載子的增量。浮體102係被所產生的電洞106充滿，若浮體102的電壓比源極N⁺層103更提高至Vb以上，則進一步產生的電洞會對源極N⁺層103放電。在此，Vb係源極N⁺層103與P層的浮體102之間的PN接面的內建電壓(built-in voltage)，約0.7V。圖8(b)係顯示浮體102已被所產生的電洞106飽和充電的情形。

接著，利用圖8(c)，說明記憶單元110b的「0」寫入動作。對於共同的選擇字元線WL，隨機存在寫入「1」的記憶單元110a與寫入「0」的記憶單元110b。圖8(c)係顯示從「1」寫入狀態改寫為「0」寫入狀態的情形。「0」寫入時，將位元線BL的電壓設為負偏壓，將汲極N⁺層104與P層的浮體102之間的PN接面設為順向偏壓。結果，先前的週期產生在浮體102的電洞106係流向連接在位元線BL的汲極N⁺層104。若寫入動作結束，便會獲得被所產生的電洞106充滿的記憶單元110a(圖8(b))以及所產生的電洞已被排出的記憶單元110b(圖8(c))之兩種記憶單元的狀態。被電洞106充滿的記憶單元110a的浮體102的電位係高於已無所產生的電洞的浮體102。因此，記憶單元110a的臨限值電壓係低於記憶單元110b的臨限值電壓，成為如圖8(d)所示的情形。

接著，利用圖9來說明此種以一個MOS電晶體構成的記憶單元的動作上的問題點。如圖9(a)所示，浮體102的電容C_FB係電容C_WL、接面電容C_SL、及接面電容C_BL的總和，如以下的式(1)表示。

C_FB=C_WL+C_BL+C_SL (1)

其中，電容C_WL係字元線所連接的閘極與浮體102間的電容，接面電容C_SL係源極線所連接的源極N⁺層103與浮體102之間的PN接面的接面電容，接面電容C_BL係位元線所連接的汲極N⁺層104與浮體102之間的PN接面的接面電 容。因此，若字元線電壓V_WL於寫入時振盪，則成為記憶單元的記憶節點(接點)的浮體102的電壓亦會受到影響，成為如圖9(b)所的情形。若字元線電壓V_WL於寫入時從0V上升至V_ProgWL，則浮體102的電壓V_FB係因字元線的電容耦合而從字元線電壓變化前的初始狀態的電壓V_FB1上升至V_FB2。其電壓變化量△V_FB係以下式(2)表示。

△V_FB=V_FB2-V_FB1=C_WL/(C_WL+C_BL+C_SL)×V_ProgWL (2)

在此，

β=C_WL/(C_WL+C_BL+C_SL) (3)

將β稱為耦合率。此種記憶單元中，C_WL的貢獻率較大，例如，C_WL：C_BL：C_SL=8：1：1。此時，β=0.8。若字元線例如寫入時為5V而寫入結束後成為0V，則浮體102會因字元線與浮體102的電容耦合而承受振盪雜訊達5V×β=4V。因此，會有無法充分取得寫入時的浮體102的「1」電位與「0」電位的電位差的差分邊限的問題點。

圖10係顯示讀出動作，圖10(a)係顯示「1」寫入狀態，圖10(b)係顯示「0」寫入狀態。然而，實際上，即使以「1」寫入對浮體102寫入了Vb，字元線因寫入結束而降回到0V時，浮體102即降低為負偏壓。要寫入「0」時，由於會成為更偏負的負偏壓，故如圖10(c)所示，於寫入時無法充分地增大「1」與「0」的電位差的差分邊限。對本DRAM記憶單元而言，如此的動作差分小係成為重大的問題。此外，還有要將此DRAM記憶單元進行高密度化的課題。

[先前技術文獻]

[專利文獻]

專利文獻1：日本國特開平2-188966號公報

專利文獻2：日本國特開平3-171768號公報

專利文獻3：日本國特許第3957774號公報

[非專利文獻]

非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka：IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578(1991)

非專利文獻2：H.Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung：“4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)

非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson：“Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)

非專利文獻4：T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama：“Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)

非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao：“Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)

非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat：“Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM)Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)

非專利文獻7：E. Yoshida, and T. Tanaka：“A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.

就使用SGT的記憶裝置而無電容器的一個電晶體型的DRAM(增益單元)而言，字元線與浮體狀態的SGT的浮體的電容耦合較大，於資料讀出時、寫入時等時候字元線的電位振盪時，會有被作為是直接對於SGT浮體傳達的雜訊的問題點。結果，會引起誤讀出、記憶資料的誤改寫的問題，而難以達到無電容器的一個電晶體型的DRAM(增益單元)的實用化。此外，在解決上述問題的同時，還必須將DRAM記憶單元高性能化及高密度化。

(第一發明)為了解決上述課題，本發明係一種半導體記憶裝置的製造方法，該半導體記憶裝置係進行資料保持動作及資料抹除動作，該資料保持動作係藉由控制施加於第一閘極導體層、第二閘極導體層、第一雜質層及第二雜 質層的電壓，而將藉由撞擊游離化現象或閘極引發汲極漏電流而形成的半導體柱的多數載子的電洞群或電子群保持於前述半導體柱的內部，該資料抹除動作係藉由控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層、及前述第二雜質層的電壓，而將屬於前述半導體柱的多數載子的前述電洞群或前述電子群從前述半導體柱的內部去除；

該半導體記憶裝置的製造方法係具有下述步驟：

在基板上從下起沿垂直方向積層前述第一雜質層、第一絕緣層、第一材料層、第二絕緣層、第二材料層、及第三材料層；

形成第一空孔，該第一空孔係形成為底部於前述第一雜質層表面或內部，且貫通前述第一絕緣層、前述第一材料層、前述第二絕緣層、前述第二材料層、及前述第三材料層；

填埋前述第一空孔而形成前述半導體柱；

去除前述第一材料層而形成第二空孔，並且去除前述第二材料層而形成第三空孔；

將露出於前述第二空孔內的前述半導體柱的表層氧化而形成第一閘極絕緣層，並且將露出於前述第三空孔內的前述半導體柱的表層氧化而形成第二閘極絕緣層；

填埋前述第二空孔且遮覆前述第一閘極絕緣層而形成前述第一閘極導體層，並且填埋前述第三空孔且遮覆前述第二閘極絕緣層而形成前述第二閘極導體層；

形成與前述半導體柱的頂部相連的前述第二雜質層。

(第二發明)上述第一發明中係具有：

前述第一雜質層與前述第二雜質層形成為其一者連接至源極線，另一者連接至位元線之步驟。

(第三發明)上述第一發明中係具有：

前述第一閘極導體層與前述第二閘極導體層形成為其一者連接至字元線，另一者連接至板線之步驟。

(第四發明)上述第一發明中係具有：

藉由下部的層為絕緣層的二個材料層構成前述第三材料層並且將上部去除，或以絕緣材料層構成前述第三材料層之後將其上部蝕刻，而使前述半導體柱的頂部露出之步驟；及

遮覆露出的前述半導體柱的頂部而形成第三雜質層之步驟；其中，

前述第三雜質層係成為前述第二雜質層。

(第五發明)上述第四發明中係具有：

在前述半導體柱的頂部形成第四雜質層之步驟；並且

藉由前述第三雜質層與前述第四雜質層形成前述第二雜質層。

(第六發明)上述第一發明中，在形成前述第一閘極絕緣層與前述第二閘極絕緣層之後，在前述第二空孔與前述第三空孔的內壁遮覆前述第一閘極絕緣層與前述第二閘極絕緣層而形成第三閘極絕緣層。

(第七發明)上述第一發明中，前述第三材料層具有至少一層的絕緣層。

(第八發明)上述第一發明中係具有：

俯視下，在前述半導體柱呈二維狀的塊狀區域的最外側的部位形成虛擬半導體柱之步驟；並且

在去除前述第一材料層而形成前述第二空孔，並且去除前述第二材料層而形成前述第三空孔之步驟之前，具有：

俯視下，對於超出前述塊狀區域的外側的前述第一絕緣層、前述第一材料層、前述第二絕緣層、前述第二材料層、及前述第三材料層進行蝕刻而去除之步驟。

(第九發明)上述第一發明中係具有：

將前述第一閘極導體層與前述第二閘極導體層之一者或兩者沿垂直方向分離而形成複數的閘極導體層之步驟。

1:基板

2,22:Si柱

3a,3b,12,12a,32:N⁺層

4a:第一閘極絕緣層

4b:第二閘極絕緣層

5a:第一閘極導體層

5b:第二閘極導體層

6:絕緣層

7:P層

7a:通道區

10:電洞群

11:P層基板

13:第一絕緣層

14a,14b:SiN層

15,15a:第二絕緣層

17,17a:第三絕緣層

18,18a:第三材料層

28,28a:第五絕緣層

20,23a,23b:空孔

25a,25b,25c,30,30a,34:SiO₂層

26a,26b,26aa,26ba:摻雜聚Si層

35:接觸孔

36:金屬配線層

40a,40b:HfO₂層

100:SOI基板

101:SiO₂層

102:浮體

103:源極N⁺層

104:汲極N⁺層

105:閘極導電層

106:電洞

107:通道

109:閘極氧化膜

110a:MOS電晶體(記憶單元)

BL:位元線

C_FB:電容

C_BL:接面電容

C_SL:接面電容

C_WL:電容

C_PL:電容

FB:浮體

P,P108:夾止點

Ra,Rb:反轉層

PL:板線

SL:源極線

Vb:內建電壓

V_ERA:負電壓

V_FB,V_FB1,V_FB2:電壓(電位)

△V_FB:電位變動(電壓變化量)

V_ReadWL:字元線的讀出時的振幅電位

V_SL:源極的電壓

V_WL:字元線電壓

WL:字元線

β:耦合率

圖1係第一實施型態的半導體記憶裝置的構造圖。

圖2係用以說明第一實施型態的半導體記憶裝置的抹除動作機制的圖。

圖3係用以說明第一實施型態的半導體記憶裝置的寫入動作機制的圖。

圖4A係用以說明第一實施型態的半導體記憶裝置的讀出動作機制的圖。

圖4B係用以說明第一實施型態的半導體記憶裝置的讀出動作機制的圖。

圖5A係用以說明第一實施型態的半導體記憶裝置的製造方法的圖。

圖5B係用以說明第一實施型態的半導體記憶裝置的製造方法的圖。

圖5C係用以說明第一實施型態的半導體記憶裝置的製造方法的圖。

圖5D係用以說明第一實施型態的半導體記憶裝置的製造方法的圖。

圖5E係用以說明第一實施型態的半導體記憶裝置的製造方法的圖。

圖5F係用以說明第一實施型態的半導體記憶裝置的製造方法的圖。

圖5G係用以說明第一實施型態的半導體記憶裝置的製造方法的圖。

圖5H係用以說明第一實施型態的半導體記憶裝置的製造方法的圖。

圖5I係用以說明第一實施型態的半導體記憶裝置的製造方法的圖。

圖5J係用以說明第一實施型態的半導體記憶裝置的製造方法的圖。

圖5K係用以說明第一實施型態的半導體記憶裝置的製造方法的圖。

圖5L係用以說明第一實施型態的半導體記憶裝置的製造方法的圖。

圖5M係用以說明第一實施型態的半導體記憶裝置的製造方法的圖。

圖6係用以說明第二實施型態的半導體記憶裝置的製造方法的圖。

圖7A係用以說明第三實施型態的半導體記憶裝置的製造方法的圖。

圖7B係用以說明第三實施型態的半導體記憶裝置的製造方法的圖。

圖8係用以說明習知例的不具電容器的DRAM記憶單元的寫入動作的圖。

圖9係用以說明習知例的不具電容器的DRAM記憶單元的動作上的問題點的圖。

圖10係顯示習知例的不具電容器的DRAM記憶單元的讀出動作的圖。

以下參照圖式說明本發明的半導體記憶裝置(以下稱為動態快閃記憶體)的構造、驅動方式、製造方法。

(第一實施型態)

利用圖1至圖5M，說明本發明第一實施型態的動態快閃記憶單元的構造、動作機制及製造方法。利用圖1，說明動態快閃記憶單元的構造。此外，利用圖2，說明資料抹除機制，利用圖3，說明資料寫入機制，利用圖4A及圖4B，說 明資料寫入機制。此外，利用圖5A至圖5M，說明動態快閃記憶體的製造方法。

圖1係顯示本發明第一實施型態的動態快閃記憶單元的構造。基板1(申請專利範圍中的「基板」的一例)上具有矽半導體柱2(申請專利範圍中的「半導體柱」的一例)(以下將矽半導體柱稱為「Si柱」)。此外，Si柱2係從下起具有N⁺層3a(申請專利範圍中的「第一雜質層」的一例)、含有受體雜質的半導體區域7(以下將含有受體雜質的半導體區域稱為「P層」)、及N⁺層3b(申請專利範圍中的「第二雜質層」的一例)。N⁺層3a、3b之間的P層7係成為通道區7a。並且，具有包圍Si柱2的下部的第一閘極絕緣層4a(申請專利範圍中的「第一閘極絕緣層」的一例)，且具有包圍Si柱2的上部的第二閘極絕緣層4b(申請專利範圍中的「第二閘極絕緣層」的一例)。此外，具有包圍第一閘極絕緣層4a的第一閘極導體層5a(申請專利範圍中的「第一閘極導體層」的一例)，且具有包圍第二閘極絕緣層4b的第二閘極導體層5b(申請專利範圍中的「第二閘極導體層」的一例)。此外，第一閘極導體層5a、第二閘極導體層5b係藉由絕緣層6而分離。藉此，形成由N⁺層3a、3b、P層7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、及第二閘極導體層5b構成的動態快閃記憶單元。

此外，如圖1所示，N⁺層3a係連接至源極線SL(申請專利範圍中的「源極線」的一例)，N⁺層3b係連接至位元線BL(申請專利範圍中的「位元線」的一例)，第一閘極導體層5a係連接至板線PL(申請專利範圍中的「板線」的一例)，第二閘極導體層5b係連接至字元線WL(申請專利範圍中的「字元線」的一例)。相對於此，亦可為第一閘極導體層5a連接至字元線WL，第二閘極導體層5b連接至板線PL。此外，亦可為，N⁺層3a連接至位元線BL，N⁺層3b與源極線SL相連。

在此，連接至板線PL的第一閘極導體層5a的閘極電容以具有大於連接至字元線WL的第二閘極導體層5b的閘極電容的構造為佳。

此外，亦可將第一閘極導體層5a沿垂直剖面與水平剖面之一者或兩者分割為二以上，且分別使其同步或非同步地動作。同樣地，亦可將第二閘極導體層5b沿垂直剖面與水平剖面之一者或兩者分割為二以上，且使其同步或非同步地動作。藉此，動態快閃記憶體亦可動作。

利用圖2，說明抹除動作機制。N⁺層3a、3b間的通道區7a係與基板電性分離成為浮體。圖2(a)係顯示在抹除動作前，在先前的週期藉由撞擊游離化現象所產生的電洞群10積蓄於通道區7a的狀態。此外，如圖2(b)所示，抹除動作時，使源極線SL的電壓成為負電壓V_ERA。在此，V_ERA係例如-3V。結果，源極線SL連接之成為源極的N⁺層3a與通道區7a的PN接面成為順向偏壓而無關於通道區7a的初始電位的值。結果，於先前的週期藉由撞擊游離化現象所產生之積蓄在通道區7a的電洞群10被吸入源極部的N⁺層3a，而通道區7a的電位V_FB成為V_FB=V_ERA+Vb。在此，Vb係PN接面的內建電壓，約0.7V。因此，V_ERA=-3V時，通道區7a的電位成為-2.3V。此值係成為抹除狀態的通道區7a的電位狀態。因此，若浮體的通道區7a的電位成為負的電壓，則動態快閃記憶單元的N通道MOS電晶體的臨限值電壓係因基板偏壓效應而變高。藉此，如圖2(c)所示，連接於字元線WL的第二閘極導體層5b的臨限值電壓係變高。此通道區7a的抹除狀態係成為邏輯記憶資料「0」。在此，施加至上述位元線BL、源極線SL、字元線WL、板線PL的電壓條件及浮體的電位係用以進行抹除動作的一例，若可進行抹除動作，則亦可為其他動作條件。

圖3顯示動態快閃記憶單元的寫入動作。如圖3(a)所示，對於源 極線SL所連接的N⁺層3a例如輸入0V，對於位元線BL所連接的N⁺層3b例如輸入3V，對於板線PL所連接的第一閘極導體層5a例如輸入2V，對於字元線WL所連接的第二閘極導體層5b例如輸入5V。結果，如圖3(a)所示，在板線PL所連接的第一閘極導體層5a的內側的通道區7a係形成環狀的反轉層Ra，具有第一閘極導體層5a的第一N通道MOS電晶體區域係在飽和區動作。結果，在板線PL所連接的第一閘極導體層5a的內側的反轉層Ra係存在夾止點P。另一方面，具有字元線WL所連接的第二閘極導體層5b的第二N通道MOS電晶體區域係在線性區動作。結果，在字元線WL所連接的第二閘極導體層5b的內側的通道區7a不存在夾止點而於全面形成反轉層Rb。

形成於此字元線WL所連接的第二閘極導體層5b的內側全面的反轉層Rb係作為具有第一閘極導體層5a的第一N通道MOS電晶體區域的實質上的汲極而作用。結果，電場係在串聯連接之具有第一閘極導體層5a的第一N通道MOS電晶體區域以及具有第二閘極導體層5b的第二N通道MOS電晶體區域之間的通道區7a的第一交界區成為最大，而在此區域產生撞擊游離化現象。由於此區域係從具有字元線WL所連接的第二閘極導體層5b的第二N通道MOS電晶體區域來看時的源極側的區域，故將此現象稱為源極側撞擊游離化現象。藉由此源極側撞擊游離化現象，電子會從源極線SL所連接的N⁺層3a流向位元線BL所連接的N⁺層3b。經加速的電子係撞擊晶格Si原子而藉由其運動能量產生電子、電洞對。所產生的電子的一部分係流向第一閘極導體層5a與第二閘極導體層5b，但大部分係流向位元線BL所連接的N⁺層3b。此外，亦可於「1」寫入中，使用GIDL電流(Gate Induced Drain Leakage閘極引發汲極漏電流)來產生電子、電洞對，且以所產生的電洞群充滿浮體FB內(參照例如前述非專利文 獻7)。

此外，如圖3(b)所示，所產生的電洞群10係通道區7a的多數載子，將通道區7a充電成正偏壓。由於源極線SL所連接的N⁺層3a為0V，故通道區7a係充電到源極線SL所連接的N⁺層3a與通道區7a之間的PN接面的內建電壓Vb(約0.7V)。當通道區7a充電成正偏壓時，第一N通道MOS電晶體區域與第二N通道MOS電晶體區域的臨限值電壓係因基板偏壓效應而降低。藉此，如圖3(c)所示，字元線WL所連接的第二N通道MOS電晶體區域的臨限值電壓係降低。將此通道區7a的寫入狀態分配為邏輯記憶資料「1」。

在此，寫入動作時，亦可從上述第一交界區改為N⁺層3a與通道區7a之間的第二交界區或是N⁺層3b與通道區7a之間的第三交界區，以撞擊游離化現象或GIDL電流來產生電子、電洞對，且以所產生的電洞群10對通道區7a充電。另外，施加至上述位元線BL、源極線SL、字元線WL、板線PL的電壓條件係用以進行寫入動作的一例，若可進行寫入動作，則亦可為其他電壓條件。

利用圖4A及圖4B，說明動態快閃記憶單元的讀出動作。利用圖4A(a)至(c)，說明動態快閃記憶單元的讀出動作。如圖4A(a)所示，通道區7a充電到內建電壓Vb(約0.7V)時，臨限值電壓係因基板偏壓效應而下降。將此狀態分配為邏輯記憶資料「1」。如圖4A(b)所示，在進行寫入之前所選擇的記憶區塊原處於抹除狀態「0」，通道區7a中，浮體的電壓V_FB為V_ERA+Vb。藉由寫入動作隨機記憶寫入狀態「1」。結果，對於字元線WL建立邏輯「0」與「1」的邏輯記憶資料。如圖4A(c)所示，利用對於此字元線WL的二個臨限值電壓的高低差，能夠以感測放大器進行讀出。

利用圖4B(a)至(d)，說明動態快閃記憶單元的讀出動作時的第一閘極導體層5a、第二閘極導體層5b二者的閘極電容的大小關係，並且說明相關的動作。字元線WL所連接的第二閘極導體層5b的閘極電容以設計為小於板線PL所連接的第一閘極導體層5a的閘極電容為佳。如圖4B(a)所示，使板線PL所連接的第一閘極導體層5a的垂直方向的長度大於字元線WL所連接的第二閘極導體層5b的垂直方向的長度，而使字元線WL所連接的第二閘極導體層5b的閘極電容小於板線PL所連接的第一閘極導體層5a的閘極電容。圖4B(b)係顯示圖4B(a)的動態快閃記憶體的一單元的等效電路。

此外，圖4B(c)係顯示動態快閃記憶體的耦合電容關係。在此，C_WL係第二閘極導體層5b的電容，C_PL係第一閘極導體層5a的電容，C_BL係成為汲極的N⁺層3b與通道區7a之間的PN接面的電容，C_SL係成為源極的N⁺層3a與通道區7a之間的PN接面的電容。如圖4B(d)所示，當字元線WL的電壓振盪時，其動作會成為雜訊影響通道區7a。此時的通道區7a的電位變動△V_FB係成為下式(4)。

△V_FB=C_WL/(C_PL+C_WL+C_BL+C_SL)×V_ReadWL (4)

在此，V_ReadWL係字元線WL的讀出時的振幅電位。從式(4)可知，若相較於通道區7a整體的電容C_PL+C_WL+C_BL+C_SL將C_WL的貢獻率減小，則△V_FB便變小。可藉由使板線PL所連接的第一閘極導體層5a的垂直方向的長度大於字元線WL所連接的第二閘極導體層5b的垂直方向的長度，而使△V_FB減小且不會降低俯視下的記憶單元的積體度。在此，施加於上述位元線BL、源極線SL、字元線WL、板線PL的電壓條件及浮體的電位係用以進行讀出動作的一例，若可進行讀出動作，則亦可為其他動作條件。

利用圖5A至圖5M，說明第一實施型態的半導體記憶裝置的製造方法。圖5A至圖5M中，(a)係半導體記憶裝置的一個記憶單元的俯視圖，(b)係沿(a)中的X-X’線剖切的剖面圖，(c)係沿(a)中的Y-Y’線剖切的剖面圖。記憶裝置中係二維狀地配置多個此記憶單元。

如圖5A所示，在P層基板11(申請專利範圍中的「基板」的一例)上從下起形成N⁺層12(申請專利範圍中的「第一雜質層」的一例)、第一絕緣層13(申請專利範圍中的「第一絕緣層」的一例)、氮化矽(SiN)層14a(申請專利範圍中的「第一材料層」的一例)、第二絕緣層15(申請專利範圍中的「第二絕緣層」的一例)、SiN層14b(申請專利範圍中的「第二材料層」的一例)、第三絕緣層17(申請專利範圍中的「第三絕緣層」的一例)、及第三材料層18(申請專利範圍中的「第三材料層」的一例)。

接著，如圖5B所示，藉由微影法及RIE(Reactive Ion Etching；反應性離子蝕刻)法，對第一絕緣層13、氮化矽(SiN)層14a、第二絕緣層15、SiN層14b、第三絕緣層17、第三材料層18進行蝕刻，形成底部於N⁺層12表面或內部的空孔20(申請專利範圍中的「第一空孔」的一例)。

接著，如圖5C所示，使用磊晶結晶成長法，在空孔20內形成Si柱22(申請專利範圍中的「半導體柱」的一例)。此時，以磊晶結晶成長法進行Si成長中，使其成長至頂面位置高於第三材料層18的頂面位置，然後藉由CMP(Chemical Mechanical Polishing；化學機械研磨)研磨至其頂面位置成為第三材料層18的頂面位置而形成Si柱22。

接著，如圖5D所示，藉由熱處理，使N⁺層12的施體雜質擴散至Si柱22內，形成N⁺層12a。

接著，如圖5E所示，去除SiN層14a、14b，形成空孔23a(申請專利範圍中的「第二空孔」的一例)、23b(申請專利範圍中的「第三空孔」的一例)。在此，實際的記憶裝置中係二維狀地配置多個Si柱，因此此等Si柱係成為與第一絕緣層13、第二絕緣層15、第三絕緣層17、第三材料層18相連的支持體。藉由此支持體，於空孔23a、23b的形成時，可避免第二絕緣層15、第三絕緣層17、第三材料層18彎曲、損壞。此外，可在二維狀地配置Si柱的區塊區域的外側形成虛擬Si柱，避免俯視下第二絕緣層15、第三絕緣層17、第三材料層18在虛擬Si柱的外側形成單側懸空，藉此，在第二絕緣層15、第三絕緣層17、第三材料層18的清洗時、SiN層14a、14b的蝕刻時，可防止破損。

接著，如圖5F所示，將外露的Si柱22氧化而形成SiO₂層25a(申請專利範圍中的「第一閘極絕緣層」的一例)、25b(申請專利範圍中的「第二閘極絕緣層」的一例)、25c。

接著，如圖5G所示，在空孔23a、23b內形成富含施體或受體雜質的摻雜聚Si層26a、26b。摻雜聚Si層26a、26b形成中，係在第三材料層18、SiO₂層25c上形成摻雜聚Si層。此摻雜聚Si層係藉由CMP法研磨而去除，同時，亦去除SiO₂層25c。接著，於全體形成第五絕緣層28。

接著，如圖5H所示，藉由光微影法及RIE，形成俯視下包圍Si柱22且沿X-X’線方向延伸的第三材料層18a、第五絕緣層28a。

接著，如圖5I所示，以第三材料層18a、第五絕緣層28a作為蝕刻遮罩，對第三絕緣層17、摻雜聚Si層26b、第二絕緣層15、摻雜聚Si層26a進行蝕刻，形成第三絕緣層17a、摻雜聚Si層26aa(申請專利範圍中的「第一閘極導體層」的一例)、第二絕緣層15a、摻雜聚Si層26ba(申請專利範圍中的「第 二閘極導體層」的一例)。

接著，如圖5J所示，藉由CVD(Chemical Vapor Deposition；化學氣相沉積)法，於全體堆積SiO₂層(未圖示)。接著，藉由CMP法進行研磨，形成頂面位置位在第五絕緣層28a的頂面位置的SiO₂層30。

接著，如圖5K所示，去除第三絕緣層17a上方的第三材料層18a、第五絕緣層28a。接著，去除SiO₂層30的上層，形成SiO₂層30a。藉此，使Si柱22的頂部露出。

接著，如圖5L所示，藉由選擇性磊晶結晶成長法，形成N⁺層32(申請專利範圍中的「第二雜質層」、「第三雜質層」的一例)。

接著，如圖5M所示，在N⁺層32、第三絕緣層17a上形成SiO₂層34。並且，在N⁺層32上的SiO₂層34形成接觸孔35。並且，形成經由接觸孔35連接至N⁺層32且沿Y-Y’線方向延伸的金屬配線層36。N⁺層12a係要連接至源極線SL，摻雜聚Si層26aa係要連接至板線PL，摻雜聚Si層26ba係要連接至字元線WL，金屬配線層36係要連接至位元線BL。藉此，在P層基板11上形成動態快閃記憶體。

在此，Si柱22亦可採用其他的半導體層來形成。此外，摻雜聚Si層26a、26b亦可使用由金屬或合金構成的導體層。

此外，第一絕緣層13、第二絕緣層15、第三絕緣層17亦可使用由SiO₂層、SiN層、氧化鋁(Al₂O₃)層等的單層或複數層構成的絕緣層。此外，如圖5G所示，第五絕緣層28係具有保護Si柱22的頂部不受RIE蝕刻的作用，因此亦可為其他的材料層而不論其是否為絕緣層。此外，第三絕緣層17與第三材料層18亦可採用一個絕緣層來形成。此時，圖5K中，在使Si柱22的頂部露 出的步驟中，必須保留與第三絕緣層17a對應之厚度的絕緣層。

此外，N⁺層12a的形成係在圖5D的步驟中藉由熱處理進行。相對於此，N⁺層12a的形成亦可在Si柱22的形成之前或之後的的任意步驟中進行。此外，Si柱22的頂部原本未形成N⁺層，但亦可在圖5L的步驟中，藉由例如熱處理的追加、離子轟擊法、或低溫電漿摻雜等而在Si柱22的頂部形成N⁺層(申請專利範圍中的「第四雜質層」的一例)。此外，亦可在Si柱22的頂部形成N⁺層而不形成藉由選擇性磊晶結晶成長法形成的N⁺層32。

此外，圖5E中，Si柱22係藉由磊晶結晶成長法而形成，但亦可採用分子束磊晶法、ALD(Atomic Layer Deposition；原子層沉積)法、MILC(Metal Induced Lateral Crystallization；金屬誘發側向結晶)、MSCP(Metal-assisted Solid-phase Crystallization Process；金屬輔助固相結晶法)等其他的方法來形成。

此外，圖5G中，摻雜聚Si層26a、26b係俯視下形成為包圍Si柱22全體。相對於此，亦可將摻雜聚Si層26a、26b形成為俯視下分割為二。例如，將空孔20形成為沿X-X’線方向靠近相鄰的空孔(未圖示)。並且，圖5F中的SiO₂層25a、25b的形成中，使SiO₂層25a、25b形成為與包圍相鄰的Si柱(未圖示)的SiO₂層(未圖示)相接。藉此，可使摻雜聚Si層26a、26b沿Y-Y’線方向分離而沿X-X’線方向延伸。此時，即使同步或非同步地驅動連接於板線PL、或字元線WL的分割的導體層，動態快閃記憶體亦可動作。

此外，亦可圖5A至圖5M中的N⁺層12a的周邊部設置例如W層等的埋入導體層。此外，亦可在二維狀地配置的記憶單元的區塊區域的周邊設置與N⁺層12a連接的金屬配線層，並將此金屬配線層連接至源極線SL。

此外，圖1中，即便是N⁺層3a、3b、P層7的導電型的極性相反 的構造，動態快閃記憶體仍可動作。此時，Si柱2中，多數載子係成為電子。因此，藉由撞擊游離化現象所產生的電子群積蓄於通道區7a而設定「1」狀態，圖5A至圖5M中此亦相同。

本實施型態係提供下述特徵。

(特徵1)

在動態快閃記憶單元進行寫入、讀出動作時，字元線WL的電壓會上下振盪。此時，板線PL係負擔使字元線WL與通道區7a之間的電容耦合比降低的作用。結果，可顯著地抑制字元線WL的電壓上下振盪時的通道區7a的電壓變化的影響。藉此，可增大顯示邏輯「0」與「1」的字元線WL的MOS電晶體區域的臨限值電壓差。此係有助於動態快閃記憶單元的動作差分的擴大。本動態快閃記憶體的製造方法中，要與板線PL相連的摻雜聚Si層26a以及要與字元線WL相連的摻雜聚Si層26b的高度係如圖5A所示，取決於SiN層14a、14b的厚度。此SiN層14a、14b的厚度例如可在以CVD(Chemical Vapor Deposition)法進行形成時，高精度地控制堆積時間而進行控制。藉此，可縮小通道區7a的電壓變化的差異不均，就結果而言，可謀求動作差分的擴大。

(特徵2)

如圖5E、圖5F所示，藉由將露出於空孔23a、23b內的Si柱22的表面氧化，可簡單地形成作為閘極絕緣層之SiO₂層25a、25b。藉此，可謀求動態快閃記憶體的製造的簡易化。此外，依據本實施型態的製造方法，如圖5F、圖5G所示，可不增加摻雜聚Si層26a、26b間的第二絕緣層15的厚度而形成作為閘極絕緣層之SiO₂層25a、25b。藉此，可防止讀出動作中的導通電流的降低，致使動態快閃記憶體的低消耗電力化而可低電壓驅動化。

(第二實施型態)

利用圖6，說明第二實施型態的半導體記憶裝置的製造方法。圖6中，(a)係半導體記憶裝置的一個記憶單元的俯視圖，(b)係沿(a)中的X-X’線剖切的剖面圖，(c)係沿(a)中的Y-Y’線剖切的剖面圖。記憶裝置中係二維狀地配置多個此記憶單元。

進行與圖5A至圖5F相同的步驟而形成SiO₂層25a、25b之後，如圖6所示，在空孔23a、23b的內側，例如藉由ALD法形成氧化鉿(HfO₂)層40a、40b(申請專利範圍中的「第三閘極絕緣層」的一例)。接著，形成摻雜聚Si層26a、26b。接著，進行與圖5H至圖5M相同的步驟。藉此，在P層基板11上形成動態快閃記憶體。在此，HfO₂層40a、40b若具有作為閘極絕緣層的作用，則可使用單層或複數層的其他的絕緣材料層。此外，摻雜聚Si層26a、26b亦可使用由其他金屬或合金構成的導體層。

本實施型態係提供下述特徵。

如圖5A至圖5M所示地僅以SiO₂層25a、25b形成閘極絕緣層時，SiO₂層25a、25b較厚，成為通道的Si柱22的有效直徑變小。因此，用於積蓄作為信號之電洞群的通道體積減少，導致動作差分的減少。相對於此，本實施型態中，在SiO₂層25a、25b的外側形成HfO₂層40a、40b，藉此，可抑制Si柱22的直徑減少，且可形成預定的閘極絕緣層的電容。

(第三實施型態)

利用圖7A、圖7B，說明第三實施型態的半導體記憶裝置的製造方法。圖7A、圖7B中，(a)係半導體記憶裝置的一個記憶單元的俯視圖，(b)係沿(a)中的X-X’線剖切的剖面圖，(c)係沿(a)中的Y-Y’線剖切的剖面圖。記憶裝置中係二維 狀地配置多個此記憶單元而形成在記憶單元區域內。

進行與圖5A至圖5H相同的步驟之後，如圖7A所示，以第三材料層18a、第五絕緣層28a作為蝕刻遮罩，對第三絕緣層17、摻雜聚Si層26b進行蝕刻，形成第三絕緣層17a、摻雜聚Si層26ba(申請專利範圍中的「第二閘極導體層」的一例)。此時，摻雜聚Si層26a係未被蝕刻而保留，形成為在相鄰的Si柱(未圖示)間相連。

接著，進行與圖5J至圖5M相同的步驟。藉此，第一實施型態的圖5M中，俯視下，要連接板線PL的摻雜聚Si層26aa與要連接字元線WL的摻雜聚Si層26ba呈相同形狀，但相對於此，本實施型態中則如圖7B所示，要連接板線PL的摻雜聚Si層26a係未被蝕刻而保留，形成為在相鄰的Si柱(未圖示)間相連。藉此，在P層基板11上形成動態快閃記憶體。

本實施型態係提供下述特徵。

本實施型態中，記憶單元區域內不再需要對於要與板線PL相連的摻雜聚Si層26a藉由蝕刻進行加工。藉此，動態快閃記憶體的製造變得容易。

(其他實施型態)

在此，圖1中係使第一閘極導體層5a的閘極長度大於第二閘極導體層5b的閘極長度，以使連接在板線PL的第一閘極導體層5a的閘極電容大於字元線WL所連接的第二閘極導體層5b的閘極電容。然而，除此之外，第一閘極導體層5a的閘極長度亦可不大於第二閘極導體層5b的閘極長度，而是使第一閘極絕緣層4a的閘極絕緣膜的膜厚小於第二閘極絕緣層4b的閘極絕緣膜的膜厚。此外，亦可使第一閘極絕緣層4a的介電常數大於第二閘極絕緣層4b的介電常數。此外，亦可任意組合第一閘極導體層5a與第二閘極導體層5b的長度、以及第一閘極 絕緣層4a與第二閘極絕緣層4b的膜厚、介電常數，使第一閘極導體層5a的閘極電容大於第二閘極導體層5b的閘極電容，其他實施型態中此亦相同。

此外，圖1中，板線PL所連接的第一閘極導體層5a的垂直方向的長度係大於字元線WL所連接的第二閘極導體層5b的垂直方向的長度以使C_PL>C_WL。然而，僅附加板線PL就會使字元線WL相對於通道區7a的電容耦合的耦合比(C_WL/(C_PL+C_WL+C_BL+C_SL))變小。結果，浮體的通道區7a的電位變動△V_FB係變小，其他實施型態中此亦相同。

此外，本實施型態的說明中的板線PL的電壓係不論各動作模式皆例如可施加固定電壓。此外，板線PL的電壓亦可僅於抹除時施加例如0V。此外，若為可滿足可進行動態快閃記憶體動作的條件的電壓，則板線PL的電壓亦可施加固定電壓或隨時間變化的電壓。

此外，圖1中的Si柱2的俯視形狀為圓形，但亦可為圓形以外的例如橢圓、朝某一方向延伸的形狀等，其他實施型態中。此亦相同。

此外，本實施型態的說明中係於抹除動作時使源極線SL成為負偏壓，並抽出屬於浮體FB之通道區7a內的電洞群，但亦可藉由其他的電壓條件進行抹除動作。

此外，圖1中，N⁺層3a與P層7間亦可具有N型或受體雜質濃度相異的P型的雜質層。此外，N⁺層3b與P層7之間亦可具有N型或P型的雜質層，其他實施型態中此亦相同。

此外，圖1的N⁺層3a、3b亦可藉由含有施體雜質的Si或其他半導體材料層形成。此外，N⁺層3a與N⁺層3b亦可採用相異的半導體材料層形成。此外，亦可設置包圍N⁺層3a、3b的一部分或全體的金屬或矽化物等的導體層， 其他實施型態中此亦相同。

此外，圖5A至圖5M中的Si柱22可排列成二維狀的正方格狀或斜格狀等。Si柱配置成斜格狀時，與一字元線相連的Si柱係可配置成蜂巢狀、以複數個為一邊而配置成連續曲折狀或是鋸齒狀。此外，圖5I中，俯視下，以第三材料層18a、第五絕緣層28a作為蝕刻遮罩，對第三絕緣層17、摻雜聚Si層26b、第二絕緣層15、摻雜聚Si層26a進行蝕刻，形成第三絕緣層17a、摻雜聚Si層26aa、第二絕緣層15a、摻雜聚Si層26ba。此例中顯示第三絕緣層17a、摻雜聚Si層26aa、第二絕緣層15a、摻雜聚Si層26ba俯視下形成為與Y-Y’線方向相鄰的動態快閃記憶單元分離的例。相對於此，第三絕緣層17a、摻雜聚Si層26aa、第二絕緣層15a、摻雜聚Si層26ba亦可為俯視下形成為與Y-Y’線方向相鄰的動態快閃記憶單元相連，其他實施型態中此亦相同。

此外，圖5A至圖5M中的P層基板11亦可改為使用基板、多層井(well)基板，其他實施型態中此亦相同。

此外，圖1中顯示了第一閘極導體層5a、第二閘極導體層5b係分別以一個導體材料層形成的例子，但亦能夠以複數個導體層沿垂直方向、水平方向形成。此外，以複數層的導體材料層形成時，可在各個導體材料層間設置絕緣層。例如，將此等導體材料層的厚度形成為相同時，於圖5G中進行摻雜聚Si層的埋入時，可獲得均勻地埋入的優點，其他實施型態中此亦相同。

此外，將圖1所示的動態快閃記憶單元沿垂直方向堆疊複數段時，俯視下，各段的板線導體層係沿著與第一閘極導體層相同的方向延伸，各段的字元線導體層係沿著與第二閘極導體層相同的方向延伸，且各段的字元線導體層與板線導體層係沿著相同的方向延伸，其他實施型態中此亦相同。

此外，本發明可在不脫離本發明的廣義的精神與範圍內進行各式各樣的實施型態及變形。此外，上述各實施型態係用以說明本發明的一實施例，而非用以限制本發明的範圍。上述實施例及變形例可任意組合。此外，即便視需要而將上述實施型態的構成要件的一部分刪除者，仍包含於本發明的技術思想的範圍內。

[產業上的利用可能性]

依據本發明的半導體記憶裝置的製造方法，可獲得高密度且高性能的動態快閃記憶體。

11:P層基板

12a,32:N⁺層

13:第一絕緣層

15a:第二絕緣層

17a:第三絕緣層

22:Si柱

25a,25b,30a,34:SiO₂層

26aa,26ba:摻雜聚Si層

35:接觸孔

36:金屬配線層

BL:位元線

PL:板線

SL:源極線

WL:字元線

Claims (9)

1. 一種半導體記憶裝置的製造方法，該半導體記憶裝置係進行資料保持動作及資料抹除動作，該資料保持動作係藉由控制施加於第一閘極導體層、第二閘極導體層、第一雜質層及第二雜質層的電壓，而將藉由撞擊游離化現象或閘極引發汲極漏電流而形成的半導體柱的多數載子的電洞群或電子群保持於前述半導體柱的內部，該資料抹除動作係藉由控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層、及前述第二雜質層的電壓，而將屬於前述半導體柱的多數載子的前述電洞群或前述電子群從前述半導體柱的內部去除；

   該半導體記憶裝置的製造方法係具有下述步驟：

   在基板上從下起沿垂直方向積層前述第一雜質層、第一絕緣層、第一材料層、第二絕緣層、第二材料層、及第三材料層；

   形成第一空孔，該第一空孔係形成為底部於前述第一雜質層表面或內部，且貫通前述第一絕緣層、前述第一材料層、前述第二絕緣層、前述第二材料層、及前述第三材料層；

   填埋前述第一空孔而形成前述半導體柱；

   去除前述第一材料層而形成第二空孔，並且去除前述第二材料層而形成第三空孔；

   將露出於前述第二空孔內的前述半導體柱的表層氧化而形成第一閘極絕緣層，並且將露出於前述第三空孔內的前述半導體柱的表層氧化而形成第二閘極絕緣層；

   填埋前述第二空孔且遮覆前述第一閘極絕緣層而形成前述第一閘極導體 層，並且填埋前述第三空孔且遮覆前述第二閘極絕緣層而形成前述第二閘極導體層；

   形成與前述半導體柱的頂部相連的前述第二雜質層。
2. 如請求項1所述之半導體記憶裝置的製造方法，係具有：

   前述第一雜質層與前述第二雜質層形成為其一者連接至源極線，另一者連接至位元線之步驟。
3. 如請求項1所述之半導體記憶裝置的製造方法，係具有：

   前述第一閘極導體層與前述第二閘極導體層形成為其一者連接至字元線，另一者連接至板線之步驟。
4. 如請求項1所述之半導體記憶裝置的製造方法，係具有：

   藉由下部的層為絕緣層的二個材料層構成前述第三材料層並且將上部去除，或以絕緣材料層構成前述第三材料層之後將其上部蝕刻，而使前述半導體柱的頂部露出之步驟；及

   遮覆露出的前述半導體柱的頂部而形成第三雜質層之步驟；其中，

   前述第三雜質層係成為前述第二雜質層。
5. 如請求項4所述之半導體記憶裝置的製造方法，係具有：

   在前述半導體柱的頂部形成第四雜質層之步驟；並且

   藉由前述第三雜質層與前述第四雜質層形成前述第二雜質層。
6. 如請求項1所述之半導體記憶裝置的製造方法，其中，在形成前述第一閘極絕緣層與前述第二閘極絕緣層之後，在前述第二空孔與前述第三空孔的內壁遮覆前述第一閘極絕緣層與前述第二閘極絕緣層而形成第三閘極絕緣層。
7. 如請求項1所述之半導體記憶裝置的製造方法，其中，前述第三材料層具有至少一層的絕緣層。
8. 如請求項1所述之半導體記憶裝置的製造方法，係具有：

   俯視下，在前述半導體柱呈二維狀的塊狀區域的最外側的部位形成虛擬半導體柱之步驟；並且

   在去除前述第一材料層而形成前述第二空孔，並且去除前述第二材料層而形成前述第三空孔之步驟之前，具有：

   俯視下，對於超出前述塊狀區域的外側的前述第一絕緣層、前述第一材料層、前述第二絕緣層、前述第二材料層、及前述第三材料層進行蝕刻而去除之步驟。
9. 如請求項1所述之半導體記憶裝置的製造方法，係具有：

   將前述第一閘極導體層與前述第二閘極導體層之一者或兩者沿垂直方向分離而形成複數的閘極導體層之步驟。

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