TW202247421A - 具有記憶元件的半導體裝置 - Google Patents

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Abstract

本發明提供一種具有記憶元件的半導體裝置，該記憶元件係包含：具有圍繞豎立於P層基板10上之Si柱11A的下方的HfO2層15與TiN層16、圍繞Si柱11A的上方的HfO2層18a、TiN層19a、以及與Si柱11A的底部相連的N+層13a,13b之動態快閃記憶單元；以及具有圍繞豎立於相同P層基板10上之Si柱11B的下方的SiO2層23、圍繞Si柱11B的上方的HfO2層18b、TiN層19b、以及在垂直方向中隔著HfO2層18b而與Si柱11B的頂部與中間部相連的N+層13c,13d之SGT電晶體，其中，Si柱11A與Si柱11B的底部位置係位於相同的A位置，而且，由Si柱11A的上方部之HfO2層18a與TiN層19a所構成的動態快閃記憶單元的上部電晶體部、以及由Si柱11B的上方部之HfO2層18b與TiN層19b所構成之SGT電晶體部的底部係位於相同的B位置。

Description

具有記憶元件的半導體裝置
本發明係關於一種具有記憶元件的半導體裝置。
近年來，於LSI(Large Scale Integration：大型積體電路)技術開發中，要求具有記憶元件的半導體裝置的高積體化與高性能化。
一般的平面型MOS(Metal-Oxide-Semiconductor：金屬氧化物半導體)電晶體中，其通道(channel)朝沿著半導體基板的上表面之水平方向延伸。相對於此，SGT(Surrounding Gate Transistor：環繞閘電晶體)的通道係朝相對於半導體基板的上表面為垂直的方向延伸(例如參照專利文獻1、非專利文獻1)。因此，SGT與平面型MOS電晶體相比較，可達到半導體裝置的高密度化。使用此SGT作為選擇電晶體，能夠進行連接有電容器的DRAM(Dynamic Random Access memory：動態隨機存取記憶體，例如參照非專利文獻2)、連接有電阻變化元件的PCM(Phase change Memory：相變化記憶體，例如參照非專利文獻3)、RRAM(Resistive Random Access memory：電阻式隨機存取記憶體，例如參照非專利文獻4)、藉由電流改變磁自旋方向而改變電阻之MRAM(Magneto-resistive Random Access memory：磁阻式隨機存取記憶體，例如參照非專利文獻5)等的高積體化。 此外，尚有不具有電容器的由一個MOS電晶體所構成之DRAM記憶單元(參照非專利文獻6)等。本案係關於一種半導體裝置，其具有不具有電阻變化元件或電容器的可僅由MOS電晶體所構成的動態快閃記憶體。
圖7顯示上述之不具有電容器的由一個MOS電晶體所構成的DRAM記憶單元之寫入操作；圖8顯示操作上的問題點；圖9顯示讀取操作(參照非專利文獻6至10)。
圖7顯示DRAM記憶單元的寫入操作。圖7(a)顯示“1”寫入狀態。此處，記憶單元係不具有電容器的由一個MOS電晶體110a所構成的DRAM記憶單元，該MOS電晶體110a係形成於SOI(Silicon on Insulator，絕緣體上矽)基板101，且藉由連接源極線SL的源極N+層103(以下，將包含高濃度施體雜質的半導體區域稱為「N+層」)、連接位元線BL的汲極N+層104、連接字元線WL的閘極導電層105、以及MOS電晶體110a的浮體(Floating Body)102所構成。另外，浮體102正下方與SOI基板101的SiO2層接觸。當進行由該一個MOS電晶體110a所構成之記憶單元的“1”寫入時，係使MOS電晶體110a在飽和區域中操作。也就是，從源極N+層103所延伸的電子通道107中具有夾止點(pinch-off point)108，且未到達連接位元線BL的汲極N+層104。如此，將與汲極N+層104連接的位元線BL、及與閘極導電層105連接的字元線WL都設為高電壓，並使閘極電壓為約1/2汲極電壓左右來使MOS電晶體110a操作時，電場強度在汲極N+層104附近的夾止點108成為最大。結果，從源極N+層103往汲極N+層104流動之加速的電子會撞擊Si的晶格，並藉由此時失去的動能而產生電子-電洞對(撞擊游離現象)。大多數產生的電子(未圖示)會到達汲極N+層104。此外，極小部分之非常熱的電子會穿越閘極氧化膜109，而到達閘極導電層105。並且，同 時產生的電洞106會對浮體102充電。此時，浮體102為P型Si，因此產生的電洞106會有助於作為多數載體的增加部分。浮體102會被產生的電洞106所充滿，當浮體102的電壓比源極N+層103高出Vb以上，進一步產生的電洞會對源極N+層103放電。此處，Vb為源極N+層103與P層的浮體102之間的PN接面的內建電壓(built-in voltage)，約0.7V。圖7(b)顯示由產生的電洞106將浮體102飽和充電的情況。
接著，使用圖7(c)來說明記憶單元110之“0”寫入操作。“1”寫入的記憶單元110a與“0”寫入的記憶單元110b係相對於共同的選擇字元線WL隨機地存在。圖7(c)中，顯示從“1”寫入狀態改寫為“0”寫入狀態的情況。在“0”寫入時，將位元線BL的電壓設為負偏壓，而將汲極N+層104與P層的浮體102之間的PN接面設為順偏壓。結果，預先在前週期(cycle)中產生在浮體102的電洞106會往與位元線BL連接的汲極N+層104流動。當寫入操作結束時，會獲得：被產生的電洞106充滿的記憶單元110a(圖7(b))、以及排出產生的電洞106的記憶單元110b(圖7(c))的兩個記憶單元的狀態。被電洞106充滿的記憶單元110a的浮體102的電位會變得比不具有產生的電洞的浮體102還高。因此，記憶單元110a的閾值電壓會變得比記憶單元110b的閾值電壓還低。其情況係顯示於圖7(d)。
接著，使用圖8來說明由上述的一個MOS電晶體所構成之記憶單元的操作上的問題點。如圖8(a)所示，浮體102的電容CFB為連接字元線的閘極與浮體102之間的電容CWL、連接源極線的源極N+層103與浮體102之間的PN接面的接面電容CSL、以及連接位元線的汲極N+層103與浮體102之間的PN接面的接面電容CBL的總和，且以下述式來表示： CFB=CWL+CBL+CSL (1)。
因此，在寫入時若字元線電壓VWL震盪，成為記憶單元的記憶節點(接點)的浮體102的電壓也會受其影響。其情況顯示於圖8(b)。在寫入時，當字元線電壓VWL從0V上升至VProgWL時，浮體102的電壓VFB會藉由與字元線之間的電容耦合而從字元線電壓變化之前的初期狀態電壓VFB1上升至VFB2。其電壓變化量△VFB係以下述式來表示：△VFB=VFB2-VFB1=CWL/(CWL+CBL+CSL)×VProgWL (2)。
此處，以下述式來表示：
β=CWL/(CWL+CBL+CSL) (3)
其中，將β稱為耦合率。在如上述的記憶單元中，CWL的貢獻率較大，例如CWL：CBL：CSL=8：1：1。此情形，β=0.8。例如，當字元線從寫入時之5V變成寫入結束後之0V時，由於字元線與浮體102之間的電容耦合，使得浮體102會接收到達5V×β=4V程度之振幅雜訊。因此，存在無法充分獲得寫入時的浮體102的“1”電位與“0”電位之間的電位差裕度(margin)的問題點。
圖9顯示讀取操作。圖9(a)係顯示“1”寫入狀態，而圖9(b)係顯示“0”寫入狀態。然而，實際上，即使藉由“1”寫入將Vb寫入至浮體102，當寫入結束而字元線回復成0V時，浮體102仍會下降至負偏壓。於寫入“0”時，由於會形成更深的負偏壓，因此於寫入時無法充分增加“1”與“0”之間的電位差裕度。這種較小的操作裕度為本DRAM記憶單元的深切問題。並且，還存在有如何將用以驅動此DRAM記憶單元的周邊電路形成在同一基板上的課題。
此外，還有一種在SOI(Silicon On Insulator，絕緣體上矽)層使用兩個MOS電晶體來形成一個記憶單元的雙電晶體(Twin-Transistor)記憶元件(例如參照專利文獻4、5)。該等元件係使區分兩個MOS電晶體的浮體通道(Floating body channel)之作為源極或汲極的N+層接觸絕緣層而形成。藉由該N+層接觸絕緣層，使兩個MOS電晶體之浮體通道電性分離。屬於信號電荷之電洞群係被蓄積於一方的電晶體之浮體通道。如前述，蓄積有電洞之浮體通道之電壓會由於對於鄰接之MOS電晶體之閘極電極的脈衝電壓施加，而與式(2)所示同樣地大幅變化。據此，如使用圖7至圖9所說明，會有無法使寫入時的“1”與“0”之間的操作裕度充分增加的問題(例如參照非專利文獻13、圖8)。
(先前技術文獻)
(專利文獻)
[專利文獻1]日本特開平2-188966號公報
[專利文獻2]日本特開平3-171768號公報
[專利文獻3]日本特許第3957774號公報
[專利文獻4]US2008/0137394 A1
[專利文獻5]US2003/0111681 A1
(非專利文獻)
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻4：T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
非專利文獻7：J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)
非專利文獻8：T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
非專利文獻9：T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
非專利文獻10：E. Yoshida: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE IEDM (2006).
非專利文獻11：E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697, Apr. 2006.
非專利文獻12：Asen Asenov, Binjie Cheng, Xingsheng Wang, Andrew Robert Brown, Campbell Millar, Craig Alexander, Salvatore Maria Amoroso, Jente B. Kuang, and Sani R. Nassif,” Variability Aware Simulation Based Design-Technology Cooptimization (DTCO) Flow in 14 nm FinFET/SRAM Cooptimization,” IEEE Transaction on Electron Devices, Vol.62,No.6(2015)
非專利文獻13：F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: “Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,” IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007)
在使用SGT的記憶裝置且為去除電容器的一個電晶體型的DRAM(增益單元)中，會有當字元線與浮動的SGT基體的電容結合耦合較大，而在資料讀取時或寫入時使字元線的電位震盪時，作為雜訊直接傳遞給SGT基體的問題點。結果會引起誤讀取或記憶資料的誤改寫的問題，使得去除電容器的一個電晶體型的DRAM(增益單元)實用化會變得困難。於是，必須解決上述問題，並且以高密度且低成本將記憶單元與用以驅動記憶單元的周邊電路形成在同一基板上。
為解決上述課題，本發明之具有記憶元件的半導體裝置為記憶元件包含動態快閃記憶單元與SGT電晶體者，其中，
前述動態快閃記憶單元係具有：
第一半導體柱，係於基板上相對於前述基板沿垂直方向豎立；
第一雜質層，係與前述第一半導體柱的底部相連；
第二雜質層，係設在前述第一半導體柱的頂部，或與前述頂部相連；
第一閘極絕緣層，係圍繞前述第一半導體柱的下部，並接觸前述第一雜質層；
第二閘極絕緣層，係接觸前述第一閘極絕緣層，並圍繞前述第一半導體柱的上部；
第一閘極導體層，係圍繞前述第一閘極絕緣層；
第二閘極導體層，係圍繞前述第二閘極絕緣層；以及
第一絕緣層，係位於前述第一閘極導體層與前述第二閘極導體層之間；並且
前述動態快閃記憶單元係進行如下運作：
控制施加至前述第一雜質層、前述第二雜質層、前述第一閘極導體層、及前述第二閘極導體層的電壓，以進行在前述第一半導體柱內藉由流動於前述第一雜質層與前述第二雜質層之間的電流引起的撞擊游離現象或閘極引發汲極漏電流而產生電子群及電洞群的操作，以及將所產生的前述電子群與前述電洞群當中的前述電子群從前述第一雜質層或前述第二雜質層去除的記憶體寫入操作；以及
使前述電洞群的局部或全部殘留在前述第一半導體柱內的記憶體寫入操作，以及
將前述電洞群當中的殘留電洞群從前述第一雜質層與前述第二雜質層之中的一方或者雙方去除的記憶體抹除操作；
前述SGT電晶體係包含：
第二半導體柱，係於基板上相對於前述基板沿垂直方向豎立；
第二絕緣層，係圍繞前述第二半導體柱的下部；
第三雜質層與第四雜質層，該第三雜質層係與比前述第二絕緣層還上方的前述第二半導體柱區域的下端相連，該第四雜質層係與前述第二半導體柱的上端相連；
第三閘極絕緣層，係圍繞前述第三雜質層與前述第四雜質層之間的前述第二半導體柱的區域；以及
第三閘極導體層，係圍繞前述第三閘極絕緣層；其中
前述第一半導體柱與前述第二半導體柱的底部與頂部在垂直方向中係位於相同位置。(第一發明)
於上述第一發明中，在垂直方向中，前述第二閘極導體層的下端位置與前述第三閘極導體層的下端位置相同。(第二發明)
於上述第一發明中，在垂直方向中，前述第二雜質層與前述第四雜質層位於相同位置。(第三發明)
於上述第一發明中，前述第二雜質層與前述第四雜質層係包含相同的施體雜質原子，且由相同的半導體母體構成。(第四發明)
於上述第一發明中，與前述第一雜質層相連的配線為源極線，與前述第二雜質層相連的配線為位元線，與前述第一閘極導體層相連的配線為第一驅動控制線，與前述第二閘極導體層及前述第三閘極導體層相連的配線為字元線；藉由施加至前述源極線、前述位元線、前述第一驅動控制線及前述字元線之電壓，而進行前述記憶體抹除操作及前述記憶體寫入操作。(第五發明)
於上述第一發明中，前述第一閘極導體層與前述第一半導體柱之間的第一閘極電容係比前述第二閘極導體層與前述第一半導體柱之間的第二閘極電容還大。(第六發明)
1,10:基板
31,31a:P層基板
2,11A,11B,40a,40b:Si柱
3a,3b,13a,13b,13c,13d,32,32a,35,35a,35b,37,37a,37b,53a,53b:N+層
4a:第一閘極絕緣層
4b:第二閘極絕緣層
5a:第一閘極導體層
5b:第二閘極導體層
6:絕緣層
7:通道區域
7a:第一通道層(第一通道區域)
7b:第二通道層(第二通道區域)
11a:第一通道層(下部通道區域)
11b:第二通道層(上部通道區域)
11c,11d,33,36:P層
14,23,42,48,52:SiO2層
15,18a,18b,43,50:HfO2層
16,19a,19b,44,44a,51a,51b:TiN層
31,31a:P層基板
38a,38b,46a:遮罩材料層
A,B:位置
SL:源極線
PL:板線
WL:字元線
BL:位元線
圖1係第一實施型態之動態快閃記憶裝置的結構圖。
圖2係用於說明第一實施型態之動態快閃記憶裝置的抹除操作機制的圖。
圖3係用於說明第一實施型態之動態快閃記憶裝置的寫入操作機制的圖。
圖4A係用於說明第一實施型態之動態快閃記憶裝置的讀取操作機制的圖。
圖4B係用於說明第一實施型態之動態快閃記憶裝置的讀取操作機制的圖。
圖5係用於說明第一實施型態之動態快閃記憶單元與使用於本動態快閃記憶單元的驅動電路及信號處理電路之SGT電晶體的結構的圖。
圖6A係用於說明第二實施型態之將動態快閃記憶單元與SGT電晶體形成於同一基板上的製造方法的圖。
圖6B係用於說明第二實施型態之將動態快閃記憶單元與SGT電晶體形成於同一基板上的製造方法的圖。
圖6C係用於說明第二實施型態之將動態快閃記憶單元與SGT電晶體形成於同一基板上的製造方法的圖。
圖6D係用於說明第二實施型態之將動態快閃記憶單元與SGT電晶體形成於同一基板上的製造方法的圖。
圖6E係用於說明第二實施型態之將動態快閃記憶單元與SGT電晶體形成於同一基板上的製造方法的圖。
圖6F係用於說明第二實施型態之將動態快閃記憶單元與SGT電晶體形成於同一基板上的製造方法的圖。
圖6G係用於說明第二實施型態之將動態快閃記憶單元與SGT電晶體形成於同一基板上的製造方法的圖。
圖7係顯示習知例之不具有電容器的DRAM記憶單元之寫入操作的圖。
圖8係用於說明習知例之不具有電容器的DRAM記憶單元的操作上之問題點的圖。
圖9係顯示習知例之不具有電容器的DRAM記憶單元的讀取操作的圖。
在下文中，一面參照圖式一面說明本發明之使用半導體元件之記憶裝置(以下稱為動態快閃記憶體)之實施型態的結構、及操作。並且，參照圖式，說明動態快閃記憶單元與使用SGT電晶體形成設在與動態快閃記憶單元相連之相同基板上的驅動電路、信號處理電路時的兩者的結構及製造方法。
(第一實施型態)
使用圖1至圖5來說明本發明之第一實施型態的動態快閃記憶單元的結構及操作機制。使用圖1來說明動態快閃記憶單元的結構。並且，使用圖2來說明資料抹除機制、使用圖3來說明資料寫入機制、使用圖4A與圖4B來說明資料讀取機制。使用圖5來說明動態快閃記憶體的記憶單元與形成於同一基板上之SGT電晶體的結構。
圖1顯示本發明之第一實施型態的動態快閃記憶單元的結構。在基板1(申請專利範圍之「基板」的一例)上，自下方起形成有：具有P型或i型(本徵型)的導電型之矽柱2(申請專利範圍之「第一半導體柱」的一例)(以下將矽柱稱為「Si柱」)、與Si柱的底部相連的N+層3a(申請專利範圍的「第一雜質層」的一例)、以及與Si柱的頂部相連的N+層3b(申請專利範圍的「第二雜質層」的一例)。N+層3a、3b係當其中一者為源極時，另一者為汲極。並且，Si柱2的N+層3a與N+層3b之間成為通道區域7。並且，形成有圍繞該Si柱2的下部的第 一閘極絕緣層4a(申請專利範圍的「第一閘極絕緣層」的一例)、與圍繞Si柱2之上部的第二閘極絕緣層4b(申請專利範圍的「第二閘極絕緣層」的一例)。此第一閘極絕緣層4a、第二閘極絕緣層4b係分別與此作為源極、汲極之N+層3a、3b接觸或是靠近。並且，分別形成有圍繞此第一閘極絕緣層4a的第一閘極導體層5a(申請專利範圍的「第一閘極導體層」的一例)、圍繞第二閘極絕緣層4b的第二閘極導體層5b(申請專利範圍的「第二閘極導體層」的一例)。並且，第一閘極導體層5a、第二閘極導體層5b係藉由絕緣層6來分離。並且，通道區域7係包含：被第一閘極絕緣層4a所圍繞的第一通道區域7a；以及被第二閘極絕緣層4b所圍繞的第二通道區域7b。藉此形成動態快閃記憶單元9，其中包含：作為源極、汲極之N+層3a,3b；通道區域7；第一閘極絕緣層4a；第二閘極絕緣層4b；第一閘極導體層5a；及第二閘極導體層5b。並且N+層3a係與源極線SL(申請專利範圍的「源極線」的一例)連接；N+層3b係與位元線BL連接(申請專利範圍的「位元線」的一例)；第一閘極導體層5a係與板線PL(申請專利範圍的「第一驅動控制線」的一例)連接；第二閘極導體層5b係與字元線WL(申請專利範圍的「字元線」的一例)連接。另外，基板1為母體材料層，其係與沿垂直方向豎立的Si柱2相連，且具備於水平方向擴展的上表面。因此，在垂直方向中，N+層3a當中之位在比基板1表面還下方的部分係作為基板1。位在此基板1當中之N+層3a的部分亦可朝水平方向擴展。此外，基板1亦可由SOI(Silicon On Insulator，絕緣體上矽)、由單層或複數層所構成之Si或其他的半導體材料來形成。此外，基板1亦可為：由N層、或P層之單層、或複數層所構成的井層。
使用圖2說明抹除操作機制。N+層3a,3b間的通道區域7係與基板1電性分離，且形成浮體。圖2(a)顯示：在抹除操作前於通道區域7蓄積有在 前週期中藉由撞擊游離而產生的電洞群11的狀態。並且，如圖2(b)所示，在抹除操作時，將源極線SL的電壓設為負電壓VERA。此處，VERA例如為-3V。結果，會與通道區域7的初始電位值無關地，使連接源極線SL之作為源極的N+層3a與通道區域7的PN接面成為順偏壓。結果，在前週期中藉由撞擊游離所產生之蓄積在通道區域7的電洞群11會被吸引至源極部的N+層3a，使得通道區域7的電位VFB成為VFB=VERA+Vb。此處，Vb為PN接面的內建電壓，且約為0.7V。因此，VERA=-3V的情形，通道區域7的電位係成為-2.3V。此值為抹除狀態的通道區域7之電位狀態。因此，若浮體的通道區域7的電位成為負電壓，則動態快閃記憶單元9之N通道MOS電晶體的閾值電壓會因為基板偏壓效應而變高。因此，如圖2(c)所示，連接該字元線WL的第二閘極導體層5b的閾值電壓會變高。此通道區域7的抹除狀態會成為邏輯記憶資料“0”。另外，上述施加至位元線BL、源極線SL、字元線WL、板線PL的電壓條件僅為用以進行抹除操作的一例，亦可為其他可進行抹除操作的操作條件。
圖3顯示本發明之第一實施型態的動態快閃記憶單元的寫入操作。如圖3(a)所示，對源極線SL所連接的N+層3a例如輸入0V，而對位元線BL所連接的N+層3b例如輸入3V，且對板線PL所連接的第一閘極導體層5a例如輸入2V，而對字元線WL所連接的第二閘極導體層5b例如輸入5V。結果，如圖3(a)所示，在板線PL所連接的第一閘極導體層5a的內側形成反轉層12a，且使具有第一閘極導體層5a的第一N通道MOS電晶體區域在飽和區域中進行操作。結果，在板線PL所連接的第一閘極導體層5a之內側的反轉層12a存在夾止點13。另一方面，使具有字元線WL所連接之第二閘極導體層5b的第二N通道MOS電晶體區域在線性區域中進行操作。結果，在字元線WL所連接的第二 閘極導體層5b之內側沒有存在夾止點而全面地形成反轉層12b。全面地形成在該字元線WL所連接的第二閘極導體層5b的內側的反轉層12b，係作為具有第二閘極導體層5b的第二N通道MOS電晶體區域之實質的汲極而運作。結果，在被串聯連接之具有第一閘極導體層5a的第一N通道MOS電晶體區域、與具有第二閘極導體層5b的第二N通道MOS電晶體區域之間的通道區域7的境界區域(第一境界區域)電場會變成最大，且在此區域產生撞擊游離現象。該區域屬於從具有字元線WL所連接之第二閘極導體層5b的第二N通道MOS電晶體區域觀察的源極側的區域，因此將該現象稱為源極側撞擊游離現象。藉由此源極側撞擊游離現象，電子會從源極線SL所連接的N+層3a往位元線BL所連接的N+層3b流動。加速的電子會撞擊晶格Si原子，並藉由其動能而產生電子-電洞對。產生的電子的一部分會往第一閘極導體層5a與第二閘極導體層5b流動，然而大部分會往位元線BL所連接的N+層3b流動。此外，亦可在“1”寫入時，使用閘極引發汲極漏電流(GIDL：Gate Induced Drain Leakage)而產生電子-電洞對(參照非專利文獻11)，且藉由所產生的電洞群來充滿浮體FB內。另外，藉由撞擊游離現象所進行之電子-電洞對的產生，也可以在N+層3a與通道區域7的境界或N+層3b與通道區域7的境界附近進行。
並且，如圖3(b)所示，所產生的電洞群11屬於通道區域7的多數載子，其將通道區域7充電為正偏壓。源極線SL所連接的N+層3a為0V，因此通道區域7會被充電至源極線SL所連接的N+層3a與通道區域7之間的PN接面的內建電壓Vb(約0.7V)。當通道區域7被充電為正偏壓時，第一N通道MOS電晶體區域與第二N通道MOS電晶體區域的閾值電壓會因為基板偏壓效應而變低。藉此，如圖3(c)所示，字元線WL所連接的第二通道區域7b之N通道 MOS電晶體的閾值電壓會變低。將此通道區域7的寫入狀態分配為邏輯記憶資料“1”。
另外，在寫入操作時，亦可取代第一境界區域，而於第一雜質層與第一通道半導體層之間的第二境界區域、或者第二雜質層與第二通道半導體層之間的第三境界區域中，藉由撞擊游離現象、或者GIDL電流來使電子-電洞對產生，且藉由產生的電洞群11來對通道區域7進行充電。另外，上述施加至位元線BL、源極線SL、字元線WL、板線PL的電壓條件僅為用以進行寫入操作的一例，亦可為其他可進行寫入操作的操作條件。
使用圖4A、圖4B，說明本發明之第一實施型態的動態快閃記憶單元的讀取操作，以及與此相關聯的記憶單元結構。使用圖4A(a)至圖4A(c)來說明動態快閃記憶單元的讀取操作。如圖4A(a)所示，當通道區域7被充電至內建電壓Vb(約0.7V)時，N通道MOS電晶體的閾值電壓會因為基板偏壓效應而降低。將該狀態分配為邏輯記憶資料“1”。如圖4A(b)所示，在進行寫入之前所選擇的記憶區塊為預先處於抹除狀態“0”的情形，通道區域7的浮體電壓VFB係成為VERA+Vb。藉由寫入操作而隨機地記憶寫入狀態“1”。結果，對字元線WL作成邏輯“0”與“1”的邏輯記憶資料。如圖4A(c)所示，係利用相對於該字元線WL的兩個閾值電壓的高低差，並由感測放大器(sense amplifier)來進行讀取。
使用圖4B(a)至圖4B(d)，說明本發明之第一實施型態的動態快閃記憶單元的讀取操作時之兩個第一閘極導體層5a與第二閘極導體層5b之閘極電容的大小關係、以及與此相關聯的操作。較佳為：字元線WL所連接之第二閘極導體層5b的閘極電容係設計為比板線PL所連接之第一閘極導體層5a的閘極電容還小。如圖4B(a)所示，使板線PL所連接之第一閘極導體層5a的垂直方向 的長度比字元線WL所連接之第二閘極導體層5b的垂直方向的長度還長，而使字元線WL所連接之第二閘極導體層5b的閘極電容比板線PL所連接之第一閘極導體層5a的閘極電容還小。圖4B(b)顯示圖4B(a)之動態快閃記憶體的一單元的等效電路。並且，圖4B(c)顯示動態快閃記憶體的耦合電容關係。此處，CWL為第二閘極導體層5b的電容，CPL為第一閘極導體層5a的電容，CBL為作為汲極之N+層3b與第二通道區域7b之間的PN接面的電容，CSL為作為源極之N+層3a與第一通道區域7a之間的PN接面的電容。如圖4B(d)所示，當字元線WL電壓震盪時，其操作會作為雜訊而對通道區域7造成影響。此時的通道區域7的電位變動△VFB會成為：
△VFB=CWL/(CPL+CWL+CBL+CSL)×VReadWL (1)
此處，VReadWL為字元線WL之讀取時的振幅電位。從式(1)可得知，若將CWL的貢獻率設為相較於通道區域7的整體電容CPL+CWL+CBL+CSL較小，△VFB就會變小。CBL+CSL為PN接面的電容，為了將其增大，例如增大Si柱2的直徑。然而，這不適於記憶單元的細微化。對此，將板線PL所連接之第一閘極導體層5a之垂直方向的長度設為比字元線WL所連接之第二閘極導體層5b之垂直方向的長度還長，藉此，可使△VFB進一步變小，而不會使俯視觀察時之記憶單元的積體度降低。另外，上述施加至位元線BL、源極線SL、字元線WL、板線PL的電壓條件僅為用以進行讀取操作的一例，亦可為其他可進行讀取操作的操作條件。
使用圖5，說明本實施型態之動態快閃記憶體的記憶單元、與使用於該記憶單元的驅動電路、及信號處理電路的N通道型SGT電晶體的結構。圖5(a)為動態快閃記憶體的垂直剖面圖，圖5(b)為圖5(a)的俯視圖。圖5(c)顯示 SGT電晶體的垂直剖面圖，圖5(d)顯示圖5(c)的俯視圖。動態快閃記憶體的記憶單元與SGT電晶體位於相同的P層基板10上。
如圖5(a)、圖5(b)所示，係具有包含P層10(以下，將包含受體(acceptor)雜質的半導體區域稱為「P層」)、以及與P層10相連的N+層13a(申請專利範圍之「第一雜質層」的一例)的基板10(申請專利範圍之「基板」的一例)。並且，與N+層13a相連而設有Si柱11A(申請專利範圍之「第一半導體柱」的一例)。並且，在Si柱11A的頂部設有N+層13b(申請專利範圍之「第二雜質層」的一例)。並且，在Si柱11A的外周部的N+層13a上設有SiO2層14。並且，圍繞Si柱11A的下方側面而設有HfO2層15(申請專利範圍之「第一閘極絕緣層」的一例)。並且，圍繞HfO2層15側面而設有TiN層16(申請專利範圍之「第一閘極導體層」的一例)。並且，在Si柱11A的HfO2層15的上端與N+層13b的下端之間的Si柱11A的側面、以及TiN層16的上表面設有HfO2層18a(申請專利範圍之「第二閘極絕緣層」的一例)。並且，設有圍繞HfO2層18a的TiN層19a(申請專利範圍之「第二閘極導體層」的一例)。並且，N+層13a係與圖1所示的源極線SL連接，N+層13b係與位元線BL連接，TiN層16係與板線PL連接，TiN層19a係與字元線WL連接。並且，被N+層13a,13b包夾的Si柱11A的通道層係包含：被HfO2層15圍繞的第一通道層11a；以及被HfO2層18a圍繞的第二通道層11b。
如圖5(c)、圖5(d)所示，在包含P層的基板10上設有Si柱11B(申請專利範圍之「第二半導體柱」的一例)。並且，Si柱11B從下方起包含：P層11c、N層22、N+層13c(申請專利範圍之「第三雜質層」的一例)；以及P層11d、N+層13d(申請專利範圍之「第四雜質層」的一例)。並且，在Si柱11B的下部， 且於Si柱11B之外周部的P層基板10上設有SiO2層14。並且，設有圍繞Si柱11B的下方側面的HfO2層15。並且，圍繞HfO2層15而設有其上表面位置位於TiN層16的上表面位置附近的SiO2層23。並且，設有圍繞Si柱11B的上方且與SiO2層23的上表面相連的HfO2層18b(申請專利範圍之「第三閘極絕緣層」的一例)。並且，圍繞HfO2層18b而設有TiN層19b(申請專利範圍之「第三閘極導體層」的一例)。N+層13c,13d係作為SGT電晶體中的源極或汲極。並且，HfO2層18b係作為閘極絕緣層。並且，TiN層19b係作為閘極導體層。並且，N層22、P層11c係作為形成在同一P層基板10上之P通道型及N通道型SGT的電性分離層。另外，亦可使P層11c、N層22、N+層13c在俯視觀察時比P層11d、N+層13d還寬闊。此時，亦可在俯視觀察時在比P層11c還外側的N+層13c上形成接觸孔(contact hole)，並經由該接觸孔形成外部引出配線層。此外，被SiO2層23圍繞之部分的SiO2層14、HfO2層15無助於SGT電晶體操作，因此亦可去除。
圖5(a)、圖5(b)所示的動態快閃記憶體的Si柱11A與圖5(c)、圖5(d)所示的SGT電晶體的Si柱11B皆位於相同的基板10上。並且，Si柱11A與Si柱11B的底面位置A的高度相同。
動態快閃記憶體的Si柱11A與SGT電晶體的Si柱11B皆在垂直方向中的B位置附近區分為兩個區域。Si柱11A包含被HfO2層15圍繞的第一通道層11a、被HfO2層18a圍繞的第二通道層11b、以及N+層13b。並且，Si柱11B包含由被SiO2層23圍繞的P層11c、N層22、N+層13c構成的區域、Fin電晶體的通道層11d、N+層13d。並且，在比位置B還上方之垂直方向中的大致相同位置，形成有動態快閃記憶體之閘極絕緣HfO2層18a、閘極導體層TiN層19a、 源極或汲極的N+層13b、SGT電晶體的閘極絕緣HfO2層18b、閘極導體層TiN層19a、源極或汲極的N+層13d。
動態快閃記憶體的Si柱11A與SGT電晶體的Si柱11B的高度A-C之間相同。
另外，圖1中的Si柱2、及圖5中的Si柱11A、11B的水平剖面形狀即使為圓形形狀、橢圓形狀、長方形狀，亦可進行本實施型態所說明的動態快閃記憶體操作、以及SGT電晶體操作。此外，亦可於同一晶片上混合存在圓形形狀、橢圓形狀、長方形狀的動態快閃記憶單元、SGT電晶體。
此外，圖5(a)、圖5(c)的說明中，Si柱11A、11B的上表面位置係設為N+層13b,13d的上表面位置，惟在TiN層19a、19b的形成後例如藉由磊晶成長法形成N+層13b,13d時，N+層13b,13d的下端係成為Si柱11A,11B的上表面。
動態快閃記憶體的閘極絕緣HfO2層18a、閘極導體層TiN層19a、SGT電晶體的閘極絕緣HfO2層18b、閘極導體層TiN層19b亦可個別地形成。此外，亦可由不同的材料層形成。
此外，圖1中係說明第一閘極導體層5a與板線PL連接，且第二閘極導體層5b與字元線WL連接。相對於此，即使將第一閘極導體層5a與字元線WL連接，且將第二閘極導體層5b與板線PL連接，亦可進行正常的動態快閃記憶體操作。同樣地，圖1中係說明N+層3a與源極線SL連接，且N+層3b與位元線BL連接，相對於此，即使將N+層3a與位元線BL連接，且將N+層3b與源極線SL連接，亦可進行正常的動態快閃記憶體操作。
此外，即使圖1中之第一閘極導體層5a、第二閘極導體層5b圍繞第一閘極絕緣層4a、第二閘極絕緣層4b的局部，亦可進行動態快閃記憶體操作。此外，亦可將第一閘極導體層5a、第二閘極導體層5b之各者分割為複數層導體層而進行操作。
此外，在圖1，係說明使用N+層3a,3b、通道區域7為P型的Si柱2。相對於此，亦可將N+層3a,3b取代為P+層，將Si柱2從P層取代為N層。此時，係進行如下操作：藉由撞擊游離現象或閘極引發汲極漏電流而產生電子群及電洞群，將所產生的電子群與電洞群當中的N層通道區域中之屬於少數載子的電洞群從源極、汲極之中的一方或者雙方的P+層去除的操作；使N層通道區域中之屬於多數載子的電子群的局部或全部殘留在前述Si柱2當中的記憶體寫入操作；以及將電子群當中的殘留電子群從源極、汲極的P+層之中的一方或者雙方去除的記憶體抹除操作。藉此，亦可進行動態快閃記憶體操作。
本實施型態係提供下列特徵。
(特徵1)
本發明之第一實施型態的動態快閃記憶單元的板線PL於動態快閃記憶單元進行寫入、讀取操作時，字元線WL的電壓會上下震盪。此時，板線PL係發揮使字元線WL與通道區域7之間的電容耦合比降低的作用。結果，可顯著抑制字元線WL的電壓上下震盪時之通道區域7的電壓變化的影響。藉此，可增大用以表示邏輯“0”與“1”之字元線WL的SGT電晶體的閾值電壓差。此與動態快閃記憶單元的操作裕度的擴大相關聯。
(特徵2)
如圖5所示，動態快閃記憶單元的Si柱11A與SGT電晶體的Si柱11B的底部的高度A相同，且形成在基板10上的相同高度(A-C之間)。並且，將位於基板10上的動態快閃記憶體的閘極絕緣HfO2層18a與閘極導體層TiN層19a、SGT電晶體的閘極絕緣HfO2層18b與閘極導體層TiN層19b各自的高度設為大致相同。藉此，可容易將動態快閃記憶單元與SGT電晶體電路形成在基板10上。此與具有動態快閃記憶體的半導體裝置製造的低成本化相關聯。
(第二實施型態)
使用圖6A至圖6G來說明本發明之第二實施型態之將動態快閃記憶單元與SGT電晶體形成於同一基板31上的製造方法。各圖中，(a)為動態快閃記憶單元的剖面圖，(b)為SGT電晶體的剖面圖。
如圖6A所示，藉由離子注入法，以磷(P)雜質在動態快閃記憶單元區域的P層基板31的上層形成N+層32。另外，N+層32亦可為例如將動態快閃記憶單元區域的P層基板31之表層進行蝕刻，並於該處藉由磊晶成長法形成N+層32。此步驟中，最初係將動態快閃記憶單元的外側的P層基板31以SiO2層覆蓋。並且，將SiO2層作為遮罩，將P層基板31之表層進行蝕刻。並且，藉由磊晶成長法整體地形成N+層。並且藉由CMP(Chemical Mechanical Polishing，化學機械研磨)法進行研磨，以使其表面位置成為P層基板31。藉此，N+層32被埋入於P層基板31。此情況時，動態快閃記憶單元區域的N+層32的表面位置與SGT電晶體區域的P層基板31的表面係在A’位置一致。
接著，如圖6B所示，藉由磊晶成長法，於動態快閃記憶單元區域與SGT電晶體區域的整體形成P層33。並且，例如藉由離子注入法，在SGT區域的P層33的上方部，從下方起形成N層34、N+層35。與形成N+層32相 同，N層34、N+層35亦可藉由磊晶成長法形成在SGT電晶體區域的P層33內。並且，於動態快閃記憶單元區域與SGT電晶體區域的整體，從下方起形成P層36、N+層37與第一遮罩材料層38a、第二遮罩材料層38b。
接著，如圖6C所示，將第一遮罩材料層38a、第二遮罩材料層38b作為遮罩，將N+層37、P層36、P層33、N+層35、N層34進行蝕刻直到底部位置到達N+層32a的上表面位置附近，而形成Si柱40a、40b。
接著，如圖6D所示，將SiO2層42形成在Si柱40a,40b的外周部上。並且，整體地形成HfO2層43。並且，整體地積層TiN層(未圖示)。並且，藉由CMP法進行研磨，使其上表面位置到達遮罩材料層38a,38b的上表面位置。並且，以覆蓋動態快閃記憶單元區域的方式形成遮罩材料層46a。並且，將遮罩材料層46a作為遮罩，去除SGT電晶體區域的TiN層。藉此，以圍繞動態快閃記憶單元區域的HfO2層43的方式形成TiN層44。另外，亦可去除SGT電晶體區域的SiO2層42、HfO2層43。
接著，整體地披覆SiO2層(未圖示)。並且，藉由CMP法對整體進行研磨，使上表面位置到達到達遮罩材料層46a的上表面位置。並且，以遮罩材料層(未圖示)覆蓋SGT區域整體。並且，去除動態快閃記憶單元區域的遮罩材料層46a。並且，如圖6E所示，藉由RIE法，將TiN層44進行蝕刻，使其上表面位置在Si柱40a的中間部，而形成TiN層44a。並且，藉由RIE法，將SGT電晶體區域的遮罩材料層與SiO2層進行蝕刻，形成SiO2層48，使其上表面位置成為TiN層44a的上表面位置。藉此，TiN層44a與SiO2層48的上表面位置在位置B成為大致相同。
接著，如圖6F所示，將覆蓋Si柱40a,40b、遮罩材料層38a,38b之比位置B還上方的HfO2層43去除，並形成圍繞比位置B還上方的Si柱40a,40b的HfO2層50。並且，整體地披覆HfO2層50。並且，於動態快閃記憶單元區域中，形成圍繞HfO2層50且上表面位置位在N+層37a的下端的TiN層51a。同樣地，在SGT電晶體區域中，形成圍繞HfO2層50且上表面位置位在N+層37b的下端的TiN層51b。
接著，如圖6G所示，形成圍繞TiN層51a,51b且上表面位置位於比TiN層51a,51b的上端還上方的SiO2層52。並且，藉由選擇磊晶成長法，圍繞露出的Si柱40a,40b的頂部而形成N+層53a,53b。
並且，將源極線SL與N+層32a連接，將板線PL與TiN層44a連接，將字元線WL與TiN層51a連接，將位元線BL與N+層53a連接，藉此形成動態快閃記憶單元。並且，當將閘極線與TiN層51b連接，且將N+層35a,35b之其中一者與源極線連接時，即形成N+層35a,35b之另一者與汲極線相連的SGT電晶體。
另外，第二實施型態中，係說明將動態快閃記憶單元與N通道SGT電晶體形成在P層基板31a上的例子。通常，在使用SGT電晶體的電路中會使用CMOS電路，因此同樣地在P層基板31a上形成P通道SGT電晶體。
此外，本實施型態中，係將動態快閃記憶單元與SGT電晶體的閘極絕緣層以相同的HfO2層50形成，惟亦可將動態快閃記憶單元與SGT電晶體的閘極絕緣層分別以相異的材料層形成。此外，此點在動態快閃記憶單元中之屬於閘極導體層的TiN層51a,51b的關係也相同。
本實施型態係提供下列特徵。
(特徵1)
動態快閃記憶單元的Si柱40a與SGT電晶體的40b為同時形成，因此製造步驟簡易化。
(特徵2)
動態快閃記憶單元之字元線閘極的TiN層51a與SGT電晶體的閘極TiN層51b為同時形成，因此製造步驟簡易化。
(特徵3)
動態快閃記憶單元之與位元線BL相連的N+層37a,53a、以及SGT電晶體之作為源極或汲極的N+層37b,53b為同時形成，因此製造步驟簡易化。
(特徵4)
動態快閃記憶單元的字元線電晶體與SGT電晶體係在垂直方向中形成為相同高度，因此容易製造。
(其他實施型態)
另外，在本實發明中，雖然形成Si柱2,11A,11B,40a,40b，惟亦可為由此以外的半導體材料所構成的半導體柱。
此外，第一實施型態中之N+層3a,3b,13a,13b,13c,13d亦可藉由包含施體雜質的Si或其他半導體材料層來形成。此外，亦可由不同的半導體材料層來形成。此外，上述者的形成方法，亦可由磊晶成長法、或者由其他的方法來形成N+層。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，係使用TiN層16作為與板線PL相連的閘極導體層5a。相對於此，亦可使用單層或組合複數層之導體材料層來取代TiN層16。同樣地，使用TiN層19a作為字元線WL、及與該字元線WL相連的 閘極導體層5b。相對於此，亦可使用單層或組合複數層之導體材料層來取代TiN層16,19a。此外，閘極TiN層16,19a亦可為其外側與例如W等之配線金屬層相連。此點對於SGT電晶體的閘極TiN層19b亦復相同。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，Si柱2,11A,11B的俯視觀察時的形狀為圓形形狀。並且，Si柱2,11A,11B的俯視觀察時的形狀亦可為圓形、橢圓形、朝一方向伸長的形狀等。並且，在遠離動態快閃記憶單元區域所形成的邏輯電路區域中，亦可因應邏輯電路設計，將SGT電晶體以混合存在俯視觀察形狀不同的Si柱的方式形成於邏輯電路區域。這幾點在本發明的其他實施型態中亦復相同。
此外，圖5中，係使用具有矩形形狀的垂直剖面的Si柱11A,11B進行說明，惟垂直剖面形狀亦可為梯形。此外，動態快閃記憶單元的Si柱11A中之被HfO2層15圍繞的Si柱11A的垂直剖面與被HfO2層18a圍繞的Si柱11A的垂直剖面亦可分別為矩形形狀、梯形而不同。此點對於SGT電晶體的Si柱11B亦復相同。並且，這幾點在本發明的其他實施型態中亦復相同。
另外，與基板1同樣，基板10,31亦可由SOI(Silicon On Insulator，絕緣體上矽)、由單層或複數層所構成之Si或其他的半導體材料來形成。此外，基板1,10,31a亦可為：由N層、或P層之單層、或複數層所構成的井層。
另外，若為作為閘極絕緣層而發揮功能者，則第一實施型態中所說明的HfO2層15亦可為由單層或複數層所構成之其他的絕緣層。此外，若為具備閘極導體之功能者，則TiN層16,19a,19b亦可使用由單層或複數層所構成之 其他的導體層。此外，HfO2層15,18a,18b亦可分別由材料、厚度等之物理值不同的材料層所構成。此點在本發明的其他實施型態中亦復相同。
此外，亦可與第二實施形態中之Si柱40a的底部的N+層32a連接而使用例如W層等導體層。此點在本發明的其他實施型態中亦復相同。
此外，在圖5(a)中，Si柱11A的垂直剖面係以矩形顯示，惟亦可為梯形。並且，Si柱11A的下部通道區域11a與上部通道區域11b的垂直剖面亦可分別為矩形或梯形。同樣地，此點即使在SGT電晶體的Si柱11B中，被N+層13c,13d包夾的區域與比N+層13c還下方的區域的垂直剖面形狀亦復相同。此點在本發明的其他實施型態中亦復相同。
此外，在圖1中，將第一閘極導體層5a的閘極長度設為比第二閘極導體層5b的閘極長度還長，以使與板線PL連接的第一閘極導體層5a的閘極電容比與字元線WL連接的第二閘極導體層5b的閘極電容還大，藉此，可進一步使第一閘極導體層5a的閘極電容比第二閘極導體層5b的閘極電容還大。此外，在將第一閘極導體層5a的閘極長度設為或不設為比第二閘極導體層5b的閘極長度還長的結構中，都可改變各個閘極絕緣層的膜厚，而將第一閘極絕緣層4a的閘極絕緣膜的膜厚設為比第二閘極絕緣層4b的閘極絕緣膜的膜厚還薄，以進一步使第一閘極導體層5a的閘極電容比第二閘極導體層5b的閘極電容還大。此外，還可改變各個閘極絕緣層的材料的介電常數，將第一閘極絕緣層4a的閘極絕緣膜的介電常數設為比第二閘極絕緣層4b的閘極絕緣膜的介電常數還高。此外，還可結合閘極導體層5a,5b的長度、閘極絕緣層4a,4b的膜厚、介電常數的任意者，以進一步使第一閘極導體層5a的閘極電容比第二閘極導體層5b的閘極電容還大。此點在本發明的其他實施型態中亦復相同。
此外，圖1中之P型Si柱2亦可由本徵半導體形成。本發明的其他實施型態中亦復相同。
此外，本發明在不脫離本發明之廣義的精神與範圍下，亦可進行各種實施型態及變更。此外，上述的各實施型態，係用以說明本發明之一實施例者，非限定本發明的範圍。上述實施例及變形例係可任意地組合。再者，即使視需要而去除上述實施型態之構成要件的一部分，亦均屬本發明之技術思想的範圍內。
(產業上的可利用性)
依據本發明之具有記憶元件的半導體裝置，可獲得具有高密度而且高性能的動態快閃記憶體之半導體裝置。
10:基板
11A,11B:Si柱
11a:第一通道層(下部通道區域)
11b:第二通道層(上部通道區域)
11c,11d:P層
13a,13b,13c,13d:N+層
14:SiO2層
15,18a,18b:HfO2層
16,19a,19b:TiN層
23:SiO2層
A,B:位置

Claims (7)

  1. 一種具有記憶元件的半導體裝置，該記憶元件係包含動態快閃記憶單元與SGT電晶體，其中，
    前述動態快閃記憶單元係具有：
    第一半導體柱，係於基板上相對於前述基板沿垂直方向豎立；
    第一雜質層，係與前述第一半導體柱的底部相連；
    第二雜質層，係設在前述第一半導體柱的頂部，或與前述頂部相連；
    第一閘極絕緣層，係圍繞前述第一半導體柱的下部，並接觸前述第一雜質層；
    第二閘極絕緣層，係接觸前述第一閘極絕緣層，並圍繞前述第一半導體柱的上部；
    第一閘極導體層，係圍繞前述第一閘極絕緣層的局部或整體；
    第二閘極導體層，係圍繞前述第二閘極絕緣層的局部或整體；以及
    第一絕緣層，係位於前述第一閘極導體層與前述第二閘極導體層之間；並且
    前述動態快閃記憶單元係進行如下運作：
    控制施加至前述第一雜質層、前述第二雜質層、前述第一閘極導體層、及前述第二閘極導體層的電壓，以進行在前述第一半導體柱內藉由流動於前述第一雜質層與前述第二雜質層之間的電流引起的撞擊游離現象或閘極引發汲極漏電流而產生電子群及電洞群的操作，以及將所產生的前述電子群與前述電洞群當中的屬於少數載子的前述電子群或前述電洞群從前述第一雜質層或前述第二雜質層去除的記憶體寫入操作；以及
    使屬於多數載子的前述電洞群或前述電子群的局部或全部殘留在前述第一半導體柱內的記憶體寫入操作，以及
    將前述電洞群或前述電子群當中的殘留電洞群或殘留電子群從前述第一雜質層與前述第二雜質層之中的一方或者雙方去除的記憶體抹除操作；
    前述SGT電晶體係包含：
    第二半導體柱，係於基板上相對於前述基板沿垂直方向豎立；
    第二絕緣層，係圍繞前述第二半導體柱的下部；
    第三雜質層與第四雜質層，該第三雜質層係位於以前述第二絕緣層的上部圍繞的前述第二半導體柱區域，該第四雜質層係與前述第二半導體柱的上端相連；
    第三閘極絕緣層，係圍繞前述第三雜質層與前述第四雜質層之間的第二半導體柱；以及
    第三閘極導體層，係圍繞前述第三閘極絕緣層；其中
    前述第一半導體柱與前述第二半導體柱的底部與頂部在垂直方向中係位於相同位置。
  2. 如請求項1所述之具有記憶元件的半導體裝置，其中，
    在垂直方向中，前述第二閘極導體層的下端位置與前述第三閘極導體層的下端位置相同。
  3. 如請求項1所述之具有記憶元件的半導體裝置，其中，
    在垂直方向中，前述第二雜質層與前述第四雜質層位於相同位置。
  4. 如請求項1所述之具有記憶元件的半導體裝置，其中，
    前述第二雜質層與前述第四雜質層係包含相同的施體雜質原子，且由相同的半導體母體構成。
  5. 如請求項1所述之具有半導體元件的記憶裝置，其中，
    與前述第一雜質層相連的配線為源極線，與前述第二雜質層相連的配線為位元線，與前述第一閘極導體層相連的配線為第一驅動控制線，與前述第二閘極導體層及前述第三閘極導體層相連的配線為字元線；
    藉由施加至前述源極線、前述位元線、前述第一驅動控制線及前述字元線之電壓，而進行前述記憶體抹除操作及前述記憶體寫入操作。
  6. 如請求項1所述之具有半導體元件的記憶裝置，其中，
    前述第一閘極導體層與前述第一半導體柱之間的第一閘極電容係比前述第二閘極導體層與前述第一半導體柱之間的第二閘極電容還大。
  7. 如請求項1所述之具有半導體元件的記憶裝置，其中，
    前述第一雜質層與前述第二雜質層為包含多量之施體雜質的N型半導體層，前述半導體柱為包含受體雜質的P型半導體層。
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