TWI793974B - 使用柱狀半導體元件的記憶裝置 - Google Patents

Abstract

本發明係在基板10上形成：與位在沿垂直方向立起之Si柱12a至12d的兩端的源極線SL相連的N⁺層11a；與位元線BL1相連的N⁺層13a,13c；與位元線BL2相連的N⁺層13b,13d；圍繞閘極HfO₂層而與在Si柱12a至12d間相連的板線PL相連的TiN層18，該閘極HfO₂層係圍繞Si柱12a至12d；圍繞閘極HfO₂層17b而與在Si柱12a,12b間相連的字元線WL1相連的TiN層26a，該閘極HfO₂層17b係圍繞Si柱12a至12d；以及與在Si柱12c,12d間相連的字元線WL2相連的TiN層26b；且本發明係進行如下運作：控制施加至源極線SL、板線PL、字元線WL1,WL2、位元線BL1,BL2的電壓，以進行：於Si柱12a至12d的任意者的內部中、或者Si柱12a至12d的全部的內部中維持電洞群的資料保持動作；以及從Si柱12a至12d內部去除該電洞群的資料抹除動作；其中，該電洞群係藉由撞擊游離現象、或是由閘極引發汲極漏電流而產生者。

Description

使用柱狀半導體元件的記憶裝置

本發明係關於一種使用柱狀半導體元件的記憶裝置。

近年來，於LSI(Large Scale Integration：大型積體電路)技術開發中，要求記憶元件的高積體化與高性能化。

一般的平面式MOS(Metal-Oxide-Semiconductor：金屬氧化物半導體)電晶體，係其通道(channel)朝沿著半導體基板的上表面之水平方向延伸。相對於此，SGT(Surrounding Gate Transistor：環繞閘電晶體)的通道係朝相對於半導體基板的上表面垂直的方向延伸(例如參照專利文獻1、非專利文獻1)。因此，SGT與平面式MOS電晶體相比較，可達到半導體裝置的高密度化。使用此SGT作為選擇電晶體，能夠進行連接有電容器的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體，例如參照非專利文獻2)、連接有電阻變化元件的PCM(Phase change Memory：相變化記憶體，例如參照非專利文獻3)、RRAM(Resistive Random Access Memory：電阻式隨機存取記憶體，例如參照非專利文獻4)、藉由電流改變磁自旋方向而改變電阻之MRAM(Magneto-resistive Random Access Memory：磁阻式隨機存取記憶體，例如參照非專利文獻5)等的高 積體化。此外，尚有由不具有電容器的一個MOS電晶體所構成之DRAM記憶單元(參照非專利文獻7)等。本案係關於一種可僅由不具有電阻變化元件或電容器的MOS電晶體所構成的動態快閃記憶體。

圖7顯示由上述之不具有電容器的一個MOS電晶體所構成的DRAM記憶單元之寫入動作；圖8顯示動作上的問題點；圖9顯示讀取動作(參照非專利文獻7至10)。

圖7顯示DRAM記憶單元的寫入動作。圖7(a)顯示“1”寫入狀態。此處，記憶單元係由一個不具有電容器的MOS電晶體110a所構成的DRAM記憶單元，該MOS電晶體110a係形成於SOI(Silicon on Insulator；絕緣體上矽)基板101，且藉由連接源極線SL的源極N⁺層103(以下，將包含高濃度施體雜質的半導體區域稱為「N⁺層」)、連接位元線BL的汲極N⁺層104、連接字元線WL的閘極導電層105、以及MOS電晶體110a的浮體(Floating Body)102所構成。另外，浮體102正下方與SOI基板的SiO₂層101相接。當進行由該一個MOS電晶體110a所構成之記憶單元的“1”寫入時，係使MOS電晶體110a在飽和區域中動作。也就是，從源極N⁺層103所延伸的電子通道107中具有夾止點(pinch-off point)108，且未到達到連接位元線的汲極N⁺層104。如此，將與汲極N⁺層104連接的位元線BL、及與閘極導電層105連接的字元線WL都設為高電壓，並使閘極電壓為汲極電壓的約1/2左右來使MOS電晶體110a動作時，電場強度在汲極N⁺層104附近的夾止點108成為最大。結果，從源極N⁺層103往汲極N⁺層104流動之加速的電子會撞擊Si的晶格，並藉由此時損失的動能而產生電子-電洞對。大多數產生的電子(未圖示)會到達到汲極N⁺層104。此外，極小部分之非常熱的電子會穿越閘極氧化膜109，而到達至閘極導電層105。並且，同時產生 的電洞106會對浮體102充電。此時，浮體102為P型Si，因此產生的電洞會有助於多數載體的增加部分。浮體102會被產生的電洞106所充滿，當浮體102的電壓變得比源極N⁺層103高出Vb以上，進一步產生的電洞會對源極N⁺層103放電。此處，Vb為源極N⁺層103與P層的浮體102之間的PN接面的內建電壓(built-in voltage)，約0.7V。圖7(b)顯示由產生的電洞106使浮體102飽和充電的情況。

接著，使用圖7(c)，來說明記憶單元110之“0”寫入動作。“1”寫入的記憶單元110a與“0”寫入的記憶單元110b係相對於共同的選擇字元線WL隨機地存在。圖7(c)中，顯示從“1”寫入狀態改寫為“0”寫入狀態的情況。在“0”寫入時，將位元線BL的電壓設為負偏壓，而將汲極N⁺層104與P層的浮體102之間的PN接面設為順偏壓。結果，預先在前一個週期(cycle)中產生在浮體102的電洞106會往與位元線BL連接的汲極N⁺層104流動。當寫入動作結束時，會獲得：被產生的電洞106充滿的記憶單元110a(圖7(b))、以及排出產生的電洞的記憶單元110b(圖7(c))的兩個記憶單元的狀態。被電洞106充滿的記憶單元110a的浮體102的電位會變得比不具有產生的電洞的浮體102還高。因此，記憶單元110a的閾值電壓會變得比記憶單元110b的閾值電壓還低。其情況係顯示於圖7(d)。

接著，使用圖8來說明由上述一個MOS電晶體所構成之記憶單元的動作上的問題點。如圖8(a)所示，浮體102的電容C_FB為：連接字元線的閘極與浮體102之間的電容C_WL、連接源極線的源極N⁺層103與浮體102之間的PN接面的接面電容C_SL、以及連接位元線的汲極N⁺層104與浮體102之間的PN接面的接面電容C_BL的總和，且以下述式子來表示：

C_FB=C_WL+C_BL+C_SL (1)。

因此，在寫入時若字元線電壓V_WL起伏變動，形成為記憶單元的記憶節點(接點)的浮體102的電壓也會受其影響。這樣的情況顯示於圖8(b)。在寫入時字元線電壓V_WL從0V上升至V_ProgWL時，浮體102的電壓V_FB會藉由與字元線之間的電容耦合而從字元線電壓變化之前的初期狀態電壓V_FB1上升至V_FB2。其電壓變化量△V_FB係以下述式子來表示：

△V_FB=V_FB1-V_FB2=C_WL/(C_WL+C_BL+C_SL)×V_ProgWL (2)。

此處，以下述式子來表示：

β=C_WL/(C_WL+C_BL+C_SL) (3)

其中，β稱為耦合率。在如上述的記憶單元中，C_WL的貢獻率較大，例如C_WL：C_BL：C_SL=8：1：1。該情形，β=0.8。例如，當字元線從寫入時之5V變成寫入結束後之0V時，會藉由字元線與浮體102之間的電容耦合，使得浮體102會接收到達5V×β_WL=4V程度之振幅雜訊。因此，會有無法充分獲得寫入時的浮體102的“1”電位與“0”電位之間的電位差容限(margin)的問題點。

圖9顯示讀取動作。圖9(a)係顯示“1”寫入狀態，而圖9(b)係顯示“0”寫入狀態。然而，實際上，即使藉由“1”寫入將Vb寫入至浮體102，當寫入結束而字元線回復成0V時，浮體102仍會下降至負偏壓。於寫入“0”時，由於會形成更深的負偏壓，因此於寫入時無法充分增加“1”與“0”之間的電位差容限。這種較小的動作容限為此DRAM記憶單元的深切問題。而且，還存在有將此DRAM記憶單元高密度化的課題。

此外，還有一種在SOI(Silicon On Insulator，絕緣體上矽)層使用兩個MOS電晶體來形成一個記憶單元的記憶元件(例如參照專利文獻4,5，which are incorporated herein by these references)。該等元件係使區分兩個MOS電晶體的浮體通道(Floating body channel)之作為源極、或汲極的N⁺層與絕緣層相接而形成。藉由該N⁺層與絕緣層相接，使兩個MOS電晶體之浮體通道電性分離。因此，儲存有屬於信號電荷之電洞群之分離的浮體通道之電壓係如前述，會因為對於各個MOS電晶體之閘極電極的脈衝電壓施加，而與式(2)所示同樣地大幅變化。據此，會有無法使寫入時的“1”與“0”之間的電位差容限充分增加的問題。

(先前技術文獻)

(專利文獻)

專利文獻1：日本專利公報特開平2-188966號

專利文獻2：日本專利公報特開平3-171768號

專利文獻3：日本專利公告第3957774號

專利文獻4：US2008/0137394 A1

專利文獻5：US2003/0111681 A1

(非專利文獻)

非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)

非專利文獻2：H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)

非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)

非專利文獻4：T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama：“Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)

非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)

非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)

非專利文獻7：J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)

非專利文獻8：T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).

非專利文獻9：T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).

非專利文獻10：E. Yoshida: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE IEDM (2006).

非專利文獻11：J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp. 186-191, May 2006.

非專利文獻12：N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.

非專利文獻13：H. Jiang, N. Xu, B. Chen, L. Zengl, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs,” Semicond. Sci. Technol. 29 (2014) 115021 (7pp).

非專利文獻14：E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697, Apr. 2006.

在去除電容器的一個電晶體型的DRAM(增益單元)中，會有當字元線與浮體的電容結合耦合較大，而在資料讀取時或寫入時使字元線的電位起伏變動時，作為雜訊傳遞給浮體的問題點。結果會引起誤讀取或記憶資料的誤改寫的問體，使得去除電容器的一個電晶體型的DRAM(增益單元)實用化會變得困難。於是，必須解決上述課題，並且使DRAM記憶單元高密度化。

為解決上述課題，本發明之使用柱狀半導體元件的記憶裝置係具有：

第一半導體柱與第二半導體柱，係於基板上沿垂直方向立起，並且在俯視觀看時以鄰接的方式配置於第一線上；

第三半導體柱與第四半導體柱，係於基板上沿垂直方向立起，並且在俯視觀看時以鄰接的方式配置於與前述第一線成平行的第二線上；

第一雜質區域，係與前述第一至第四半導體柱的底部相連；

第一閘極絕緣層，係在垂直方向中位於前述第一雜質區域的上部，且圍繞前述第一至第四半導體柱的下方；

第一閘極導體層，係在垂直方向中位於前述第一雜質區域的上部，且圍繞前述第一閘極絕緣層，並且在前述第一至第四半導體柱間相連；

第二閘極絕緣層，係在垂直方向中位於前述第一閘極絕緣層上，且圍繞前述第一至第四半導體柱的側面；

第二閘極導體層，係圍繞前述第二閘極絕緣層，並且頂面位置在垂直方向中位在前述第一至第四半導體柱的頂部下方，並且於前述第一線上在前述第一半導體柱與前述第二半導體柱之間相連，而且與前述第一閘極導體層於垂直方向中分離；

第三閘極導體層，係在前述第二線上的前述第三半導體柱與前述第四半導體柱之間相連，並且與前述第一閘極導體層於垂直方向中分離；

第二雜質區域，係位於前述第一至第四半導體柱之各者的頂部；

第一配線導體層，係與前述第一半導體柱及前述第三半導體柱之頂部的前述第二雜質區域相連；以及

第二配線導體層，係與前述第二半導體柱及前述第四半導體柱之頂部的前述第二雜質區域相連；且

該使用柱狀半導體元件的記憶裝置係進行如下運作：

資料保持動作，係控制施加至前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第一雜質區域及前述第二雜質區域之電壓，而於第一至第四半導體柱的任意者的內部中、或者前述第一至第四半導體柱的全部的內部中維持電洞群，該電洞群係藉由撞擊游離現象或是由閘極引發汲極漏電流而產生者；以及

資料抹除動作，係控制施加至前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第四閘極導體層、前述第一雜質區域及前述第二雜質 區域之電壓，而從前述第一至第四半導體柱的任意者的內部中、或者前述第一至第四半導體柱的全部的內部中去除前述電洞群。(第一發明)

於上述第一發明中，在俯視觀看時，第一長度係小於第二長度，其中前述第一長度為圍繞前述第一半導體柱及前述第二半導體柱的前述第一閘極絕緣層的兩條外周線與前述第一線的交點之中相向之兩點間的長度，前述第二長度為圍繞前述第一半導體柱及前述第三半導體柱的前述第二閘極絕緣層的兩條外周線與第二線的交點之中相向之兩點間的長度，該第二線係通過前述第一半導體柱及前述第三半導體柱之中心者；

前述第二長度係大於第三長度的兩倍，其中前述第三長度為在前述第二線上之圍繞前述第一半導體柱的前述第一閘極導體層之厚度；

前述第一長度係小於前述第三長度的兩倍。(第二發明)

於上述第一發明中，與前述第一雜質區域相連的配線為源極線，與前述第二雜質區域相連的配線為位元線，與前述第一閘極導體層相連的配線為第一驅動控制線，與前述第二閘極導體層及前述第三閘極導體層相連的配線為字元線；

藉由施加至前述源極線、前述位元線、前述第一驅動控制線及前述字元線之電壓，而進行前述記憶體抹除動作及前述記憶體寫入動作。(第三發明)

於上述第一發明中，前述第一閘極導體層與前述第一半導體柱之間的第一閘極電容係比前述第二閘極導體層與前述第一半導體柱之間的第二閘極電容還大。(第四發明)

於上述第一發明中，在俯視觀看時，在前述第二閘極導體層與前述第三閘極導體層之間具有第一空孔。(第五發明)

於上述第一發明中，在前述第一配線導體層與前述第二配線導體層之間具有第二空孔。(第六發明)

於上述第一發明中，前述第二閘極絕緣層係在前述第一至第四半導體柱的側面及前述第一閘極導體層上連續。(第七發明)

於上述第一發明中，在俯視觀看時，第一長度和第二長度均大於第三長度的兩倍，其中前述第一長度為圍繞前述第一半導體柱及前述第二半導體柱的前述第二閘極絕緣層的兩條外周線與前述第一線的交點之中相向之兩點間的長度，前述第二長度為圍繞前述第一半導體柱及前述第三半導體柱的前述第二閘極絕緣層的兩條外周線與第二線的交點之中相向之兩點間的長度，該第二線係通過前述第一半導體柱及前述第三半導體柱之中心者，前述第三長度為前述第二線上之圍繞前述第一半導體柱的前述第一閘極導體層之厚度。(第八發明)

於上述第八發明中，在俯視觀看時，前述第二閘極導體層係包含：以等寬圍繞前述第一半導體柱與前述第二半導體柱的第一區域；以及於前述第一線上在前述第一半導體柱與前述第二半導體柱之間相連而延伸的第二區域；在俯視觀看時，前述第三閘極導體層係包含：以等寬圍繞前述第三半導體柱與前述第四半導體柱的第三區域；以及於前述第二線上在前述第一半導體柱與前述第二半導體柱之間相連而延伸的第四區域。(第九發明)

1,10:基板

2,12a,12b,12c,12d:Si柱、矽半導體柱

3a,3b,11,11a,13,13a,13b,13c,13d:N⁺層

4a:第一閘極絕緣層

4b:第二閘極絕緣層

5a:第一閘極導體層

5b:第二閘極導體層

6:絕緣層

7:通道區域

7a:第一通道區域

7b:第二通道區域

9:動態快閃記憶單元

11:電洞群

12:P層

13,108:夾止點

14a,14b,14c,14d,45a,45b,45c,45d,46A,46a,46b:遮罩材料層

17,17a,17b,33,41:HfO₂層

18,18a,18b,26a,26b,34,34a,34b,40,42,42a,42b:TiN層

20,20a,20b,23,46,50:SiO₂層

21a,21b,27a,27b,36a,36b,45a,45b,45c,45d:SiN層

29:SiO₂層

30a,30b,30c,30d,31aa,31ab,31ac,31ba,31bb,31bc,31ca,31cb,31cc,34a,34b,34c,47a,47b,47c,47d,51a,51b,51c:接觸孔

32a,32b,48a,48b:位元線導體層

31aa,31ab,31ac,31ba,31bb,31bc,31ca,31cb,31cc,34a,34b,34c,51a,51b,51c:空孔

43,43a,43b:AlO層

49a,49b,49c,49d:導體層

101:基板

102,FB:浮體

103:源極N⁺層

104:汲極N⁺層

105:閘極導電層

106:電洞

107:電子通道

109:閘極氧化膜

110,110a,110b:記憶單元、MOS電晶體

BL,BL1,BL2:位元線

C_FB,C_W,C_BL,C_SL,C_PL,C_WL:電容

L1,L2,L3,LL1,LL2,LL3:長度

PL:板線

SL:源極線

WL,WL1,WL2:字元線

Vb,V_ERA,V_FB,V_FB1,V_FB2,V_ProgWL,V_ReadPL,V_ReadWL:電壓

圖1係第一實施型態之具有SGT之記憶裝置的結構圖。

圖2係用於說明第一實施型態之具有SGT之記憶裝置的抹除動作機制的圖。

圖3係用於說明第一實施型態之具有SGT之記憶裝置的寫入動作機制的圖。

圖4A係用於說明第一實施型態之具有SGT之記憶裝置的讀取動作機制的圖。

圖4B係用於說明第一實施型態之具有SGT之記憶裝置的讀取動作機制的圖。

圖5A係用於說明第一實施型態之具有SGT之記憶裝置的製造方法的圖。

圖5B係用於說明第一實施型態之具有SGT之記憶裝置的製造方法的圖。

圖5C係用於說明第一實施型態之具有SGT之記憶裝置的製造方法的圖。

圖5D係用於說明第一實施型態之具有SGT之記憶裝置的製造方法的圖。

圖5E係用於說明第一實施型態之具有SGT之記憶裝置的製造方法的圖。

圖5F係用於說明第一實施型態之具有SGT之記憶裝置的製造方法的圖。

圖5G係用於說明第一實施型態之具有SGT之記憶裝置的製造方法的圖。

圖5H係用於說明第一實施型態之具有SGT之記憶裝置的製造方法的圖。

圖5I係用於說明第一實施型態之具有SGT之記憶裝置的製造方法的圖。

圖6A係用於說明第二實施型態之具有SGT之記憶裝置的製造方法的圖。

圖6B係用於說明第二實施型態之具有SGT之記憶裝置的製造方法的圖。

圖6C係用於說明第二實施型態之具有SGT之記憶裝置的製造方法的圖。

圖6D係用於說明第二實施型態之具有SGT之記憶裝置的製造方法的圖。

圖6E係用於說明第二實施型態之具有SGT之記憶裝置的製造方法的圖。

圖6F係用於說明第二實施型態之具有SGT之記憶裝置的製造方法的圖。

圖7係用於說明習知例之不具有電容器的DRAM記憶單元的動作上之問題點的圖。

圖8係用於說明習知例之不具有電容器的DRAM記憶單元的動作上之問題點的圖。

圖9係顯示習知例之不具有電容器的DRAM記憶單元的讀取動作的圖。

在下文中，一面參照圖式一面說明本發明實施型態之使用半導體元件之記憶裝置(以下稱為動態快閃記憶體及其製造方法。

(第一實施型態)

使用圖1至圖5來說明本發明之第一實施型態的動態快閃記憶單元的結構、動作機制及製造方法。使用圖1來說明動態快閃記憶單元的結構。並且，使用圖2來說明資料抹除機制、使用圖3來說明資料寫入機制、使用圖4來說明資料寫入機制。使用圖5來說明動態快閃記憶體的製造方法。

圖1顯示本發明之第一實施型態的動態快閃記憶單元的結構。在形成於基板1上之具有P型或i型(本徵型)的導電型之矽半導體柱2(以下，將矽半導體柱稱為「Si柱」)內之上下的位置，形成有當一方成為源極(source)時另一方成為汲極(drain)的N⁺層3a,3b。成為此源極、汲極之N⁺層3a,3b間之Si柱2的部分即成為通道區域7。第一閘極絕緣層4a、第二閘極絕緣層4b係以圍繞此通道區域7之方式形成。此第一閘極絕緣層4a、第二閘極絕緣層4b各自與成為此源極、汲極的N⁺層3a,3b相接、或靠近。而且，第一閘極導體層5a、第二閘極導體層5b各自以圍繞此第一閘極絕緣層4a、第二閘極絕緣層4b之方式形成。 並且，第一閘極導體層5a、第二閘極導體層5b係藉由絕緣層6來分離。於是，屬於N⁺層3a,3b間之Si柱2的部分的通道區域7係由被第一閘極絕緣層4a所圍繞的第一通道區域7a、及被第二閘極絕緣層4b所圍繞的第二通道區域7b所構成。藉此形成動態快閃記憶單元9，其係由成為源極、汲極之N⁺層3a,3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b所構成。並且，分別地，成為源極的N⁺層3a係與源極線SL連接、成為汲極的N⁺層3b係與位元線BL連接、第一閘極導體層5a係與板線PL連接、第二閘極導體層5b係與字元線WL連接。較佳為具有：連接板線PL的第一閘極導體層5a的閘極電容比連接字元線WL的第二閘極導體層5b的閘極電容還大的結構。

另外，在圖1中，將第一閘極導體層5a的閘極長設為比第二閘極導體層5b的閘極長還長，使得與板線PL連接的第一閘極導體層5a的閘極電容比連接字元線WL的第二閘極導體層5b的閘極電容還大。但是，除上述之外，還可不將第一閘極導體層5a的閘極長設為比第二閘極導體層5b的閘極長還長，而是改變各個閘極絕緣層的膜厚，來將第一閘極絕緣層4a的閘極絕緣膜的膜厚設為比第二閘極絕緣層4b的閘極絕緣膜的膜厚還薄。此外，還可改變各個閘極絕緣層的材料的介電常數，將第一閘極絕緣層4a的閘極絕緣膜的介電常數設得比第二閘極絕緣層4b的閘極絕緣膜的介電常數還高。此外，還可結合閘極導體層5a,5b的長度、閘極絕緣層4a,4b的膜厚、介電常數的任意者，使得與板線PL連接的第一閘極導體層5a的閘極電容比連接字元線WL的第二閘極導體層5b的閘極電容還大。

圖2說明抹除動作機制。N⁺層3a,3b間的通道區域7係電性與基板分離，且形成浮體。圖2(a)顯示：在抹除動作前於通道區域7儲存著在前一個週期藉由撞擊游離而產生的電洞群11的狀態。並且，如圖2(b)所示，在抹除動作時，將源極線SL的電壓設為負電壓V_ERA。此處，V_ERA例如為-3V。結果，會與通道區域7的初始電位值無關地，使連接源極線SL之成為源極的N⁺層3a與通道區域7的PN接面成為順偏壓。結果，在前一個週期藉由撞擊游離所產生之儲存在通道區域7的電洞群11會被吸引至源極部的N⁺層3a，使得通道區域7的電位V_FB成為V_FB=V_ERA+Vb。此處，Vb為PN接面的內建電壓，且約為0.7V。因此，V_ERA=-3V的情形，通道區域7的電位係成為-2.3V。此值為抹除狀態的通道區域7之電位狀態。因此，若浮體的通道區域7的電位成為負電壓，則動態快閃記憶單元10之N通道MOS電晶體的閾值電壓會藉由基板偏壓效果而變高。因此，如圖2(c)所示，連接該字元線WL的第二閘極導體層5b的閾值電壓會變高。此通道區域7的抹除狀態會形成邏輯記憶資料“0”。另外，上述之施加至位元線BL、源極線SL、字元線WL、板線PL的電壓條件為用以進行抹除動作的一例，亦可為其他可進行抹除動作的動作條件。

圖3顯示本發明之第一實施型態的動態快閃記憶單元的寫入動作。如圖3(a)所示，對源極線SL所連接的N⁺層3a例如輸入0V，而對位元線BL所連接的N⁺層3b例如輸入3V，且對板線PL所連接的第一閘極導體層5a例如輸入2V，而對字元線WL所連接的第二閘極導體層5b例如輸入5V。結果，如圖3(a)所示，在板線PL所連接的第一閘極導體層5a的內周形成環狀的反轉層12a，且使具有第一閘極導體層5a的第一N通道MOS電晶體區域在飽和區域中動作。結果，在板線PL所連接的第二閘極導體層5b之內周的反轉層12a存在 夾止點13。另一方面，使具有字元線WL所連接之第二閘極導體層5b的第二N通道MOS電晶體區域在線性區域中動作。結果，在字元線WL所連接的第二閘極導體層5b的內周沒有存在夾止點13而全面地形成反轉層12b。全面地形成在該字元線WL所連接的第二閘極導體層5b的內周的反轉層12b會作為具有第二閘極導體層5b的第二N通道MOS電晶體區域之實質的汲極而運作。結果，電場在被串聯連接之具有第一閘極導體層5a的第一N通道MOS電晶體區域、與具有第二閘極導體層5b的第二N通道MOS電晶體區域之間的通道區域7的境界區域會變成最大，且在此區域產生撞擊游離現象。該區域屬於從具有字元線WL所連接之第二閘極導體層5b的第二N通道MOS電晶體區域觀看的源極側的區域，因此將該現象稱為源極側撞擊游離現象。藉由此源極側撞擊游離現象，電子會從源極線SL所連接的N⁺層3a往位元線所連接的N⁺層3b流動。藉由被加速的電子與晶格Si原子撞擊的動能，來產生電子-電洞對。產生的電子的一部分會往第一閘極導體層5a與第二閘極導體層5b流動，然而大部分會往位元線BL所連接的N⁺層3b流動。此外，亦可在“1”寫入時，使用GIDL(Gate Induced Drain Leakage，閘極引發汲極漏電流)來使電子-電洞對產生，且藉由所產生的電洞群來充滿浮體FB內(參照〔非專利文獻14〕)。

並且，如圖3(b)所示，所產生的電洞群11為通道區域7的多數載子，而將通道區域7充電成正偏壓。源極線SL所連接的N⁺層3a為0V，因此通道區域7會被充電至源極線SL所連接的N⁺層3a與通道區域7之間的PN接面的內建電壓Vb(約0.7V)。當通道區域7被充電成正偏壓時，第一N通道MOS電晶體區域與第二N通道MOS電晶體區域的閾值電壓會藉由基板偏壓效果而降低。藉此，如圖3(c)所示，字元線WL所連接的第二通道區域7b之N通道 MOS電晶體的閾值電壓會降低。將此通道區域7的寫入狀態分派為邏輯記憶資料“1”。

另外，在寫入動作時，亦可在N⁺層3a與通道區域7之間的境界區域、或者N⁺層3b與通道區域7之間的境界區域，藉由撞擊游離現象、或者GIDL電流，來使電子-電洞對產生，且藉由產生的電洞群11來對通道區域7充電。另外，上述之施加至位元線BL、源極線SL、字元線WL、板線PL的電壓條件為用以進行寫入動作的一例，亦可為其他可進行寫入動作的動作條件。

使用圖4A，說明本發明之第一實施型態的動態快閃記憶單元的讀取動作，以及與此相關聯的記憶單元結構。使用圖4A(a)至圖4A(c)來說明動態快閃記憶單元的讀取動作。如圖4A(a)所示，當通道區域7被充電至內建電壓Vb(約0.7V)時，N通道MOS電晶體的閾值電壓會藉由基板偏壓效果而降低。將該狀態分派為邏輯記憶資料“1”。如圖4A(b)所示，在進行寫入之前所選擇的記憶區塊為處於預先抹除狀態“0”的情形，通道區域7的浮體電壓V_FB係形成為V_ERA+Vb。藉由寫入動作而隨機地記憶寫入狀態“1”。結果，對字元線WL，作成邏輯“0”與“1”的邏輯記憶資料。如圖4A(c)所示，利用兩個閾值電壓相對於該字元線WL的高低差，並由感測放大器(sense amplifier)來進行讀取。

使用圖4B(d)至圖4B(g)，來說明本發明之第一實施型態的動態快閃記憶單元的讀取動作時之第一閘極導體層5a與第二閘極導體層5b兩者之閘極電容的大小關係、以及與此相關聯的動作。較佳為：字元線WL所連接之第二閘極導體層5b的閘極電容設計得比板線PL所連接之第一閘極導體層5a的閘極電容還小。如圖4B(d)所示，將板線PL所連接之第一閘極導體層5a的垂直方向的長度設為比字元線WL所連接之第二閘極導體層5b的垂直方向的長度還長， 而使字元線WL所連接之第二閘極導體層5b的閘極電容比板線PL所連接之第一閘極導體層5a的閘極電容還小。圖4B(e)顯示圖4B(d)之動態快閃記憶體的一單元的等效電路。並且，圖4B(f)顯示動態快閃記憶體的耦合電容關係。此處，C_WL為第二閘極導體層5b的電容，C_PL為第一閘極導體層5a的電容，C_BL為成為汲極之N⁺層3b與通道區域7之間的PN接面的電容，C_SL為成為源極之N⁺層3a與通道區域7之間的PN接面的電容。如圖4B(g)所示，當字元線WL電壓起伏變動時，其動作會作為雜訊而對通道區域7造成影響。此時的通道區域7的電位變動△V_FB會成為：△V_FB=C_WL/(C_PL+C_WL+C_BL+C_SL)×V_ReadWL。此處，V_ReadWL為字元線WL之讀取時的振幅電位。從式(1)可得知，若將C_WL的貢獻率設為比通道區域7的整體電容C_PL+C_WL+C_BL+C_SL小，△V_FB就會變小。C_BL+C_SL為PN接面的電容，為了將其增加，而例如增加Si柱2的直徑。然而，這不適於記憶單元的細微化。對此，將板線PL所連接之第一閘極導體層5a之垂直方向的長度設為比字元線WL所連接之第二閘極導體層5b之垂直方向的長度還長，藉此，可使△V_FB進一步變小，而不會使俯視觀看時之記憶單元的積體度降低，且。另外，上述之施加至位元線BL、源極線SL、字元線WL、板線PL的電壓條件為用以進行讀取動作的一例，亦可為其他可進行讀取動作的動作條件。

使用圖5A至圖5I，來顯示本實施型態之動態快閃記憶體的製造方法。在圖5A至圖5I的圖中，(a)圖為俯視圖、(b)圖為沿著(a)圖中的X-X’線的剖視圖、(c)圖為沿著(a)圖中的Y-Y’線的剖視圖。在實際的動態快閃記憶體中，記憶單元係大量地形成為二維狀。

如圖5A所示，在基板10(申請專利範圍之「基板」的一例)上，自下方起形成：N⁺層11(申請專利範圍之「第一雜質區域」的一例)、由Si所構成 的P層12、N⁺層13。並且，形成在俯視觀看時為圓形形狀的遮罩材料層14a,14b,14c,14d。另外，基板10亦可由SOI(Silicon On Insulator，絕緣體上矽)來形成，亦可由包含單層或複數層之Si或其他的半導體材料來形成。此外，基板10亦可為：由N層、或P層之單層、或複數層所構成的井層。

接著，如5B所示，以遮罩材料層14a至14d作為遮罩，對N⁺層13、P層12、以及N⁺層11的上部進行蝕刻，而於N⁺層11a上形成Si柱12a(申請專利範圍之「第一半導體柱」的一例)、12b(申請專利範圍之「第二半導體柱」的一例)、12c(申請專利範圍之「第三半導體柱」的一例)、12d(未圖示，申請專利範圍之「第四半導體柱」的一例)、N⁺層13a,13b,13c,13d(未圖示)(各自為申請專利範圍之「第二雜質區域」的一例)。

接著，如5C所示，使用例如ALD(Atomic Layer Deposition，原子層沉積)法以覆蓋整體的方式形成閘極絕緣層HfO₂層17。並且，整體覆蓋而形成作為閘極導體層的TiN層(未圖示)。再者，藉由CMP(Chemical Mechanical Polishing，化學機械研磨)法進行研磨，使頂面位置成為遮罩材料層14a至14d的頂面。再者，藉由RIE(Reactive Ion Etching，反應離子蝕刻)法將TiN層進行蝕刻，使得垂直方向的頂面位置成為Si柱12a至12d之中間位置附近，而形成TiN層18(申請專利範圍之「第一閘極導體層」的一例)。另外，HfO₂層17亦可為由單層、或複數層所構成的其他的絕緣層，只要是作為閘極絕緣層並發揮功能者即可。或者，TiN層18亦可採用由單層、或複數層所構成的其他導體層，只要是具有閘極導體層之功能者即可。此外，較佳為：將TiN層以垂直方向的頂面位置成為比Si柱12a至12d的中間位置更靠上方的方式進行蝕刻。

接著，如圖5D所示，在TiN層18上形成SiO₂層23。

接著，如圖5E所示，藉由蝕刻將比SiO₂層23更為上部的HfO₂層17予以去除，以形成HfO₂層17a(申請專利範圍之「第一閘極絕緣層」的一例)。接著，整體地形成HfO₂層17b(申請專利範圍之「第二閘極絕緣層」的一例)。再者，藉由例如CVD(Chemical Vapor Deposition，化學氣相沈積)法而整體地覆蓋TiN層(未圖示)。並且，藉由RIE法對TiN層蝕刻，藉由CMP法使頂面位置成為N⁺層13a至13d的下端附近。而且，形成圍繞N⁺層13a,13b、遮罩材料層14a,14b之側面並且相連的SiN層27a。依同樣方式，形成圍繞N⁺層13c,13d、遮罩材料層14c,14d之側面並且相連的SiN層27b。再者，以SiN層27a,27b作為遮罩將TiN層進行蝕刻，形成TiN層26a(申請專利範圍之「第二閘極導體層」的一例)、26b(申請專利範圍之「第三閘極導體層」的一例)。此處，將圍繞Si柱12a,12b之HfO₂層17b的外周線與X-X’的交點間的長度L1(申請專利範圍之「第一長度」的一例)設為比SiN層27a,27b在Y-Y’線之寬L2的兩倍還小，並且將圍繞Si柱12a,12c之HfO₂層17b的外周線與Y-Y’的交點間的長度L3設為比L2的兩倍還大，藉此能夠以在Si柱12a,12b間相連、並且在Si柱12a,12c間分離的方式來形成SiN層27a。同樣地，以在Si柱12c,12d間相連、並且在Si柱12b,12d間分離的方式來形成SiN層27b。

接著，如圖5F所示，於TiN層26a,26b與SiN層27a,27b的側面間及周邊，形成包含空孔31aa,31ab,31ac,31ba,31bb,31bc,31ca,31cb,31cc(申請專利範圍之「第一空孔」的一例)的SiO₂層29。另外，空孔31aa,31ab,31ac,31ba,31bb,31bc,31ca,31cb,31cc的上端位置係形成為比在圖(d)(沿著(a)圖中的X1-X1’線的剖視圖。在圖5G中亦同)之虛線所顯示的TiN層26a,26b的上端位置還低。

接著，如圖5G所示，對遮罩材料層14a至14d進行蝕刻而形成接觸孔30a,30b,30c,30d。

接著，如圖5H所示，形成：經由接觸孔30a,30c而與N⁺層13a,13c相連的位元線BL1導體層32a(申請專利範圍之「第一配線導體層」的一例)、以及經由接觸孔30b,30d而與N⁺層13b,13d相連的位元線BL2導體層32b(申請專利範圍之「第二配線導體層」的一例)。並且，在位元線BL1導體層32a、位元線BL2導體層32b間、及兩側形成含有空孔34a,34b,34c(申請專利範圍之「第二空孔」的一例)的SiO₂層33。藉此，在基板10上形成動態快閃記憶體。TiN層26a,26b會成為字元線導體層WL1,WL2，TiN層18會成為兼具閘極導體層的板線導體層PL，N⁺層11a會成為兼具源極雜質層的源極線導體層SL。

圖5I係顯示於圖5H所示之動態快閃記憶體的示意結構圖。源極線導體層SL的N⁺層11a係全面地相連而形成。並且，PL線導體層PL也整體地相連而形成。並且，與字元線導體層WL1相連的閘極導體TiN層26a係於X方向中在鄰接的Si柱12a,12b間彼此相連而形成。同樣地，與字元線導體層WL2相連的閘極導體TiN層26b係於X方向中在鄰接的Si柱12c,12d間彼此相連而形成。並且，與N⁺層13a,13c相連的位元線導體層BL1、及與N⁺層13b,13d相連的位元線導體層BL2係形成於與X方向正交的Y方向。

另外，圖1中，將板線PL所連接之第一閘極導體層5a的垂直方向的長度設為比字元線WL所連接之第一閘極導體層5b的垂直方向的長度還長，而成為C_PL>C_WL。然而，即使僅附加板線PL，也會使得電容耦合相對於字元線WL的通道區域7之耦合比(C_WL/(C_PL+C_WL+C_BL+C_SL))變小。結果，浮體的通道區域7的電位變動△V_FB會變小。

此外，板線PL的電壓V_ErasePL亦可與各動作模式無關地，例如施加2V的固定電壓。而且，板線PL的電壓V_ErasePL亦可僅於抹除時例如施加0V。再者，只要是滿足可進行動態快閃記憶體動作的條件之電壓，則板線PL的電壓V_ErasePL亦可給予固定電壓、或者按時間變化的電壓。

此外，圖1中，Si柱2的水平剖視形狀即使為圓形形狀、橢圓形狀、長方形狀，亦可進行本實施型態所說明的動態快閃記憶體動作。再者，亦可使圓形形狀、橢圓形狀、長方形狀的動態快閃記憶單元混合存在於同一晶片上。

此外，圖1中，垂直方向中由絕緣層6所圍繞之部分的通道區域7中，第一通道區域7a、第二通道區域7b之電位分佈會相聯繫地形成。藉此，在垂直方向中，第一通道區域7a、第二通道區域7b的通道區域7會在由絕緣層6所圍繞的區域相連。

此外，在圖5F中，空孔31aa,31ab,31ac,31ba,31bb,31bc,31ca,31cb,31cc係彼此獨立而形成。相對於這樣的方式，亦可將Si柱12a,12c間、Si柱12b,12d間的距離擴大，而將空孔31aa,31ab,31ac間相連、將空孔31ba,31bb,31bc間相連、將空孔31ca,31cb,31cc間相連而形成。

此外，圖5H中，亦可在與Si柱12a至12d底部相連的N⁺層11a之外側的整體、或局部區域設置例如鎢(W)等導體層。藉此，可使源極線SL電阻下降。該W層可在俯視觀看時形成於Si柱12a至12d間的N⁺層11a表面、或者內部。再者，亦可於排列包含Si柱12a至12d之複數根Si柱而成的區塊記憶體區域的外側形成W層區域。而且，較佳為該W層係在TiN層18形成前形成者。

此外，在本實施型態中，Si柱12a至12d係對P層12進行蝕刻而形成，但亦可在將對應於TiN層18,26a,26b的虛設(dummy)材料層、及對應於SiO₂層23的層間絕緣層予以層狀地形成後，對虛設材料層、層間絕緣層進行蝕刻而形成空孔，在空孔中例如由藉由磊晶(epitaxial)成長法使Si層成長來形成Si柱12a至12d。該情形，作為閘極導體層的TiN層18,26a,26b係將TiN等金屬層埋入藉由蝕刻去除虛設材料層所成的空孔中而形成。

本實施型態係提供下列特徵。

(特徵1)

在本實施型態的動態快閃記憶單元中，成為源極、汲極的N⁺層3a,3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b係整體形成為柱狀。而且，分別地，成為源極的N⁺層3a係與源極線SL連接，成為汲極的N⁺層3b係與位元線BL連接，第一閘極導體層5a係與板線PL連接，第二閘極導體層5b係與字元線WL連接。其特徵在於下列構造：連接板線PL之第一閘極導體層5a的閘極電容比連接字元線WL之第二閘極導體層5b的閘極電容還大。在本動態快閃記憶單元中，係朝垂直方向積層第一閘極導體層5a、及第二閘極導體層5b。因此，即便是形成為連接板線PL之第一閘極導體層5a的閘極電容比連接字元線WL之第二閘極導體層5b的閘極電容還大的構造，也不會擴大俯視觀看時的記憶單元面積。藉此，可同時地實現動態快閃記憶單元的高性能化與高積體化。

(特徵2)

關於本發明之第一實施型態的動態快閃記憶單元的板線PL所連接之第一閘極導體層5a，在動態快閃記憶單元的寫入、讀取動作中，當字元線WL的電壓 上下起伏變動時，係由板線PL負責使字元線WL與通道區域7之間的電容耦合比降低的作用。結果，可顯著抑制當字元線WL的電壓上下地起伏變動時之通道區域7的電壓變化的影響。藉此，可擴大用以表示邏輯“0”與“1”之字元線WL的SGT電晶體的閾值電壓差。此與動態快閃記憶單元的動作容限的擴大相關聯。

(特徵3)

如圖5I所示，與板線PL線相連的TiN層18係在Si柱12a至12d間的X,Y方向中相連而形成。這顯示在記憶單元區域中，沒有微影(lithography)中的形成圖案步驟、及蝕刻步驟。藉此，可謀求使用之遮罩的低成本化、與步驟的簡易化。

(特徵4)

如圖5E所示，圍繞Si柱12a,12b之HfO₂層17b的外周線與連結Si柱12a,12b之中心的線段的交點間的長度L1係比連結Si柱12a,12c之中心的線段上的SiN層27a,27b的寬L2的兩倍還小，並且圍繞Si柱12a,12c之HfO₂層17b的外周線與連結Si柱12a,12c之中心的線段的交點間的長度L3係比L2的兩倍還大，藉此能夠以在Si柱12a,12b間相連、並且在Si柱12a,12c間分離的方式來形成SiN層27a。同樣地，以在Si柱12c,12d間相連、並且在Si柱12a,12c間分離的方式來形成SiN層27b。並且，SiN層27a,27b係相對於Si柱12a至12d而自行對準地形成。TiN層26a,26b係以SiN層27,27b作為蝕刻遮罩而形成，所以TiN層26a,26b係相對於Si柱12a至12d而自行對準地形成。藉由該自行對準來形成TiN層26a,26b，藉此謀求動態快閃記憶體的高積體化。並且，在TiN層26a,26b的形成中沒有微影步驟中的遮罩圖案(mask pattern)，所以可謀求使用之遮罩的低成本化、與步驟的簡易化。另外，不僅在Si柱12a至12d配置成正方晶格狀的 情形維持上述L1,L2,L3的關係，在斜方晶格狀、或者一邊由兩個以上的Si柱所構成的Z字形形狀、或者鋸齒狀的Si柱配置中亦維持著上述L1,L2,L3的關係。

(特徵5)

如圖5G所示，去除用於形成Si柱12a至12d的遮罩材料層14a至14d，藉此形成接觸孔30a至30d。如圖5H所示，經由接觸孔30a,30c來連接N⁺層13a,13c及位元線BL1導體層32a，且同樣地經由接觸孔30b,30d來連接N⁺層13b,13d及位元線BL2導體層32b。接觸孔30a至30d係相對於Si柱12a至12d而自行對準地形成。於是，不需用以形成接觸孔30a至30d的微影步驟。藉此，可低成本來形成高密度的動態快閃記憶體。

(第二實施型態)

使用圖6A至圖6E來顯示第二實施型態的動態快閃記憶體的製造方法。在圖6A至圖6E中，(a)圖顯示俯視圖，(b)圖係顯示沿著(a)圖之X-X’線的剖視圖，(c)圖係顯示沿著(a)圖之Y-Y’線的剖視圖。

進行圖5A至圖5C所示之同樣的步驟。並且，如圖6A所示，將垂直方向中比TiN層40(與圖5D中的TiN層18相對應)的頂面還上方的HfO₂層17予以去除，以形成HfO₂層17a。接著，整體地形成HfO₂層41。並且，整體地覆蓋TiN層(未圖示)。並且，藉由CMP法進行研磨，使頂面成為遮罩材料層14a至14d的頂面。接著，藉由RIE法將頂面位置蝕刻至N⁺層13a至13d的下端附近來形成TiN層42。並且，在TiN層42之上並且為N⁺層13a至13d的周邊部形成氧化鋁(AlO)層43。並且，全面地覆蓋SiN層(未圖示)。接著，藉由CMP法進行研磨，使頂面位置成為遮罩材料層14a至14d的頂面。並且，藉由RIE法對SiN層進行蝕刻，而以圍繞N⁺層13a至13d、遮罩材料層14a至14d之側面的 HfO₂層41的方式形成SiN層45a,45b,45c,45d。此處，遮罩材料層的厚度LL3係成為在下一個圖示所說明部位中的俯視觀看時的Y-Y’線上的閘極TiN層的厚度。並且，於X-X’線上之圍繞Si柱12a及Si柱12b之周圍的閘極HfO₂層41外周線間的長度LL1、與於Y-Y’線上之圍繞Si柱12a及Si柱12c之周圍的閘極HfO₂層41外周線間的長度LL3係均比閘極TiN層的厚度LL2的兩倍還大。

接著，如圖6B所示，形成：在俯視觀看時，與Si柱12a,12b重疊並朝X-X’線方向延伸的遮罩材料層46a、以及與Si柱12c,12d重疊並朝X-X’線方向延伸的遮罩材料層46b。另外，遮罩材料層46a,46b係亦可例如由SiO₂層圍繞遮罩材料層45a,45b的側面，並形成在該SiO層與遮罩材料層14a至14d之上。

接著，如圖6C所示，以遮罩材料層14a至14d、45a至45d、46a,46b作為遮罩，且藉由RIE法對AlO層43、TiN層進行蝕刻以形成AlO層43a,43b、TiN層42a,42b。並且，整體地覆蓋SiO₂層(未圖示)，並藉由CMP法進行研磨，使頂面位置成為遮罩材料層14a至14d的頂面來形成SiO₂層46。該SiO₂層46係形成在TiN層42a,42b之間、及TiN層42a,42b的兩側，並且以包含在俯視觀看時朝X-X’線方向延伸的空孔47a,47b,47c的方式形成。這些空孔47a至47c的頂面位置係形成為比TiN層42a,42b的上端位置還降低。在俯視觀看時，遮罩材料層45a至45d係以等寬圍繞Si柱12a至12d所形成。藉此，在俯視觀看時，前述TiN層42a係包含以等寬圍繞Si柱12a,12b的第一區域(申請專利範圍之「第一區域」的一例)、以及在Si柱12a,12b間相連而延伸的第二區域(申請專利範圍之「第二區域」的一例)，且同樣地，在俯視觀看時，前述TiN層42b係包含以 等寬圍繞Si柱12c,12d的第三區域(申請專利範圍之「第三區域」的一例)、以及在Si柱12a,12b間相連而延伸的第四區域(申請專利範圍之「第四區域」的一例)。

接著，如圖6D所示，對遮罩材料層14a至14d、45a至45d、及圍繞遮罩材料層46A和N⁺層13a至13d的HfO₂層41進行蝕刻而形成接觸孔47a,47b,47c,47d。接著，如圖6E所示，在接觸孔47a至47d內形成導體層49a,49b,49c,49d。並且，形成位元線BL1導體層48a、以及位元線BL2導體層48b；其中，該位元線BL1導體層48a係與導體層49a,49c相接，並在俯視觀看時朝Y-Y’方向延伸；該位元線BL2導體層48b係與導體層49b,49d相接，並在俯視觀看時朝Y-Y’方向延伸。並且，在位元線BL1導體層48a與位元線BL2導體層48b之間、以及位元線BL1導體層48a與位元線BL2導體層48b的兩側形成SiO₂層50，該SiO₂層50係包含朝Y-Y’線方向延伸的空孔51a,51b,51c。藉此，與第一實施型態同樣地在基板10上形成動態快閃記憶體。

圖6F係顯示於圖6E所示之動態快閃記憶體的示意結構圖。源極線導體層SL的N⁺層11a係全面地相連而形成。並且，與板線PL相連的TiN層40也整體地相連而形成。並且，與字元線WL1相連的閘極導體TiN層26a係於X方向中在鄰接的Si柱12a,12b間彼此相連而形成。同樣地，與字元線WL2相連的閘極導體TiN層26b係於X方向中在鄰接的Si柱12c,12d間彼此相連而形成。並且，與N⁺層13a,13c相連的位元線BL1、及與N⁺層13b,13d相連的位元線BL2係形成於與X方向正交的Y方向。

另外，在圖6D中，對遮罩材料層14a至14d、45a至45d、及圍繞遮罩材料層和N⁺層13a至13d的HfO₂層41進行蝕刻而形成接觸孔47a,47b,47c,47d，惟亦能夠不去除遮罩材料層45a至45d，而是以去除遮罩材料層14a至 14d、HfO₂層41的方式來形成接觸孔。該情形的接觸孔係與圖5G的接觸孔30a至30d同樣地形成。

本實施型態係提供下列特徵。

(特徵1)

在本實施型態中，亦與第一實施型態同樣地，與板線相連的閘極TiN層40係在Si柱12a至12d間的X,Y方向中相連而形成。這顯示在記憶單元區域中，沒有微影中的形成圖案。藉此，可謀求使用之遮罩的低成本化、與步驟的簡易化。

(特徵2)

在第一實施型態中，如圖5E所示，屬於遮罩材料層的SiN層27a係在Si柱12a,12b間相連而形成，且SiN層27b係在Si柱12c,12d間相連而形成。對此，為了形成SiN層27a,27b，必須使Si柱12a,12b間、及Si柱12c,12d間以靠近的方式來形成。相對於此，在本實施型態中形成：在俯視觀看時，與Si柱12a,12b、遮罩材料層45a,45b重疊並朝X-X’線方向延伸的遮罩材料層46a；以及在俯視觀看時，與Si柱12c,12d、遮罩材料層45c,45d重疊並朝X-X’線方向延伸的遮罩材料層46b。接著，以SiN層45a至45d、遮罩材料層46a,46b作為遮罩，對TiN層42進行蝕刻而形成屬於字元線導體層的TiN層42a,42b。如此，無需以在Si柱12a,12b間、及Si柱12c,12d間相連形成的方式來進行SiN層45a至45d的形成。藉此，使得SiN層45a至45d的形成步驟容易。而且，容易將空孔47a至47c、51a至51c擴大，且使空孔47a至47c、51a至51c的配置等的最佳化變得容易。

(其他實施型態)

另外，在本實施型態中，雖然形成Si柱2、12a至12d，惟亦可為由此以外的半導體材料所構成的半導體柱。此點在本發明的其他實施型態中亦復相同。

此外，第一實施型態中的N⁺層3a,3b,11,13亦可由含有施體雜質的Si、或其他的半導體材料層來形成。此外，N⁺層3a,3b,11,13亦可由不同的半導體材料層來形成。此外，上述的形成方法，亦可由磊晶成長法、或者由其他的方法來形成N⁺層3a,3b,11,13。此點在本發明的其他實施型態中亦復相同。

此外，關於圖5A所示之遮罩材料層14a至14d，若為例如SiO₂層、氧化鋁(Al₂O₃；亦稱AlO)層、SiN層等之符合本發明之目的之材料，則亦可使用包含由單層或複數層所構成之有機材料或無機材料的其他材料層。此點在本發明的其他實施型態中亦復相同。

此外，在第一實施型態中所示之遮罩材料層14a至14d的厚度及形狀會隨後續之CMP所為的研磨、及RIE蝕刻、洗淨而改變。這樣的改變，若為符合本發明之目的之內就沒有問題。此點在本發明的其他實施型態中亦復相同。

此外，在圖5E中，遮罩材料層27a,27b的上端位置係以成為遮罩材料層14a至14d的上端位置的方式設置。相對於此，在RIE步驟中，只要滿足覆蓋N⁺層13a至13d之側面的條件，則垂直方向中的遮罩材料層27a,27b的上端亦可位在遮罩材料層14a至14d的側面。此點在本發明的其他實施型態中亦復相同。

此外，在第一實施型態中，採用了板線PL及TiN層18(作為與該板線PL相連之閘極導體層5a)。相對地，亦可採用單層或複數層之導體材料層的組合來取代TiN層18。同樣地，採用了字元線WL及TiN層26a,26b(作為與該字元線WL相連的閘極導體層5b)。相對地，亦可採用單層或複數層之導體材 料層的組合來取代TiN層18,26a,26b。此外，閘極TiN層亦可為將其外側與例如W等之配線金屬層相連。此點在本發明的其他實施型態中亦復相同。

此外，於圖6E所示之導體層49a,49b,49c,49d亦可整體由單層或複數層的金屬層來形成，或者亦可在例如藉由選擇磊晶成長法與N⁺層13a至13d相接而形成N⁺層之後，再覆蓋金屬層。此點在本發明的其他實施型態中亦復相同。

此外，於圖5E所示之SiN層27a,27b為用以形成TiN層26a,26b的蝕刻遮罩層。若可獲得本實施型態之蝕刻遮罩的功能，則SiN層27a,27b亦可採用單層或複數層的其他材料層。此點在本發明的其他實施型態中亦復相同。

此外，在第二實施型態中，就閘極絕緣層而言，雖然以圍繞Si柱12a至12d的方式來形成成為閘極絕緣層的HfO₂層17a,26a，惟亦可各自採用由單層或複數層所構成的其他材料層。此點在本發明的其他實施型態中亦復相同。

此外，在圖6A中，係在TiN層42之上並且為N⁺層13a至13d的周邊部形成氧化鋁(AlO)層43。若可獲得於本步驟所需求的效果，則AlO層43亦可採用單層或複數層的其他材料層。此點在本發明的其他實施型態中亦復相同。

在圖5H的說明中，係由一個步驟來形成位元線BL1導體層32a、位元線BL2導體層32b，惟亦可首先對接觸孔30a至30d內以第一導體層進行形成，接著以與該等導體層相連的方式來形成成為位元線BL1導體層、位元線BL2導體層的導體層。此外，亦能夠形成為使位元線BL1導體層32a與位元線BL2導體層32b之垂直方向中的高度不同。此外，在圖6E中，係在形成位元線BL1導體層48a、位元線BL2導體層48b之後形成SiO₂層50，惟亦可在形成SiO₂層 50之後，在N⁺層13a至13d上形成接觸孔，再形成位元線BL1導體層48a、位元線BL2導體層48b。

此外，在第一實施型態中，Si柱12a至12d的俯視觀看時的形狀為圓形形狀。並且，Si柱12a至12d的俯視觀看時的形狀亦可為圓形、橢圓形、朝一方方向伸長的形狀等。並且，在遠離動態快閃記憶單元區域所形成的邏輯電路區域中，亦可因應邏輯電路設計，使俯視觀看形狀不同的Si柱以混合存在方式形成於邏輯電路區域。這些點在本發明的其他實施型態中亦復相同。

此外，在第一實施型態及第五實施型態中，係在抹除動作時使源極線SL成為負偏壓，來移除作為浮體FB的通道區域7內的電洞群，惟亦可取代源極線SL而使位元線BL成為負偏壓、或者使源極線SL及位元線BL成為負偏壓，來進行抹除動作。再者，亦可根據其他的電壓條件，來進行抹除動作。此點在本發明的其他實施型態中亦復相同。

此外，在圖1中，亦可將第一閘極導體層5a分割為兩個以上而各自作為板線的導體電極，並以同步或非同步的方式，藉由相同的驅動電壓、或不同的驅動電壓來使其進行動作。同樣地，亦可將第二閘極導體層5b分割為兩個以上而各自作為字元線的導體電極，並以同步或非同步的方式，藉由相同的驅動電壓、或不同的驅動電壓來使其進行動作。藉此亦可執行動態快閃記憶體動作。並且，在將第一閘極導體層5a分割為兩個以上的情形，經分割的第一閘極導體層之至少一個係執行上述的第一閘極導體層5a的作用。此外，經分割的第二閘極導體層5b中，經分割的第二閘極導體層的至少一個亦執行上述的第二閘極導體層5b的作用。

此外，在圖1中，即使在將N⁺層3a,3b、P層Si柱2之各自的導電型極性設為相反的結構中，仍可執行動態快閃記憶體動作。該情形，屬於N型的Si柱2中，多數載子會變為電子。據此，藉由撞擊游離所產生的電子群會儲存在通道區域7，而設定“1”狀態。

此外，本發明在不脫離本發明之廣義的精神與範圍下，亦可進行各種實施型態及變形。此外，上述的實施型態係用以說明本發明之一實施例者，非限定本發明的範圍。上述實施例及變形例係可任意地組合。再者，即使視需要而去除上述實施型態之構成要件的一部分，亦均屬本發明之技術思想的範圍內。

(產業上的可利用性)

依據本發明之使用柱狀半導體元件的記憶裝置，可獲得高密度而且高性能的動態快閃記憶體。

11a:N⁺層

12a,12b,12c,12d:Si柱

13a,13b,13c,13d:N⁺層

17b:HfO₂層

18,26a,26b:TiN層

BL1,BL2:位元線

SL:源極線

PL:板線

WL1,WL2:字元線

Claims (9)

1. 一種使用柱狀半導體元件的記憶裝置，係具有：第一半導體柱與第二半導體柱，係於基板上沿垂直方向立起，並且在俯視觀看時以鄰接的方式配置於第一線上；第三半導體柱與第四半導體柱，係於前述基板上沿垂直方向立起，並且在俯視觀看時以鄰接的方式配置於與前述第一線成平行的第二線上；第一雜質區域，係與前述第一至第四半導體柱的底部相連；第一閘極絕緣層，係在垂直方向中位於前述第一雜質區域的上部，且圍繞前述第一至第四半導體柱的下方；第一閘極導體層，係在垂直方向中位於前述第一雜質區域的上部，且圍繞前述第一閘極絕緣層，並且在前述第一至第四半導體柱間相連；第二閘極絕緣層，係在垂直方向中位於前述第一閘極絕緣層上，且圍繞前述第一至第四半導體柱的側面；第二閘極導體層，係圍繞前述第二閘極絕緣層，並且頂面位置在垂直方向中位在前述第一至第四半導體柱的頂部下方，並且於前述第一線上在前述第一半導體柱與前述第二半導體柱之間相連，而且與前述第一閘極導體層於垂直方向中分離；第三閘極導體層，係在前述第二線上的前述第三半導體柱與前述第四半導體柱之間相連，並且與前述第一閘極導體層於垂直方向中分離；第二雜質區域，係位於前述第一至第四半導體柱之各者的頂部；第一配線導體層，係與前述第一半導體柱及前述第三半導體柱之頂部的前述第二雜質區域相連；以及 第二配線導體層，係與前述第二半導體柱及前述第四半導體柱之頂部的前述第二雜質區域相連；且該使用柱狀半導體元件的記憶裝置係進行如下運作：資料保持動作，係控制施加至前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第一雜質區域及前述第二雜質區域之電壓，而於第一至第四半導體柱的任意者的內部中、或者前述第一至第四半導體柱的全部的內部中維持電洞群，該電洞群係藉由撞擊游離現象或是由閘極引發汲極漏電流而產生者；以及資料抹除動作，係控制施加至前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第四閘極導體層、前述第一雜質區域及前述第二雜質區域之電壓，而從前述第一至第四半導體柱的任意者的內部中、或者前述第一至第四半導體柱的全部的內部中去除前述電洞群。
2. 如請求項1所述之使用柱狀半導體元件的記憶裝置，其中，在俯視觀看時，第一長度係小於第二長度，其中前述第一長度為圍繞前述第一半導體柱及前述第二半導體柱的前述第一閘極絕緣層的兩條外周線與前述第一線的交點之中相向之兩點間的長度，前述第二長度為圍繞前述第一半導體柱及前述第三半導體柱的前述第二閘極絕緣層的兩條外周線與第二線的交點之中相向之兩點間的長度，該第二線係通過前述第一半導體柱及前述第三半導體柱之中心者；前述第二長度係大於第三長度的兩倍，其中前述第三長度為在前述第二線上之圍繞前述第一半導體柱的前述第一閘極導體層之厚度；前述第一長度係小於前述第三長度的兩倍。
3. 如請求項1所述之使用柱狀半導體元件的記憶裝置，其中，與前述第一雜質區域相連的配線為源極線，與前述第二雜質區域相連的配線為位元線，與前述第一閘極導體層相連的配線為第一驅動控制線，與前述第二閘極導體層及前述第三閘極導體層相連的配線為字元線；藉由施加至前述源極線、前述位元線、前述第一驅動控制線及前述字元線之電壓，而進行前述記憶體抹除動作及前述記憶體寫入動作。
4. 如請求項1所述之使用柱狀半導體元件的記憶裝置，其中，前述第一閘極導體層與前述第一半導體柱之間的第一閘極電容係比前述第二閘極導體層與前述第一半導體柱之間的第二閘極電容還大。
5. 如請求項1所述之使用柱狀半導體元件的記憶裝置，其中，在俯視觀看時，在前述第二閘極導體層與前述第三閘極導體層之間具有第一空孔。
6. 如請求項1所述之使用柱狀半導體元件的記憶裝置，其中，在前述第一配線導體層與前述第二配線導體層之間具有第二空孔。
7. 如請求項1所述之使用柱狀半導體元件的記憶裝置，其中，前述第二閘極絕緣層係在前述第一至第四半導體柱的側面及前述第一閘極導體層上連續。
8. 如請求項1所述之使用柱狀半導體元件的記憶裝置，其中，在俯視觀看時，第一長度和第二長度均大於第三長度的兩倍，其中前述第一長度為圍繞前述第一半導體柱及前述第二半導體柱的前述第二閘極絕緣層的兩條外周線與前述第一線的交點之中相向之兩點間的長度，前述第二長度為圍繞前述第一半導體柱及前述第三半導體柱的前述第二閘極絕緣層的兩條外周線 與第二線的交點之中相向之兩點間的長度，該第二線係通過前述第一半導體柱及前述第三半導體柱之中心者，前述第三長度為前述第二線上之圍繞前述第一半導體柱的前述第一閘極導體層之厚度。
9. 如請求項8所述之使用柱狀半導體元件的記憶裝置，其中，在俯視觀看時，前述第二閘極導體層係包含：以等寬圍繞前述第一半導體柱與前述第二半導體柱的第一區域；以及於前述第一線上在前述第一半導體柱與前述第二半導體柱之間相連而延伸的第二區域；在俯視觀看時，前述第三閘極導體層係包含：以等寬圍繞前述第三半導體柱與前述第四半導體柱的第三區域；以及於前述第二線上在前述第一半導體柱與前述第二半導體柱之間相連而延伸的第四區域。

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