TWI806509B - 使用柱狀半導體元件的記憶裝置 - Google Patents

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Abstract

本發明之記憶裝置中，係於與源極線SL相連的N+層21上豎立Si柱22a至22d。該記憶裝置係具有TiN層26a、26b及TiN層28a、28b，該TiN層26a、26b係包圍於圍繞Si柱22a至22d的下部的HfO2層25a且與分離的板線PL1、PL2相連，該TiN層28a、28b係包圍於圍繞Si柱22a至22d的上部的HfO2層25b且與分離的字元線WL1、WL2相連。X-X’線上的TiN層26a的厚度Lg1係小於Y-Y’線上的TiN層26a的厚度Lg2的兩倍且大於或等於Lg2的一倍。並且，X-X’線上的TiN層28a的厚度Lg1係小於Y-Y’線上的TiN層28a的厚度Lg2的兩倍。

Description

使用柱狀半導體元件的記憶裝置
本發明係關於具有半導體元件的記憶裝置。
近年來，LSI(Large Scale Integration；大型積體電路)技術開發要求具有半導體元件的記憶裝置的高積體化與高性能化。
通常的平面式MOS(Metal-Oxide-Semiconductor：金屬氧化物半導體)電晶體中，通道係朝沿著半導體基板的上表面的水平方向延伸。相對於此，SGT(Surrounding Gate Transistor：環繞式閘極電晶體)的通道係相對於半導體基板的上表面沿垂直的方向延伸(例如參照專利文獻1、非專利文獻1)。因此，相較於平面式MOS電晶體，SGT可達成半導體裝置的高密度化。使用此SGT作為選擇電晶體，可進行下列半導體元件的高積體化：連接有電容器的DRAM(Dynamic Random Access memory；動態隨機存取記憶體，例如參照非專利文獻2)、連接有電阻可變元件的PCM(Phase change Memory；相變化記憶體，例如參照非專利文獻3)、RRAM(Resistive Random Access memory；電阻式隨機存取記憶體，例如參照非專利文獻4)、藉由電流使自旋磁矩之方向變化而使電阻變化的MRAM(Magneto-resistive Random Access memory；磁阻式隨機存取記 憶體，例如參照非專利文獻5)等。此外，亦有不具有電容器之由一個MOS電晶體所構成的DRAM記憶單元(參照非專利文獻6)等。本案係關於不具有電阻可變元件、電容器等之可僅由MOS電晶體所構成之具有動態快閃記憶體的半導體裝置。
圖9係顯示前述不具有電容器之由一個MOS電晶體所構成的DRAM記憶體的寫入動作，圖10顯示動作上的問題點，圖11顯示讀取動作(參照非專利文獻6至10)。
圖9顯示DRAM記憶單元的寫入動作。圖9(a)係顯示，“1”寫入狀態。在此，記憶單元係不具有電容器之由一個MOS電晶體110a所構成的DRAM的記憶單元。該MOS電晶體110a係形成於SOI(Silicon on Insulator；絕緣層覆矽)基板100，藉由連接於源極線SL的源極N+層103(以下，將含有高濃度施體雜質的半導體區域稱為「N+層」)、連接於元線BL的汲極N+層104、連接於字元線WL的閘極導電層105、以及MOS電晶體110a的浮體(Floating Body)102所構成。另外，SOI基板100的SiO2層101係與浮體102正下方相接。以如此的由一個電晶體110a所構成之記憶單元進行”1”的寫入時，係使MOS電晶體110a在飽和區域動作。亦即，從源極N+層103延伸的電子通道107中具有夾止點(pinch-off point)108而不會到達連接於位元線BL的汲極N+層104。如此，若將連接於汲極N+層104的位元線BL與連接於閘極導電層105的字元線WL皆設為高電壓，使閘極電壓為汲極電壓的約1/2左右來使MOS電晶體110a動作時，電場強度係在汲極N+層104附近的夾止點108成為最大。結果，從源極N+層103流向汲極N+層104之經加速的電子會碰撞Si晶格，藉由該時點失去的運動能量生成電子、電洞對(碰撞游離(impact ionization)現象)。所產生之大部分的電子(未圖示)會到達汲極N+層104。 此外，極小部分之極熱的電子係越過閘極氧化膜109而到達閘極導電層105。並且，同時產生的電洞106係對浮體102充電。此時，因浮體102為P型Si，因此所產生的電洞106有助於多數載子的增量。浮體102係被所生成的電洞106充滿，致使浮體102的電壓比源極N+層103更提高至Vb以上時，進一步生成的電洞106係對源極N+層103放電。在此，Vb為源極N+層103與P層的浮體102之間的PN接面的內建電壓(built-in voltage)，約0.7V。圖9(b)係顯示浮體102已被所生成的電洞106飽和充電的態樣。
接著使用圖9(c)說明記憶單元110之“0”寫入動作。對於共同的選擇字元線WL，隨機地存在有寫入“1”的記憶單元110a與寫入“0”的記憶單元110b。圖9(c)係顯示從“1”的寫入狀態改寫成“0”的寫入狀態的態樣。寫入“0”時，使位元線BL的電壓成為負偏壓，使汲極N+層104與P層的浮體102之間的PN接面成為順向偏壓。結果，先前的週期生成於浮體102的電洞106係流向連接於位元線BL的汲極N+層104。若寫入動作結束，則獲得被所生成的電洞106充滿的記憶單元110a(圖9(b))以及所生成的電洞106已被排出的記憶單元110b(圖9(c))的兩個記憶單元的狀態。被電洞106充滿的記憶單元110a的浮體102的電位係高於已無所生成的電洞106的浮體102。因此，記憶單元110a的臨限電壓係低於記憶單元110b的臨限電壓，成為圖9(d)所示的情形。
接著，使用圖10來說明此種由一個的MOS電晶體所構成之記憶單元的動作上的問題點。如圖10所示，浮體102的電容CFB為電容CWL、接面電容CSL、以及接面電容CBL的總和，且以：CFB=CWL+CBL+CSL (1) 來表示，其中，該電容CWL為連接於字元線WL的閘極與浮體102之間的電容，接面電容CSL為連接於源極線SL的源極N+層103與浮體102之間的PN接面的接面電容，該接面電容CBL為連接於位元線BL的汲極N+層104與浮體102之間的PN接面電容。因此，若字元線電壓VWL在讀取時振盪，則成為記憶單元的記憶節點(接點)的浮體102的電壓也會受其影響，成為圖10(b)所示的情形。若字元線電壓VWL在讀取時從0V上升至VProgWL，則浮體102的電壓VFB係因與字元線WL的電容耦合而從字元線電壓VWL變化前的初期狀態電壓VFB1上升至VFB2。其電壓變化量△VFB係以：△VFB=VFB2-VFB1=CWL/(CWL+CBL+CSL)×VProgWL (2)來表示。在此，以β=CWL/(CWL+CBL+CSL) (3)來表示時，將β稱為耦合率。此種的記憶單元中，CWL的貢獻率較大，例如CWL：CBL：CSL=8：1：1。此時，β=0.8。若字元線例如從寫入時為5V而寫入結束後成為0V，則浮體102會因字元線WL與浮體102的電容耦合而承受振幅達5V×βWL=4V的雜訊。因此，會有無法充分取得寫入時的浮體“1”電位與“0”電位之間的電位差的差分邊限的問題點。
圖11顯示讀取動作。圖11(a)係顯示“1”的寫入狀態，而圖11(b)係顯示“0”的寫入狀態。然而，實際上，即使以“1”寫入對浮體102寫入了Vb，字元線WL因寫入結束而回復至0V時，浮體102即會下降低為負偏壓。要寫入“0”時，由於會變為更偏負的負偏壓，所以在寫入時無法充分地加大“1”與“0”的電 位差的差分邊限。對本DRAM記憶體單元而言，如此的動作差分小係成為重大的問題。並且，還有要如何在同一基板上形成用以驅動此DRAM記憶單元的周邊電路的課題。
又，亦有在SOI(Silicon on Insulator；絕緣層覆矽)層使用兩個MOS電晶體來形成一個記憶體單元之Twin-Transistor記憶體元件(例如，參照專利文獻4、5)。此等元件中，區分兩個MOS電晶體的浮體通道之成為源極或汲極的N+層係與絕緣層接觸而形成。藉由此N+層與絕緣層接觸，兩個MOS電晶體的浮體通道係電性隔離。屬於信號電荷的電洞群係積蓄於一方之電晶體的浮體通道。積蓄有電洞的浮體通道的電壓係如前所述，會因施加於鄰接的MOS電晶體的閘極電極的脈衝電壓而與式(2)所示同樣地大幅變化。因此，如同圖8至圖10之說明，無法充分地加大寫入時的“1”與“0”的電位差的差分邊限(例如，參照非專利文獻12、Fig.8)。
(先前技術文獻)
(專利文獻)
專利文獻1：日本特開平2-188966號公報
專利文獻2：日本特開平3-171768號公報
專利文獻3：日本特許第3957774號公報
專利文獻4：US2008/0137394 A1
專利文獻5：US2003/0111681 A1
(非專利文獻)
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻4：T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
非專利文獻7：J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)
非專利文獻8：T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
非專利文獻9：T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
非專利文獻10：E. Yoshida: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE IEDM (2006).
非專利文獻11：E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697, Apr. 2006.
非專利文獻12：F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: “Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,” IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007)
使用SGT的記憶裝置且為無電容器的一個電晶體型的DRAM(增益單元)中，字元線與浮體的SGT的主體間的電容耦合較大，在資料讀取時、寫入時等時候字元線的電位振盪時，會有直接被作為是對於SGT主體傳達的雜訊的問題。結果，會引起誤讀取、記憶資料誤改寫的問題，而難以達成無電容器的一個電晶體型的DRAM(增益單元)的實用化。因此，必須解決上述問題點並且形成高密度的記憶裝置。
為了解決上述課題，本發明之使用柱狀半導體元件的記憶裝置係具有：
第一半導體柱與第二半導體柱，係於基板上沿垂直方向豎立，並且在俯視觀看時以在第一線上具有中心點之方式鄰接地配置；
第三半導體柱與第四半導體柱，係於基板上沿垂直方向豎立，並且在俯視觀看時以在與前述第一線成平行的第二線上具有中心點之方式鄰接地配置；
第一雜質區域，係與前述第一至第四半導體柱的底部相連；
第一閘極絕緣層，係在垂直方向中位於前述第一雜質區域的上部，且分別圍繞前述第一至第四半導體柱的下方；
第一閘極導體層，係圍繞前述第一閘極絕緣層，並且以圍繞前述第一半導體柱與前述第二半導體柱的方式相連；
第二閘極導體層，係圍繞前述第一閘極絕緣層，並且以圍繞前述第三半導體柱與前述第四半導體柱的方式相連；
第二閘極絕緣層，係位於前述第一閘極絕緣層上，並圍繞前述第一至第四半導體柱的側面；
第三閘極導體層，係圍繞前述第二閘極絕緣層，且其上表面位置在垂直方向中位於前述第一至第四半導體柱的頂部下方，而且於垂直方向中與前述第一閘極導體層及前述第二閘極導體層分離，並且以圍繞前述第一半導體柱與前述第二半導體柱的方式相連；
第四閘極導體層，係圍繞前述第二閘極絕緣層，且其上表面位置在垂直方向中位於前述第一至第四半導體柱的頂部下方，而且於垂直方向中與前述第一閘極導體層及前述第二閘極導體層分離，並且以圍繞前述第三半導體柱與前述第四半導體柱的方式相連；
第二雜質區域，係形成於前述第一至第四半導體柱之各者的頂部；
第一配線導體層，係與前述第一半導體柱及前述第三半導體柱之頂部的前述第二雜質區域之各者相連；以及
第二配線導體層，係與前述第二半導體柱及前述第四半導體柱之頂部的前述第二雜質區域之各者相連；且
前述第一及第二半導體柱的前述第一閘極導體層係彼此接觸，而前述第三及第四半導體柱的前述第一閘極導體層係彼此接觸；
在俯視觀看時，第一長度係小於第二長度的兩倍，並且為前述第二長度的一倍以上，其中前述第一長度為圍繞前述第一半導體柱及前述第二半導體柱的前述第一閘極絕緣層的兩條外周線與前述第一線的交點之中相向之兩點間的長度，而前述第二長度為前述第一閘極導體層未與其他者接觸之部分的厚度的長度；
該使用柱狀半導體元件的記憶裝置係進行如下動作：
資料寫入動作，係控制施加至前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第四閘極導體層、前述第一雜質區域及前述第二雜質區域之電壓，而於第一至第四半導體柱的任意者的內部中、或者前述第一至第四半導體柱的全部的內部中維持電洞群，該電洞群係藉由撞擊游離現象或是閘極引發汲極漏電流而產生者；以及
資料抹除動作，係控制施加至前述第一閘極導體層、前述第二閘極導體層、前述第一雜質區域及前述第二雜質區域之電壓，而從前述第一至第四半導體柱的任意者的內部中、或者前述第一至第四半導體柱的全部的內部中去除前述電洞群。(第一發明)
上述第一發明中，在俯視觀看時，第三長度係大於前述第二長度的兩倍，或者該第三長度係小於前述第二長度的兩倍且為前述第二長度的一倍以上，其中，前述第三長度為圍繞前述第一半導體柱及前述第三半導體柱的前述第一閘極絕緣層的兩條外周線與第三線的交點之中相向之兩點間的長度，該第三線係與前述第一線正交並且通過前述第一半導體柱及前述第三半導體柱之中心點者。(第二發明)
上述第一發明中，在俯視觀看時，被前述第二閘極絕緣層所圍繞之部分的前述第一至第四半導體柱的第一外周線係較被前述第一閘極絕緣層所圍繞之前述第一至第四半導體柱的第二外周線還靠內側；
在俯視觀看時，第四長度係大於第五長度，其中前述第四長度為圍繞前述第一半導體柱及前述第二半導體柱的前述第三閘極導體層、與圍繞前述第三半導體柱及前述第四半導體柱的前述第四閘極導體層之間的長度，而前述第五長 度為圍繞前述第一半導體柱及前述第三半導體柱之前述第一閘極導體層與前述第二閘極導體層之間的長度。(第三發明)
上述第一發明中，在俯視觀看時，單層或複數層的第一導體層係覆蓋前述第一閘極導體層的外側。(第四發明)
上述第一發明中，與前述第一雜質區域相連的配線為源極線，與前述第二雜質區域相連的配線為位元線，與前述第一閘極導體層及前述第二閘極導體層相連的配線為第一驅動控制線，與前述第二閘極導體層及前述第三閘極導體層相連的配線為字元線；
藉由施加至前述源極線、前述位元線、前述第一驅動控制線及前述字元線之電壓，而進行前述資料抹除動作及前述資料寫入動作。(第五發明)
上述第一發明中，與前述第一雜質區域相連的配線為源極線，與前述第二雜質區域相連的配線為位元線，與前述第一閘極導體層及前述第二閘極導體層相連的配線為字元線，與前述第二閘極導體層及前述第三閘極導體層相連的配線為第一驅動控制線；
藉由施加至前述源極線、前述位元線、前述第一驅動控制線及前述字元線之電壓，而進行前述資料抹除動作及前述資料保持動作。(第六發明)
上述第一發明中，前述第一閘極導體層或前述第二閘極導體層與前述第一至第四半導體柱之各者之間的第一閘極電容係比前述第三閘極導體層或前述第四閘極導體層與前述第一至第四半導體柱之各者之間的第二閘極電容還大。(第七發明)
1,20:基板
2,22a,22b,22c,22d:Si柱
3a,3b,21,35a,35b,29a,29b:N+層
4a:第一閘極絕緣層(閘極絕緣層)
4b:第二閘極絕緣層(閘極絕緣層)
5a:第一閘極導體層(閘極導體層)
5b:第二閘極導體層(閘極導體層)
6:絕緣層
7:通道區域
7a:第一通道層
7b:第二通道層
9:動態快閃記憶體單元
11:電洞群
12a,12b:反轉層
13:夾止點
22aa,22ba,22ca,22da,22cA,22dA:Si柱(第一Si柱)
22ab,22bb,22cb,22db,22cB,22dB:Si柱(第二Si柱)
24,30,30a,33:SiO2層
25a,25b,25c:HfO2層
26a,26A,26b,28a,28b,34a,34b,34B:TiN層
31a,31b,31c,31d,37a,37b,37c,37D,37d:連接孔
32a,32b:金屬配線層
40:W層(鎢層)
100:基板
101:SiO2層
102:浮體
103:源極N+層
104:汲極N+層
105:閘極導電層
106:電洞
107:電子通道
108:夾止點
109:閘極氧化膜
110a:記憶單元
110b:記憶單元
SL:源極線
PL,PL1,PL2:板線
WL,WL1,WL2:字元線
BL,BL1,BL2:位元線
CBL,CSL:接面電容
CFB,CPL,CWL:電容
Lg1,Lg2,Lg3,Lg4,Lg5,Lg6:厚度、長度、距離
Vb:內建電壓
VERA:負電壓
VFB:電壓
VWL:字元線電壓
圖1係第一實施型態之動態快閃記憶裝置的構造圖。
圖2係用以說明第一實施型態之動態快閃記憶裝置的抹除動作機制的圖。
圖3係用以說明第一實施型態之動態快閃記憶裝置的寫入動作機制的圖。
圖4A係用以說明第一實施型態之動態快閃記憶裝置的讀取動作機制的圖。
圖4B係用以說明第一實施型態之動態快閃記憶裝置的讀取動作機制的圖。
圖5係用以說明第一實施型態之動態快閃記憶單元的圖。
圖6係用以說明第二實施型態之動態快閃記憶單元的圖。
圖7係用以說明第三實施型態之動態快閃記憶單元的圖。
圖8係用以說明第四實施型態之動態快閃記憶單元的圖。
圖9係用以說明習知例之不具有電容器的DRAM記憶單元的動作上的問題點的圖。
圖10係用以說明習知例之不具有電容器的DRAM記憶單元的動作上的問題點的圖。
圖11係顯示習知例之不具有電容器的DRAM記憶單元的讀取動作的圖。
以下，參照圖式說明本發明之使用半導體元件的記憶裝置(以下稱為動態快閃記憶體)的實施型態的構造及動作。
(第一實施型態)
使用圖1至圖5來說明本發明第一實施型態之動態快閃記憶單元的構造及動作機制。使用圖1來說明一個動態快閃記憶單元的構造。並且，使用圖2來說明資料抹除機制，使用圖3來說明資料寫入機制，使用圖4來說明資料寫入機制。使用圖5來說明在一個基板上形成四個動態快閃記憶單元的構造。
圖1係顯示本發明第一實施型態之動態快閃記憶單元的構造。在基板1(申請專利範圍之「基板」的一例)上，從下方起形成：具有P型或i型(本徵型)之導電型的Si柱2(申請專利範圍之「第一半導體柱」的一例)(以下，將矽半導體柱稱為「Si柱」)、接續於Si柱2的底部的N+層3a(申請專利範圍之「第一雜質區域」的一例)、以及接續於Si柱2的頂部的N+層3b(申請專利範圍之「第二雜質區域」的一例)。N+層3a與N+層3b係一方成為源極時，另一方成為汲極。並且，N+層3a與N+層3b之間的Si柱2係成為通道區域7。此Si柱2係於下部形成圍繞於此的第一閘極絕緣層4a(申請專利範圍之「第一閘極絕緣層」的一例)，並且於上部形成圍繞於此的第二閘極絕緣層4b(申請專利範圍之「第二閘極絕緣層」的一例)。此第一閘極絕緣層4a、第二閘極絕緣層4b係分別連接或接近成為此源極、汲極的N+層3a、3b。以圍繞此第一閘極絕緣層4a的方式，形成第一閘極導體層5a(申請專利範圍之「第一閘極導體層」的一例)，並且以圍繞此第二閘極絕緣層4b的方式，形成第二閘極導體層5b(申請專利範圍之「第二閘極導體層」的一例)。並且，第一閘極導體層5a、第二閘極導體層5b係藉由(申請專利範圍之「第一絕緣層」的一例)而分離。再者，通道區域7係包含：被第一閘極絕緣層4a包圍的第一通道區域7a以及被第二閘極絕緣層4b包圍的第二通道區域7b。藉此，形成由成為源極、汲極的N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b所構成的動態 快閃記憶體單元9。並且，N+層3a係連接於源極線SL(申請專利範圍之「源極線」的一例)，N+層3b係連接於位元線BL(申請專利範圍之「位元線」的一例)；第一閘極導體層5a係連接於板線PL(申請專利範圍之「第一驅動控制線」的一例)，第二閘極導體層5b係連接於字元線WL(申請專利範圍之「字元線」的一例)。記憶裝置中，上述複數個動態快閃記憶單元係在基板1上配置成二維狀。
此外，基板1係與沿垂直方向豎立的Si柱2相連且具有水平方向擴展的上表面的基體材料層。因此，N+層3a之中，垂直方向位於基板1表面起的下方的部分亦屬於基板1。位於此基板1內的N+層3a的部分亦可沿著水平方向擴展。此外，基板1可由SOI(Silicon On Insulator)、單層或複數層構成的Si或其他的半導體材料來形成。此外，基板1亦可為由N層或P層的單層或複數層所構成的井(well)層。
使用圖2來說明抹除動作機制。N+層3a、3b間的通道區域7係從基板電性分離成為浮體。圖2(a)係顯示抹除動作前，在先前的週期藉由碰撞游離所生成的電洞群11積蓄於通道區域7的狀態。並且，如圖2(b)所示，抹除動作時，使源極線SL的電壓成為負電壓VERA。在此，VERA係例如-3V。結果，連接於源極線SL之成為源極的N+層3a與通道區域7的PN接面成為順向偏壓而無關於通道區域7的初始電位的值。結果，在先前的週期藉由碰撞游離所生成之積蓄於通道區域7的電洞群11被吸入至源極部的N+層3a，而通道區域7的電位VFB成為VFB=VERA+Vb。在此，Vb為PN接面的內建電壓，約0.7V。因此，VERA=-3V時，通道區域7的電位成為-2.3V。此值係成為抹除狀態的通道區域7的電位狀態。因此，若浮體的通道區域7的電位成為負的電壓，則動態快閃記憶單元9的N通道MOS電晶體的臨限電壓會因基板偏壓效應而變高。藉此，如圖2(c)所 示，連接於此字元線WL的第二閘極導體層5b的臨限電壓變高。此通道區域7的抹除狀態係成為邏輯記憶資料“0”。在資料讀取時，將施加於與板線PL相連的第一閘極導體層5a的電壓設為高於邏輯記憶資料“1”時的臨限電壓且低於邏輯記憶資料“0”時的臨限電壓，藉此，如圖2(c)所示，可獲得即使字元線WL的電壓因讀取邏輯記憶資料“0”而升高，電流亦不流動的特性。在此，施加於上述位元線BL、源極線SL、字元線WL、板線PL的電壓條件係用以進行抹除動作之一例，若可進行抹除動作，則亦可為其他動作條件。
圖3係顯示本發明第一實施型態之動態快閃記憶單元的寫入動作。如圖3(a)所示，對於連接於源極線SL的N+層3a輸入例如0V，對於連接於位元線BL的N+層3b輸入例如3V，對於連接於板線PL的第一閘極導體層5a輸入例如2V，而對於連接於字元線WL的第二閘極導體層5b輸入例如5V。結果，如圖3(a)所示，在連接於板線PL的第一閘極導體層5a之內側係形成反轉層12a，具有第一閘極導體層5a的第一N通道MOS電晶體區域係在飽和區域動作。結果，在連接於板線PL的第一閘極導體層5a之內側的反轉層12a存在有夾止點13。另一方面，具有連接於字元線WL的第二閘極導體層5b的第二N通道MOS電晶體區域係在線性區域動作。結果，連接於字元線WL的第二閘極導體層5b之內側不存在夾止點而於整面形成反轉層12b。形成於連接於此字元線WL的第二閘極導體層5b之內側整面的反轉層12b係作為具有第二閘極導體層5b的第二N通道MOS電晶體區域的實質的汲極來動作。結果，電場係在串聯連接之具有第一閘極導體層5a的第一N通道MOS電晶體區域以及具有第二閘極導體層5b的第二N通道MOS電晶體區域之間的通道區域7的交界區域(第一交界區域)成為最大，而在此區域發生碰撞游離現象。由於此區域係從具有連接於字元線WL的第二閘極導 體層5b的第二N通道MOS電晶體區域來觀察時之源極側的區域，因此將此現象稱為源極側碰撞游離現象。藉由此源極側碰撞游離現象，電子會從連接於源極線SL的N+層3a流向連接於位元線BL的N+層3b。經加速的電子係碰撞晶格Si原子而藉由其運動能量生成電子、電洞對。所生成的電子的一部分會流向第一閘極導體層5a與第二閘極導體層5b，但大部分係流向連接於位元線BL的N+層3b。此外，“1”的寫入中，亦可使用閘極引發汲極漏電流(GIDL；Gate Induced Drain Leakage)來產生電子、電洞對(參照非專利文獻11)，且以所生成的電洞群來充滿浮體FB內。另外，藉由碰撞游離現象來產生電子、電洞對亦可在N+層3a與通道區域7的交界附近或N+層3b與通道區域7的交界附近進行。
並且，如圖3(b)所示，所生成的電洞群11係通道區域7的多數載子，將通道區域7充電為正偏壓。因連接於源極線SL的N+層3a為0V，因此通道區域7係充電至連接於源極線SL的N+層3a與通道區域7之間的PN接面的內建電壓Vb(約0.7V)。當通道區域7被充電為正偏壓時，第一N通道MOS電晶體區域與第二N通道MOS電晶體區域的臨限電壓就會因基板偏壓效應而變低。藉此，如圖3(c)所示，連接於字元線WL的第二通道區域7b的N通道MOS電晶體區域的臨限電壓會變低。將此通道區域7的寫入狀態分配於邏輯記憶資料“1”。
在此，寫入動作時，亦能夠以第一雜質區域與第一通道半導體層的第二交界區域或是第二雜質區域與第二通道半導體層的交界區域來取代第一交界區域，以碰撞游離現象或GIDL電流來產生電子、電洞對，且以所產生的電洞群11來對通電區域7充電。另外，施加於上述位元線BL、源極線SL、字元線WL、板線PL的電壓條件係用以進行寫入動作之一例，若可進行寫入動作，則亦可為其他動作條件。
使用圖4A及圖4B來說明本發明第一實施型態之動態快閃記憶單元的讀取動作，並且說明相關的記憶單元構造。使用圖4A(a)至圖4A(c)來說明動態快閃記憶單元的讀取動作。如圖4A(a)所示，通道區域7充電至內建電壓Vb(約0.7V)時，N通道MOS電晶體的臨限電壓就因基板偏壓效應而降低。將此狀態分配於邏輯記憶資料“1”。如圖4A(b)所示，在進行寫入之前所選擇的記憶體區塊(memory block)原為抹除狀態“0”時，通道區域7中，浮體電壓VFB成為VERA+Vb。藉由寫入動作隨機地記憶有寫入狀態“1”。結果，對於字元線WL作成邏輯“0”與“1”的邏輯記憶資料。如圖4A(c)所示，利用對於此字元線WL的二個臨限電壓的高低差，能夠以感測放大器進行讀取。在資料讀取時，將施加於與板線PL相連的第一閘極導體層5a的電壓設為高於邏輯記憶資料“1”時的臨限電壓且低於邏輯記憶資料“0”時的臨限電壓，藉此，如圖4A(c)所示，可獲得即使字元線WL的電壓因讀取邏輯記憶資料“0”而升高，亦不會有電流流動的特性。
使用圖4B(a)至圖4B(d)來說明本發明第一實施型態之動態快閃記憶體單元的讀取動作時，第一閘極導體層5a與第二閘極導體層5b二者的閘極電容的大小關係，並且說明相關的動作。連接於字元線WL的第二閘極導體層5b的閘極電容以設計為小於連接於板線PL的第一閘極導體層5a的閘極電容為佳。如圖4B(a)所示，使連接於板線PL的第一閘極導體層5a之垂直方向的長度大於連接於字元線WL的第二閘極導體層5b之垂直方向的長度，而使連接於字元線WL的第二閘極導體層5b的閘極電容小於連接於板線PL的第一閘極導體層5a的閘極電容。圖4(b)係顯示圖4(a)的動態快閃記憶體的一單元的等效電路。並且，圖4(c)係顯示動態快閃記憶體的耦合電容關係。在此，CWL為第二閘極導體層5b的 電容，CPL為第一閘極導體層5a的電容，CBL為成為汲極的N+層3b與第二通道區域7b之間的PN接面的接面電容，CSL為成為源極的N+層3a與第一通道區域7a之間的PN接面的接面電容。如圖4(d)所示，字元線WL的電壓振盪時，其動作會成為雜訊影響到通道區域7。此時的通道區域7的電位變動△VFB係成為：△VFB=CWL/(CPL+CWL+CBL+CSL)×VReadWL (1)。
在此，VReadWL係字元線WL之讀取時的振盪電位。從式(1)可知，若相較於通道區域7之整體的電容CPL+CWL+CBL+CSL將CWL的貢獻率減小，則△VFB就會變小。CBL+CSL係PN接面的接面電容，若要增大此電容，例如可加大Si柱2的直徑。然而，此對於記憶體單元的微細化而言並不佳。對此，藉由使連接於板線PL的第一閘極導體層5a之垂直方向的長度大於連接於字元線WL的第二閘極導體層5b之垂直方向的長度，可使△VFB更小，且不會降低俯視觀察下的記憶單元的積體度。在此，施加於上述位元線BL、源極線SL、字元線WL、板線PL的電壓條件係用以進行讀取動作之一例，若可進行讀取動作，則亦可為其他動作條件。
圖5係顯示於基板20上形成四個本實施型態之動態快閃記憶單元的記憶裝置的構造圖。圖5(a)為沿著圖5(b)之X-X’線的垂直剖視圖。圖5(b)為沿著圖5(a)之A-A’線的水平剖視圖。圖5(c)為沿著圖5(a)之B-B’線的水平剖視圖。圖5(d)為沿著圖5(a)之C-C’線的水平剖視圖。在此，實際的記憶裝置係於基板20上將比四個還多的動態快閃記憶單元配置成行列狀。
如圖5所示，基板20上具有N+層21(申請專利範圍之「第一雜質區域」的一例)。並且，於N+層21上豎立Si柱22a(申請專利範圍之「第一半導體柱」的一例)、22b(申請專利範圍之「第二半導體柱」的一例)、22c(申請專利範 圍之「第三半導體柱」的一例)、22d(申請專利範圍之「第四半導體柱」的一例)。並且，於Si柱22a至22d的各者的頂部具有N+層29a、29b、29c(未圖示)、29d(未圖示)(申請專利範圍之「第二雜質區域」的一例)。並且，於N+層21上且於Si柱22a至22d的底部的周圍具有SiO2層24。並且，於Si柱22a至22d的下方具有圍繞側面的HfO2層25a(申請專利範圍之「第一閘極絕緣層」的一例)。並且，在Si柱22a、22b之側面具有圍繞於HfO2層25a且沿X-X’線方向相連的TiN層26a(申請專利範圍之「第一閘極導體層」的一例)。同樣地，在Si柱22c、22d之側面具有圍繞於HfO2層25a且沿平行於X-X’線的方向相連而與TiN層26a分離的TiN層26b(申請專利範圍之「第二閘極導體層」的一例)。並且，在Si柱22a至22d之上方具有圍繞側面且與HfO2層25a相連的HfO2層25b(申請專利範圍之「第二閘極絕緣層」的一例)。並且，在Si柱22a、22b之側面具有圍繞於HfO2層25b且沿X-X’線方向相連的TiN層28a(申請專利範圍之「第三閘極導體層」的一例)。同樣地，在Si柱22c、22d之側面具有圍繞於HfO2層25b且沿平行於X-X’線的方向相連而與TiN層28a分離的TiN層28b(申請專利範圍之「第四閘極導體層」的一例)。並且，TiN層26a、26b、28a、28b的周圍係具有SiO2層30。並且，於N+層29a至29d覆蓋有SiO2層33。並且，於N+層29a至29d上的SiO2層33具有連接孔31a、31b、31c、31d。並且，經由連接孔31a、31c而與N+層29a、29c相連有沿著與X-X’線正交的方向延伸的金屬配線層32a，經由連接孔31b、31d而與N+層29b、29d相連有沿著與X-X’線正交的方向延伸的金屬配線層32b。
圖5中，N+層21係與圖1中說明的源極線SL相連，TiN層26a、26b係與屬於圖1中說明的板線PL的板線PL1、PL2相連，TiN層28a、28b係與屬於 圖1中說明的字元線WL的字元線WL1、WL2相連，金屬配線層32a、32b係與屬於圖1說明的位元線BL的BL1、BL2相連。
圖5(b)所示的Si柱22a至22d分別形成為充分分離時，TiN層26a、26b係圍繞於Si柱22a至22d的側面所形成的HfO2層25a，俯視觀看時，形成為等寬之長度Lg2(申請專利範圍之「第二長度」的一例)。TiN層26a、26b所需要的膜厚係依MOS(Metal Oxide Semiconductor)電晶體動作上所需的臨限電壓的設定以及所需的加工差分的要求而決定。如圖5(b)所示，圍繞Si柱22a、22b且相向之HfO2層25a的外周線與X-X’線交叉的兩點之間的距離Lg1(申請專利範圍之「第一長度」的一例)係小於Lg2的兩倍且大於或等於Lg2。並且，圍繞Si柱22a、22c且相向之HfO2層25a的外周線與正交於X-X’線的Y-Y’線交叉的兩點之間的距離Lg3(申請專利範圍之「第三長度」的一例)係大於Lg2的兩倍。藉此，沿X-X’線方向延伸之在Si柱22a、22b的外周部相連的TiN層26a以及在Si柱22c、22d的外周部相連的TiN層26b係彼此分離地形成。此時，位於X-X’線上的Si柱22a、22b的外周部的TiN層26a係成為相對於形成在Si柱22a與Si柱22b的兩個動態快閃記憶電晶體的共同的閘極電極層。並且，圖5(c)所示之與字元線WL相連的TiN層28a及TiN層28b的關係與前述TiN層26a及TiN層26b同樣地，沿X-X’線方向延伸之在Si柱22a、22b的外周部相連的TiN層28a以及在Si柱22c、22d的外周部相連的TiN層28b係彼此分離地形成。在此，若TiN層26a、26b及TiN層28a、28b各者維持於Lg1、Lg2、Lg3的關係，則各自的長度亦可不同。此外，俯視觀看時，長度Lg2為Si柱22a、Si柱22b、Si柱22c、Si柱22d的閘極導體層彼此未重疊之區域的TiN層26a、26b的厚度。
在此，TiN層26a、26b亦可由例如作為閘極導體層的TiN層以及作為保護導體層的TaN層(申請專利範圍之「第一導體層」的一例)的兩層來構成。此時，若僅由TiN層來設定MOS電晶體的臨限電壓，Lg1可減少達TiN層的厚度。並且，此時，俯視觀看時覆蓋於TiN層側面的TaN層會在RIE蝕刻、洗淨製程中成為保護閘極TiN層的保護膜。同樣地，TiN層26a、26b亦可由成為閘極導體層之單層或複數層構成的其他導體層來構成。此外，TiN層26a、26b亦可由具有作為閘極導體層的作用之層以及具有作為保護膜的作用之層來形成。同樣地，TiN層28a、28b亦可包含保護導體層並由單層或複數層構成的其他導體層來構成。
另外，圖1中，第一閘極導體層5a係連接於板線PL，第二閘極導體層5b係連接於字元線WL，但第一閘極導體層5a亦可連接於字元線WL，第二閘極導體層5b亦可連接於板線PL。即使如此，亦可形成動態快閃記憶體。同樣地，圖5中，TiN層26a、26b亦可與字元線WL1、WL2以及板線PL1、PL2相連，TiN層28a、28b亦可與字元線WL1、WL2相連。
本實施型態提供下述特點。
(特點一)
如圖1至圖4所示，本發明第一實施型態之動態快閃記憶單元在動態快閃記憶單元進行寫入、讀取動作時，字元線WL的電壓會上下振盪。此時，板線PL係發揮降低字元線WL與通道區域7之間的電容耦合比作用。結果，可顯著地抑制字元線WL的電壓上下振盪時的通道區域7的電壓變化之影響。藉此，可增大表示邏輯“0”與“1”的字元線WL的SGT電晶體的臨限電壓差。此係致使動態快閃記憶體單元的動作差分的擴大。並且，在資料讀取時，將施加於與板 線PL相連的第一閘極導體層5a的電壓設為高於邏輯記憶資料“1”時的臨限電壓且低於邏輯記憶資料“0”時的臨限電壓，藉此，可獲得即便讀取邏輯記憶資料“0”而將字元線WL的電壓升高，亦不會有電流流動的特性。此係致使動態快閃記憶體單元的動作差分進一步擴大。
(特點二)
如圖5的說明，位於X-X’線上的TiN層26a的區域可為形成在Si柱22a與Si柱22b的兩個動態快閃記憶單元的電晶體的共同的閘極導體層。藉此，可使X-X’線上的TiN層26a的厚度Lg1減少到Lg2而可將動態快閃記憶單元的X-X’線方向的尺寸減少。對相連於板線PL2的TiN層26b以及相連於字元線WL1、WL2的TiN層28a、28b而言，此亦相同。藉此，可謀求動態快閃記憶體的高積體化。而且，即使相同的單元長度，亦可將Si柱22a至22d的直徑擴大，可確保較大的浮體體積而可蓄積大量的電洞群。藉此，可謀求動作差分的擴大。
(特點三)
如圖5的說明，圍繞Si柱22a、22c且相向之HfO2層25a的外周線與正交於X-X’線的Y-Y’線交叉的兩點之間的距離Lg3係大於Lg1的兩倍。藉此，沿X-X’線方向在Si柱22a、22b的外周部相連的TiN層26a以及沿X-X’線方向在Si柱22c、22d的外周部相連的TiN層26b係彼此分離地形成而形成電性隔離的板線PL1、PL2。藉此，可將獨立地驅動板線PL1、PL2的動作模式應用於動態快閃記憶體。同樣地，可分離地形成彼此獨立之連接於字元線WL1、WL2的TiN層28a、28b。
(第二實施型態)
圖6係顯示於基板20上形成第二實施型態之四個動態快閃記憶單元的記憶裝置的構造圖。圖6中，對於與上述實施型態相同或類似的構成部分係標示相 同的符號。圖6(a)為沿著圖6(b)之X-X’線的垂直剖視圖。圖6(b)為沿著圖6(a)之A-A’線的水平剖視圖。圖6(c)為沿著圖6(a)之B-B’線的水平剖視圖。圖6(d)為沿著圖6(a)之C-C’線的水平剖視圖。在此，實際的記憶裝置係將比四個還多的動態快閃記憶單元配置成行列狀。
如圖6所示，在基板20上具有N+層21。並且，於N+層21上豎立著第一Si柱22aa、22ba、22ca、22da。並且，於第一Si柱22aa、22ba、22ca、22da上豎立著第二Si柱22ab、22bb、22cb、22db。俯視觀看時，第二Si柱22ab至22db的外周線位於第一Si柱22aa至22da的外周線的內側。圍繞第一Si柱22aa至22da的SiO2層24、HfO2層25a、TiN層26a、26b係與圖5的對應部分同樣地構成。在第一Si柱22aa、22ba之側面具有圍繞HfO2層25a且沿X-X’線方向相連的TiN層26a。同樣地，在第一Si柱22ca、22da之側面具有圍繞HfO2層25a且沿平行於X-X’線的方向相連而與TiN層26a分離的TiN層26b。並且，於第二Si柱22ab至22db各者的頂部具有N+層35a、35b、35c(未圖示)、35d(未圖示)。
並且，在第二Si柱22ab至22db具有圍繞側面並且與HfO2層25a相連的HfO2層25c。並且，在第二Si柱22ab、22bb之側面具有圍繞HfO2層25c且沿X-X’線方向相連的TiN層34a。同樣地，在第二Si柱22cb、22db之側面具有圍繞HfO2層25c且沿平行於X-X’線之方向相連而與TiN層34a分離的TiN層34b。Y-Y’線與TiN層26a、26b的外周線相交之彼此相向的兩點之間的長度Lg5(申請專利範圍之「第五長度」的一例)係小於TiN層34a、34b之間的長度Lg4(申請專利範圍之「第四長度」的一例)。並且，TiN層26a、26b、34a、34b的周圍係具有SiO2層30。並且，於N+層35a至35d覆蓋有SiO2層33。並且，於N+層35a至35d上的SiO2層33具有連接孔37a、37b、37c、37d。 並且，經由連接孔37a、37c而與N+層35a、35c相連有沿著與X-X’線正交的方向延伸的金屬配線層32a，經由連接孔37b、37d而與N+層35b、35d相連有沿著與X-X’線正交的方向延伸的金屬配線層32b。
圖6中，N+層21係與圖1中說明的源極線SL相連，TiN層26a、26b係與屬於圖1中說明的板線PL的板線PL1、PL2相連，TiN層34a、34b係與屬於圖1中說明的字元線WL的字元線WL1、WL2相連，金屬配線層32a、32b係與屬於圖1說明的位元線BL的BL1、BL2相連。
如圖6(c)所示，由於第二Si柱22ab、22bb、22cb、22db的直徑相較於第一Si柱22aa、22ba、22ca、22da的直徑變小，所以與字元線WL1、WL2相連的TiN層34a、34b之間的距離Lg4係變得比圖5(c)所示之TiN層28a、28b之間的距離(=Lg3-2Lg2)還大。
本實施型態提供下述特點。
(特點1)
本實施型態中，由第一Si柱22aa至22da以及圍繞該等第一Si柱22aa至22da的SiO2層24、HfO2層25a、TiN層26a、26b所構成的構造係與圖5相同。藉此，位於X-X’線上的與PL1線相連的TiN層26a可為形成於第一Si柱22aa與第一Si柱22ba的兩個動態快閃記憶單元的電晶體的共同的閘極導體層。藉此，可使X-X’線上的TiN層26a的厚度Lg1減少到Lg2。同樣地，位於與X-X’線平行之線上之與PL2線相連的TiN層26b亦成為形成於第一Si柱22ca與第一Si柱22da的兩個動態快閃記憶單元的電晶體的共同的閘極導體層，而可將其厚度減少到Lg2。藉此，可使動態快閃記憶單元的X-X’線方向的尺寸減少而謀求動態快閃記憶體的高積體化。
(特點2)
本實施型態中，將俯視觀看時的第二Si柱22ab至22db的外周線形成為位於第一Si柱22aa至22da的外周線的內側。藉此，可使與字元線WL1、WL2相連的TiN層34a、34b之間的距離Lg4大於與Y-Y’線相交的TiN層28a、28b的外周線之間的距離Lg5。藉此，可使字元線WL1間電容(TiN層34a、34b間電容)小於圖5所示之字元線WL1間電容(TiN層28a、28b間電容)。此外，可使TiN層34a、34b之間的距離增加，藉此可在TiN層34a、34b間更進一步減小字元線WL1、WL2間電容，因此容易形成空孔(氣隙)。藉此，可謀求動態快閃記憶體的動作差分的擴大。
(第三實施型態)
圖7係顯示於基板20上形成第三實施型態之四個動態快閃記憶單元的記憶裝置的構造圖。圖7中，對於與上述實施型態相同或類似的構成部分係標示相同的符號。圖7(a)為沿著圖7(b)之X-X’線的垂直剖視圖。圖7(b)為沿著圖7(a)之A-A’線的水平剖視圖。圖7(c)為沿著圖7(a)之B-B’線的水平剖視圖。圖7(d)為沿著圖7(a)之C-C’線的水平剖視圖。在此，實際的記憶裝置係將比四個還多的動態快閃記憶單元配置成行列狀。
如圖7所示，基板20上具有N+層21。並且，在N+層21上具有豎立於與圖6相同位置的第一Si柱22aa、22ba；以及豎立於將圖6的第一Si柱22ca、22da沿Y-Y’線朝上方平行移動的位置的第一Si柱22cA、22dA。並且，第一Si柱22aa、22ba、22cA、22dA各者之上依序分別具有第二Si柱22ab、22bb、22cB、22dB。俯視觀看時，第二Si柱22ab至22dB的外周線係位於第一Si柱22aa至22dA的外周線的內側。在第一Si柱22aa至22dA的底部的周圍具 有SiO2層24。並且，在第一Si柱22aa至22dA的下部具有圍繞側面的HfO2層25a。並且，在HfO2層25a的周圍具有在第一Si柱22aa至22dA間相連之與板線PL相連的TiN層26A。並且，在第二Si柱22ab至22dB之各者的頂部具有N+層35a、35b、35c(未圖示)、35d(未圖示)。並且，在第二Si柱22ab至22dB具有圍繞側面且與HfO2層25a相連的HfO2層25c。並且，在第二Si柱22ab、22bB之側面具有圍繞的HfO2層25c且沿X-X’線方向相連的TiN層34a。同樣地，在第二Si柱22cB、22dB之側面具有圍繞HfO2層25c且沿平行於X-X’線之方向相連而與TiN層34a分離的TiN層34B。並且，TiN層26A、34a、34B的周圍係具有SiO2層30。並且，於N+層35a至35d覆蓋有SiO2層33。並且，於N+層35a至35d上的SiO2層33具有連接孔37a、37b、37C、37D。並且，經由連接孔37a、37C而與N+層35a、35c相連有沿著與X-X’線正交的方向延伸的金屬配線層32a，經由連接孔37b、37D而與N+層35b、35d相連有沿著與X-X’線正交的方向延伸的金屬配線層32b。
圖7中，與板線PL相連的TiN層26A係形成為相連於第一Si柱22aa至22dA之間。TiN層34a、34b係與屬於圖1說明之字元線WL的字元線WL1、WL2相連而彼此分離地形成。並且，金屬配線層32a、32b係與屬於圖1說明之位元線BL的位元線BL1、BL2相連。
圖7中，俯視觀察時，厚度Lg2係未與鄰接之第一Si柱22aa至22dA中之任一者接觸的部位的TiN層26A的厚度。此外，圍繞第一Si柱22aa、22ba且相向之HfO2層25a的外周線與X-X’線交叉的兩點之間的距離Lg1係小於Lg2的兩倍且大於或等於Lg2。同樣地，圍繞第一Si柱22aa、22cA且相向之HfO2層25a的外周線與Y-Y’線交叉的兩點之間的距離Lg6係小於Lg2的兩倍且 大於或等於Lg2。藉此，TiN層26A係形成為相連於第一Si柱22aa至22dA之間。並且，俯視觀察時，第二Si柱22ab至22dB的外周線位於第一Si柱22aa至22dA的內側，藉此形成與彼此分離之字元線WL1、WL2分別連接的TiN層34a、34B。
本實施型態提供下述特點。
本實施型態與圖6相比，不僅縮短X-X’線方向的距離，也可縮短Y-Y’線方向之Si柱22aa、22cA間及Si柱22ba、22dA間的距離。藉此，可更進一步謀求動態快閃記憶單元的高積體化。
(第四實施型態)
圖8係顯示於基板20上形成第四實施型態之四個動態快閃記憶單元的記憶裝置的構造圖。圖8中，對於與上述實施型態相同或類似的構成部分係標示相同的符號。圖8(a)為沿著圖8(b)之X-X’線的垂直剖視圖。圖8(b)為沿著圖8(a)之A-A’線的水平剖視圖。圖8(c)為沿著圖8(a)之B-B’線的水平剖視圖。圖8(d)為沿著圖8(a)之C-C’線的水平剖視圖。在此，實際的記憶裝置係將比四個還多的動態快閃記憶單元配置成行列狀。
俯視觀察時，圖7中，於TiN層26A之間具有SiO2層30，相對於此，如圖8(b)所示，例如形成鎢(W)層40來取代SiO2層30。W層40的上表面位置係與TiN層26a的上表面位置相同，而在TiN層34a、34B間形成SiO2層30a。除此之外，與第三實施型態相同。
本實施型態提供下述特點。
本實施型態係與第三實施型態同樣地，不僅縮短X-X’線方向的距離，也可縮短Y-Y’線方向之第一Si柱22aa、22cA間及第一Si柱22ba、22dA間的距離。 更於TiN層26A間設置W層40，藉此不僅謀求動態快閃記憶單元的高積體化，且謀求板線PL的低電阻化。
(其他實施型態)
另外，第一實施型態的圖1中係形成Si柱2，但亦可為由除此之外的半導體材料構成的半導體柱。本發明的其他實施型態中此亦相同。再者，圖6中係以相同的半導體材料來形成第一Si柱22aa至22ad及第二Si柱22ab至22db，惟亦可由不同的半導體材料來形成。本發明的其他實施型態中此亦相同。
另外，圖5中的Si柱22a至22d的水平剖視形狀若可維持本實施型態所說明的Lg1、Lg2、Lg3的關係，則亦可為圓形、橢圓形、長方形。本發明的其他實施型態中此亦相同。
此外，圖1的N+層3a、3b亦可由包含施體雜質的Si或其他的半導體材料層所形成。此外，亦可由不同的半導體材料層所形成。再者，此等N+層的形成方法可用磊晶成長法或其他的方法來形成。本發明的其他實施型態中此亦相同。
此外，圖5中使用了TiN層26a、26b作為與板線PL1、PL2相連的閘極導體層，相對於此，亦可組合使用單層或複數層的導體材料層來取代TiN層26a、26b。同樣地，圖5中使用了TiN層28a、28b與字元線WL1、WL2相連，相對於此，亦可使用單層或複數個導體材料層的組合來代替TiN層28a、28b。此外，亦可利用例如W等之配線金屬層來將閘極TiN層的外側相連。本發明的其他實施型態中此亦相同。
此外，圖6中，使用了具有矩形形狀的垂直剖面的第一Si柱22aa至22da、第二Si柱22ab至22db來進行說明，惟該等第一Si柱22aa至22da、 第二Si柱22ab至22db的垂直剖面形狀亦可為梯形形狀。此外，第一Si柱22aa至22da、第二Si柱22ab至22db的垂直剖面形狀亦可分別為矩形形狀、梯形形狀之相異形狀。本發明的其他實施型態中此亦相同。
另外，圖5所說明的HfO2層25a、25b若為發揮作為閘極絕緣層的功能者，則亦可為由單層或複數層所構成的其他的絕緣層。再者，HfO2層25a、25b亦可分別由材料、厚度等物理性數值不同的材料層來形成。本發明的其他實施型態中此亦相同。
此外，亦可形成例如W層等之配線導體層連接於圖5中的Si柱22a至22d的底部的N+層21以降低源極線SL阻抗。此外，亦可每隔複數個Si柱形成此W層。此外，圖5中，N+層21係連繫於Si柱22a至22d，惟N+層亦可設置為沿著正交於位元線BL1，BL2的金屬配線層32a、32b的方向連繫Si柱22a、22b的底部以及連繫Si柱22c、22d的底部之例如彼此為STI(Shallow Trench Isolation，淺槽隔離)分離之與源極線SL相連的N+層。此時，分別設置與各個分離的N+層連接的金屬配線層。藉此，可獨立驅動與此等N+層相連的源極線SL。本發明的其他實施型態中此亦相同。
此外，圖1中係第一閘極導體層5a的閘極長度大於第二閘極導體層5b的閘極長度，以使連接於板線PL的第一閘極導體層5a的閘極電容大於連接於字元線WL的第二閘極導體層5b的閘極電容，進一步使第一閘極導體層5a的閘極電容大於第二閘極導體層5b的閘極電容。然而，除此之外，第一閘極導體層5a的閘極長度大於或不大於第二閘極導體層5b的閘極長的構造中，可藉由改變各個閘極絕緣層的膜厚，使第一閘極絕緣層4a的膜厚小於第二閘極絕緣層4b的膜厚，進一步使第一閘極導體層5a的閘極電容大於第二閘極導體層 5b的閘極電容。再者，亦可改變各個閘極絕緣層材料的介電常數，使第一閘極絕緣層4a的介電常數高於第二閘極絕緣層4b的介電常數。此外，亦可任意組合閘極導體層5a、5b的長度、閘極絕緣層4a、4b的膜厚、介電常數，來使第一閘極導體層5a的閘極電容進一步大於第二閘極導體層5b的閘極電容。本發明的其他實施型態中此亦相同。
此外，圖5中，N+層21係在Si柱22a至22d的底部相連。相對於此，亦可為在俯視觀察時，沿著正交於以位元線BL1相連的Si柱22a、22c以及以位元線BL2相連的Si柱22b、22d所排列之Y-Y’線方向的X-X’線方向，使Si柱22a、22b兩者的底部相連且使Si柱22c、22d兩者底部相連，並且使Si柱22a、22b與Si柱22c、22d的底部彼此電性隔離。此隔離係例如藉由P層井、SOI等來進行。藉此，可獨立驅動與Si柱22a、22b底部的N+層相連的源極線、以及與Si柱22c、22d底部的N+層相連的源極線。此時，設置與分離的N+層鄰接之由金屬、合金等所構成的導體層為佳。本發明的其他實施型態中此亦相同。
又，本發明可在不脫離本發明之廣義的精神與範圍內進行各種實施型態及變化。又，上述各個實施型態係用以說明本發明的一實施例，而非用以限定本發明的範圍。上述實施例及變化例可任意地組合。再者，即便按照需要而將上述實施型態的構成要件之一部分除外者，仍包含於本發明的技術思想之範圍。
[產業上之可利用性]
依據本發明之具有半導體元件的記憶裝置，可獲得具有高密度且高性能的動態快閃記憶體元件的記憶裝置。
20:基板
21,29a,29b:N+層
22a,22b,22c,22d:Si柱
24,30,33:SiO2層
25a,25b:HfO2層
26a,26b,28a,28b:TiN層
31a,31b,31c,31d:連接孔
32a,32b:金屬配線層
BL1,BL2:位元線
Lg1,Lg2,Lg3:厚度、長度、距離
PL,PL1,PL2:板線
SL:源極線
WL1,WL2:字元線

Claims (7)

  1. 一種使用柱狀半導體元件的記憶裝置，係具有：
    第一半導體柱與第二半導體柱，係於基板上沿垂直方向豎立，並且在俯視觀看時以在第一線上具有中心點之方式鄰接地配置；
    第三半導體柱與第四半導體柱，係於前述基板上沿垂直方向豎立，並且在俯視觀看時以在與前述第一線成平行的第二線上具有中心點之方式鄰接地配置；
    第一雜質區域，係與前述第一至第四半導體柱的底部相連；
    第一閘極絕緣層，係在垂直方向中位於前述第一雜質區域的上部，且分別圍繞前述第一至第四半導體柱的下方；
    第一閘極導體層，係圍繞前述第一閘極絕緣層，並且以圍繞前述第一半導體柱與前述第二半導體柱的方式相連；
    第二閘極導體層，係圍繞前述第一閘極絕緣層，並且以圍繞前述第三半導體柱與前述第四半導體柱的方式相連；
    第二閘極絕緣層，係位於前述第一閘極絕緣層上，並圍繞前述第一至第四半導體柱的側面；
    第三閘極導體層，係圍繞前述第二閘極絕緣層，且其上表面位置在垂直方向中位於前述第一至第四半導體柱的頂部下方，而且於垂直方向中與前述第一閘極導體層及前述第二閘極導體層分離，並且以圍繞前述第一半導體柱與前述第二半導體柱的方式相連；
    第四閘極導體層，係圍繞前述第二閘極絕緣層，且其上表面位置在垂直方向中位於前述第一至第四半導體柱的頂部下方，而且於垂直方向中與前述第一 閘極導體層及前述第二閘極導體層分離，並且以圍繞前述第三半導體柱與前述第四半導體柱的方式相連；
    第二雜質區域，係形成於前述第一至第四半導體柱之各者的頂部；
    第一配線導體層，係與前述第一半導體柱及前述第三半導體柱之頂部的前述第二雜質區域之各者相連；以及
    第二配線導體層，係與前述第二半導體柱及前述第四半導體柱之頂部的前述第二雜質區域之各者相連；且
    前述第一及第二半導體柱的前述第一閘極導體層係彼此接觸，而前述第三及第四半導體柱的前述第一閘極導體層係彼此接觸；
    在俯視觀看時，第一長度係小於第二長度的兩倍，並且為前述第二長度的一倍以上，其中前述第一長度為圍繞前述第一半導體柱及前述第二半導體柱的前述第一閘極絕緣層的兩條外周線與前述第一線的交點之中相向之兩點間的長度，而前述第二長度為前述第一閘極導體層未與其他者接觸之部分的厚度的長度；
    該使用柱狀半導體元件的記憶裝置係進行如下動作：
    資料保持動作，係控制施加至前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第四閘極導體層、前述第一雜質區域及前述第二雜質區域之電壓，而於第一至第四半導體柱的任意者的內部中、或者前述第一至第四半導體柱的全部的內部中維持電洞群，該電洞群係藉由撞擊游離現象或是閘極引發汲極漏電流而產生者；以及
    資料抹除動作，係控制施加至前述第一閘極導體層、前述第二閘極導體層、前述第一雜質區域及前述第二雜質區域之電壓，而從前述第一至第四半導 體柱的任意者的內部中、或者前述第一至第四半導體柱的全部的內部中去除前述電洞群。
  2. 如請求項1所述之使用柱狀半導體元件的記憶裝置，其中，
    在俯視觀看時，第三長度係大於前述第二長度的兩倍，或者該第三長度係小於前述第二長度的兩倍且為前述第二長度的一倍以上，其中，前述第三長度為圍繞前述第一半導體柱及前述第三半導體柱的前述第一閘極絕緣層的兩條外周線與第三線的交點之中相向之兩點間的長度，該第三線係與前述第一線正交並且通過前述第一半導體柱及前述第三半導體柱之中心點者。
  3. 如請求項1所述之使用柱狀半導體元件的記憶裝置，其中，
    在俯視觀看時，被前述第二閘極絕緣層所圍繞之部分的前述第一至第四半導體柱的第一外周線係較被前述第一閘極絕緣層所圍繞之前述第一至第四半導體柱的第二外周線還靠內側；
    在俯視觀看時，第四長度係大於第五長度，其中前述第四長度為圍繞前述第一半導體柱及前述第二半導體柱的前述第三閘極導體層、與圍繞前述第三半導體柱及前述第四半導體柱的前述第四閘極導體層之間的長度，而前述第五長度為圍繞前述第一半導體柱及前述第三半導體柱之前述第一閘極導體層與前述第二閘極導體層之間的長度。
  4. 如請求項1所述之使用柱狀半導體元件的記憶裝置，其中，
    在俯視觀看時，單層或複數層的第一導體層係覆蓋前述第一閘極導體層的外側。
  5. 如請求項1所述之使用柱狀半導體元件的記憶裝置，其中，
    與前述第一雜質區域相連的配線為源極線，與前述第二雜質區域相連的配線為位元線，與前述第一閘極導體層及前述第二閘極導體層相連的配線為第一驅動控制線，與前述第二閘極導體層及前述第三閘極導體層相連的配線為字元線；
    藉由施加至前述源極線、前述位元線、前述第一驅動控制線及前述字元線之電壓，而進行前述資料抹除動作及前述資料保持動作。
  6. 如請求項1所述之使用柱狀半導體元件的記憶裝置，其中，
    與前述第一雜質區域相連的配線為源極線，與前述第二雜質區域相連的配線為位元線，與前述第一閘極導體層及前述第二閘極導體層相連的配線為字元線，與前述第二閘極導體層及前述第三閘極導體層相連的配線為第一驅動控制線；
    藉由施加至前述源極線、前述位元線、前述第一驅動控制線及前述字元線之電壓，而進行前述資料抹除動作及前述資料保持動作。
  7. 如請求項1所述之使用柱狀半導體元件的記憶裝置，其中，
    前述第一閘極導體層或前述第二閘極導體層與前述第一至第四半導體柱之各者之間的第一閘極電容，係比前述第三閘極導體層或前述第四閘極導體層與前述第一至第四半導體柱之各者之間的第二閘極電容還大。
TW111110593A 2021-05-07 2022-03-22 使用柱狀半導體元件的記憶裝置 TWI806509B (zh)

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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022269890A1 (ja) * 2021-06-25 2022-12-29 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置の製造方法
TWI826307B (zh) * 2023-04-20 2023-12-11 力晶積成電子製造股份有限公司 記憶體結構及其製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100142294A1 (en) * 2008-12-05 2010-06-10 Eric Carman Vertical Transistor Memory Cell and Array
US20130015500A1 (en) * 2011-07-14 2013-01-17 Kabushiki Kaisha Toshiba Semiconductor device
TW202046455A (zh) * 2019-06-05 2020-12-16 新加坡商新加坡優尼山帝斯電子私人有限公司 柱狀半導體裝置的製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
JPH03171768A (ja) 1989-11-30 1991-07-25 Toshiba Corp 半導体記憶装置
JP3957774B2 (ja) 1995-06-23 2007-08-15 株式会社東芝 半導体装置
JP3808763B2 (ja) 2001-12-14 2006-08-16 株式会社東芝 半導体メモリ装置およびその製造方法
JP5078338B2 (ja) 2006-12-12 2012-11-21 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100861236B1 (ko) * 2007-04-10 2008-10-02 경북대학교 산학협력단 낮은 누설전류를 갖는 기둥형 전계효과트랜지스터
JP5121475B2 (ja) 2008-01-28 2013-01-16 株式会社東芝 半導体記憶装置
JP2013004778A (ja) * 2011-06-17 2013-01-07 Toshiba Corp 半導体記憶装置
US8987796B2 (en) * 2012-08-17 2015-03-24 Ps4 Luxco S.A.R.L. Semiconductor device having semiconductor pillar
US9564431B2 (en) * 2014-02-19 2017-02-07 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structures and methods for multi-level work function
JP5676807B1 (ja) * 2014-06-09 2015-02-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
CN109461738B (zh) * 2017-09-06 2021-03-26 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备
JP2020031197A (ja) 2018-08-24 2020-02-27 キオクシア株式会社 集積回路装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100142294A1 (en) * 2008-12-05 2010-06-10 Eric Carman Vertical Transistor Memory Cell and Array
US20130015500A1 (en) * 2011-07-14 2013-01-17 Kabushiki Kaisha Toshiba Semiconductor device
TW202046455A (zh) * 2019-06-05 2020-12-16 新加坡商新加坡優尼山帝斯電子私人有限公司 柱狀半導體裝置的製造方法

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