JP5121475B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に係わり、例えば、電気的に浮遊状態にあるボディに格納された電荷数によってデータを記憶するメモリに関する。
１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。例えば、Ｎ型ＦＥＴからなるＦＢＣにおいて、ボディに蓄積されているホール数が多い状態をデータ“１”とし、それが少ない状態をデータ“０”とする。データ“０”を格納するメモリセルを“０”セルと呼び、データ“１”を格納するメモリセルを“１”セルと呼ぶ。
近年、完全空乏（Fully Depleted）動作に適したフィン型ＦＢＣが開発されている。フィン型ＦＢＣは、例えば、特許文献１（図１２）に開示されている。メモリ装置が微細化（ダウンスケーリング）されるに従い、ＦＢＣのゲート長はますます小さくなる。ゲート長を縮小することは、０セルと１セルとの閾値電圧差（信号量）の減少を招き、不良ビット数が増大する。これは、電荷を蓄積することができるボディ領域が減少するためである。また、メモリ装置の微細化に伴い、動作電圧を小さくする必要がある。しかし、動作電圧を小さくすると、０セルと１セルとのホール数の差が小さくなるので、やはり閾値電圧差が小さくなる。特許文献１に開示されたフィン構造では、信号差を保ったままダウンスケーリングすることができなかった。
特許文献２から特許文献５では、縦型トランジスタをＦＢＣとして用いている。これらのＦＢＣでは、ボディの上方に第１のＮ型領域を設け、ボディの下方に第２のＮ型領域を設け、ボディの側面にゲートを設ける。第１のＮ型領域および第２のＮ型領域は、半導体基板の表面に対し垂直方向に配置される。半導体基板内に設けられた第２のＮ型領域を複数のメモリセルで共有化する。このような縦型構造においては、第２のＮ型領域の寄生抵抗が問題となる。ゲートが設けられるボディの側面（チャネルが形成されるボディの表面）は、ビット線方向を向く。このような構造においては、ボディのビット線方向の幅（厚さ）が小さくなると、コンタクトによる電極間のショートが生じ、コンタクト抵抗が増大する問題がある。
特開２００７−１８５８８号公報（図１２） 特開平６−１９３２７８号公報（図２０） 特開２００２−３２９７９５号公報（図１０） 特開２００３−８６７１２号公報（図４５Ｂ） 特開２００５−２６３６６号公報（図３）
微細化しても、信号量が大きく、コンタクトによる電極間のショートを回避し、さらに、寄生抵抗を低くした半導体記憶装置を提供する。
本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、第１の方向に延伸する複数のビット線と、前記第１の方向に対して交差する第２の方向に延伸する複数のワード線と、前記第２の方向に延伸する複数のソース線と、前記第１の方向に沿った断面において、前記半導体基板上にＵ状に形成された半導体層と、前記Ｕ状半導体層の上部に設けられた第１の拡散層と、前記Ｕ状半導体層の下部に設けられた第２の拡散層と、前記第１の拡散層と前記第２の拡散層との間にある前記半導体層の中間部に形成され、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出するボディと、前記Ｕ状半導体層の前記第１の方向を向く外側面に設けられた第１のゲート絶縁膜と、 前記外側面に前記第１のゲート絶縁膜を介して設けられた第１ゲート電極と、前記Ｕ状半導体層の前記第１の方向を向く内側面に設けられた第２のゲート絶縁膜と、前記内側面に前記第２のゲート絶縁膜を介して設けられ、前記第１のゲート電極と絶縁された第２のゲート電極と、前記ビット線と前記第１または前記第２の拡散層の一方とを電気的に接続するビット線コンタクトと、前記ソース線と前記第１または前記第２の拡散層の他方とを電気的に接続するソース線コンタクトとを備え、
前記ボディ、前記第１の拡散層および前記第２の拡散層がメモリセルを成し、前記第１の方向に隣接する複数の前記メモリセルは、前記ビット線コンタクトおよび前記ソース線コンタクトを交互に共有し、
前記第１の拡散層は、前記第１ゲート電極の上方において、前記外側面より前記第１の方向に沿って延伸し、前記半導体基板の表面に対して平行に形成された平面部を有し、前記平面部は、前記第１の方向において隣接するメモリセルで共有されており、
前記第１ゲート電極は、前記第２の方向に延伸し、前記第１の方向に隣接するメモリセルに共有されており
前記ビット線コンタクトまたは前記ソース線コンタクトは、前記平面部に接触することを特徴とする。
本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、第１の方向に延伸する複数のビット線と、前記第１の方向に対して交差する第２の方向に延伸する複数のワード線と、前記第２の方向に延伸する複数のソース線と、前記第１の方向に沿った断面において、前記半導体基板上に凹Ｕ状に形成された半導体層と、前記Ｕ状半導体層の上部に設けられた第１の拡散層と、前記Ｕ状半導体層の下部に設けられた第２の拡散層と、前記第１の拡散層と前記第２の拡散層との間にある前記半導体層の中間部に形成され、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出するボディと、前記Ｕ状半導体層の前記第２の方向を向く第１の側面に設けられた第１のゲート絶縁膜と、前記第１の側面に前記第１のゲート絶縁膜を介して設けられた第１のゲート電極と、前記Ｕ状半導体層の第１の側面と該第１の側面に対して反対側の第２の側面に設けられた第２のゲート絶縁膜と、前記第２の側面に前記第２のゲート絶縁膜を介して設けられ、前記第１のゲート電極と絶縁された第２のゲート電極と、前記ビット線と前記第１または前記第２の拡散層の一方とを電気的に接続するビット線コンタクトと、前記ソース線と前記第１または前記第２の拡散層の他方とを電気的に接続するソース線コンタクトとを備え、
前記ボディ、前記第１の拡散層および前記第２の拡散層がメモリセルを成し、前記第１の方向に隣接する複数の前記メモリセルは、前記ビット線コンタクトおよび前記ソース線コンタクトを交互に共有し、
前記第１の拡散層は、前記第１ゲート電極の上方において、前記外側面より第１の方向に沿って延伸し前記半導体基板の表面に対して平行に形成された平面部を有し、前記平面部は、前記第１の方向において隣接するメモリセルで共有されており、
前記第１ゲート電極は、前記第１の方向に延伸し、前記第２の方向に隣接するメモリセルに共有されており、
前記ビット線コンタクトまたは前記ソース線コンタクトは、前記平面部に接触することを特徴とする。
本発明による半導体記憶装置は、微細化しても、信号量が大きく、コンタクトによる電極間のショートを回避し、さらに、寄生抵抗を低くすることができる。
以下図面を参照しつつ本発明の係る実施形態を説明する。本実施形態は本発明を限定するものではない。
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリの配線を示す平面図である。ＦＢＣメモリは、第１の方向としてのカラム方向に延伸する複数のビット線ＢＬと、カラム方向に対して交差する第２の方向としてのロウ方向に延伸する複数のワード線ＷＬと、第２の方向に延伸する複数のソース線ＳＬとを備えている。
ビット線ＢＬは、ビット線コンタクトＢＬＣを介してメモリセルのドレイン層に接続されている。ソース線ＳＬは、ソース線コンタクトＳＬＣを介してメモリセルのソース層に接続されている。ビット線ＢＬおよびソース線ＳＬの配線幅は、Ｆ（Feature Size）である。ここで、Ｆは、或る世代におけるリソグラフィ技術によって形成可能なレジストパターンの最小寸法である。
ビット線ＢＬの下方に半導体層（アクティブエリア）が延在する。ワード線ＷＬとビット線ＢＬとのクロスポイントにメモリセルが配置される。
隣接する２本のワード線ＷＬ間には、第１のスペースＳＰ１または第２のスペースＳＰ２が現れる。第１のスペースＳＰ１および第２のスペースＳＰ２は、隣接する２本のワード線ＷＬ間に交互に現れる。第１のスペースＳＰ１にはソース線コンタクトＳＬＣが形成される。第２のスペースＳＰ２にはビット線コンタクトＢＬＣが形成される。第１のスペースＳＰ１および第２のスペースＳＰ２の幅は、それぞれ２Ｄ＋Ｆである。ワード線ＷＬはリソグラフィを用いることなくスペーサによって形成されるので、ワード線ＷＬの幅はＦ未満に形成可能である。例えば、ワード線ＷＬの幅は０．５Ｆである。Ｄが０．５Ｆ、ビット線ＢＬおよびビット線ＢＬ間の間隔をＦと仮定した場合、図１に示すユニットセルＵＣのサイズ（面積）は５Ｆ２と小さくすることができる。
図２は、第１の実施形態に従ったＦＢＣメモリのボディおよびゲートの構成を示す平面図である。ソース線ＳＬの下方には、第1のゲート電極（プレート）Ｇ１がロウ方向に延在するように設けられている。ボディ領域Ｂのカラム方向を向く第１の側面Ｓ１には、第１のゲート電極Ｇ１が第１のゲート絶縁膜ＧＩ１を介して設けられている。第１の側面Ｓ１とは反対側にあるボディ領域Ｂの第２の側面Ｓ２には、第２ゲート電極Ｇ２が第２のゲート絶縁膜ＧＩ２を介して設けられている。第１のゲート電極Ｇ１と第２のゲート電極Ｇ２との間に設けられたボディ領域Ｂは、図面に垂直方向に延伸する。
図３は、図２のＡ−Ａ線（ビット線ＢＬ）に沿った断面図である。図４は、図２または図３のＳ−Ｓ線に沿った断面図である。図５は、図２または図３のＤ−Ｄ線に沿った断面図である。本実施形態によるＦＢＣは、支持基板（以下、単に基板という）１０と、支持基板１０上に設けられた埋込み絶縁膜（ＢＯＸ層）２０と、ＢＯＸ層２０上に設けられたＳＯＩ層３０とを備えたＳＯＩ基板上に形成されている。
ＳＯＩ層３０は、図３に示す断面において、基板１０の表面に対してＵ状に形成されている。あるいは、ＳＯＩ層３０は、図３に示す断面において、基板１０の表面に対して上下方向に凹凸状に連続的に形成されていると言ってもよい。第１の拡散層としてのソース層Ｓは、ＳＯＩ層３０の上部に設けられている。即ち、ソース層Ｓは、Ｕ部の上部分に設けられている。あるいは、ソース層Ｓは、基板１０の表面に対して上方へ突出するＳＯＩ層３０の凸部の上部分に設けられているといってもよい。第２の拡散層としてのドレイン層Ｄは、基板１０の表面に向かって窪んだＳＯＩ層３０の下部に設けられている。即ち、ドレイン層Ｄは、Ｕ部の底部に設けられている。ドレイン層Ｄは、ＳＯＩ層３０の凹部の底部に設けられているといってもよい。
ソース層Ｓは、図４に示すように、シリコン酸化膜４０上においてロウ方向に延伸しており、ロウ方向に隣接するソース線コンタクトＳＬＣに対して共通である。ドレイン層Ｄは、図５に示すように、ロウ方向の断面においてビット線コンタクトＢＬＣごとに分離されている。
図３に示すように、ボディＢは、ソース層Ｓとドレイン層Ｄとの間にあるＳＯＩ層３０の中間部に形成されている。Ｘ１がボディ−ソース間の接合部である。Ｘ２がボディ−ドレイン間の接合部である。ＳＯＩ層３０のＵ部の外側面Ｓ１（外側の側面）には、第１のゲート絶縁膜ＧＩ１が設けられている。ＳＯＩ層３０のＵ部の内側面Ｓ２（内側の側面）には、第２のゲート絶縁膜ＧＩ２が設けられている。第１および第２のゲート絶縁膜ＧＩ１およびＧＩ２は、ボディＢの２つの側面、および、ボディＢの上面および底面を被覆するように設けられている。さらに、図２に示すように、ボディＢのロウ方向の側面には、シリコン酸化膜が面している。従って、ボディＢは、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出することができる。１つのＵ状半導体層は、カラム方向において隣り合う２つのボディＢを含む。２つのボディＢは、Ｕ状半導体層の下部に設けられたドレイン層Ｄによって分離されている。
ＳＯＩ層３０のＵ部の外側面には、第１のゲート電極（プレート）Ｇ１が第１のゲート絶縁膜ＧＩ１を介して設けられている。第１のゲート電極Ｇ１は、図３に示す断面において、ＳＯＩ層３０のＵ部の外側面ごとに対応して設けられており、第１のゲート電極Ｇ１の両側に位置する２つのボディＢに共有されている。第１のゲート電極Ｇ１は、図２に示すように、ロウ方向に（第２のゲート電極Ｇ２に平行して）延伸している。よって、第１のゲート電極Ｇ１は、図２に示すように、ロウ方向に配列された複数のボディＢに対して共有されている。第１のゲート電極Ｇ１は、ＢＯＸ層２０を貫通して基板１０のｎ型ウェルに接続されている。ｎ型ウェルは、セルアレイの外部まで延びており、セルアレイの外部において電圧が与えられる。
第１のゲート電極Ｇ１を基板１０から絶縁することによって、第１のゲート電極Ｇ１を選択的に駆動してもよい。この場合には、第１のゲート電極Ｇ１と基板１０とを逆導電型の半導体とすればよい。あるいは、第１のゲート電極Ｇ１と基板１０との間にＢＯＸ層２０を残存させればよい。
ＳＯＩ層３０のＵ部の内側面には、第２のゲート電極Ｇ２が第２のゲート絶縁膜ＧＩ２を介して設けられている。第２のゲート電極Ｇ２は、ＳＯＩ層３０のＵ部の内側面ごとに対応して設けられている。即ち、第２のゲート電極Ｇ２は、図３に示す断面において、ボディＢごとに対応して設けられている。第２のゲート電極Ｇ２は、ロウ方向に延伸している。よって、第２のゲート電極Ｇ２は、図２に示すように、ロウ方向に配列された複数のボディＢに対して共有されている。
第１のゲート電極Ｇ１は、２つの第２のゲート電極Ｇ２間の第１のスペースＳＰ１に設けられている。第１のゲート電極Ｇ１と第２のゲート電極Ｇ２とは、電気的に分離されている。
ソース層Ｓとドレイン層Ｄとは、基板１０の表面を基準として上下方向に離間しており、互いに電気的に分離されている。ソース層Ｓおよびドレイン層Ｄは、例えば、ｎ型拡散層である。
ソース線ＳＬは、ソース線コンタクトＳＬＣおよびシリサイド５０を介してソース層Ｓに電気的に接続されている。ビット線ＢＬは、ビット線コンタクトＢＬＣおよびシリサイド５０を介してドレイン層Ｄに電気的に接続されている。ソース層Ｓおよびドレイン層Ｄの高さが異なるため、ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣのそれぞれのコンタクト位置の高さが異なる。ここで、高さは、基板１０の表面を基準とした高さである。
図２および図３に示すＳＯＩ層３０の厚みＴｓは、Ｆより小さい（例えば０．２５Ｆ）。ここでＴｓは、第１のゲート電極Ｇ１と第２のゲート電極Ｇ２で挟まれたボディ部分の、カラム方向の幅である。第１のゲート電極Ｇ１と第2のゲート電極Ｇ２とは、互いにボディＢの反対側の側面に形成される。完全空乏動作するＦＢＣでは、ボディＢの厚みが薄くなるに従い、読出し時の閾値電圧差が大きくなる。尚、ＳＯＩ層３０の厚みＴｓは、リソグラフィによって決定されるものではなく、スペーサの膜厚によって決定されるものである。従って、ＳＯＩ層３０を厚みＴｓに加工するために、高精度なリソグラフィ工程は必要ない。
完全空乏動作では、データ読出し時にゲート電極Ｇに正電圧を与え、ボディＢの表面にチャネル（反転層）を形成し、ボディＢを完全に空乏化させる。完全空乏動作は、ボディＢの不純物濃度が低い場合に実現し、不純物の数や位置のばらつきに起因する閾値電圧のばらつき、および接合リーク電流が小さいというメリットを有する。ボディＢのプレート側の表面にホールを保持するために、プレートに負電圧を与える。一方、部分空乏動作では、データ読出し時にゲート電極Ｇに正電圧を与えてチャネルを形成した場合、ボディＢが部分的に空乏化する。ボディＢの不純物濃度を高くすることによって、ホールを蓄積可能な中性領域が動作中のボディＢに残存する。中性領域にホールを保持するので、部分空乏動作ではプレートに与える負電圧は小さくてもよい。
本実施形態では、ソース層ＳがＳＯＩ層３０のＵ部の上部に形成され、ドレイン層ＤがＳＯＩ層３０のＵ部の下部に形成される。つまり、ソース層Ｓとドレイン層Ｄとは、基板１０の表面を基準として上下方向に離間されている。これにより、セルサイズが縮小された場合であっても、ソース層Ｓとドレイン層Ｄ間の距離は維持されるので、ゲート長の縮小に伴う信号量の低下を防止することができる。
ソース−ドレイン間電流は縦方向に流れる。ソース−ドレイン間電流は、第２のゲート電極Ｇ２側にあるボディＢの側面Ｓ２であり、側面Ｓ２はカラム方向を向く。ＧＩＤＬ（Gate Induced Drain Leakage）電流によってデータ“１”を書き込む方式（ＧＩＤＬ書込み）を採用する場合、ドレイン層Ｄ（またはソース層Ｓ）と第２のゲート電極Ｇ２とが第２のゲート絶縁膜ＧＩ２を介してオーバーラップする必要がある。このため、従来のプレーナ型ＦＥＴを用いたメモリセルでは、セルサイズの縮小化により実効ゲート長（Ｌｅｆｆ）が小さくなり過ぎ、信号量の劣化が顕著になる。本実施形態によるＦＢＣでは、セルサイズが縮小されても、実効ゲート長（Ｌｅｆｆ）が維持される。従って、ＧＩＤＬ書込みを採用しつつ、セルサイズをダウンスケーリングしても、信号量の劣化を抑制することができる。
従来の縦型ＦＢＣでは、ソース線コンタクトまたはビット線コンタクトは、ボディの直上に形成されたｎ型拡散層上に形成していた。この場合、完全空乏化型動作を実現するために、ボディのカラム方向の幅（厚み）が小さくなると、それに伴い、コンタクト面積も小さくなった。これは、コンタクト抵抗の増大を招いた。また、ボディの幅よりも大きい径を有するコンタクトを形成した場合に、コンタクトがゲート電極に短絡するという問題が生じる。
これに対し、本実施形態では、ボディＢが基板１０の表面に対してほぼ垂直方向に延びるように縦型に形成されていながら、ソース層Ｓは、Ｕ状半導体層の端部からカラム方向に沿って延伸し、基板１０の表面に対してほぼ平行の半導体層の平面部（第１のパッド部分）を有する。ここで、Ｕ状半導体層の端部とは、図２に示すように、カラム方向を向くＵ状半導体層の外側面Ｓ１（ボディＢの第２の端部Ｅ２）に位置する。また、Ｕ状半導体層の底部は第２のパッド部分として機能する。ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣは、この平面部（第1のパッド部分および第2のパッド部分）にコンタクトしている。これにより、ボディ領域Ｂの直上にコンタクトＢＬＣおよびＳＬＣを形成する必要がなく、ボディＢの幅Ｔｓよりも大きい径を有するソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣを形成しても上記の問題は生じない。即ち、ボディＢの幅Ｔｓをソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣのコンタクト径よりも小さくしても、コンタクト−ゲート電極間のショートは生じない。また、ボディＢの幅Ｔｓよりも大きい径を有するソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣを形成することができるので、コンタクト抵抗が小さくなる。
本実施形態では、ＳＯＩ層３０はカラム方向に連続して延伸しており、ｎ型ソース層Ｓ、ｐ型ボディＢ、ｎ型ドレイン層Ｄ、ｐ型ボディＢ、ｎ型ソース層Ｓ・・・のようにｎ型半導体とｐ型半導体とが交互に配置されている。メモリセルは、ボディＢ、ソース層Ｓおよびドレイン層Ｄを含み、第１および第２のゲート電極Ｇ１およびＧ２によって制御される。カラム方向に隣接する複数のメモリセルは、ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣを交互に共有している。ソース層Ｓおよびソース線コンタクトＳＬＣは、ソース層Ｓを挟むようにして隣接する２つのメモリセルで共有されている。ドレイン層Ｄおよびビット線コンタクトＢＬＣは、ドレイン層Ｄを挟むようにして隣接する２つのメモリセルで共有されている。このためセルサイズが小さくなる。
第１のゲート電極Ｇ１は、ソース層Ｓの下方にシリコン酸化膜４０を介して設けられている。基板１０の表面上方から見た場合に、第１のゲート電極Ｇ１およびソース層Ｓは、ほぼ同じ領域にオーバーラップする。さらに、第１のゲート電極Ｇ１は、カラム方向に隣接する２つのメモリセルで共有されている。これにより、セルサイズをさらに小さくすることができる。
第１のゲート電極Ｇ１は、ボディＢの側面だけでなく、図３に示すようにボディＢの底面の一部に面している。第１のゲート電極Ｇ１とボディＢとの対向面積が大きくなるので、データ“１”の保持状態におけるボディＢ内のホール数が増大する。これにより、“１”セル間のホール数のばらつきが相対的に小さくなるので、データ“１”の読出し電流のばらつきが小さくなる。
第１のゲート電極Ｇ１は、ボディ−ソース間の接合部Ｘ１およびボディ−ドレイン間の接合部Ｘ２とオーバーラップしない。第１のゲート電極Ｇ１には比較的大きな負電圧（例えば、−２．１Ｖ）を与えることにより、ボディＢ内にホール蓄積層を形成する。このように、第１のゲート電極Ｇ１に大きな負電圧を与えた場合でも、第１のゲート電極Ｇ１が接合部Ｘ１およびＸ２とオーバーラップしないので、第１のゲート電極Ｇ１が接合部Ｘ１およびＸ２におけるリーク電流が小さい。従って、本実施形態のメモリセルはデータ保持時間が長い。
ソース層Ｓ、ドレイン層Ｄおよび第２のゲート電極Ｇ２の上面上にシリサイド５０を形成している。ソース層Ｄおよびドレイン層Ｄは、金属材料からなるコンタクトプラグＳＬＣ、ＢＬＣを介して、金属材料からなるソース線ＳＬおよびビット線ＢＬに接続されている。この結果、ソースおよびドレインの寄生抵抗が小さくなる。ＦＢＣメモリにおいてデータを判定するために、ドレイン電流が用いられる。従って、ソースおよびドレインの寄生抵抗を小さくすることによって、データ“０”とデータ“１”とのドレイン電流差（信号差（信号量））が大きくなり、不良ビット数が減少する。シリサイドおよび金属配線を用いることにより、寄生抵抗のばらつきが小さくなる。よって、ドレイン電流のばらつきも小さくなり、不良ビット数が減少する。さらに、データ“０”を書き込むときには、メモリセルのｐｎ接合を順バイアスすることによりホールを引き抜く。寄生抵抗が小さいので、このｐｎ接合にかかる電圧を大きくすれば、データ“０”の書込みが速くなる。
図６は、第１の実施形態によるＦＢＣメモリの保持状態を示す図である。図６、図７では、４×２のセルアレイを示しているが、セルアレイ内のメモリセル数は限定しない。ワード線（第２のゲート電極）ＷＬ１〜ＷＬ４には−１．１Ｖ、プレート（第１のゲート電極）ＰＬには−２．１Ｖ、ソース線ＳＬ１およびＳＬ２には−０．７Ｖ、ビット線ＢＬ１およびＢＬ２には−０．７Ｖがそれぞれ印加されている。
図７は、第１の実施形態によるＦＢＣメモリの書込み動作を示す図である。書込み動作は、データ“１”を書き込む第１のサイクルおよびデータ“０”を書き込む第２のサイクルからなる。本実施形態では、一例として、メモリセルＭＣ１にデータ“０”を書き込み、メモリセルＭＣ２にデータ“１”を書き込む。
まず、第１のサイクルでは、ＧＩＤＬにより、選択ワード線ＷＬ３に接続された全てのメモリセルＭＣ１およびＭＣ２にデータ“１”を書き込む。ワード線ＷＬ３およびワード線ＷＬ３に対応するソース線ＳＬ２を選択する。選択ワード線ＷＬ３に−４．４Ｖ、選択ソース線ＳＬ２に０Ｖ、すべてのビット線ＢＬ１およびＢＬ２に０Ｖを与える。これにより、メモリセルＭＣ１およびＭＣ２のソース層ＳおよびドレインＤにＧＩＤＬ電流が流れ、ホールがボディＢに蓄積される。
次に、第２のサイクルでは、データ“０”を選択的に書き込む。選択ワード線ＷＬ３に０．９Ｖ、選択ソース線ＳＬ２に−０．７Ｖ、ビット線ＢＬ１に０Ｖ、ビット線ＢＬ２に−０．７Ｖを与える。その結果、ビット線ＢＬ１に接続されたメモリセルＭＣ１のソース−ボディ間のｐｎ接合が順バイアスされる。これによって、ホールがボディＢから引き抜かれ、データ“０”が書き込まれる。一方、ビット線ＢＬ２に接続されたメモリセルＭＣ２はデータ“１”の状態を維持する。
尚、図示しないが、センスアンプがビット線ごとに設けられている。データの書換え動作あるいはリフレッシュ動作をするのに先立ち、センスアンプは各メモリセルのデータを読み出し、ラッチ回路にそのデータを一時的に保持する。その後、センスアンプは、ラッチ回路に一時的に保持されたデータに基づき、第２のサイクルでデータ“０”を選択されたメモリセルに書き込む。
上述の動作において、データ保持状態におけるソース電圧およびドレイン電圧（−０．７Ｖ）は、第１のサイクルにおける選択ソース線ＳＬ２の電圧（０Ｖ）およびドレイン電圧（０Ｖ）よりも低い。これにより、データ保持状態におけるソース電圧およびドレイン電圧がプレート電圧に近くなるので、ボディ−ソース間およびボディ−ドレイン間のｐｎ接合にかかる電界が小さくなる。その結果、データ保持状態における“０”セルに蓄積されるホール量が少なくなるので、データ保持時間が長くなる。
一方、データ“１”を書き込む第１のサイクルでは、プレート電圧（−２．１Ｖ）と選択ソース線ＳＬ２の電圧（０Ｖ）との差、プレート電圧とドレイン電圧（０Ｖ）との差を大きくする。これにより、ホールは、メモリセルＭＣ１、ＭＣ２において、ボディＢとプレート（第１のゲート電極Ｇ１）とが対向するボディＢの表面に容易に蓄積する。非選択のソース線ＳＬ１の電圧は、保持状態のソース線電位（−０．７Ｖ）と同じである。
読出し動作（図示せず）では、選択ワード線およびこれに対応する選択ソース線を活性化する。非選択ソース線の電位は、保持状態におけるソース線電位と同じである。このように、本実施形態では、データ読出し動作および書込み動作を行う選択ソース線だけを選択的に駆動することができるので、データ保持時間が長くなり、かつ、データ読出し時の信号差が大きくなる。
従来の縦型トランジスタではソースが全メモリセルに対して共通であったため、ソースを選択的に駆動することはできなかった。あるいは、ソースの寄生抵抗が高いため、ソースを選択的に駆動することは困難であった。
本実施形態によるＦＢＣメモリでは、図２および図３に示すように、ソース層Ｓは、隣接するメモリセルのみに共有され、ワード線方向に延伸している。さらに、ソース層Ｓは、ソース線コンタクトＳＬＣと十分に大きな面積で接触し、かつ、金属材料からなるソース線ＳＬに接続されている。これにより、ソースの寄生抵抗が小さくなるので、本実施形態は、ソースを選択的に駆動することに適している。
また、ソース層Ｓが、Ｕ部の端部（外側面Ｓ１）からカラム方向に沿って延伸する半導体層の平面部に形成されているので、幅の広いシリサイド５０を形成することができる。図３に示すように、カラム方向に沿った断面において、ソース層Ｓとシリサイド５０との接触部の幅はＦであり、ボディＢの幅Ｔｓよりも大きい。シリサイド５０と半導体層との間の抵抗率（単位面積あたりの抵抗値）は比較的大きいため、シリサイド５０と半導体層との接触面積を大きくすることは、寄生抵抗の低減に大きく寄与する。また、図４に示すように、ソース層Ｓはロウ方向に沿って延伸するため、ソース層Ｓとシリサイド５０の接触面積が大きい。これにより、さらにソースの寄生抵抗を小さくすることができる。ソース層Ｓの抵抗が充分に低い場合には、ソース線ＳＬまたはシリサイド５０のいずれかを省略してもよい。ソース線ＳＬを省略する場合には、勿論、ソース線コンタクトＳＬＣも不要となる。
ドレイン層Ｄは、ビット線コンタクトＢＬＣと十分に大きな面積で接触し、かつ、金属材料からなるビット線ＢＬに接続されている。これにより、ドレインの寄生抵抗も小さくなる。また、ドレイン層Ｄも半導体層の平面部に形成されているので、幅の広いシリサイド５０を形成することができる。
このように、本実施形態は、セルサイズを縮小してもゲート長を確保することができるとともに、ソースおよびドレインの寄生抵抗を小さくすることができる。さらに、ソース線ＳＬを選択的に駆動することができる。
図８〜図１５を参照して、第１の実施形態によるＦＢＣメモリの製造方法を説明する。まず、厚さ１５０ｎｍのＢＯＸ層２０および厚さ３００ｎｍのＳＯＩ層３０を有するＳＯＩ基板を準備する。ＳＯＩ層３０上に、例えばシリコン酸化膜またはシリコン窒化膜からなるマスク材（図示せず）を堆積する。リソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて、素子分離領域上のマスク材を除去し、さらに、該マスク材をマスクとして用いて素子分離領域上のＳＯＩ層３０を異方性エッチングにより除去する。除去された素子分離領域にＨＤＰ（High Density Plasma）によるシリコン酸化膜を埋め込むことにより、図８（Ａ）（Ａ−Ａ断面）および図８（Ｂ）（Ｓ−Ｓ断面）に示すように、ＳＴＩ（Shallow Trench Isolation）を形成する。
次に、図９（Ａ）（Ａ−Ａ断面）に示すように、シリコン窒化膜からなるマスク材３１を堆積する。リソグラフィおよびＲＩＥを用いて、第１のゲート電極Ｇ１の領域のマスク材３１を除去する。図９（Ａ）、図９（Ｂ）および図９（Ｃ）に示すように、マスク材３１をマスクとして用いて、ＳＯＩ層３０およびＢＯＸ層２０を異方性エッチングにより除去する。等方性エッチングによりＢＯＸ層２０を水平方向に後退させる。
次に、図１０（Ａ）（Ａ−Ａ断面）および図１０（Ｂ）（Ｓ−Ｓ断面）に示すように、ＳＯＩ層３０の側面（外側面Ｓ１）を熱酸化することにより、外側面Ｓ１上に第１のゲート絶縁膜ＧＩ１を形成する。エッチングにより形成された溝が埋まらないような膜厚を有するｎ型ポリシリコン３３を堆積し、これを異方性エッチングする。その結果、溝の側面に堆積されたポリシリコン３３を残したまま、支持基板１０の表面に形成された第１のゲート絶縁膜ＧＩ１が露出する。この第１ゲート絶縁膜ＧＩ１をウェットエッチングにより除去した後、ｎ型ポリシリコンを再度堆積し、これをエッチバックする。ＨＤＰによりシリコン酸化膜４０をポリシリコン３３上に堆積し、これをエッチバックする。さらに、単結晶シリコン層１０９をシリコン酸化膜４０上に形成する。
次に、第１のゲート電極Ｇ１上の溝に酸化膜マスク４３を埋め込む。図１１（Ａ）および図１１（Ｂ）に示すように、マスク材としてのシリコン窒化膜３１を除去した後、酸化膜マスク４３の側壁に酸化膜マスク４５を形成する。酸化膜マスク４５の厚さがボディＢ（ＳＯＩ層３０）の厚みＴｓを決定する。
次に、図１２に示すように、酸化膜マスク４３および４５をマスクとして用いて、ＳＯＩ層３０およびシリコン酸化膜４０を異方的にエッチングする。
ＳＯＩ層３０の表面（内側面Ｓ２）に第２のゲート絶縁膜ＧＩ２を形成した後、図１３（Ａ）（Ａ−Ａ断面）に示すように、ｎ型ポリシリコン４７をＳＯＩ層３０および酸化膜マスク４３、４５上に堆積し、ポリシリコン４７を異方的にエッチングする。これにより、ポリシリコン４７は、ＳＯＩ層３０および酸化膜マスク４５の側面にのみ残存される。このポリシリコン４７が第２のゲート電極Ｇ２およびワード線ＷＬとなる。第２のゲート電極Ｇ２およびワード線ＷＬの幅はポリシリコン４７の膜厚で決定される。従って、リソグラフィ工程を用いることなくワード線ＷＬの幅をＦ未満に小さくすることができる。図１３（Ｂ）および図１３（Ｃ）は、それぞれ図１３（Ａ）のＳ−Ｓ線およびＤ−Ｄ線に沿った断面図である。一般に、ポリシリコン等の堆積膜厚は、高精度に制御することができるので、本実施形態は、リソグラフィ工程を用いることなく、Ｆ未満の幅のワード線ＷＬを正確に形成することができる。
次に、図１４（Ａ−Ａ断面）に示すように、酸化膜マスク４３および酸化膜マスク４５を除去する。エクステンション層を形成するために、第２のゲート電極Ｇ２をマスクとして用いて、ｎ型不純物をＳＯＩ層３０へイオン注入する。
次に、図１５（Ａ−Ａ断面）に示すように、第２のゲート電極Ｇ２の側面にシリコン窒化膜からなるスペーサ４９を形成する。スペーサ４９、第２のゲート電極Ｇ２をマスクとして用いて、ソース層Ｓおよびドレイン層Ｄへの高濃度のｎ型不純物をイオン注入する。さらに、ワード線ＷＬ、ソース層Ｓおよびドレイン層Ｄの表面にシリサイド５０を形成する。
その後、層間絶縁膜ＩＬＤを堆積し、ソース線コンタクトＳＬＣ，ビット線コンタクトＢＬＣを形成し、さらに、ソース線ＳＬおよびビット線ＢＬを形成する。これにより、図３〜図５に示すＦＢＣメモリの構造が得られる。
（第２の実施形態）
図１６は、第２の実施形態に従ったＦＢＣメモリの配線を示す平面図である。図１７は、図１６のＡ−Ａ線に沿った断面図である。図１８は、図１６および図１７のＢ−Ｂ線に沿った断面図である。図１９は、図１６および図１７のＤ−Ｄ線に沿った断面図である。図２０は、図１６および図１７のＳ−Ｓ線に沿った断面図である。図２１は、図１６の２−２線に沿った断面図である。図２２は、図１６の１−１線に沿った断面図である。第２の実施形態では、バルク基板上にＦＢＣメモリを形成している。これにより、第２の実施形態では製造コストが削減される。
図１６に示すように、第２の実施形態に従ったＦＢＣメモリは、カラム方向に延伸する複数のビット線ＢＬと、ロウ方向に延伸する複数のワード線ＷＬと、ロウ方向に延伸する複数のソース線ＳＬとを備えている。図１７に示すように、カラム方向に沿った断面において、ソース層Ｓ、ボディＢおよびドレイン層Ｄを含む半導体層が基板１０上にＵ状に形成されている。あるいは、半導体層が基板１０の表面に対して上下方向に凹凸状に連続的に形成されているといってもよい。
第１の拡散層としてのドレイン層Ｄは、カラム方向に沿った断面において、Ｕ状半導体層の上部に設けられている。第２の拡散層としてのソース層Ｓは、カラム方向に沿った断面において、Ｕ状半導体層の下部に設けられている。ボディＢは、ソース層Ｓとドレイン層Ｄとの間の中間部に形成され、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出する。
図１８に示すように、第１のゲート絶縁膜ＧＩ１は、ロウ方向の断面において、Ｕ状半導体層のロウ方向を向く側面（第１の側面）に設けられている。第１のゲート電極Ｇ１は、第１のゲート絶縁膜ＧＩ１を介して、この第１の側面に設けられている。第１のゲート電極Ｇ１は、基板１０に形成されたＰ型ウェル１０１に接続されたＰ型半導体からなり、プレートとして機能する。第２のゲート絶縁膜ＧＩ２は、ロウ方向の断面において、Ｕ状半導体層のロウ方向を向く側面（第２の側面）に設けられている。第２のゲート電極Ｇ２は、第２のゲート絶縁膜ＧＩ２を介して、この第２の側面に設けられている。第２のゲート電極Ｇ２は、ロウ方向の断面において、隣接するＵ状の半導体層間にも設けられている。第２のゲート電極Ｇ２は、その上部においてワード線ＷＬと同一材料で一体形成されている。これにより、従来のフィン型ＦＢＣのようにゲート電極上にゲートコンタクトを形成する必要がなくなるので、セルサイズが小さくなる。第２のゲート電極Ｇ２は、第１のゲート電極Ｇ１と絶縁されている。Ｐ型ウェル１０１は、セルアレイの外部まで延びており、セルアレイの外部において電圧が印加される。即ち、第１のゲート電極Ｇ１には、第２のゲート電極Ｇ２と異なる電位が印加され得る。
図１７に示すように、第２の実施形態では、ソース層Ｓの下方にはＰ型ウェル１０１が形成されている。ソース層Ｓの側面には、分離絶縁膜１００が形成されている。ソース層Ｓは、隣接する２つのメモリセルで共有されている。一方、隣接するソース層Ｓは、Ｐ型ウェル１０１および分離絶縁膜１００によって互いに電気的に分離されている。これにより、ソース層Ｓを選択的に駆動することができる。金属材料からなるソース線ＳＬおよびソース線コンタクトＳＬＣを通してソース電圧をソース層Ｓに印加する。これによって、ソースコンタクトの寄生抵抗が小さくなる。カラム方向に隣接する複数のメモリセルは、ビット線コンタクトＢＬＣおよびソース線コンタクトＳＬＣを交互に共有している。これにより、セルサイズを小さくすることができる。
ドレイン層Ｄは、分離絶縁膜１００上に設けられている。ドレイン層Ｄは、Ｕ状半導体層の端部からカラム方向に沿って延伸する半導体層の平面部（パッド部分）を有する。パッド部分は隣接する２つのメモリセルで共有されている。一方、ワード線方向において隣接するドレイン層Ｄは、互いに電気的に分離されている。金属材料からなるビット線ＢＬおよびビット線コンタクトＢＬＣを通してビット線電圧をドレイン層Ｄに印加する。これによって、ビットコンタクトの寄生抵抗が小さくなる。
従来のフィン型ＦＢＣは、完全空乏動作によるメリットを有するものの、信号量を保ったままダウンスケーリングすることができなかった。本実施形態では、ソース層ＳがＵ状半導体層の下部に形成され、ドレイン層ＤがＵ状半導体層の上部に形成される。つまり、ソース層Ｓとドレイン層Ｄとは、上下方向に離間されている。これにより、セルサイズが縮小された場合であっても、ソース層Ｓとドレイン層Ｄ間の距離は維持される。よって、ゲート長の縮小に伴う信号量の低下を防止することができる。また、それぞれのメモリセルが、金属材料からなりカラム方向に隣接するメモリセルで共有されているビット線コンタクトＢＬＣおよびソース線コンタクトＳＬＣを有している。このため、ソースおよびドレインの寄生抵抗、および、ソースおよびドレインのセルサイズが小さい。
ボディＢは、Ｂ１〜Ｂ３のボディ部分に分割することができる。図１８に示すように、ボディ部分Ｂ３は、第１のゲート絶縁膜ＧＩ１を介して第１のゲート電極（プレート）Ｇ１に面している。図１７に示すボディ部分Ｂ３の幅Ｗ１がメモリセルＭＣのチャネル幅に該当する。本実施形態では、チャネル幅は、ワード線ＷＬのカラム方向に沿った幅にほぼ等しい。ボディ部分Ｂ１は、第２のゲート電極Ｇ２とは面しているが、第１のゲート電極Ｇ１とは面していない。ボディ部分Ｂ２は、第１のゲート電極Ｇ１と面しているものの、第１のゲート絶縁膜ＧＩ１よりもＥＯＴ（Equivalent Oxide Thickness） の大きい第３の絶縁膜１３０がボディ部分Ｂ２と第1のゲート電極Ｇ１との間に形成されている。このため、ボディ部分Ｂ２は、実質的に第２のゲート電極Ｇ２のみに面している。
図１８に示す第１のゲート電極Ｇ１の側面において、第1のゲート絶縁膜ＧＩ１と第３の絶縁膜１３０との境界は、ボディＢとソース層ＳとのＰＮ接合部Ｘ２よりも高い位置にある。図１７に示すドレイン層ＤとボディＢとの接合部Ｘ１は、図１８に示す第１のゲート電極Ｇ１の上面よりも高い位置にある。これにより、データ保持時のリーク電流を小さくすることができるので、データ保持時間が長くなる。
図１７に示すように、ボディＢの上面は、ドレイン層Ｄの上面より高い位置にある。即ち、ボディＢは、上方に突出している。図１８に示すように、第２のゲート電極Ｇ２は、ワード線ＷＬ方向を向くボディＢの突出部の両側面に面している。ボディＢの突出部は、第２のゲート電極Ｇ２とボディＢとの容量結合を増大させる役割を果たす。ワード線ＷＬとボディＢとの容量結合が大きいと、データ保持時におけるワード線電圧を深い負電圧にする必要が無い。このため、データ保持時におけるＧＩＤＬ電流が小さくなり、“０”セルのデータ保持時間が長くなる。ワード線ＷＬとボディＢとの容量結合が大きいと、ボディＢに蓄積されるホール数が増大するので、“１”セルから読み出す信号のばらつきを抑制することができる。
尚、ドレイン層Ｄは、図１９に示すようにシリサイド５０を介してビット線コンタクトＢＬＣに接続されている。ビット線コンタクトＢＬＣは、ドレイン層Ｄおよびスペーサ１２７に重複するようにコンタクトしている。ソース層Ｓは、図２０に示すように、シリサイド５０を介してソース線コンタクトＳＬＣに接続されている。ソース線コンタクトＳＬＣは、ソース層Ｓおよびスペーサ１２７に重複するようにコンタクトしている。ドレイン層Ｄおよびソース層Ｓの幅はＦ未満であっても、ビット線コンタクトＢＬＣおよびソース線コンタクトＳＬＣのコンタクトホールの径はＦ以上としてもよい。
図２１に示すように、分離絶縁膜１００がカラム方向に隣接する第２のゲート電極Ｇ２およびカラム方向に隣接するソース層Ｓを分離している。図２２に示すように、シリコン酸化膜によって、第１のゲート電極Ｇ１と第２のゲート電極Ｇ２とが分離されている。
図２３〜図４６を参照して、第２の実施形態の製造方法を用いて説明する。まず、バルクシリコン基板１０を準備する。図２３（Ａ）のＡ−Ａ断面に示すように、基板１０に不純物をイオン注入し、下から順にＰ型ウェル１０１、Ｎ型拡散層１０２、Ｐ型拡散層１０３を形成する。Ｎ型拡散層１０２は、後にソース層Ｓになる。Ｐ型拡散層１０３は、後にボディＢとなる。
次に、第１のスペース領域ＳＰ１（図１６参照）にトレンチＴｒを形成する。トレンチＴｒは、Ｐ型拡散層１０３およびＮ型拡散層１０２領域を貫通して、Ｐ型ウェル１０１まで到達するように形成される。ＨＤＰによりシリコン酸化膜１０８がトレンチＴｒ内の下部に埋め込まれ、アモルファスシリコン層１０９がシリコン酸化膜１０８上のトレンチＴｒ内部に埋め込まれる。アモルファスシリコン層１０９は、固相エピタキシャル成長により単結晶シリコン層１０９に変質させる。
Ｐ型拡散層１０３およびシリコン層１０９上にシリコン酸化膜１０５を熱酸化により形成した後、シリコン酸化膜１０５上にシリコン窒化膜１０４を堆積する。第１のゲート電極Ｇ１を形成する領域にあるシリコン窒化膜１０４を除去する。図２３（Ｃ）のＤ−Ｄ断面図および図２３（Ｂ）のＢ−Ｂ断面図に示すように、シリコン窒化膜１０４をマスクとして用いて、ＲＩＥでシリコン層１０９、シリコン酸化膜１０８、拡散層１０３、拡散層１０２を貫通し、ウェル１０１に達するトレンチＴｒ２を形成する。トレンチＴｒ２の下部にＨＤＰによるシリコン酸化膜１１０を埋め込む。図２３（Ｂ）に示すように、シリコン酸化膜１１０の上面は、Ｎ型拡散層１０２の上面よりも高い位置にある。シリコン酸化膜１１０は、後に第３の絶縁膜１３０となる。
次に、図２４（Ａ）のＢ−Ｂ断面図および図２４（Ｂ）のＤ−Ｄ断面図に示すように、トレンチＴｒ２内の内面（Ｐ型拡散層１０３の第１の側面）に第１のゲート絶縁膜ＧＩ１を熱酸化により形成する。トレンチＴｒ２の内面にＰ型ポリシリコン１１２を堆積する。ポリシリコン１１２の膜厚は、トレンチＴｒ２を充填しない程度とする。ポリシリコン１１２を異方性エッチングする。これにより、トレンチＴｒ２内の側面に堆積されたポリシリコン１１２を残置させたまま、シリコン酸化膜１１０の上面に堆積されたポリシリコン１１２を除去する。ポリシリコン１１２およびシリコン窒化膜１０４をマスクとして用いて、シリコン酸化膜１１０を異方的にエッチングする。これにより、図２４（Ａ）および図２４（Ｂ）に示すように、第３の絶縁膜１３０が形成される。第３の絶縁膜１３０の膜厚は、ポリシリコン１１２の膜厚によって実質的に決定される。
次に、図２５（Ａ）のＢ−Ｂ断面図および図２５（Ｂ）のＤ−Ｄ断面図に示すように、Ｐ型ポリシリコン１１４を堆積する。ポリシリコン１１４は、トレンチＴｒ２の内部を充填する（埋め込む）ように堆積される。Ｐ型ポリシリコン１１４の上面がＰ型拡散層１０３の上面より低い位置に来るまで、ポリシリコン１１４をエッチバックする。ポリシリコン１１４は、後に第１のゲート電極Ｇ１になる。ＨＤＰによりシリコン酸化膜１１６をトレンチＴｒ２内に充填するように堆積し、ＣＭＰによりシリコン酸化膜１１６を平坦化する。次に、シリコン窒化膜１０４を熱燐酸溶液で除去する。これにより、図２５（Ａ）および図２５（Ｂ）に示す構造が得られる。
シリコン酸化膜１０５の除去後、シリコン酸化膜１１６の側面にシリコン窒化膜からなるスペーサ１１８を形成する。次に、図２６（Ａ）のＢ−Ｂ断面図に示すように、スペーサ１１８およびシリコン酸化膜１１６をマスクとして用いて、シリコン１０３およびシリコン１０２の上部を異方的にエッチングする。これにより、シリコン１０３を貫通してシリコン１０２に達するトレンチＴｒ３が形成される。スペーサ１１８の膜厚によって、ボディＢのロウ方向の厚みがほぼ決定される。このとき、図２６（Ｂ）のＤ−Ｄ断面図では、スペーサ１１８をマスクとしてシリコン層１０９が異方的にエッチングされる。
次に、図２７（Ａ）のＢ−Ｂ断面図に示すように、熱酸化によりトレンチＴｒ３の内面（および外面）に第２のゲート絶縁膜ＧＩ２を形成する。トレンチＴｒ３内部を充填し、スペーサ１１８を被覆するようにＮ型ポリシリコン１２０を堆積する。ポリシリコン１２０上にマスク材としてのＳｉＮキャップ１２１を堆積する。リソグラフィおよびＲＩＥを用いて、キャップ１２１をワード線ＷＬのパターンに加工する。キャップ１２１をマスクとして用いて、ポリシリコン１２０を異方的にエッチングする。図２７（Ｂ）は、このときのＤ−Ｄ線に沿った断面図である。その結果、図２８〜図３０に示すようにＡ−Ａ断面図、１−１断面図および２−２断面図において、トレンチＴｒ４およびＴｒ５が形成される。図２８に示すように、トレンチＴｒ４は、ポリシリコン１２０、スペーサ１１８を貫通して、拡散層１０３の上部に達している。トレンチＴｒ５は、ポリシリコン１２０、スペーサ１１８を貫通して、シリコン層１０９の上部に達している。図２９に示すように、２−２線に沿った断面では、トレンチＴｒ４は、ポリシリコン１２０の途中まで除去し、ポリシリコン１２０の下部は残置されている。トレンチＴｒ５は、シリコン酸化膜１０８の途中まで延びている。図３０に示すように。１−１線に沿った断面では、トレンチＴｒ４およびＴｒ５は、ポリシリコン１２０およびシリコン酸化膜１１６を貫通して、ポリシリコン１１４の上部に達している。
図３１〜図３４に示すように、ドレイン層Ｄの形成領域を被覆し、ソース層Ｓの形成領域を露出させるレジスト１２５を形成する。レジスト１２５をマスクとして用いて、トレンチＴｒ４の底部にあるシリコンをさらにエッチングする。これにより、図３２に示すように、Ａ−Ａ線の断面では、トレンチＴｒ４がＰ型拡散層１０３を貫通し、ｎ型拡散層１０２の上部に達する。図３３に示す２−２線の断面では、トレンチＴｒ４が拡散層１０２上のシリコン酸化膜に達する。図３４に示す１−１線の断面では、トレンチＴｒ４の底面がトレンチＴｒ５の底面よりも深くなる。
その後、レジスト１２５、シリコン窒化膜１２１およびシリコン窒化膜１１８を除去する。シリコン層１０９（ドレイン層Ｄ）にＬＤＤを形成し、図１７に示すＳｉＮスペーサ１２７を形成する。さらに、拡散層１０２へ高濃度のＮ型不純物をイオン注入する。ワード線ＷＬ、ソース層Ｓおよびドレイン層Ｄ上にシリサイド５０を形成する。ソース層Ｓおよびドレイン層Ｄ上にソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣを形成する。さらにソース線ＳＬおよびビット線ＢＬを形成することによって、図１７〜図２２に示す構造が得られる。
尚、Ｐ型ポリシリコン１１４が第１のゲート電極Ｇ１に該当し、ポリシリコン１２０がワード線ＷＬ、第２のゲート電極Ｇ２に該当し、Ｐ型拡散層１０３がボディＢに該当し、Ｎ型拡散層１０２がソース層Ｓに該当し、シリコン層１０９がドレイン層Ｄに該当する。
（第３の実施形態）
図３５および図３６は、第３の実施形態に従ったＦＢＣメモリの平面図である。図３７は、図３５のＡ−Ａ線に沿った断面図である。図３８は、図３５および図３７のＢ−Ｂ線に沿った断面図である。図３９は、図３５および図３７のＤ−Ｄ線に沿った断面図である。図４０は、図３５および図３７のＳ−Ｓ線に沿った断面図である。図４１は、図３５の１−１線に沿った断面図である。図４２は、図３５の２−２線に沿った断面図である。第３の実施形態では、バルク基板上にＦＢＣメモリを形成している。これにより、第３の実施形態では製造コストが削減される。
図３６に示すように、第３の実施形態に従ったＦＢＣメモリは、カラム方向に延伸する複数のビット線ＢＬと、ロウ方向に延伸する複数のワード線ＷＬと、ロウ方向に延伸する複数のソース線ＳＬとを備えている。図３７に示すように、カラム方向に沿った断面において、ソース層Ｓ、ボディＢおよびドレイン層Ｄを含む半導体層が基板１０の表面上にＵ状に形成されている。
第１の拡散層としてのドレイン層Ｄは、カラム方向に沿った断面において、Ｕ状半導体層の上部に設けられている。第２の拡散層としてのソース層Ｓは、カラム方向に沿った断面において、Ｕ状半導体層の下部に設けられている。ボディＢは、ソース層Ｓとドレイン層Ｄとの間の中間部に形成され、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出する。
図３８に示すように、第１のゲート絶縁膜ＧＩ１は、ロウ方向の断面において、Ｕ状半導体層のロウ方向を向く側面（第１の側面）に設けられている。第１のゲート電極Ｇ１は、第１のゲート絶縁膜ＧＩ１を介して、この第１の側面に設けられている。第１のゲート電極Ｇ１は、Ｐ型ウェル１０１に接続されたＰ型半導体からなり、プレートとして機能する。第２のゲート絶縁膜ＧＩ２は、ロウ方向の断面において、Ｕ状半導体層のロウ方向を向く側面（第２の側面）に設けられている。第２のゲート電極Ｇ２は、第２のゲート絶縁膜ＧＩ２を介して、この第２の側面に設けられている。第２のゲート電極Ｇ２は、ロウ方向の断面において、隣接するＵ状半導体層間にも設けられている。第２のゲート電極Ｇ２は、その上部においてワード線ＷＬと同一材料で一体形成されている。これにより、ゲート電極上にゲートコンタクトを形成する必要がなくなるので、セルサイズが小さくなる。第２のゲート電極Ｇ２は、第１のゲート電極Ｇ１と絶縁されている。Ｐ型ウェル１０１は、セルアレイの外部まで延びており、セルアレイの外部において電圧が印加される。即ち、第１のゲート電極Ｇ１には、第２のゲート電極Ｇ２と異なる電位が印加され得る。
図３７に示すように、ソース層Ｓの下方にはＰ型ウェル１０１が形成されている。カラム方向の断面において、隣接するＵ状半導体層間には、分離絶縁膜１００が設けられている。分離絶縁膜１００が、隣接するＵ状半導体層を分離している。ソース層Ｓは、隣接する２つのメモリセルで共有されている。一方、隣接するソース層Ｓは、Ｐ型ウェル１０１および分離絶縁膜１００によって互いに電気的に分離されている。これにより、ソース層Ｓを選択的に駆動することができる。金属材料からなるソース線ＳＬおよびソース線コンタクトＳＬＣを通してソース電圧をソース層Ｓに印加する。これによって、ソースコンタクトの寄生抵抗が小さくなる。カラム方向に隣接する複数のメモリセルは、ビット線コンタクトＢＬＣおよびソース線コンタクトＳＬＣを交互に共有している。これにより、セルサイズを小さくすることができる。
ドレイン層Ｄは、Ｕ状半導体層の上部に設けられている。隣接する２つのメモリセルのドレイン層Ｄは、分離絶縁膜１００によって分離されているが、１つのビット線コンタクトＢＬＣに共通に接続されている。ビット線電圧は、金属材料からなるビット線ＢＬおよびビット線コンタクトＢＬＣを通してドレイン層Ｄに印加される。これによって、ビットコンタクトの寄生抵抗が小さくなる。
図３７に示すように、ボディＢは、Ｂ１〜Ｂ３のボディ部分に分割することができる。図３８に示すように、ボディ部分Ｂ３は、第１のゲート絶縁膜ＧＩ１を介して第１のゲート電極（プレート）Ｇ１に面している。図３７に示すボディ部分Ｂ３の幅Ｗ１がメモリセルＭＣのチャネル幅に該当する。本実施形態では、チャネル幅は、ワード線ＷＬのカラム方向に沿った幅にほぼ等しい。ボディ部分Ｂ１は、第２のゲート電極Ｇ２とは面しているが、第１のゲート電極Ｇ１とは面していない。ボディ部分Ｂ２は、第１のゲート電極Ｇ１と面しているものの、第１のゲート絶縁膜ＧＩ１よりもＥＯＴ（Equivalent Oxide Thickness） の大きい第３の絶縁膜１３０がボディ部分Ｂ２と第1のゲート電極Ｇ１との間に形成されている。このため、ボディ部分Ｂ２は、実質的に第２のゲート電極Ｇ２のみに面している。
図３８に示す第１のゲート電極Ｇ１の側面において、第1のゲート絶縁膜ＧＩ１と第３の絶縁膜１３０との境界は、ボディＢとソース層ＳとのＰＮ接合部Ｘ２よりも高い位置にある。図３７および図３９に示すドレイン層ＤとボディＢとの接合部Ｘ１は、図３８および図３９に示す第１のゲート電極Ｇ１の上面よりも高い位置にある。これにより、データ保持時のリーク電流を小さくすることができるので、データ保持時間が長くなる。
図３７に示すように、ボディＢの上面は、ドレイン層Ｄの上面の高さレベルまで突出している。これにより、図３８に示すように、第２のゲート電極Ｇ２は、ワード線ＷＬ方向を向くボディＢの突出部の両側面に面している。ボディＢの突出部は、第２のゲート電極Ｇ２とボディＢとの容量結合を増大させる役割を果たす。ワード線ＷＬとボディＢとの容量結合が大きいと、データ保持時におけるワード線電圧を深い負電圧にする必要が無い。このため、データ保持時におけるＧＩＤＬ電流が小さくなり、“０”セルのデータ保持時間が長くなる。ワード線ＷＬとボディＢとの容量結合が大きいと、ボディＢに蓄積されるホール数が増大するので、“１”セルから読み出す信号のばらつきを抑制することができる。
ワード線ＷＬの幅Ｙはリソグラフィによらず、スペーサを利用して形成する。従って、幅ＹはＦよりも小さくすることができる。本実施形態では、ワード線の幅Ｙは０．５Ｆ、ワード線とコンタクトの距離Ｄは０．５Ｆである。ユニットセルＵＣの面積は５Ｆ２である。
ソース層Ｓとドレイン層Ｄが異なる高さに形成されているので、セルサイズが縮小された場合であっても、ソース−ドレイン間の距離を保つことができる。これにより、ゲート長の縮小に伴う信号量の低下を防止することができる。
ボディ部分Ｂ３には、第1のゲート電極（プレート）Ｇ１が面している。ボディ部分Ｂ３は、データ読出し時にホールを蓄積する役割を果たす。第３の実施形態では、チャネル幅Ｗ２がレジストのあわせずれに依存しないため、そのばらつきが小さい。即ち、メモリセル間でのドレイン電流のばらつきが小さくなるので、歩留まりが改善される。
尚、ドレイン層Ｄは、図３９に示すようにシリサイド５０を介してビット線コンタクトＢＬＣに接続されている。ビット線コンタクトＢＬＣは、ドレイン層Ｄおよび分離絶縁膜１００に重複するようにコンタクトしている。図３９の断面においては、シリサイド５０とドレイン層Ｄとの接触部の幅（ロウ方向）は、ボディＢのロウ方向の幅Ｔｓと等しい。一方、図３７に示したように、シリサイド５０はＵ状半導体層の外側面に形成することができる。すなわち、シリサイド５０は縦長に形成されている。ドレイン層Ｄの縦方向の長さを大きくすることにより、シリサイド５０とドレイン層Ｄとの接触部の縦方向の長さを大きくすることができる。従って、完全空乏動作を実現するために、ボディＢのロウ方向の幅Ｔｓを小さくした場合においても、ドレイン層Ｄの寄生抵抗を十分小さくすることができる。
図３８および図４０に示すように、ソース層Ｓは、Ｕ状半導体層の第２の側面からロウ方向に延伸し、基板１０の表面に対してほぼ平行の半導体層の平面部（パッド部分）を有する。この平面部は、ロウ方向において隣接する２つのメモリセルで共有される。ソース線コンタクトＳＬＣは、図４０に示すように、この平面部に形成され、シリサイド５０を介してソース層Ｓに接続されている。ソース層Ｓは、隣接する４つのメモリセルで共有されている。ソース層Ｓの面積は、ソース線コンタクトＳＬＣのコンタクトホールの面積よりも広い。ボディＢのロウ方向の幅Ｔｓを小さくした場合においても、シリサイド５０とソース層Ｓとの接触面積を大きくすることができる。
図４１に示すように、酸化膜３１１が第１のゲート電極Ｇ１と第２のゲート電極Ｇ２とを分離している。図４２に示すように、分離絶縁膜１００が、カラム方向に隣接する第２のゲート電極Ｇ２を分離している。
図４３〜図６７を参照して、第３の実施形態の製造方法を用いて説明する。まず、バルクシリコン基板１０を準備する。基板１０にＰ型ウェル１０１を形成する。図４３のＢ−Ｂ断面図に示すように、ウェル１０１上にシリコン酸化膜３０５を形成し、シリコン酸化膜３０５上にマスク材としてのシリコン窒化膜３０４を堆積する。リソグラフィおよびＲＩＥを用いて、シリコン窒化膜３０４をエッチングする。シリコン窒化膜をマスクとして用いて、ウェル１０１（基板１０）を異方的にエッチングする。これにより、図４３に示すようにトレンチＴｒ３１が形成される。トレンチＴｒ３１内には、後に第１のゲート電極Ｇ１が設けられる。ＨＤＰによりシリコン酸化膜３０６をトレンチＴｒ３１内に埋め込む。
図４４に示すように、熱酸化によりトレンチＴｒ３１の内面（第１の側面）に第１のゲート絶縁膜ＧＩ１を形成する。第１のゲート絶縁膜ＧＩ１は、シリコン酸化膜３０６より上のトレンチＴｒ３１の内面に形成される。トレンチＴｒ３１が埋まらない程度の膜厚を有するＰ型ポリシリコン３０８を堆積する。さらに、ポリシリコン３０８を異方的にエッチングすることによって、トレンチＴｒ３１の側面に堆積されたポリシリコン３０８を残置させたまま、シリコン酸化膜３０６の上面を露出させる。ポリシリコン３０８をマスクとして用いて、シリコン酸化膜３０６を異方的にエッチングする。これにより、図４４に示す構造が得られる。
次に、Ｐ型ポリシリコンを再度堆積し、ポリシリコン３０９をエッチバックする。これにより、図４５に示すように、トレンチＴｒ３１の下部にＰ型ポリシリコン３０９を充填する。さらに、ＨＤＰによりシリコン酸化膜３１１を堆積し、ＣＭＰによりシリコン酸化膜３１１を平坦化する。これにより、トレンチＴｒ３１の上部にシリコン酸化膜３１１を充填する。シリコン窒化膜３０４をホット燐酸で除去する。Ｐ型ポリシリコン３０９は、第１のゲート電極Ｇ１である。
次に、シリコン窒化膜３０４を除去することによって露出されたシリコン酸化膜３１１の側面にＳｉＮスペーサ３１３を形成する。スペーサ３１３およびシリコン酸化膜３１１をマスクとして用いて、ウェル１０１（基板１０）を異方的にエッチングする。これにより、図４６に示すようにトレンチＴｒ３２が形成される。トレンチＴｒ３２は、第２のゲート電極Ｇ２が形成される領域である。スペーサ３１３の膜厚によってボディＢの厚みがほぼ決定される。このように、リソグラフィを用いないため、ボディＢのロウ方向の厚みはＦよりも小さく形成され得る。ボディＢにＰ型不純物をななめイオン注入により導入する。このとき、Ｐ型不純物濃度は、約１×１０１７ｃｍ３である。さらに、Ｎ型不純物を垂直イオン注入によりＰ型ウェル１０１に導入する。熱処理により、Ｎ型不純物が上方および下方に拡散する。これにより、ボディＢおよびソース層Ｓの領域が形成される。
シリコン酸化膜３１１をエッチングする。このとき、シリコン酸化膜３１１は、その上面がボディＢの上面よりも低くなるまでエッチングされる。
図４７（Ａ）のＢ−Ｂ断面図に示すように、熱酸化によりトレンチＴｒ３２の内面（第２の側面）に第２ゲート絶縁膜ＧＩ２を形成する。次に、ワード線および第２のゲート電極の材料としてのＮ型ポリシリコン３１５をトレンチＴｒ３２内に堆積する。ポリシリコン３１５上にマスク材料としてのシリコン窒化膜３１７、シリコン酸化膜３１９およびアモルファスシリコン３２０を順次堆積する。
次に、図４７（Ｂ）の２−２断面図に示すように、リソグラフィおよびＲＩＥを用いて、分離絶縁膜領域にあるアモルファスシリコン３２０を除去する。この段階では、アモルファスシリコン３２０のスペース幅はＦである。膜厚０．２５Ｆのアモルファスシリコンを再度堆積し、このアモルファスシリコンをエッチバックすることにより、アモルファスシリコンスペーサを形成する。これにより、アモルファスシリコン３２０のスペース幅（分離絶縁膜領域の幅）を０．５Ｆとする。アモルファスシリコン３２０をマスクとして用いて、シリコン酸化膜３１９およびシリコン窒化膜３１７を異方的にエッチングする。さらに、図４８〜図５０に示すように、熱燐酸溶液を用いて、シリコン窒化膜３１７を横方向にエッチングする。これにより、シリコン窒化膜３１７のスペース幅は、第１のスペースＳＰ１の幅とほぼ等しくなる。次に、図４８に示すように、アモルファスシリコン３２０およびシリコン酸化膜３１９をマスクとして用いて、ポリシリコン３１５を貫通して基板１０に達するトレンチＴｒ３３を形成する。これにより、図４９のＡ−Ａ断面図に示すように、ボディＢは、カラム方向に向かって幅０．５Ｆ間隔で自己整合的に分離される。図４８の２−２断面図に示すように、第２のゲート電極としてのポリシリコン３１５はカラム方向に向かって幅０．５Ｆ間隔で自己整合的に分離される。このときのＢ−Ｂ断面およびＣ−Ｃ断面は、図５１（Ａ）および図５１（Ｂ）に示すとおりである。
次に、図５２〜図５４に示すように、ＨＤＰによりシリコン酸化膜３２１をＴｒ３３内に充填する。次に、図５５〜図５８に示すように、シリコン窒化膜３１７をマスクとして用いて、ポリシリコン３１５の上部をエッチングする。これにより、図５５の２−２断面に示すように、ポリシリコン３１５が逆Ｔ字型に形成される。ポリシリコン３１５は第２のゲート電極Ｇ２である。即ち、第２のゲート電極Ｇ２の下部はカラム方向に幅０．５Ｆで分離されるものの、その上部は第１のスペースＳＰ１の幅（２Ｄ＋Ｆ）で分離される。
次に、図５９の矢印で示すように、Ｎ型不純物をななめ方向からイオン注入することによって、図６０に示すようにＮ型ポリシリコン３１５（第２のゲート電極Ｇ２）の形状に整合するようにドレイン層Ｄが形成される。図６０に示す破線部分が、第２のゲート電極Ｇ２の形状を示す。ただし、図６０の断面図では、第２のゲート電極Ｇ２は現れていない。
第２のゲート電極Ｇ２とドレイン層Ｄとはオーバーラップする。これにより、ソース−ドレイン間の寄生抵抗が小さくなる。ＧＩＤＬ電流を利用して書込みを行う場合、第２のゲート電極Ｇ２とドレイン層Ｄとがオーバーラップすることによって、ＧＩＤＬ電流を大きくすることができる。一方、第１のゲートＧ１は、ドレイン層Ｄとオーバーラップしない。これにより、データ保持時のＧＩＤＬ電流を小さくすることができ、“０”セルのデータ保持時間が長くなる。
次に、図６１〜図６３に示すように、第１のスペースＳＰ１に、ＨＤＰによりシリコン酸化膜３２３を充填する。シリコン窒化膜３１７を熱燐酸溶液で除去する。シリコン窒化膜３１７を除去することによって露出されたシリコン酸化膜３２３の側面にシリコン窒化膜からなるキャップ３２５を形成する。キャップ３２５の膜厚によって、ワード線ＷＬの幅Ｙが決定される。従って、ワード線ＷＬの幅は、Ｆ未満に形成され得る。キャップ３２５およびシリコン酸化膜３２３をマスクとして用いて、シリコン酸化膜３１１が露出するまで、Ｎ型ポリシリコン３１５を異方的にエッチングする。
次に、図６４〜図６７に示すように、キャップ３２５およびシリコン酸化膜３２３をマスクとして用いて、第２のスペースＳＰ２にあるシリコン窒化膜３１３、ボディＢ、シリコン酸化膜３１１、ポリシリコン３０９、ポリシリコン３１５を異方的にエッチングする。トレンチＴｒ３４が、ソース層Ｓまたはウェル１０１に達するように形成される。これにより、図６４の２−２断面では、第２のゲート電極Ｇ２がメモリセル毎に分離される。図６５のＡ−Ａ断面に示すように、ボディＢがメモリセル毎に分離される。図６６の１−１断面では、第１のゲート電極Ｇ１が２つのメモリセル毎に分離される。
次に、シリコン窒化膜３２５および３１３を除去する。シリコン窒化膜３１３が除去されるので、図６５に示すポリシリコン３１５（ワード線）の下に空洞が形成される。シリコン窒化膜を再度堆積し、エッチバックする。これにより、図３７に示すように、スペーサ３２７を形成する。スペーサ３２７は、ワード線ＷＬの下にも充填される。次に、ソース層Ｓおよびドレイン層Ｄに高濃度のＮ型不純物を導入する。ワード線ＷＬ、ソース層Ｓおよびドレイン層Ｄの表面にサリサイド５０を形成する。
その後、図３７に示すように、層間絶縁膜ＩＬＤ、ソース線コンタクトＳＬＣ、ビット線コンタクトＢＬＣを形成する。さらにソース線ＳＬおよびビット線ＢＬを形成することによって、第３の実施形態による構造が得られる。
（第４の実施形態）
図６８〜図７１は、第４の実施形態に従ったＦＢＣメモリの構造を示す断面図である。第４の実施形態では、図６８に示すように、ソース線コンタクトＳＬＣが第１のスペースＳＰ１に形成され、ビット線コンタクトＢＬＣが第２のスペースＳＰ２に形成される。即ち、第４の実施形態におけるソース線コンタクトＳＬＣとビット線コンタクトＢＬＣとの位置関係は第３の実施形態のそれと逆になっている。
また、第４の実施形態は、図６８〜図７１に示すように、ＳＯＩ基板上に形成されている点で第３の実施形態と異なる。第４の実施形態のその他の構成は、第３の実施形態と基本的に同様でよい。
図６８に示すボディ−ドレイン間のＰＮ接合部（Ｘ２）の面積は、図３７に示す第３の実施形態におけるボディ−ドレイン間のＰＮ接合部（Ｘ１）の面積よりも小さい。さらに、ドレイン層Ｄは、厚いＢＯＸ層２０によって基板１０と分離されている。従って、第４の実施形態によるビット線容量は、第３の実施形態のビット線容量よりも小さくなる。これは、ＦＢＣメモリの高速動作および低消費電力に繋がる。
ボディ−ドレイン間のＰＮ接合部の面積が小さいので、第４の実施形態は、ＰＮ接合部のリーク電流が小さくなる。これは、データ保持時間の長期化に繋がる。
第４の実施形態において、図６８および図７１に示すように、カラム方向に隣接するソース層Ｓは電気的に分離されているので、ソース層Ｓを選択的に駆動することができる。ボディＢは、ソース層Ｓとドレイン層Ｄとの間に接続されており、縦長に形成されている。よって、本実施形態は、縦型ＦＥＴのようにボディＢの占有面積が小さい。セルサイズが縮小された場合であっても、ソース−ドレイン間の距離を保つことができる。これにより、ゲート長の縮小に伴う信号量の低下を防止することができる。一方、図６８に示したように、ソース層Ｓに接するシリサイド５０は、Ｕ状半導体層の外側面および上面に形成される。ソース層Ｓの縦方向の長さを大きくすることにより、シリサイド５０とソース層Ｓとの接触面積を大きくすることができる。従って、完全空乏動作を実現するために、ボディＢのロウ方向の幅Ｔｓを小さくした場合においても、ソース層Ｓの寄生抵抗を十分小さくすることができる。
第４の実施形態は、第３の実施形態のその他の効果を得ることができる。
勿論、第４の実施形態は、第２のＮ型領域をソース、第１のＮ型領域をドレインとしてもよい。この場合、ソース線コンタクトとビット線コンタクトとの位置関係は、逆になる。
（第５の実施形態）
図７２〜図７４は、第５の実施形態に従ったＦＢＣメモリの構造を示す断面図である。第５の実施形態の平面構造は、図１および図２に示す平面図と同様である。第５の実施形態は、バルクシリコン基板１０を用いている点で第１の実施形態と異なる。第５の実施形態は、バルクシリコン基板を使用しているので低コストで製造することができる。第５の実施形態は、第１の実施形態と同様の効果を得ることができる。
図７２および図７３に示すように、Ｐ型シリコンからなる第１のゲート電極Ｇ１は、Ｐ型ウェル１０１に共通に接続されている。これにより、第１のゲート電極Ｇ１の全てにプレート電位を印加することができる。ボディＢとＰウェル１０１とは、ドレイン層Ｄで分離されている。
図７４に示すように、ロウ方向の断面において、隣接する２つのドレイン層ＤはＳＴＩで分離されている。ドレイン層Ｄの下方には、Ｐウェル１０１が形成されているので、隣接するドレイン層Ｄは、互いに電気的に分離されている。ただし、カラム方向において隣接する２つのメモリセルは、ドレイン層Ｄを共有している。
図７２に示す第１のゲート電極Ｇ１、シリコン酸化膜１３０、ドレイン層Ｄは、バルク基板を用いた第２の実施形態による製造方法によって形成され得る。ソース層Ｄ、第２のゲート電極Ｇ２等は、第１の実施形態による製造方法によって形成され得る。
本発明に係る第１の実施形態に従ったＦＢＣメモリの配線を示す平面図。 第１の実施形態に従ったＦＢＣメモリのボディおよびゲートの構成を示す平面図。 図２のＡ−Ａ線（ビット線ＢＬ）に沿った断面図。 図２または図３のＳ−Ｓ線に沿った断面図。 図２または図３のＤ−Ｄ線に沿った断面図。 第１の実施形態によるＦＢＣメモリの保持状態を示す図。 第１の実施形態によるＦＢＣメモリの書込み動作を示す図。 第１の実施形態によるＦＢＣメモリの製造方法示す断面図。 図８に続くＦＢＣメモリの製造方法示す断面図。 図９に続くＦＢＣメモリの製造方法示す断面図。 図１０に続くＦＢＣメモリの製造方法示す断面図。 図１１に続くＦＢＣメモリの製造方法示す断面図。 図１２に続くＦＢＣメモリの製造方法示す断面図。 図１３に続くＦＢＣメモリの製造方法示す断面図。 図１４に続くＦＢＣメモリの製造方法示す断面図。 第２の実施形態に従ったＦＢＣメモリの配線を示す平面図。 図１６のＡ−Ａ線に沿った断面図。 図１６および図１７のＢ−Ｂ線に沿った断面図。 図１６および図１７のＤ−Ｄ線に沿った断面図。 図１６および図１７のＳ−Ｓ線に沿った断面図。 図１６の２−２線に沿った断面図。 図１６の１−１線に沿った断面図。 第２の実施形態の製造方法を示す断面図。 図２３に続く製造方法を示す断面図。 図２４に続く製造方法を示す断面図。 図２５に続く製造方法を示す断面図。 図２６に続く製造方法を示す断面図。 図２６に続く製造方法を示す断面図。 図２６に続く製造方法を示す断面図。 図２６に続く製造方法を示す断面図。 図２７に続く製造方法を示す断面図。 図２８に続く製造方法を示す断面図。 図２９に続く製造方法を示す断面図。 図３０に続く製造方法を示す断面図。 第３の実施形態に従ったＦＢＣメモリのボディおよびゲートの構成を示す平面図。 第３の実施形態に従ったＦＢＣメモリの配線を示す平面図。 図３５のＡ−Ａ線に沿った断面図。 図３５および図３７のＢ−Ｂ線に沿った断面図。 図３５および図３７のＤ−Ｄ線に沿った断面図。 図３５および図３７のＳ−Ｓ線に沿った断面図。 図３５の１−１線に沿った断面図。 図３５の２−２線に沿った断面図。 第３の実施形態の製造方法を示す断面図。 図４３に続く製造方法を示す断面図。 図４４に続く製造方法を示す断面図。 図４５に続く製造方法を示す断面図。 図４６に続く製造方法を示す断面図。 図４７に続く製造方法を示す断面図。 図４７に続く製造方法を示す断面図。 図４７に続く製造方法を示す断面図。 図４７に続く製造方法を示す断面図。 図４８に続く製造方法を示す断面図。 図４９に続く製造方法を示す断面図。 図５０に続く製造方法を示す断面図。 図５２に続く製造方法を示す断面図。 図５３に続く製造方法を示す断面図。 図５４に続く製造方法を示す断面図。 図５５〜図５７に続く製造方法を示す断面図。 図５８に続く製造方法を示す断面図。 図５９に続く製造方法を示す断面図。 図６０に続く製造方法を示す断面図。 図６０に続く製造方法を示す断面図。 図６０に続く製造方法を示す断面図。 図６１に続く製造方法を示す断面図。 図６２に続く製造方法を示す断面図。 図６３に続く製造方法を示す断面図。 図６１〜図６３に続く製造方法を示す断面図。 第４の実施形態に従ったＦＢＣメモリの構造を示す断面図。 第４の実施形態に従ったＦＢＣメモリの構造を示す断面図。 第４の実施形態に従ったＦＢＣメモリの構造を示す断面図。 第４の実施形態に従ったＦＢＣメモリの構造を示す断面図。 第５の実施形態に従ったＦＢＣメモリの構造を示す断面図。 第５の実施形態に従ったＦＢＣメモリの構造を示す断面図。 第５の実施形態に従ったＦＢＣメモリの構造を示す断面図。
符号の説明
ＷＬ…ワード線
ＢＬ…ビット線
ＳＬ…ソース線
ＢＬＣ…ビット線コンタクト
ＳＬＣ…ソース線コンタクト
Ｇ１…第１のゲート電極
Ｇ２…第２のゲート電極
ＧＩ１…第１のゲート絶縁膜
ＧＩ２…第２のゲート絶縁膜

Claims (4)

  1. 半導体基板と、
    第１の方向に延伸する複数のビット線と、
    前記第１の方向に対して交差する第２の方向に延伸する複数のワード線と、
    前記第２の方向に延伸する複数のソース線と、
    前記第１の方向に沿った断面において、前記半導体基板上にＵ状に形成された半導体層と、
    前記Ｕ状半導体層の上部に設けられた第１の拡散層と、
    前記Ｕ状半導体層の下部に設けられた第２の拡散層と、
    前記第１の拡散層と前記第２の拡散層との間にある前記半導体層の中間部に形成され、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出するボディと、
    前記Ｕ状半導体層の前記第１の方向を向く外側面に設けられた第１のゲート絶縁膜と、
    前記外側面に前記第１のゲート絶縁膜を介して設けられた第１ゲート電極と、
    前記Ｕ状半導体層の前記第１の方向を向く内側面に設けられた第２のゲート絶縁膜と、
    前記内側面に前記第２のゲート絶縁膜を介して設けられ、前記第１のゲート電極と絶縁された第２のゲート電極と、
    前記ビット線と前記第１または前記第２の拡散層の一方とを電気的に接続するビット線コンタクトと、
    前記ソース線と前記第１または前記第２の拡散層の他方とを電気的に接続するソース線コンタクトとを備え、
    前記ボディ、前記第１の拡散層および前記第２の拡散層がメモリセルを成し、前記第１の方向に隣接する複数の前記メモリセルは、前記ビット線コンタクトおよび前記ソース線コンタクトを交互に共有し、
    前記第１の拡散層は、前記第１ゲート電極の上方において、前記外側面より前記第１の方向に沿って延伸し、前記半導体基板の表面に対して平行に形成された平面部を有し、前記平面部は、前記第１の方向において隣接するメモリセルで共有されており、
    前記第１ゲート電極は、前記第２の方向に延伸し、前記第１の方向に隣接するメモリセルに共有されており、
    前記ビット線コンタクトまたは前記ソース線コンタクトは、前記平面部に接触することを特徴とする半導体記憶装置。
  2. 前記平面部は、前記第１ゲート電極上を前記第２の方向に沿って延伸し、前記第２の方向において隣接するメモリセルで共有されていることを特徴とする請求項１に記載の半導体記憶装置。
  3. 半導体基板と、
    第１の方向に延伸する複数のビット線と、
    前記第１の方向に対して交差する第２の方向に延伸する複数のワード線と、
    前記第２の方向に延伸する複数のソース線と、
    前記第１の方向に沿った断面において、前記半導体基板上にＵ状に形成された半導体層と、
    前記Ｕ状半導体層の上部に設けられた第１の拡散層と、
    前記Ｕ状半導体層の下部に設けられた第２の拡散層と、
    前記第１の拡散層と前記第２の拡散層との間にある前記半導体層の中間部に形成され、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出するボディと、
    前記Ｕ状半導体層の前記第２の方向を向く第１の側面に設けられた第１のゲート絶縁膜と、
    前記第１の側面に前記第１のゲート絶縁膜を介して設けられた第１のゲート電極と、
    前記Ｕ状半導体層の第１の側面と該第１の側面に対して反対側の第２の側面に設けられた第２のゲート絶縁膜と、
    前記第２の側面に前記第２のゲート絶縁膜を介して設けられ、前記第１のゲート電極と絶縁された第２のゲート電極と、
    前記ビット線と前記第１または前記第２の拡散層の一方とを電気的に接続するビット線コンタクトと、
    前記ソース線と前記第１または前記第２の拡散層の他方とを電気的に接続するソース線コンタクトとを備え、
    前記ボディ、前記第１の拡散層および前記第２の拡散層がメモリセルを成し、前記第１の方向に隣接する複数の前記メモリセルは、前記ビット線コンタクトおよび前記ソース線コンタクトを交互に共有し、
    前記第１の拡散層は、前記第１ゲート電極の上方において、前記外側面より第１の方向に沿って延伸し前記半導体基板の表面に対して平行に形成された平面部を有し、前記平面部は、前記第１の方向において隣接するメモリセルで共有されており、
    前記第１ゲート電極は、前記第１の方向に延伸し、前記第２の方向に隣接するメモリセルに共有されており、
    前記ビット線コンタクトまたは前記ソース線コンタクトは、前記平面部に接触することを特徴とする半導体記憶装置。
  4. 前記ボディは、前記半導体基板の表面を基準として、前記第１の拡散層よりも高い位置まで突出した突出部を含み、
    前記第２のゲート電極は、前記突出部の両側面に面していることを特徴とする請求項３に記載の半導体記憶装置。
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