KR100699890B1 - 반도체 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 커패시터가 없는 단일 트랜지스터 디램 소자 및 그 제조 방법에 관한 것이다. 본 발명의 반도체 메모리 소자는, 절연층을 포함하는 반도체 기판; 절연층 상에 형성된 전하 저장 영역; 전하 저장 영역의 상부 표면을 제외한 나머지 표면을 둘러싸는 절연막; 전하 저장 영역의 상부 표면에 접하는 제 1 도전형의 바디 영역; 바디 영역의 상에 형성된 게이트 절연막 및 게이트 전극을 포함하는 게이트 스택; 및 바디 영역에 의하여 이격되어 상호 대향 배치되는 제 2 도전형의 소오스 영역 및 드레인 영역을 포함하며, 바디 영역의 중심 부분은 전하 저장 영역과 접함으로써, 소오스 영역 및 드레인 영역과 상기 바디 영역이 접하는 부분보다 깊이 방향으로 더 확장된다.
SOI(silicon on insulator), 1T/0C 디램, 부유 바디 셀(floating body cell)
Description
도 1은 종래의 커패시터가 없는 단일 트랜지스터 디램 셀의 구조를 나타내는 단면도이다.
도 2a는 본 발명의 단일 트랜지스터 메모리 셀을 나타내는 사시도이다.
도 2b는 도 2a의 b-b 선을 따라 절취한 단일 트랜지스터 메모리 셀의 단면도이다.
도 3a 내지 도 3h는 본 발명의 단일 트랜지스터 메모리 셀의 제조 방법을 나타내는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 반도체 기판 102 : 절연층
103 : 제 1 반도체층 103a : 전하 저장 영역
200 : 절연막 210 : 바디 영역
220 : 소오스 영역 230 : 드레인 영역
240a, 240b : 에피택셜층 240c : 제 2 반도체층
250 : 활성 영역 410 : 게이트 절연막
420 : 게이트 전극 430 : 게이트 스택
520, 530, 550 : 콘택
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 커패시터가 없는 단일 트랜지스터 디램 소자 및 그 제조 방법에 관한 것이다.
일반적으로 디램은 읽기/쓰기 동작을 제어하는 하나의 전계효과 트랜지스터와 전하를 저장하는 커패시터로 이루어진다. 디램의 집적도는, 상기 전계효과 트랜지스터의 축소와 좁은 면적에서 상기 커패시터의 유효 용량을 확보하기 위한 공정기술, 예를 들면 스택 커패시터 또는 딥 트렌치(deep trench) 커패시터 형성 기술에 의해 지속적으로 향상되어 왔다. 그러나, 트랜지스터가 축소됨에 따른 단채널 효과와 커패시터 형성 기술의 복잡화에 따른 생산 비용의 증가는 디램의 집적도 향상에 장애가 되고 있다.
특히, 복잡한 커패시터 형성 공정의 문제점을 개선하기 위한 기술로서, 예를 들면 피에르 파잔(Pierre Fazan) 등의 미국특허 제6,934,186호에 개시된 바와 같이, SOI 기판의 반도체층에 형성된 커패시터가 없는 단일 트랜지스터 디램 셀 또는 부유 바디 셀(floating body cell; FBC)이 제안되었다.
도 1은 종래의 커패시터가 없는 단일 트랜지스터 디램 셀의 구조를 나타내는 단면도이다.
도 1을 참조하면, 단일 트랜지스터 디램 셀(100)은 실리콘 산화물층(20)이 형성된 실리콘 웨이퍼(10)로 이루어진 기판(15); 및 실리콘 산화물층(20) 상의 실리콘층(30)에 형성된 P 형 바디 영역(31), N 형 소오스 영역(32) 및 N 형 드레인 영역(33)을 포함한다. 소오스 영역(32)과 드레인 영역(33)은 실리콘층(30)의 전체 두께에 걸쳐 형성된다. 바디 영역(31)은 소오스 영역(32)과 드레인 영역(33) 사이에 배치된다. 바디 영역(31)은, 소오스 영역(32)/드레인 영역(33)과 바디 영역(31) 사이의 접합 및 실리콘 산화물층(20)에 의해 전기적으로 플로팅된다. 바디 영역(31) 상에 게이트 절연막(50) 및 게이트 전극(60)이 배치된다.
단일 트랜지스터 디램 셀(100)은 바디 영역(31)에 축적된 과도 정공의 밀도에 따른 게이트의 문턱 전압 또는 소오스 영역/드레인 영역의 전류 변화를 검출함으로써 메모리 셀의 기록 상태를 판별하게 된다. 단일 트랜지스터 디램 셀(100)은 전하를 저장할 수 있는 바디 영역(31)을 구비함으로써 복잡한 캐패시터를 형성하는 공정을 생략할 수 있다. 그에 따라, 디램의 집적도를 더욱 향상시킬 수 있으며, 더욱 경제적으로 디램을 생산할 수 있게 되었다. 그러나, 집적도 향상을 위해 트랜지스터의 채널 길이가 축소됨에 따라 단채널 효과에 의한 메모리 소자의 성능 열화의 문제점은 남는다.
종래에, 단일 트랜지스터 디램 셀의 채널 길이 축소에 따른 단채널 효과를 억제하기 위하여, 예를 들면, 2002년 출판된 IEEE의 JOUNAL OF SOLID STATE 제37권의 1510-1522쪽에 개시된 T. Ohsawa 등의 "Memory Design Using a One-Transistor Gain Cell on SOI"와 같이, 채널 영역 및 바디 영역의 불순물 농도를 증가시키는 기술과 반도체층의 두께를 감소시키는 방법이 제안되었다. 그러나, 채널 및 바디 영역의 불순물 농도를 증가시키는 경우, 접합 영역에서의 누설 전류는 더욱 증가하게 되어 충전 유지 시간이 감소되는 문제점이 있다. 또한, 집적도 증가에 따라 플로팅 바디의 체적이 감소되어, 저장되는 과도 정공 또는 전자의 밀도가 감소된다. 그에 따라, 통상적인 디램에서 요구되는 충전 용량을 확보하지 못하는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 메모리 소자의 집적도 증가에 따른 누설 전류 증가와 바디 영역의 체적 감소로 인한 충전 용량의 감소 현상을 개선하여, 충분한 충전 유지 시간을 확보하면서도 충분한 충전 용량을 갖는 커패시터가 없는 단일 트랜지스터 메모리 셀로 이루어진 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 메모리 소자의 집적도 증가에 따른 누설 전류 증가와 바디 영역의 체적 감소로 인한 충전 용량의 감소 현상을 개선하여, 충분한 충전 유지 시간을 확보하면서도 충분한 충전 용량을 갖는 커패시터가 없는 단일 트랜지스터 메모리 셀로 이루어진 반도체 메모리 소자의 제조 방법을 제공하는 것이다
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 소자는, 절연층을 포함하는 반도체 기판; 상기 절연층 상에 형성된 전하 저장 영역; 상기 전하 저장 영역의 상부 표면을 제외한 나머지 표면을 둘러싸는 절연막; 상기 전하 저장 영역의 상기 상부 표면에 접하는 제 1 도전형의 바디 영역; 상기 바디 영역의 상에 형성된 게이트 절연막 및 게이트 전극을 포함하는 게이트 스택; 및 상기 바디 영역에 의하여 이격되어 상호 대향 배치되는 제 2 도전형의 소오스 영역 및 드레인 영역을 포함하며, 상기 바디 영역의 중심 부분은 상기 전하 저장 영역과 접함으로써, 상기 소오스 영역 및 상기 드레인 영역과 상기 바디 영역이 접하는 부분보다 깊이 방향으로 더 확장된다.
바람직하게는, 상기 전하 저장 영역은 단결정 반도체 재료로 이루어질 수 있다. 또한, 상기 전하 저장 영역 및 상기 절연층을 포함하는 반도체 기판은 SOI 기판으로부터 제공될 수 있다. 바람직하게는, 상기 절연막은 산화물로 이루어질 수 있다.
상기 바디 영역, 상기 소오스 영역 및 상기 드레인 영역은 단일한 반도체층 내에 형성될 수 있다. 바람직하게는, 상기 반도체층은 상기 전하 저장 영역으로부터 성장된 에피택셜층으로 이루어질 수 있다. 또한, 바람직하게는 상기 소오스 영역 및 상기 드레인 영역은 상기 바디 영역에 비하여 확장된 형태를 가질 수 있다. 상기 전하 저장 영역은 제 1 도전형의 고농도 불순물 영역을 포함할 수 있으며, 상기 소오스 영역 또는 드레인 영역은 제 2 도전형의 고농도 불순물 영역을 포함할 수 있다. 바람직하게는, 상기 제 1 도전형은 P 형이고, 상기 제 2 도전형은 N 형이다. 본 발명의 반도체 메모리 소자는 상기 반도체 기판에 전기적으로 연결된 배선을 더 포함함으로써, 상기 전하 저장 영역의 충전 용량을 더욱 증가시킬 수 있 다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 제조 방법은, 절연층 상에 형성된 제 1 반도체층을 포함하는 반도체 기판을 제공하는 단계; 상기 제 1 반도체층을 패터닝하여, 상기 절연층 상에 전하 저장 영역을 형성하는 단계; 상기 전하 저장 영역의 상부 표면을 제외한 나머지 표면 상에 절연막을 형성하는 단계; 상기 전하 저장 영역의 상부 표면에 접하는 제 2 반도체층을 형성하는 단계; 상기 제 2 반도체층 내에 상기 전하 저장 영역에 접하는 제 1 도전형의 바디 영역을 형성하는 단계; 상기 바디 영역 상에 게이트 절연막 및 게이트 전극을 포함하는 게이트 스택을 형성하는 단계; 및 상기 제 2 반도층 내에 상기 바디 영역에 의하여 이격되고 상호 대향 배치되는 제 2 도전형의 소오스 영역 및 드레인 영역을 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 반도체 기판은 SOI 기판일 수 있다. 더욱 바람직하게는, 상기 SOI 기판은 제 1 도전형의 고농도 불순물 영역을 포함함으로써, 더욱 용이하게 전하 저장 영역을 형성할 수 있다. 선택적으로는, 상기 절연막을 형성하는 단계 이후에, 상기 전하 저장 영역에 제 1 도전형 불순물을 주입함으로써, 상기 전하 저장 영역에 제 1 도전형의 고농도 불순물 영역을 형성할 수 있다.
바람직하게는, 상기 절연막은 상기 절연층 및 상기 전하 저장 영역 상에 절연막을 증착하고, 상기 전하 저장 영역의 상부 표면이 노출될 때까지 화학기계적 연마 공정에 의하여 상기 절연막을 제거함으로써 형성될 수 있다.
또한, 상기 제 1 반도체층은 단결정 반도체층일 수 있으며, 상기 제 2 반도 체층은 단결정 반도체층일 수 있다. 따라서, 바람직하게는, 상기 제 2 반도체층은, 상기 전하 저장 영역을 씨드(seed)로 하는 선택적 에피택셜 성장(selective epitaxial growth)법에 의하여 에피택셜층을 형성하고 상기 에피택셜층을 패터닝하여 상기 제 2 반도체층을 한정함으로써 형성될 수 있다. 바람직하게는, 상기 에피택셜층의 상부 표면에 대하여 평탄화 공정을 수행할 수 있다. 또한, 바람직하게는, 상기 에피택셜층은 상기 소오스 영역 및 상기 드레인 영역이 상기 바디 영역에 비하여 확장되도록 패터닝될 수 있다.
상기 게이트 스택을 형성한 후에, 상기 게이트 스택의 양 측벽에 스페이서를 형성할 수 있다. 또한, 상기 소오스 영역 및 드레인 영역에는 이온주입 공정에 의하여 제 2 도전형의 고농도 불순물 영역이 형성될 수 있다. 또한, 상기 반도체 기판에 전기적으로 연결된 배선을 형성하는 공정을 더 수행할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a는 본 발명의 단일 트랜지스터 메모리 셀을 나타내는 사시도이고, 도 2b는 도 2a의 b-b 선을 따라 절취한 단일 트랜지스터 메모리 셀의 단면도이다.
도 2a 및 도 2b를 참조하면, 단일 트랜지스터 메모리 셀(1000)은 절연층(102)을 포함하는 반도체 기판(101)과 트랜지스터 셀로 이루어진다. 트랜지스터 셀은 전하 저장 영역(103a); 전하 저장 영역(103a)의 상부 표면에 접하는 제 1 도전형의 바디 영역(210); 바디 영역(210) 상부에 형성된 게이트 절연막(410) 및 게이트 전극(420)을 포함하는 게이트 스택(430); 및 바디 영역(210)에 의하여 이격되어 상호 대향 배치되는 제 2 도전형의 소오스 영역(220) 및 드레인 영역(230)을 포함한다.
전하 저장 영역(103a)은, 반도체 기판(101)의 절연층(102); 전하 저장 영역(103a)의 상부 표면을 제외한 나머지 표면을 둘러싸는 절연막(200); 제 1 도전형의 바디 영역(210)과 제 2 도전형의 소오스 영역(220) 및 드레인 영역(230) 사이의 접합에 의한 전위 장벽(built in potential barrier); 및 게이트 절연막(410)에 의하여 트랜지스터 셀의 다른 부분과 절연됨으로써 전기적으로 플로팅(floating)될 수 있다.
게이트 전극(420)과 소오스 영역/드레인 영역에 각각 소정의 제어 신호와 바이어스를 인가함으로써, 소오스 영역(220) 및/또는 드레인 영역(230)과 바디 영역(210) 사이의 접합 부근에서 발생하는 충돌 이온화 현상 또는 밴드대 밴드간 터널링 현상(이하, 게이트에 의해 유도되는 드레인 누설; gate induced drain leakage;GIDL)이 발생할 수 있다. 플로팅된 전하 저장 영역(103a)은 상기 충돌 이온화 현상 또는 GIDL 현상에 의하여 생성된 전하를 저장 하거나 방출함으로써, '1'과 '0'의 데이터 상태를 기록할 수 있다. 또한, 상기 데이터 상태에 따라 전하 저 장 영역(103a)의 전위 포텐셜이 변경됨으로써, 게이트의 문턱 전압이 변화되거나 소오스 영역(220)/드레인 영역(230)에서 검출되는 전류가 변화되어 전하 저장 영역(103a)의 데이터 상태를 판정할 수 있다.
예를 들면, 바디 영역(210)이 P 형이고 소오스 영역(220) 및 드레인 영역(230)이 N 형인 경우에, 소오스 영역(220) 및/또는 드레인 영역(230)의 접합 부근에서 핫 전자에 의한 충돌 이온화 현상이 발생할 수 있다. 상기 충돌 이온화 현상은 전자-정공 쌍을 생성하고, 생성된 정공은 전하 저장 영역(103a)에 축적될 수 있다. 이와 반대로, 바디 영역(210)과 소오스 영역(220) 또는 드레인 영역(230)의 접합에 정방향 바이어스를 인가함으로써, 전하 저장 영역(103a)에 축적된 과도 정공이 바디 영역(210)을 통하여 소오스 영역(220) 또는 드레인 영역(230)으로 방출될 수 있다.
본 발명에 따른 바디 영역(210)의 중심 부분은, 전하 저장 영역(103a)과 접함으로써, 상기 소오스 영역 및 상기 드레인 영역과 상기 바디 영역이 접하는 부분보다 깊이 방향으로 더 확장된다. 플로팅된 전하 저장 영역(103a)에 의하여 확장된 바디 영역(210)은, 종래의 단일 트랜지스터 메모리 소자에 비하여 전하 저장 공간의 부피를 증가시켜 전하 저장 용량을 증가시킬 수 있다. 또한, 본 발명은 누설 전류의 경로인 소오스 영역(230) 및/또는 드레인 영역(230)의 접합 영역이 전하 저장 공간의 부피에 비하여 작기 때문에, 충전 유지 시간을 충분히 확보할 수 있는 이점을 갖는다.
바람직하게는, 전하 저장 영역(103a)은 단결정 반도체 재료로 이루어질 수 있다. 따라서, 전하 저장 영역(103a), 절연층(102) 및 반도체 기판(101)은 실리콘-온-절연체 기판(이하, SOI 기판이라 함)으로부터 제공될 수 있다. 절연층(102)은 SIMOX(separation by implanted oxygen)법 또는 본딩과 층전이(bonding and layer transfer)법에 의하여 형성된 매몰 산화물(buried oxide; BOX)일 수 있다. 절연막(200)은 화학기상증착법에 의하여 형성된 산화물로 이루어질 수 있다.
바람직하게는, 바디 영역(210), 소오스 영역(220) 및 드레인 영역(230)은 통상의 트랜지스터와 같이 활성 영역(250)인 단일한 반도체층 내에 형성할 수 있다. 이 경우, 종래의 단일 트랜지스터 디램과 달리, 본 발명의 바디 영역(210)은 전하 저장 영역(103a)과 접함으로써, 소오스 영역(220) 및 드레인 영역(230)보다 실질적으로 깊이 방향으로 더 확장된다.
전하 저장 영역(103a)이 단결정 반도체 재료로 이루어진 경우, 상기 단일한 반도체층은 전하 저장 영역(103a)을 씨드(seed)로 하는 선택적 에피택셜 성장법에 의하여 형성될 수 있다. 바람직하게는, 전하 저장 영역(103a)은 제 1 도전형의 고농도 불순물 영역을 포함함으로써, 전하 저장 용량을 증가시킬 수 있다. 또한, 소오스 영역(220) 또는 드레인 영역(230)은 고농도 불순물 영역을 포함할 수 있다.
또한, 본 발명의 반도체 메모리 소자는 반도체 기판(101)에 바이어스를 인가할 수 있도록 반도체 기판(101)에 전기적으로 연결된 배선을 더 포함할 수 있다. 반도체 기판(101)에 바이어스를 인가함으로써, 반도체 기판(101)과 전하 저장 영역(103a) 사이에 용량성 충전(capacitive charging)을 유도하여 전하 저장 영역(103a)에 저장되는 전하의 밀도를 증가시킬 수 있다. 그 결과, 전하 저장 영역 (103a)의 충전 용량은 더욱 증가될 수 있다. 또한, 반대 극성의 바이어스를 인가함으로써, 전하 저장 영역(103a)에 저장된 전하의 방출 전류를 증가시킬 수도 있다.
도 3a 내지 도 3h는 본 발명의 단일 트랜지스터 메모리 셀의 제조 방법을 나타내는 단면도이다.
도 3a를 참조하면, 본 발명의 단일 트랜지스터 메모리 소자는 절연층(102) 상에 형성된 제 1 반도체층(103)을 포함하는 반도체 기판(101)을 이용하여 형성된다. 바람직하게는, 반도체 기판(101)은 SOI 기판이다. 바람직하게는, 후술하는 전하 저장 영역(103a)의 전하 저장 용량을 증가시키기 위하여 제 1 반도체층(103)이 제 1 도전형의 고농도 불순물 영역을 포함할 필요가 있는 경우, 고농도의 불순물이 도우핑된 반도체층을 갖는 SOI 기판을 사용할 수 있다. 그 결과, 불순물을 포함하는 전하 저장 영역(103a)을 더욱 용이하게 형성할 수 있다. 절연층(102)은 SIMOX(separation by implanted oxygen)법 또는 본딩과 층전이(bonding and layer transfer)법에 의하여 형성된 매몰 산화물(buried oxide; BOX)일 수 있다.
도 3b를 참조하면, 제 1 반도체층(103)을 패터닝하여 절연층(102) 상에 전하 저장 영역(103a)을 형성한다. 제 1 반도체층(103)이 SOI 기판의 반도체층으로부터 제공된 경우, 전하 저장 영역(103a)은 단결정 반도체 재료로 이루어질 수 있다.
도 3c를 참조하면, 전하 저장 영역(103a)의 상부 표면을 제외한 나머지 표면 상에 절연막(200)을 형성한다. 예를 들면, 화학 기상 증착법에 의하여 절연층(102) 및 전하 저장 영역(103a) 상에 절연막(200)을 증착한 후에 전하 저장 영역 (103a)의 상부 표면이 노출될 때까지 화학기계적 연마 공정에 절연막(200)을 제거할 수 있다.
절연막(200)에 의하여 전하 저장 영역(103a)의 상부 표면을 제외한 나머지 표면이 전기적으로 절연될 수 있다. 상기한 바와 같이 고농도의 불순물이 도우핑된 반도체층을 갖는 SOI 기판을 사용하지 않는 경우에는, 이온 주입 공정에 의하여 상부 표면이 노출된 전하 저장 영역(103a)에 제 1 도전형 불순물을 주입함으로써, 전하 저장 영역(103a)에 고농도의 불순물 영역을 형성할 수 있다.
도 3d 내지 도 3f를 참조하면, 절연막(200) 및 전하 저장 영역(103a)의 상부 표면 상에 제 2 반도체층(240c)을 형성한다. 제 2 반도체층(240c)은 바디 영역(210), 소오스 영역(220) 및 드레인 영역(230)이 형성되는 활성 영역으로서 단일한 반도체층일 수 있다. 바디 영역(210)의 중심 부분은 전하 저장 영역(103a)과 접함으로써, 소오스 영역(220) 및 드레인 영역(230)과 바디 영역(103a)이 접하는 부분보다 깊이 방향으로 더 확장된다.
바람직하게는, 전하 저장 영역(103a)이 단결정 재료로 이루어진 경우, 제 2 반도체층(240c)은 전하 저장 영역(103a)을 씨드로 하는 선택적 에피택셜 성장(selective epitaxial growth; SEG)법에 의하여 에피택셜층(240a)을 형성하고, 에피택셜층(240a)을 패터닝함으로써 형성할 수 있다. 이때, 형성된 에피택셜층(240a)의 상부 표면에 대하여 예를 들면, 화학기계적 연마 공정에 의하여 평탄화하는 공정을 더 수행하여, 평탄화된 에피택셜층(240b)을 형성할 수 있다.
바람직하게는, 도 2a에 나타낸 바와 같이, 활성 영역(240c, 250)을 형성하기 위하여 에피택셜층(240a 또는 240b)을 패터닝할 때, 바디 영역(210)에 비하여 측면으로 확장된 형태로 소오스 영역(220) 및 드레인 영역(230)을 형성할 수 있다. 바디 영역(210)은 제 2 반도체층(240c)의 전하 저장 영역(103a)에 접하도록 형성되며, 제 1 도전형을 갖는다. 예를 들면, 바디 영역(210)이 P 형의 불순물을 갖도록 하기 위하여, 예를 들면, SiH4, Si2H4, Si2H6 또는 SiH2Cl2 등을 포함하는 실리콘 함유 가스와 함께 도핑 가스로서 B2H5와 같은 3족 불순물 함유가스를 사용하여 화학기상증착법에 의하여 에피택셜층(240a)을 증착함으로써, 에피택셜층(240a)이 P 형 불순물을 포함하도록 인시츄 도우핑(in situ doping)될 수 있다. 선택적으로는, 평탄화된 에피택셜층(240b) 또는 제 2 반도체층(240c)을 형성한 후에, 이온주입 공정에 의하여 불순물을 도핑시킬 수 있다.
도 3g를 참조하면, 바디 영역(210) 상에 게이트 절연막(200) 및 게이트 전극(420)을 포함하는 게이트 스택(430)을 형성한다. 게이트 스택(430)을 형성한 후에, 게이트 스택(430)의 양측벽에 스페이서(미도시)를 형성할 수 있다.
도 3h를 참조하면, 게이트 스택(430) 및/또는 스페이서(미도시)를 마스크로 사용하여, 제 2 반도체층(240c) 내의 바디 영역(210)에 의하여 이격되고 상호 대향 배치되는 부분에 제 2 도전형의 불순물을 주입함으로써 소오스 영역(220) 및 드레인 영역(230)을 형성한다. 바람직하게는, 소오스 영역(220) 및 드레인 영역(230)은 제 2 도전형의 고농도 불순물 영역을 포함할 수 있다.
이후, 도 2a 내지 도 2b에서 나타낸 바와 같이, 예를 들면, 소오스 영역 (220) 및/또는 드레인 영역(230)은, 콘택(520, 530)을 통하여 비트라인과 전기적으로 접속시키고, 게이트 전극(420)은 워드 라인과 전기적으로 접속시켜 단일 트랜지스터 메모리 소자를 제조할 수 있다. 바람직하게는, 반도체 기판(101)과 전하 저장 영역(103a) 사이에 용량성 결합을 유도하는 바이어스를 인가하기 위하여 반도체 기판(101)에 전기적으로 연결되는 배선(550)을 더 형성할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 바와 같이 본 발명의 반도체 메모리 소자는, 플로팅된 전하 저장 영역(103a)에 의하여 확장된 바디 영역(210)을 구비함으로써, 종래의 단일 트랜지스터 메모리 소자에 비하여 전하 저장 공간의 부피를 증가시켜 전하 저장 용량을 증가시킬 수 있다. 또한, 본 발명은 누설 전류의 경로인 소오스 영역(230) 및/또는 드레인 영역(230)의 접합 영역이 전하 저장 공간의 부피에 비하여 작기 때문에, 충전 유지 시간을 향상시킬 수 있다.
또한, 본 발명의 반도체 메모리 소자의 제조 방법은, 플로팅된 전하 저장 영역(103a)에 의하여 확장된 바디 영역(210)을 형성함으로써, 종래의 복잡한 구조의 커패시터 형성 공정을 생략하고 메모리 소자의 집적도 증가에 따른 누설 전류 증가와 바디 영역의 체적 감소로 인한 충전 용량의 감소 현상을 개선하여, 더욱 경제적 이고 우수한 소자 성능을 갖는 반도체 메모리 소자의 제조 방법을 제공한다.
Claims (18)
- 절연층을 포함하는 반도체 기판;상기 절연층 상에 형성된 제 1 도전형의 전하 저장 영역;상기 전하 저장 영역의 상부 표면을 제외한 나머지 표면을 둘러싸는 절연막;상기 전하 저장 영역의 상기 상부 표면에 접하는 제 1 도전형의 바디 영역;상기 바디 영역의 상에 형성된 게이트 절연막 및 게이트 전극을 포함하는 게이트 스택; 및상기 바디 영역에 의하여 이격되어 서로 대향 배치되는 제 2 도전형의 소오스 영역 및 드레인 영역을 포함하며,상기 바디 영역의 중심 부분은 상기 전하 저장 영역과 접함으로써, 상기 소오스 영역 및 상기 드레인 영역과 상기 바디 영역이 접하는 부분보다 깊이 방향으로 더 확장되는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 전하 저장 영역은 단결정 반도체 재료로 이루어진 것을 특징으로 하는 반도체 메모리 소자.
- 제 2 항에 있어서,상기 전하 저장 영역 및 상기 절연층을 포함하는 반도체 기판은 SOI 기판으 로부터 제공되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 바디 영역, 상기 소오스 영역 및 상기 드레인 영역은 상기 전하 저장 영역으로부터 성장된 에피택셜층 내에 형성되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 전하 저장 영역은 제 1 도전형의 고농도 불순물 영역을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 제 1 도전형은 P 형이고, 상기 제 2 도전형은 N 형인 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 반도체 기판에 전기적으로 연결된 배선을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 절연층 상에 형성된 제 1 반도체층을 포함하는 반도체 기판을 제공하는 단 계;상기 제 1 반도체층을 패터닝하여, 상기 절연층 상에 전하 저장 영역을 형성하는 단계;상기 전하 저장 영역의 상부 표면을 제외한 나머지 표면 상에 절연막을 형성하는 단계;상기 전하 저장 영역의 상부 표면에 접하는 제 2 반도체층을 형성하는 단계;상기 제 2 반도체층 내에 상기 전하 저장 영역에 접하는 제 1 도전형의 바디 영역을 형성하는 단계;상기 바디 영역 상에 게이트 절연막 및 게이트 전극을 포함하는 게이트 스택을 형성하는 단계; 및상기 제 2 반도층 내에 상기 바디 영역에 의하여 이격되어 서로 대향 배치되는 제 2 도전형의 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 반도체 기판은 SOI 기판인 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 절연막을 형성하는 단계 이후에, 상기 전하 저장 영역에 제 1 도전형 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 절연막을 형성하는 단계는, 상기 절연층 및 상기 전하 저장 영역 상에 절연막을 증착하는 단계; 및 상기 전하 저장 영역의 상부 표면이 노출될 때까지 화학기계적 연마 공정에 의하여 상기 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 제 1 반도체층은 단결정 반도체층인 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 제 2 반도체층은 단결정 반도체층인 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 제 2 반도체층을 형성하는 단계는, 상기 전하 저장 영역을 씨드(seed)로 하는 선택적 에피택셜 성장(selective epitaxial growth)법에 의하여 에피택셜 층을 형성하는 단계; 및 상기 에피택셜층을 패터닝하여 상기 제 2 반도체층을 한정하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 14 항에 있어서,상기 에피택셜층의 상부 표면을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 제 2 반도체층은 제 1 도전형의 불순물을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 14 항에 있어서,상기 에피택셜층은 인시츄 도핑되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 반도체 기판에 전기적으로 연결된 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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| US7595532B2 (en) | 2009-09-29 |
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