KR101324196B1 - 커패시터리스 디램 및 그의 제조방법 - Google Patents

커패시터리스 디램 및 그의 제조방법 Download PDF

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Abstract

커패시터리스 디램 및 그의 제조방법이 개시되어 있다. 개시된 커패시터리스 디램은 소오스, 드레인 및 채널을 포함하는 기판과, 상기 기판의 상기 채널 상에 형성된 게이트 및 상기 채널 아래에 구비된 홀 저장 유닛(hole reserving unit)을 포함하고, 기판은, 절연층; 및 절연층 상에 형성된, 소오스, 상기 드레인 및 채널을 포함하는 반도체층으로 이루어지고, 홀 저장 유닛은, 다른 반도체층; 및 다른 반도체층 내에 존재하는 홀 저장체(hole reservoir)를 포함하는 것을 특징으로 한다.

Description

커패시터리스 디램 및 그의 제조방법{Capacitorless DRAM and method of manufacturing the same}
도 1a 및 도 1b는 종래의 커패시터리스 디램의 구조 및 동작방법을 보여주는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 커패시터리스 디램의 단면도이다.
도 3은 도 2의 a-a'선에 존재하는 영역들 중 일부 영역들의 에너지 밴드를 보여주는 그래프이다.
도 4 및 도 5는 각각 종래 및 본 발명의 커패시터리스 디램의 시간에 따른 드레인 전류(Id)-게이트 전압(Vg) 특성의 변화를 보여주는 그래프이다.
도 6 및 도 7은 본 발명의 다른 실시예들에 따른 커패시터리스 디램의 단면도이다.
도 8a 내지 도 8g는 본 발명의 일 실시예에 따른 커패시터리스 디램의 제조방법을 보여주는 단면도이다.
도 9a 내지 도 9g는 본 발명의 다른 실시예에 따른 커패시터리스 디램의 제조방법을 보여주는 단면도이다.
도 10a 내지 도 10g는 본 발명의 또 다른 실시예에 따른 커패시터리스 디램의 제조방법을 보여주는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
15 : 제1 실리콘층 25 : 산화물층
35 : 제2 실리콘층 35a : 소오스
35b : 드레인 35c : 채널 바디
40 : 홀 저장 유닛 45 : 게이트 절연층
55 : 게이트 도전층 65 : 제3 실리콘층
75 : 홀 저장체 200 : 기판
210 : 게이트 C1 : 채널 영역
1. 발명의 분야
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 커패시터가 없는 디램 및 그 제조방법에 관한 것이다.
2. 관련기술의 설명
일반적인 디램(dynamic random access memory : DRAM)(이하, 기존의 디램)의 메모리 셀(cell)은 하나의 트랜지스터 및 하나의 커패시터를 구비하는 1T/1C 구조이다. 이렇게 기존의 디램은 트랜지스터 및 커패시터를 모두 포함하기 때문에, 셀 면적을 4F2(F : feature size) 이하로 줄이는 것은 매우 어렵다.
이러한 스케일 다운(scale down) 문제를 고려하여, 커패시터 없이 트랜지스터만으로 데이터를 저장할 수 있는 디램, 이른바, 커패시터리스 1T 디램(capacitorless 1T DRAM)이 제안되었다. 제안된 커패시터리스 1T 디램(이하, 종래의 커패시터리스 디램)은 전기적으로 플로팅(floating)된 채널 바디를 갖는다.
도 1a 및 도 1b는 종래의 커패시터리스 디램 및 그 동작방법을 보여준다.
도 1a 및 도 1b를 참조하면, SOI(Silicon On Insulator) 기판(100) 상에 게이트(110)가 형성되어 있다. 기판(100)은 제1 실리콘층(10), 산화물층(20) 및 제2 실리콘층(30)이 차례로 적층된 구조이고, 게이트(110)는 게이트 절연층(40)과 게이트 도전층(50)이 차례로 적층된 구조이다. 게이트(110) 양측의 제2 실리콘층(30) 에 소오스(30a) 및 드레인(30b)이 형성되어 있다. 소오스(30a) 및 드레인(30b) 사이에 제1 실리콘층(10)과 전기적으로 격리된 플로팅 채널 바디(30c)가 존재한다. 플로팅 채널 바디(30c)는 150nm 정도의 두께를 갖는 부분 공핍된 영역(partially depleted region)이다.
도 1a에 도시된 바와 같이, 게이트 도전층(50), 소오스(30a) 및 드레인(30b) 각각에 0.6V, 0V 및 2.3V의 전압을 인가하면, 소오스(30a)에서 플로팅 채널 바디(30c)를 통해 드레인(30b)으로 전자가 이동된다. 이 과정에서 플로팅 채널 바디(30c) 내에서 전자 충돌(impact)에 의한 전자-정공 쌍(pair)들이 발생한다. 이때 발생된 정공들은 플로팅 채널 바디(30c) 외부로 빠져나가지 못하고 그 내부에 축적된다. 이러한 정공들을 초과 정공(excess holes)(5)이라 한다. 이렇게 플로팅 채널 바디(30c)에 초과 정공(5)이 축적된 상태는 제1 상태라 한다.
도 1b에 도시된 바와 같이, 게이트 도전층(50), 소오스(30a) 및 드레인(30b) 각각에 0.6V, 0V 및 -2.3V의 전압을 인가하면, 플로팅 채널 바디(30c)와 드레인(30b) 사이에 순 바이어스(forward bias)가 인가된다. 이 결과, 도 1a의 초과 정공(5)이 플로팅 채널 바디(30c)로부터 제거되고, 플로팅 채널 바디(30c) 내에 전자(7)가 과다해진다. 이렇게 플로팅 채널 바디(30c)에 전자(7)가 과다하게 존재하는 상태를 제2 상태라 한다. 플로팅 채널 바디(30c)는 상기 제1 및 제2 상태에서 서로 다른 전기 저항을 나타내기 때문에, 상기 제1 및 제2 상태는 각각 데이터 '1' 및 '0'에 대응될 수 있다.
그러나 종래의 커패시터리스 디램에서는 플로팅 채널 바디(30c)의 데이터 보유(retention) 특성이 좋지 않다.
구체적으로 설명하면, 종래의 커패시터리스 디램에서 플로팅 채널 바디(30c)의 넓은 영역이 소오스(30a) 및 드레인(30b)과 접해 있다. 때문에 그들의 접합영역(junction)에서 많은 양의 전하가 누설될 수 있다. 따라서, 플로팅 채널 바디(30c)에서의 데이터 저장 시간이 짧아질 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 데이터 보유 특성을 개선할 수 있는 커패시터리스 디램을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 커패시터리스 디램의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 소오스, 드레인 및 채널을 포함하는 기판; 상기 기판의 상기 채널 상에 형성된 게이트; 및 상기 채널 아래에 구비된 홀 저장 유닛(hole reserving unit)을 포함하고, 상기 기판은, 절연층; 및 상기 절연층 상에 형성된, 상기 소오스, 상기 드레인 및 상기 채널을 포함하는 반도체층으로 이루어지고, 상기 홀 저장 유닛은, 다른 반도체층; 및 상기 다른 반도체층 내에 존재하는 홀 저장체(hole reservoir)를 포함하는 것을 특징으로 하는 캐패시터리스 디램을 제공한다.
삭제
삭제
상기 다른 반도체층은 p형 반도체층일 수 있다.
상기 홀 저장체의 가전대(valence band)는 상기 반도체층의 가전대보다 높을 수 있다.
상기 홀 저장체의 가전대(valence band)는 상기 다른 반도체층의 가전대보다 높을 수 있다.
상기 홀 저장 유닛은, 상기 소오스 및 상기 드레인 사이의 상기 반도체층의 하층부에 형성되고, 상기 소오스 및 드레인과 이격된 상기 홀 저장체일 수 있다.
상기 홀 저장체의 가전대(valence band)는 상기 반도체층의 가전대보다 높을 수 있다.
상기 홀 저장체는 상기 소오스 및 상기 드레인과 이격될 수 있다.
상기 홀 저장체는 반도체 물질 및 금속 물질 중 적어도 어느 하나를 포함할 수 있다.
상기 반도체층은 Si층이고, 상기 반도체 물질은 Ge, Si-Ge, Al-Sb 및 Ga-Sb 중 어느 하나일 수 있다.
상기 기판은 SOI(Silicon On Insulator) 기판일 수 있다.
상기 반도체층의 상기 소오스 및 상기 드레인 사이의 영역은 완전 공핍된 영역(fully depleted region) 또는 부분 공핍된 영역(partially depleted region)일 수 있다.
삭제
상기 홀 저장체는 층(layer) 구조일 수 있다.
상기 홀 저장체는 양자점들(quantum dots)을 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 절연층 및 반도체층이 차례로 적층된 구조의 기판을 마련하는 단계; 상기 반도체층의 하층부에 상기 절연층과 접촉되고 이격된 두 산화 영역을 형성하는 단계; 상기 산화 영역 사이의 상기 반도체층에 불순물을 이온주입하여 홀 저장체를 형성하는 단계; 상기 홀 저장체에 대응하는 상기 반도체층의 영역 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 상기 산화 영역에 대응하는 상기 반도체층의 영역에 소오스 및 드레인을 형성하는 단계;를 포함하는 것을 특징으로 하는 커패시터리스 디램의 제조방법을 제공한다.
상기 기판은 SOI(Silicon On Insulator) 기판일 수 있다.
상기 홀 저장체는 상기 산화된 두 영역 사이의 상기 반도체층 내에 묻혀(buried) 있을 수 있다.
상기 홀 저장체의 가전대(valence band)는 상기 반도체층의 가전대보다 높을 수 있다.
상기 홀 저장체를 형성하기 위해 상기 반도체층 내에 이온주입하는 상기 불순물은 Ge일 수 있다.
상기 산화 영역을 형성하는 단계와 상기 홀 저장체를 형성하는 단계 사이에, 상기 산화 영역 사이의 상기 반도체층 내에 p형 불순물을 이온주입하는 단계를 더 포함할 수 있다.
상기 기판을 마련하는 단계와 상기 산화 영역을 형성하는 단계 사이에 상기 산화 영역 사이의 상기 반도체층 내에 p형 불순물을 이온주입하는 단계를 더 포함할 수 있다.
상기 홀 저장체는 상기 p형 불순물이 이온주입된 상기 반도체층 내에 묻혀(buried) 있을 수 있다.
또한, 상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 제1 반도체층, 홀 저장층 및 제2 반도체층이 차례로 적층된 구조물을 마련하는 단계; 상기 구조물 상에 게이트용 마스크층을 형성하는 단계; 상기 마스크층 양측의 상기 제2 반도체층 및 상기 홀 저장층을 식각하고, 상기 제1 반도체층의 일부를 소정 두께로 식각하는 단계; 상기 마스크층을 제거하는 단계; 상기 식각된 제1 반도체층 상에 상기 홀 저장층 및 상기 제2 반도체층을 덮는 절연층을 형성하는 단계; 상기 절연층이 형성된 결과물을 뒤집는 단계; 상기 홀 저장층에 대응하는 상기 제1 반도체층의 영역 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 상기 제1 반도체층에 소오스 및 드레인을 형성하는 단계;를 포함하는 것을 특징으로 하는 커패시터리스 디램의 제조방법을 제공한다.
상기 홀 저장층의 가전대(valence band)는 상기 제1 및 제2 반도체층의 가전대보다 높을 수 있다.
상기 제1 및 제2 반도체층은 Si층일 수 있다.
상기 홀 저장층은 반도체 물질층 또는 금속 물질층일 수 있다.
상기 홀 저장층은 Ge층, Si-Ge층, Al-Sb층 및 Ga-Sb층 중 어느 하나일 수 있다.
상기 적층 구조물을 뒤집는 단계와 상기 게이트를 형성하는 단계 사이에 상기 제1 반도체층의 상부면을 주어진 두께까지 식각하는 단계를 더 포함할 수 있다.
또한, 상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 절연층 및 반도체층이 차례로 적층된 구조를 포함하는 기판을 마련하는 단계; 상기 반도체층의 일부 상에 홀 저장체를 형성하는 단계; 상기 반도체층 상에 상기 홀 저장체를 덮는 다른 반도체층을 형성하는 단계; 상기 홀 저장체 상부의 상기 다른 반도체층 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 상기 다른 반도체층 내에 소오스 및 드레인을 형성하는 단계;를 포함하는 것을 특징으로 하는 커패시터리스 디램의 제조방법을 제공한다.
상기 기판은 SOI(Silicon On Insulator) 기판일 수 있다.
상기 기판을 마련하는 단계와 상기 홀 저장체를 형성하는 단계 사이에 일부 두께의 상기 반도체층을 식각하는 단계를 더 포함할 수 있다.
상기 반도체층과 상기 다른 반도체층은 동일 물질일 수 있다.
상기 홀 저장체의 가전대(valence band)는 상기 반도체층 및 상기 다른 반도체층의 가전대보다 높을 수 있다.
상기 홀 저장체는 반도체 물질 및 금속 물질 중 적어도 어느 하나를 포함할 수 있다.
상기 반도체층은 Si층이고, 상기 반도체 물질은 Ge, Si-Ge, Al-Sb 및 Ga-Sb 중 어느 하나일 수 있다.
상기 다른 반도체층을 형성하는 단계와 상기 게이트를 형성하는 단계 사이에 상기 홀 저장체 양측의 상기 반도체층의 일부를 산화시키는 단계를 더 포함할 수 있다.
상기 반도체층의 산화된 부분에 접촉되는, 상기 다른 반도체층의 하층부를 산화시킬 수 있다.
상기 홀 저장체는 복수의 양자점을 포함할 수 있다.
상기 산화시키는 단계와 상기 게이트 형성 단계 사이에 상기 홀 저장체가 존재하는 상기 반도체층 및 상기 다른 반도체층 영역에 p형 불순물을 주입할 수 있다.
이러한 본 발명을 이용하면, 데이터 보유 특성이 우수한 커패시터리스 디램을 구현할 수 있다.
이하, 본 발명의 실시예에 따른 커패시터리스 디램 및 그 제조방법의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 일 실시예에 따른 커패시터리스 디램의 단면도이다.
도 2를 참조하면, 제1 실리콘층(15), 산화물층(25) 및 제2 실리콘층(35)이 차례로 적층된 구조를 갖는 기판(200) 상에 게이트(210)가 형성되어 있다. 게이트(210)는 게이트 절연층(45)과 게이트 도전층(55)이 차례로 적층된 구조일 수 있다. 게이트(210) 양측의 제2 실리콘층(35)에 소오스(35a) 및 드레인(35b)이 형성되어 있다. 소오스(35a) 및 드레인(35b) 사이에 제1 실리콘층(15)과 전기적으로 격리된 채널 바디(35c)가 존재한다. 채널 바디(35c)는 20nm 정도의 두께를 갖는 완전 공핍된 영역(fully depleted region)일 수 있다. 채널 바디(35c)의 상단부는 게이트(210)에 의해 전기적 극성이 반전되는 채널 영역(C1)이다.
채널 영역(C1) 아래에 홀 저장 유닛(hole reserving unit)(40)이 형성되어 있다. 홀 저장 유닛(40)은 산화물층(25)에 매립된 형태이다. 홀 저장 유닛(40)은 채널 바디(35c) 아래의 산화물층(25) 내에 형성된 다른 실리콘층(이하, 제3 실리콘층)(65)과 제3 실리콘층(65)을 상하로 이분하는 홀 저장체(hole reservoir)(75)를 포함할 수 있다. 홀 저장체(75)는 층(layer) 구조를 갖고, 제3 실리콘층(65) 내에 묻혀(buried) 있으며, 소오스(35a) 및 드레인(35b)과 이격되어 있다. 제3 실리콘 층(65)은 p형 실리콘층일 수 있으나, 바람직하게는, p+ 실리콘층일 수 있다. 홀 저장체(75)는 실리콘(Si)의 가전대(valence band)보다 높은 가전대를 갖는 반도체 물질 또는 금속 물질일 수 있다. 예컨대, 홀 저장체(75)를 구성하는 물질은 Ge, Si-Ge, Al-Sb 및 Ga-Sb 중 어느 하나일 수 있다. 이렇게 홀 저장체(75)의 가전대가 실리콘의 가전대보다 높기 때문에, 홀 저장체(75) 내에 홀들이 용이하게 축적될 수 있다. 또한 홀 저장체(75)는 소오스(35a) 및 드레인(35b)과 이격되어 있기 때문에, 접합 누설 전류에 기인한 데이터 보유 특성의 열화가 방지될 수 있다. 그러므로 본 발명을 이용하면, 커패시터리스 디램의 데이터 보유 특성을 개선할 수 있다.
도 3은 도 2의 a-a'선 상에 존재하는 영역들 중 일부 영역들, 즉, 채널 바디(35c), 제3 실리콘층(65), 홀 저장체(75) 및 산화물층(25)의 에너지 밴드를 보여주는 그래프이다. 도 3에서 도면부호 CB 및 VB는 각각 전도대(conduction band) 및 가전대(valence band)를 나타낸다.
도 3을 참조하면, 홀 저장체(75)의 가전대(VB)는 채널 바디(35c) 및 제3 실리콘층(65)의 가전대(VB) 보다 높다. 이것은 홀들이 채널 바디(35c) 및 제3 실리콘층(65)보다 홀 저장체(75)에 용이하게 축적됨을 의미한다.
도 4 및 도 5는 각각 도 1a를 참조하여 설명한 종래의 커패시터리스 디램 및 도 2를 참조하여 설명한 본 발명의 커패시터리스 디램의 시간에 따른 드레인 전류(Id)-게이트 전압(Vg) 특성의 변화를 보여준다.
구체적으로 설명하면, 도 4는 도 1a의 플로팅 채널 바디(30c)에 홀들을 축적한 후, 시간에 따른 드레인 전류(Id)-게이트 전압(Vg) 특성의 변화를 보여주고, 도 5는 도 2의 홀 저장체(75)에 홀들을 축적한 후, 시간에 따른 드레인 전류(Id)-게이트 전압(Vg) 특성의 변화를 보여준다.
도 4 및 도 5에서 도면부호 G1, G2 및 G3은 각각 홀 축적 후, 1msec, 100msec 및 1000msec가 경과한 시점에서 측정한의 드레인 전류(Id)-게이트 전압(Vg) 그래프이다. 도면부호 G0는 홀 축적 전에 측정한 드레인 전류(Id)-게이트 전압(Vg) 그래프이다.
도 4를 참조하면, G3이 G0과 거의 같은 것을 알 수 있다. 이것은 도 1a의 종래의 커패시터리스 디램에서는 플로팅 채널 바디(30c)에 홀들을 축적한 후 약 1초가 경과하면, 플로팅 채널 바디(30c)에 축적되었던 홀들이 대부분 유실된다는 것을 의미한다. 또한 도 4로부터 관심 게이트 전압인 0.5V에서 G1과 GO의 차이는 2×10-5(A/㎛) 정도이고, G3과 G0의 차이(ΔI1)는 0.2×10-5(A/㎛) 정도인 것을 알 수 있다.
도 5를 참조하면, 관심 게이트 전압인 0.5V에서 G3과 G0의 차이(ΔI2)는 G1과 G0의 차이와 같다. 이것은 홀 저장체(75)에 최초 저장된 홀들이 유실되지 않고 비교적 긴 시간동안 보유될 수 있음을 의미한다. 또한 도 5로부터 관심 게이트 전압인 0.5V에서 G3과 G0의 차이(ΔI2)는 2×10-4(A/㎛) 정도로 도 4의 ΔI1보다 매우 큰 것을 알 수 있다. 이것은 본 발명의 커패시터리스 디램의 센싱 마진(sensing margin)이 종래의 커패시터리스 디램의 그것보다 훨씬 큰 것을 의미한다.
도 4 및 도 5의 결과로부터, 도 2의 본 발명의 커패시터리스 디램의 데이터 보유 특성이 도 1a의 종래의 커패시터리스 디램의 그것보다 우수함을 알 수 있다.
도 2의 본 발명의 커패시터리스 디램은 도 6 및 도 7에 도시한 바와 같이 다양하게 변형될 수 있다.
도 6을 참조하면, 홀 저장체(75')는 양자점(quantum dot)(Q1)을 포함한다. 도 6에서 홀 저장체(75')를 제외한 나머지 구성요소들은 도 2의 그것들과 동일하다.
도 7을 참조하면, 양자점(Q2)을 포함하는 홀 저장체(75")가 채널 바디(35c')의 하단부에 형성되어 있고, 도 2의 제3 실리콘층(65)은 존재하지 않는다. 도 7의 채널 바디(35c'), 소오스(35a') 및 드레인(35b')은 도 2의 채널 바디(35c), 소오스(35a) 및 드레인(35b)보다 두꺼울 수 있다. 다시 말하면, 도 7의 채널 바디(35c')는 150nm 정도의 두께를 갖는 부분 공핍된 영역(partially depleted region)일 수 있다.
한편, 도 2, 도 6 및 도 7에는 제1 실리콘층(15)이 도시되어 있지만, 본 발명의 실시예들에 따른 커패시터리스 디램은 제1 실리콘층(15)을 포함하지 않을 수도 있다.
이하에서는 본 발명의 커패시터리스 디램의 제조방법을 설명한다.
도 8a 내지 도 8g는 본 발명의 일 실시예에 따른 커패시터리스 디램의 제조방법을 보여준다.
도 8a를 참조하면, 제1 실리콘층(15), 산화물층(25) 및 제2 실리콘층(35)이 차례로 적층된 SOI 기판(200)을 마련한다.
도 8b를 참조하면, 제2 실리콘층(35)의 하층부에 이격되고 산소 도핑된 제1 부분들(5)을 형성된다. 제1 부분들(5)은 산화물층(25)에 접촉되게 형성할 수 있다. 제1 부분들(5)을 형성한 후, 제1 부분들(5)을 소정의 온도로 열처리하여 산화시킨다. 제1 부분들(5)을 산화시킨 이후의 상태가 도 8c에 도시되어 있다. 도 8c에서 도면부호 25'는 산화된 제1 부분들을 나타낸다. 산화된 제1 부분들(25')은 산화물층(25)과 동일할 수 있다.
도 8d를 참조하면, 산화된 제1 부분들(25') 사이의 제2 실리콘층(35)에 불순물 영역(65)을 형성한다. 불순물 영역(65)은 p형 불순물을 이온주입하여 형성한 p+ 불순물 영역일 수 있다. 이러한 p형 불순물 이온주입 공정은 선택적인 공정(optional process)일 수 있다. 또한 상기 p형 불순물을 이온주입하는 시점은 달라질 수 있는데, 예를 들면 도 8a 단계에서 제2 실리콘층(35)의 일부 또는 전 영역에 p형 불순물을 이온주입할 수 있다.
계속해서, 불순물 영역(65) 내에 소정의 불순물, 예컨대 게르마늄(Ge)을 이온주입한다. 이 결과, 도 8e에 도시한 바와 같이 불순물 영역(65) 내에 Ge 도핑된 제2 부분(7)이 형성된다. 제2 부분(7)은 불순물 영역(65)을 상하로 이분하도록 불순물 영역(65) 내에 매립(buried)되게 형성할 수 있다. 제2 부분(7)의 깊이는 이온주입 조건에 의해 조절될 수 있다. 제2 부분(7) 위쪽에 존재하는 불순물 영역(65)이 제2 부분(7) 아래쪽에 존재하는 불순물 영역(65)보다 얇을 수 있다.
다음, 제2 부분(7)을 어닐링하여 도핑된 Ge를 편석(segregation)시킨다. 그 결과, 도 8f에 도시된 바와 같이, Si-Ge로 이루어진 홀 저장체(75)가 형성된다. 홀 저장체(75)는 제2 실리콘층(35) 내에, 특히 불순물 영역(65) 내에 묻혀(buried) 있고, 홀 저장체(75)의 가전대(valence band)는 불순물 영역(65), 제1 및 제2 실리콘층(15, 35)의 가전대보다 높다.
도 8g를 참조하면, 홀 저장체(75)에 대응하는 제2 실리콘층(35)의 영역 상에 게이트(210)를 형성한다. 게이트(210)는 차례로 적층된 게이트 절연층(45) 및 게이트 도전층(55)을 포함할 수 있다. 다음으로, 게이트(210) 양측의 제2 실리콘층(35)에 소오스(35a) 및 드레인(35b)을 형성한다.
도 9a 내지 도 9g는 본 발명의 다른 실시예에 따른 커패시터리스 디램의 제조방법을 보여준다. 도 8a 내지 도 8g에서 설명한 부재와 동일한 부재에 대해서는 해당 참조번호를 그대로 사용한다.
도 9a를 참조하면, 실리콘 기판(35") 상에 홀 저장층(75) 및 실리콘층(65')을 차례로 적층한다. 홀 저장층(75)의 가전대(valence band)는 실리콘 기판(35") 및 실리콘층(65')의 가전대보다 높다. 실리콘 기판(35"), 홀 저장층(75) 및 실리콘층(65') 각각은 제1 반도체층, 홀 저장층 및 제2 반도체층에 대응된다.
도 9a의 결과물은 다른 방법으로 형성할 수 있다. 예컨대, 실리콘 기판(35")에 홀 저장층(75) 및 실리콘층(65')을 적층하는 대신, 실리콘 기판(35") 내부에 Ge와 같은 불순물을 이온주입하고 어닐링하여 매립된(buried) 홀 저장층(75)을 형성할 수도 있다. 이때는 홀 저장층(75)에 의해 실리콘 기판(35")은 상하로 이분되므로, 홀 저장층(75)에 의해 이분된 실리콘 기판(35")의 상부가 실리콘층(65') 역할 을 하게 된다.
도 9b를 참조하면, 실리콘층(65') 상에 게이트용 마스크층(미도시)을 형성한후, 상기 마스크층 둘레의 실리콘층(65') 및 홀 저장층(75)을 식각하고, 실리콘 기판(35")의 소정 두께를 식각한다. 이후, 상기 마스크층을 제거한다.
다음으로, 실리콘층(65')과 홀 저장층(75) 아래의 상기 식각에 의해 결과적으로 위로 돌출된 실리콘 기판(35")의 소정 영역에 p형 불순물을 이온주입한다. 이 결과, 도 9c에 도시한 바와 같이, 홀 저장층(75) 상하부에 불순물 영역(65)이 형성된다. 이때, 홀 저장층(75)에도 상기 p형 불순물이 이온주입될 수 있다. 상기 p형 불순물 이온주입 공정은 선택적일 수 있다.
도 9d를 참조하면, 식각된 실리콘 기판(35") 상에 홀 저장층(75) 및 불순물 영역(65)을 덮는 산화물층(25")을 형성한다. 이후, 산화물층(25"), 불순물 영역(65), 홀 저장층(75) 및 실리콘 기판(35")을 포함하는 적층 구조물을 뒤집는다. 도 9e는 뒤집은 결과를 보여준다.
도 9f를 참조하면, 실리콘 기판(35")의 상부면을 연마한다. 상기 연마는 실리콘 기판(35")이 원하는 두께가 될 때까지 실시한다. 상기 연마는, 예를 들면 CMP(chemical mechanical polishing)를 이용하여 실시할 수 있다.
도 9g를 참조하면, 홀 저장체(75)에 대응하는 실리콘 기판(35")의 영역 상에 게이트(210)를 형성한다. 게이트(210)는 차례로 적층된 게이트 절연층(45) 및 게이트 도전층(55)을 포함할 수 있다. 게이트(210) 양측의 실리콘 기판(35") 내에 소오스(35a) 및 드레인(35b)을 형성한다.
도 10a 내지 도 10g는 본 발명의 또 다른 실시예에 따른 커패시터리스 디램의 제조방법을 보여준다.
도 10a를 참조하면, 제1 실리콘층(15), 산화물층(25) 및 제2 실리콘층(35)이 차례로 적층된 SOI 기판(200)을 마련한다.
도 10b를 참조하면, 제2 실리콘층(35)을 연마하여 두께를 줄인다. 상기 연마는, 예를 들면 CMP를 이용할 수 있다.
도 10c를 참조하면, 제2 실리콘층(35)의 연마된 표면의 일부 영역 상에 양자점들(quantum dots)(Q1)로 이루어진 홀 저장체(75')를 형성한다. 이러한 홀 저장체(75')는 다양한 방법으로 형성할 수 있다. 예컨대, 양자점들(Q1)을 포함하는 홀 저장체(75')와 소정의 용매를 섞은 혼합물을 제2 실리콘층(35)의 상면 전체 상에 도포(coating)한 후, 상기 용매를 휘발시키고, 홀 저장체(75')의 일부를 제거한다. 이러한 도포(coating)법 외에 응집(agglomeration)법 또는 선택적 식각(selective etching)법 등의 나노 공정으로 홀 저장체(75')를 형성할 수 있다. 이러한 홀 저장체(75')는 Ge, Si-Ge, Al-Sb 또는 Ga-Sb와 같은 반도체 물질로 형성할 수 있고, 금속 물질로 형성할 수도 있다. 상기 반도체 물질 및 상기 금속 물질은 제1 및 제2 실리콘층(15, 35)보다 높은 가전대(valence band)를 갖는 것이면 어느 것이든 사용할 수 있다.
도 10d를 참조하면, 제2 실리콘층(35) 상에 홀 저장체(75')를 덮는 반도체층(35''')을 형성한다. 반도체층(35''')은 실리콘층일 수 있다.
도 10e를 참조하면, 제2 실리콘층(35)의 홀 저장체(75') 양측 영역에 산화물 영역(35a)을 형성한다. 제1 산화물 영역(35a)에 접하는 반도체층(35''')의 하층부의 소정 영역에 제2 산화물 영역(35a''')을 형성한다. 제1 및 제2 산화물 영역(35a, 35a''')은 동일한 산화물 영역일 수 있다. 제1 및 제2 산화물 영역(35a, 35a''')을 포함하는 산화물 영역(37)은 도 8c에서 산화된 제1 부분들(25')에 대응될 수 있는 바, 제1 부분들(25')을 형성하는 방법과 동일하게 형성할 수 있다. 산화물 영역(37)을 형성하는 공정은 선택적일 수 있다. 산화물 영역(37)을 형성하지 않는다면, 결과적으로 도 7과 같은 소자를 얻을 수 있다. 산화물 영역(37)이 형성되는 영역은 달라질 수도 있다. 예컨대, 제2 실리콘층(35)의 하층부 일부 또는 전부를 산화시키고, 반도체층(35''')은 산화시키지 않을 수 있다.
다음, 산화물 영역(37) 사이의 제2 실리콘층(35) 및 반도체층(35''') 내에 p형 불순물을 이온주입한다. 이 결과, 도 10f에 도시한 바와 같이 산화물 영역(37) 사이의 제2 실리콘층(35) 및 반도체층(35''')은 홀 저장체(75')를 포함하는 불순물 영역(65)이 된다. 상기 p형 불순물 이온주입 공정은 선택적일 수 있다. 또한 이온주입 시점은 달라질 수 있는데, 예를 들면 도 10d 단계에서 반도체층(35''')을 형성한 후, 제2 실리콘층(35) 및 반도체층(35''')의 일부 또는 전 영역에 p형 불순물을 이온주입할 수 있다.
도 10g를 참조하면, 홀 저장체(75')에 대응하는 반도체층(35''')의 영역 상에 게이트(210)를 형성한다. 다음으로, 게이트(210) 양측의 반도체층(35''')에 소오스(35a) 및 드레인(35b)을 형성한다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 기판 및 홀 저장체의 종류, 재질 및 구조를 변경할 수 있을 것이고, 본 발명의 커패시터리스 디램의 구조 또한 다양하게 변형할 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상기한 바와 같이, 본 발명의 커패시터리스 디램은 채널 영역 아래에 소오스 및 드레인과 이격되고, 홀을 용이하게 저장할 수 있는 홀 저장체를 구비하기 때문에, 우수한 데이터 보유 특성을 갖는다.
특히, 본 발명을 이용하면, 채널의 길이를 감소시키더라도 접합 누설 전류의 증가를 억제할 수 있기 때문에, 소자의 집적도를 높일 수 있다.
또한, 본 발명의 커패시터리스 디램은 하나의 트랜지스터에 하나의 게이트가 포함된 단일 게이트(single gate) 구조를 갖기 때문에, 듀얼 게이트(dual gate) 구조를 갖는 종래의 커패시터리스 디램보다 소비 전력을 줄일 수 있다.

Claims (41)

  1. 소오스, 드레인 및 채널을 포함하는 기판;
    상기 기판의 상기 채널 상에 형성된 게이트; 및
    상기 채널 아래에 구비된 홀 저장 유닛(hole reserving unit)을 포함하고,
    상기 기판은,
    절연층; 및 상기 절연층 상에 형성된, 상기 소오스, 상기 드레인 및 상기 채널을 포함하는 반도체층으로 이루어지고,
    상기 홀 저장 유닛은,
    다른 반도체층; 및 상기 다른 반도체층 내에 존재하는 홀 저장체(hole reservoir)를 포함하는 것을 특징으로 하는 커패시터리스 디램.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 상기 다른 반도체층은 p형 반도체층인 것을 특징으로 하는 커패시터리스 디램.
  5. 제 1 항에 있어서, 상기 홀 저장체의 가전대(valence band)는 상기 반도체층의 가전대보다 높은 것을 특징으로 하는 커패시터리스 디램.
  6. 제 1 항에 있어서, 상기 홀 저장체의 가전대(valence band)는 상기 다른 반도체층의 가전대보다 높은 것을 특징으로 하는 커패시터리스 디램.
  7. 제 1 항에 있어서, 상기 홀 저장 유닛은,
    상기 소오스 및 상기 드레인 사이의 상기 반도체층의 하층부에 형성되고, 상기 소오스 및 드레인과 이격된 상기 홀 저장체인 것을 특징으로 하는 커패시터리스 디램.
  8. 제 7 항에 있어서, 상기 홀 저장체의 가전대(valence band)는 상기 반도체층의 가전대보다 높은 것을 특징으로 하는 커패시터리스 디램.
  9. 제 1 항에 있어서, 상기 홀 저장체는 상기 소오스 및 상기 드레인과 이격된 것을 특징으로 하는 커패시터리스 디램.
  10. 제 5 항, 제 6 항 및 제 8 항 중 어느 한 항에 있어서, 상기 홀 저장체는 반도체 물질 및 금속 물질 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 커패시터리스 디램.
  11. 제 10 항에 있어서, 상기 반도체층은 Si층이고, 상기 반도체 물질은 Ge, Si-Ge, Al-Sb 및 Ga-Sb 중 어느 하나인 것을 특징으로 하는 커패시터리스 디램.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 기판은 SOI(Silicon On Insulator) 기판인 것을 특징으로 하는 커패시터리스 디램.
  13. 제 1 항에 있어서, 상기 반도체층의 상기 소오스 및 상기 드레인 사이의 영역은 완전 공핍된 영역(fully depleted region) 또는 부분 공핍된 영역(partially depleted region)인 것을 특징으로 하는 커패시터리스 디램.
  14. 삭제
  15. 제 1 항 및 제 7 항 중 어느 한 항에 있어서, 상기 홀 저장체는 층(layer) 구조인 것을 특징으로 하는 커패시터리스 디램.
  16. 제 1 항 및 제 7 항 중 어느 한 항에 있어서, 상기 홀 저장체는 양자점들(quantum dots)을 포함하는 것을 특징으로 하는 커패시터리스 디램.
  17. 절연층 및 반도체층이 차례로 적층된 구조의 기판을 마련하는 단계;
    상기 반도체층의 하층부에 상기 절연층과 접촉되고 이격된 두 산화 영역을 형성하는 단계;
    상기 산화 영역 사이의 상기 반도체층에 불순물을 이온주입하여 홀 저장체를 형성하는 단계;
    상기 홀 저장체에 대응하는 상기 반도체층의 영역 상에 게이트를 형성하는 단계; 및
    상기 게이트 양측의 상기 산화 영역에 대응하는 상기 반도체층의 영역에 소오스 및 드레인을 형성하는 단계;를 포함하는 것을 특징으로 하는 커패시터리스 디램의 제조방법.
  18. 삭제
  19. 제 17 항에 있어서, 상기 홀 저장체는 상기 산화된 두 영역 사이의 상기 반도체층 내에 묻혀(buried) 있는 것을 특징으로 하는 커패시터리스 디램의 제조방법.
  20. 삭제
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제 17 항에 있어서, 상기 홀 저장체를 형성하기 위해 상기 반도체층 내에 이온주입하는 상기 불순물은 Ge인 것을 특징으로 하는 커패시터리스 디램의 제조방법.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제 17 항에 있어서, 상기 산화 영역을 형성하는 단계와 상기 홀 저장체를 형성하는 단계 사이에, 상기 산화 영역 사이의 상기 반도체층 내에 p형 불순물을 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 커패시터리스 디램의 제조방법.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제 17 항에 있어서, 상기 기판을 마련하는 단계와 상기 산화 영역을 형성하는 단계 사이에 상기 산화 영역 사이의 상기 반도체층 내에 p형 불순물을 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 커패시터리스 디램의 제조방법.
  24. 삭제
  25. 제1 반도체층, 홀 저장층 및 제2 반도체층이 차례로 적층된 구조물을 마련하는 단계;
    상기 구조물 상에 게이트용 마스크층을 형성하는 단계;
    상기 마스크층 양측의 상기 제2 반도체층 및 상기 홀 저장층을 식각하고, 상기 제1 반도체층의 일부를 소정 두께로 식각하는 단계;
    상기 마스크층을 제거하는 단계;
    상기 식각된 제1 반도체층 상에 상기 홀 저장층 및 상기 제2 반도체층을 덮는 절연층을 형성하는 단계;
    상기 절연층이 형성된 결과물을 뒤집는 단계;
    상기 홀 저장층에 대응하는 상기 제1 반도체층의 영역 상에 게이트를 형성하는 단계; 및
    상기 게이트 양측의 상기 제1 반도체층에 소오스 및 드레인을 형성하는 단계;를 포함하는 것을 특징으로 하는 커패시터리스 디램의 제조방법.
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 청구항 30은(는) 설정등록료 납부시 포기되었습니다.
    제 25 항에 있어서, 상기 적층 구조물을 뒤집는 단계와 상기 게이트를 형성하는 단계 사이에 상기 제1 반도체층의 상부면을 주어진 두께까지 식각하는 단계를 더 포함하는 것을 특징으로 하는 커패시터리스 디램의 제조방법.
  31. 절연층 및 반도체층이 차례로 적층된 구조를 포함하는 기판을 마련하는 단계;
    상기 반도체층의 일부 상에 홀 저장체를 형성하는 단계;
    상기 반도체층 상에 상기 홀 저장체를 덮는 다른 반도체층을 형성하는 단계;
    상기 홀 저장체 상부의 상기 다른 반도체층 상에 게이트를 형성하는 단계; 및
    상기 게이트 양측의 상기 다른 반도체층 내에 소오스 및 드레인을 형성하는 단계;를 포함하는 것을 특징으로 하는 커패시터리스 디램의 제조방법.
  32. 삭제
  33. 청구항 33은(는) 설정등록료 납부시 포기되었습니다.
    제 31 항에 있어서, 상기 기판을 마련하는 단계와 상기 홀 저장체를 형성하는 단계 사이에 일부 두께의 상기 반도체층을 식각하는 단계를 더 포함하는 것을 특징으로 하는 커패시터리스 디램의 제조방법.
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 제 31 항에 있어서, 상기 다른 반도체층을 형성하는 단계와 상기 게이트를 형성하는 단계 사이에 상기 홀 저장체 양측의 상기 반도체층의 일부를 산화시키는 단계를 더 포함하는 것을 특징으로 하는 커패시터리스 디램의 제조방법.
  39. 제 38 항에 있어서, 상기 반도체층의 산화된 부분에 접촉되는, 상기 다른 반도체층의 하층부를 산화시키는 것을 특징으로 하는 커패시터리스 디램의 제조방법.
  40. 제 31 항에 있어서, 상기 홀 저장체는 복수의 양자점을 포함하는 것을 특징으로 하는 커패시터리스 디램의 제조방법.
  41. 제 38 항 또는 제 39 항에 있어서, 상기 산화시키는 단계와 상기 게이트 형성 단계 사이에 상기 홀 저장체가 존재하는 상기 반도체층 및 상기 다른 반도체층 영역에 p형 불순물을 주입하는 것을 특징으로 하는 커패시터리스 디램의 제조방법.
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