JP2009033149A - キャパシタレスdram及びその製造及び動作方法 - Google Patents
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Abstract
【課題】キャパシタレスDRAM及びその製造方法及び動作方法を提供する。
【解決手段】ソース、ドレイン及びチャンネル層を備える基板;チャンネル層上に備えられた電荷保存層;チャンネル層及び電荷保存層と接するゲートを備えることを特徴とするキャパシタレスDRAM。前記チャンネル層は前記ソース及び前記ドレインより突出しており、前記電荷保存層は前記ソース及び前記ドレインと離隔している。前記ゲートは、前記チャンネル層の対向する両側面の上端、前記電荷保存層の対向する両側面及び上面上に備えられている。
【選択図】図2
【解決手段】ソース、ドレイン及びチャンネル層を備える基板;チャンネル層上に備えられた電荷保存層;チャンネル層及び電荷保存層と接するゲートを備えることを特徴とするキャパシタレスDRAM。前記チャンネル層は前記ソース及び前記ドレインより突出しており、前記電荷保存層は前記ソース及び前記ドレインと離隔している。前記ゲートは、前記チャンネル層の対向する両側面の上端、前記電荷保存層の対向する両側面及び上面上に備えられている。
【選択図】図2
Description
本発明は、半導体素子及びその製造及び動作方法に係り、より詳細にはキャパシタレスDRAM及びその製造及び動作方法に関する。
一般的なDRAM(Dynamic Random Access Memory)(以下、既存のDRAM)のメモリセルは、1つのトランジスタ及び1つのキャパシタを備える1T/1C構造である。トランジスタ及びキャパシタをいずれも備える既存のDRAMのセル面積を縮めるのは非常に困難である。
このようなスケールダウン問題を考慮して、キャパシタなしにトランジスタだけでもデータを保存できるDRAM、いわゆる、キャパシタレス1T DRAMが提案された。提案されたキャパシタレス1T DRAM(以下、従来のキャパシタレスDRAM)は電気的にフローティングされたチャンネルを持つ。
図1A及び図1Bは、従来のキャパシタレスDRAM及びその動作方法を示す。
図1A及び図1Bを参照すれば、SOI(Silicon On Insulator)基板100上にゲート110が形成されている。基板100は、第1シリコン層10、酸化物層20及び第2シリコン層30が順次に積層された構造であり、ゲート110は、ゲート絶縁層40とゲート導電層50とが順次に積層された構造である。ゲート110の両側の第2シリコン層30内にソース30a及びドレイン30bが形成されている。ソース30aとドレイン30bとの間に、第1シリコン層10と電気的に隔離したフローティングチャンネルボディ30cが存在する。
図1Aに示したように、ゲート導電層50、ソース30a及びドレイン30bそれぞれに0.6V、0V及び2.3Vの電圧を印加すれば、ソース30aからフローティングチャンネルボディ30cを通じてドレイン30bに電子(ELECTRON)が移動する。この過程でフローティングチャンネルボディ30c内で、電子衝突による電子−正孔対が発生する。この時に発生した正孔は、フローティングチャンネルボディ30cの外部に抜け出せずにその内部に蓄積される。かかる正孔を過剰正孔5という。このように、フローティングチャンネルボディ30cに過剰正孔5が蓄積された状態を第1状態という。
図1Bに示したように、ゲート導電層50、ソース30a及びドレイン30bそれぞれに0.6V、0V及び−2.3Vの電圧を印加すれば、フローティングチャンネルボディ30cとドレイン30bとの間に順方向バイアスが印加される。このようにすれば、過剰正孔5がフローティングチャンネルボディ30cから除去され、フローティングチャンネルボディ30c内に電子7が過多になる。このように、フローティングチャンネルボディ30cに電子7が過多に存在する状態を第2状態という。
フローティングチャンネルボディ30cは、前記第1及び第2状態で相異なる電気抵抗を表すために、前記第1及び第2状態はそれぞれデータ‘1’及び‘0’に対応できる。
しかし、従来のキャパシタレスDRAMでは、フローティングチャンネルボディ30cのデータ保有特性がよくない。具体的に説明すれば、従来のキャパシタレスDRAMで、フローティングチャンネルボディ30cの広い領域がソース30a及びドレイン30bと接しているため、それらの接合領域で多量の電荷が漏れる。したがって、フローティングチャンネルボディ30cでのデータ保存時間が短くなりうる。
さらに、スケールダウンのためにフローティングチャンネルボディ30cの長さを短縮させれば、しきい電圧の確保のために、フローティングチャンネルボディ30c内のドーピング濃度を上昇させねばならない。ところが、このようにすれば、フローティングチャンネルボディ30cとソース/ドレイン30a、30bとの接合漏れ電流が増加してデータ保有特性がさらに低下する。
また従来のキャパシタレスDRAMは平面形であるため、フローティングチャンネルボディ30cの長さが臨界値以下に短縮されれば、ソース30aとドレイン30bとの間に所望しない干渉効果、いわゆる、短チャンネル効果が発生して素子の動作特性が劣化する恐れがある。したがって、従来のキャパシタレスDRAMのスケールダウンは容易ではない。
本発明が解決しようとする技術的課題は、前述した従来技術の問題点を改善するためのものであり、データ保有特性を改善でき、短チャンネル効果を抑制できるキャパシタレスDRAMを提供するところにある。
本発明が解決しようとする他の技術的課題は、前記キャパシタレスDRAMの製造方法を提供するところにある。
本発明が解決しようとするさらに他の技術的課題は、前記キャパシタレスDRAMの動作方法を提供するところにある。
前記技術的課題を達成するために、本発明はソース、ドレイン及びチャンネル層を備える基板と、前記チャンネル層上に備えられた電荷保存層と、前記チャンネル層及び前記電荷保存層と接するゲートと、を備えることを特徴とするキャパシタレスDRAMを提供する。
前記チャンネル層は、前記ソース及び前記ドレインより突出しており、前記電荷保存層は前記ソース及び前記ドレインと離隔する。
前記ゲートは、前記チャンネル層の対向する両側面の上端、前記電荷保存層の対向する両側面及び上面上に備えられうる。このとき、前記チャンネル層の前記両側面の下段上に絶縁層が備えられうる。
前記ゲートは、前記チャンネル層の対向する両側面と、前記電荷保存層の対向する両側面及び上面上に備えられうる。
前記電荷保存層の価電子帯は、前記ソースと前記ドレインとの間に存在するチャンネル層の価電子帯より高い。
前記チャンネル層は、真性半導体層またはp型半導体層でありうる。
前記電荷保存層は、p型半導体層または化合物半導体層でありうる。
前記化合物半導体層はSiGe層でありうる。
前記基板は、絶縁層と、前記絶縁層上に形成された、前記ソース、前記ドレイン及び前記チャンネル層を備える半導体層と、を備える。
前記基板は、SOI基板でありうる。
前記他の技術的課題を達成するために、本発明は、上端部に電荷保存層を持つ半導体パターン層が上面上に備えられたベース基板を設けるステップと、前記ベース基板上に前記半導体パターン層を覆うゲート物質層を形成するステップと、前記ゲート物質層をパターニングして前記半導体パターン層の両側部を露出させるステップと、前記半導体パターン層の前記両側部の一部の厚さを除去するステップと、前記半導体パターン層の前記両側部の一部の厚さが除去された部分にそれぞれソース及びドレインを形成するステップと、を含むことを特徴とするキャパシタレスDRAMの製造方法を提供する。
前記ソースと前記ドレインとの間に存在するチャンネル層は前記ソース及び前記ドレインより突出しており、前記電荷保存層は前記ソース及び前記ドレインと離隔している。
前記電荷保存層の価電子帯は、前記ソースと前記ドレインとの間に存在するチャンネル層の価電子帯より高い。
前記チャンネル層は、真性半導体層またはp型半導体層でありうる。
前記電荷保存層は、p型半導体層または化合物半導体層でありうる。
前記化合物半導体層はSiGe層でありうる。
本発明の第1実施形態によれば、絶縁層及び前記絶縁層上の半導体層を備える基板を設けるステップと、前記半導体層の上端部を前記電荷保存層に変化させるステップと、前記電荷保存層及び前記半導体層をパターニングするステップと、を含む。
前記電荷保存層は、前記半導体層の前記上端部にp型不純物をイオン注入して形成できる。
前記半導体層はシリコン層であり、前記電荷保存層は前記半導体層の前記上端部にGeイオンを注入した後、前記Geイオンが注入された前記半導体層をアニーリングすることで形成できる。
前記基板は、SOI基板でありうる。
前記電荷保存層及び前記半導体層をパターニングするステップは、前記電荷保存層上にマスク層を形成するステップと、前記マスク層の両側の前記電荷保存層及びその下の前記半導体層の一部をエッチングするステップと、前記マスク層を除去するステップと、を含むことができる。
前記半導体層の一部をエッチングするステップと前記マスク層を除去するステップとの間に、前記マスク層の両側に残留した前記半導体層を酸化させるステップをさらに含むことができる。
前記電荷保存層及び前記半導体層をパターニングするステップは、前記電荷保存層上にマスク層を形成するステップと、前記絶縁層が露出されるまで前記マスク層の両側の前記電荷保存層及びその下の前記半導体層をエッチングするステップと、前記マスク層を除去するステップと、を含むことができる。
本発明の第2実施形態によれば、前記半導体パターン層を備えた前記ベース基板を設けるステップは、絶縁層及び前記絶縁層上のシリコン層を備える基板を設けるステップと、前記シリコン層上にSiGeからなる前記電荷保存層を形成するステップと、前記電荷保存層及び前記シリコン層をパターニングするステップと、を含む。
前記基板は、SOI基板でありうる。
前記電荷保存層及び前記シリコン層をパターニングするステップは、前記電荷保存層上にマスク層を形成するステップと、前記マスク層の両側の前記電荷保存層及びその下の前記シリコン層の一部をエッチングするステップと、前記マスク層を除去するステップと、を含むことができる。
前記シリコン層の一部をエッチングするステップと前記マスク層を除去するステップとの間に、前記マスク層の両側に残留した前記シリコン層を酸化させるステップをさらに含むことができる。
前記電荷保存層及び前記シリコン層をパターニングするステップは、前記電荷保存層上にマスク層を形成するステップと、前記絶縁層が露出されるまで前記マスク層の両側の前記電荷保存層及びその下の前記シリコン層をエッチングするステップと、前記マスク層を除去するステップと、を含むことができる。
前記さらに他の技術的課題を達成するために、本発明は、前述した本発明のキャパシタレスDRAM、すなわち、ソースとドレイン及びチャンネル層とを備える基板、前記チャンネル層上に備えられた電荷保存層、前記チャンネル層及び前記電荷保存層と接するゲートを備えるキャパシタレスDRAMを設けるステップと、前記ソース、前記ドレイン及び前記ゲートそれぞれに電圧を印加するステップと、を含むキャパシタレスDRAMの動作方法を提供する。
前記電圧は、データ書き込み電圧、データ読み出し電圧及びデータ消去電圧のうちの1つでありうる。
本発明のキャパシタレスDRAMは、ソース及びドレインと離隔した電荷保存層を持つところ、優秀なデータ保有特性を表すことができる。特に、本発明を利用すれば、電荷保存層の高さを高める方法でキャパシタレスDRAMのデータ保有時間を容易に長くすることができる。
また、本発明のキャパシタレスDRAMは、ソース及びドレインより突出したチャンネル層を持つところ、すなわち、フィントランジスタ構造を持つところ、短チャンネル効果によって動作特性が劣化することを抑制できる。したがって、本発明のキャパシタレスDRAMは高集積化に有利である。
さらに、本発明のキャパシタレスDRAMは、単一ゲート構造を持つため、既存のダブルゲート構造を持つDRAMより容易に製造できる。
以下、本発明の望ましい実施形態によるキャパシタレスDRAM及びその製造及び動作方法を、添付した図面を参照して詳細に説明する。この過程で図面に示した層や領域の厚さは、明細書の明確性のために多少誇張して図示したものである。詳細な説明全体にわたって同じ参照番号は、同じ構成要素を表す。
図2は、本発明の一実施形態によるキャパシタレスDRAMの斜視図であり、図3は、図2のI−I’線の断面図であり、図4は、図2のII−II’線の平面図である。
図2ないし図4を参照すれば、基板200に互いに離隔したソースS1及びドレインD1が備えられている。ソースS1及びドレインD1は、n+半導体層、例えば、n+シリコン層でありうる。ソースS1とドレインD1との間にチャンネル層C1が存在する。チャンネル層C1は、ソースS1及びドレインD1よりZ軸方向に多少突出しているのが望ましい。チャンネル層C1とソースS1との高さ差は20nm程度でありうる。チャンネル層C1がソースS1及びドレインD1より突出することによって、電荷の移動経路であるチャンネルの有効長は長くなりうる。したがって、本発明を利用すれば、短チャンネル効果を抑制できる。
チャンネル層C1上に電荷保存層H1が備えられる。チャンネル層C1がソースS1及びドレインD1より突出することによって、電荷保存層H1は、ソースS1及びドレインD1から離隔できる。電荷保存層H1は、チャンネル層C1の価電子帯より高い価電子帯を持つ物質でありうる。例えば、チャンネル層C1は、真性半導体層またはp−半導体層であり、電荷保存層H1は、チャンネル層C1よりドーピング濃度の高いp型半導体層(例えば、p+半導体層)であるか、SiGe層のような化合物半導体層でありうる。このように電荷保存層H1の価電子帯チャンネル層C1の価電子帯より高いため、電荷保存層H1内にホールが容易に蓄積されうる。電荷保存層H1の高さを高めて電荷保存層H1の体積を増加させれば、電荷保存層H1の保存容量は増大し、電荷保存層H1でのデータ保有時間は長くなる。SiGe層の価電子帯はp+半導体層の価電子帯より高いために、SiGe層を電荷保存層H1として使用すれば、データ保有時間を長くするのにさらに有利である。また、電荷保存層H1は、ソースS1及びドレインD1と離隔しているために、接合漏れ電流に起因したデータ保有特性の劣化が防止される。したがって、本発明を利用すれば、キャパシタレスDRAMのデータ保有特性を改善できる。
チャンネル層C1及び電荷保存層H1と接するゲート210が存在する。ゲート210は、順次に積層されたゲート絶縁層45及びゲート導電層55を備える。ゲート210は、チャンネル層C1の対向する両側面の上端、電荷保存層H1の対向する両側面及び上面上に備えられうる。ここで、チャンネル層C1及び電荷保存層H1それぞれの前記両側面は、YZ平面と平行した面である。ゲート210下のチャンネル層C1の下段部上には絶縁層25’が備えられうる。絶縁層25’は、ソースS1及びドレインD1側に延びうる。ゲート210がチャンネル層C1及び電荷保存層H1それぞれの少なくとも一部と接するという条件を満たす限り、ゲート210の形態は多様に変更される。例えば、図5に示したように、ゲート210はチャンネル層C1の下段部まで延びうる。この場合、絶縁層25’は備えられなくてもよい。図2と図5との差はゲート210の形態及び絶縁層25’の有無にある。
図2及び図5に詳細に図示していないが、基板200は、絶縁層及び前記絶縁層上に形成された半導体層を備えることができる。前記半導体層内にソースS1、ドレインD1及びチャンネル層C1が備えられうる。前記半導体層はシリコン層であり、基板200はSOI基板でありうる。
かかる構造を持つ本発明の実施形態によるキャパシタレスDRAMを利用したデータの記録または消去は、電荷保存層H1に過剰正孔を蓄積するか、電荷保存層H1に蓄積された過剰正孔を除去することによって行われる。電荷保存層H1に前記過剰正孔を蓄積する過程は、第1及び第2メカニズムに分けることができる。前記第1メカニズムは、電子の衝突による電子−正孔対の生成であり、前記第2メカニズムは、電子のトンネリングによる正孔の生成である。電荷保存層H1に前記過剰正孔が蓄積された状態は、データ‘1’が記録された状態と見なすことができる。
電荷保存層H1から前記過剰正孔が除去された状態、あるいは、電荷保存層H1に電子が過多に存在する時、データ‘0’が記録されたと見なすことができる。電荷保存層H1に記録されたデータによってチャンネル層C1の電気抵抗は変わる。したがって、チャンネル層C1の電気抵抗を測定することによって電荷保存層H1に記録されたデータを読み出すことができる。
図6は、本発明によるキャパシタレスDRAMの電流−電圧(I−V)特性を示すグラフである。
図6の結果は、図2のキャパシタレスDRAMに対するシミュレーションを通じて得られたものである。前記シミュレーションでチャンネル層C1のX軸方向による厚さ及び高さは、それぞれ63nm及び40nmとし、電荷保存層H1のZ軸方向による厚さは60nmとした。図6で横軸は、ゲート210に印加される電圧(以下、ゲート電圧)Vgであり、縦軸は、ドレイン電流Idである。
図6で第1曲線G1は、電荷保存層H1に過剰正孔が蓄積された状態、すなわちデータ‘1’が記録された時(以下、‘1’状態)の電流−電圧特性を示し、第2曲線G2は、電荷保存層H1から過剰正孔が除去された状態、すなわち、データ‘0’が記録された時(以下、‘0’状態)の結果を示す。
電荷保存層H1を前記‘1’状態にするために、ゲート電圧Vg、ドレインD1に印加される電圧(以下、ドレイン電圧)Vd及びソースS1に印加される電圧(以下、ソース電圧)Vsにそれぞれ−2.5V、1.0V及び0Vを印加できる。かかる書き込み動作時に利用されるメカニズムは、前述した第2メカニズムに従う。前述した第1メカニズムを利用して電荷保存層H1を前記‘1’状態にするためには、ゲート電圧Vg、ドレイン電圧Vd及びソース電圧Vsにそれぞれ1.0V、3.0V及び0Vを印加できる。そして、電荷保存層H1を前記‘0’状態にするために、ゲート電圧Vg、ドレイン電圧Vd及びソース電圧Vsにそれぞれ1.0V、−1.0V及び0Vを印加できる。電荷保存層H1を前記‘0’状態にする原理は、電荷保存層H1の価電子帯を強制的に低めて、電荷保存層H1に蓄積されたホールを除去することである。本発明のキャパシタレスDRAMは、既存キャパシタレスDRAMに比べて中性状態でも高濃度の正孔を保存しているため、電荷保存層H1を前記‘0’状態にする時、過剰正孔だけではなく、本来保存された既存の正孔も枯渇させて、前記‘0’状態をさらに強化できる。
本発明者は図6に示したように、ゲート電圧Vgを0Vから1.0Vまで高めつつドレイン電流Idの変化を測定した。
図6を参照すれば、ゲート電圧Vgが0.25V以上に高くなるにつれて、前記‘1’状態のドレイン電流Idと前記‘0’状態のドレイン電流Idとの差が順次に大きくなるということが分かる。また、ゲート電圧Vgが0.8V程度である時、前記‘1’状態のドレイン電流Idと前記‘0’状態のドレイン電流Idとの差が6.5μA程度であり、読み出し動作のための高いセンシングマージンが確保されるということが分かる。前記読み出し動作時に、ドレイン電圧Vdは0.2V程度とすることができる。
図7は、本発明による他のキャパシタレスDRAMの電流−電圧(I−V)特性を示す。図6と図7との差は、チャンネル層C1の厚さから起因する。図7の結果を得るために行ったシミュレーションで、チャンネル層C1のX軸方向による厚さは20nmであった。チャンネル層C1の厚さを除外した残りの条件は、図6を得るために行ったシミュレーション条件と同一である。図7で第1曲線G1’は、電荷保存層H1に過剰正孔が蓄積された‘1’状態の電流−電圧特性を示し、第2曲線G2’は、電荷保存層H1から過剰正孔が除去された‘0’状態の結果を示す。
図7を参照すれば、チャンネル層C1の厚さが20nm程度と非常に薄いとしても、ゲート電圧Vgが0.6V程度である時、前記‘1’状態のドレイン電流Idと前記‘0’状態のドレイン電流Idとの差が2.5μm程度であって、読み出し動作のためのセンシングマージンが確保されることが分かる。これを通じて、本発明の実施形態によるキャパシタレスDRAMは、小型化されても優秀な読み出し/書き込み性能を維持するということが分かる。
表1は、電荷保存層H1を前記‘1’状態及び‘0’状態にするためのゲート電圧Vg、ドレイン電圧Vd及びソース電圧Vsを整理したものである。表1で‘読み出し’は、電荷保存層H1の状態を読み出すための電圧を表す。データの消去は、データの書き込み原理と同じ原理で行われうる。例えば、電荷保存層H1の状態を‘1’状態から‘0’状態にすることによって、電荷保存層H1に記録されたデータ‘1’を消去できる。
図8Aないし図8Hは、本発明の一実施形態によるキャパシタレスDRAMの製造方法を示す。
図8Aを参照すれば、第1シリコン層15、酸化物層25及び第2シリコン層35が順次に積層されたSOI基板200’を設ける。この時、第2シリコン層35は、真性シリコン層またはp−シリコン層でありうる。
図8Bを参照すれば、第2シリコン層35の上層部を電荷保存層H1に変化させる。電荷保存層H1を形成する方法は多様である。例えば、第2シリコン層35の前記上層部にp型不純物を高濃度でドーピングして、p+シリコンからなる電荷保存層H1を形成できる。または、第2シリコン層35の前記上層部にGeイオンを注入した後、前記上層部をアニーリングしてGeを隔離(segregation)させることによって、SiGeからなる電荷保存層H1を形成できる。ここで、図示していないが、第2シリコン層35の前記上層部を電荷保存層H1に変化させる代わりに、第2シリコン層35上に電荷保存層を形成することもできる。すなわち、第2シリコン層35上にエピタキシャル成長法でSiGe層を形成して、それを電荷保存層として使用できる。
次いで、電荷保存層H1上に第1マスク層M1を形成する。第1マスク層M1により電荷保存層H1のX軸方向による両側部が露出される。第1マスク層M1の両側の電荷保存層H1及びその下の第2シリコン層35の一部をエッチングする。その結果が図8Cに図示されている。
第1マスク層M1をイオン注入マスクとして使用して、第1マスク層M1の両側の第2シリコン層35内にO2イオンを注入した後、O2イオンが注入された第2シリコン層35をアニーリングして酸化させる。その結果、図8Dに示したように、第1マスク層M1の両側の酸化物層25上に他の酸化物層(以下、第2酸化物層)25’が形成される。その後、第1マスク層M1を除去する。
図8Eを参照すれば、電荷保存層H1及び第2シリコン層35の露出された表面上にゲート絶縁層45を形成する。ゲート絶縁層45は、熱酸化法によるシリコン酸化物で形成するか、CVD(Chemical Vapor Deposition)によるシリコン酸化物で形成できる。次いで、ゲート絶縁層45及び第2酸化物層25’上にゲート導電層55を形成する。ゲート絶縁層45及びゲート導電層55は2層構造のゲート物質層を構成する。次いで、ゲート導電層55上に第2マスク層M2を形成する。第2マスク層M2は、X軸と平行したライン形態として第2シリコン層35の中央部を横切ることができる。すなわち、第2マスク層M2により、ゲート導電層55のY軸方向による両側部が露出されうる。
次いで、第2マスク層M2の両側のゲート導電層55とゲート絶縁層45とを順次にエッチングする。その結果が図8Fに図示されている。図8Fを参照すれば、前記エッチングの結果、ゲート絶縁層45とゲート導電層55とを備えるゲート210が形成され、電荷保存層H1の両側部が露出される。
次いで、第2マスク層M2を除去し、ゲート210をエッチングマスクとして利用して、電荷保存層H1及びその下の第2シリコン層35の一部の厚さをエッチングする。この時、エッチングガスとしてHClガス及びHFガスなどを使用できる。前記エッチングの結果、図8Gのような結果物を得ることができる。
図8Hを参照すれば、第2シリコン層35の前記両側部のエッチングされた部分にn型不純物を高濃度にドーピングして、ソースS1及びドレインD1を形成する。ソースS1とドレインD1との間の第2シリコン層35はチャンネル層C1になる。チャンネル層C1は、ソースS1及びドレインD1よりZ軸方向に多少突出できる。
図示していないが、ソースS1及びドレインD1を形成する前に、ゲート210、電荷保存層H1及び露出されたチャンネル層C1のY軸方向による両側壁に絶縁スペーサを形成できる。
本発明によるキャパシタレスDRAMの製造方法は多様に変更される。例えば、図8Bステップで、第1マスク層M1の両側の電荷保存層H1及びその下の第2シリコン層35の全部をエッチングできる。この場合、図5の構造が得られる。
前記の説明で多くの事項が具体的に記載されているが、それらは発明の範囲を限定するというより、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、図2の構造でゲート210の形態は変わることができ、ソースS1とドレインD1との役割は互いに変わることができ、図2及び図8Aの基板200、200’の構造は変わることができるということが理解できるであろう。したがって、本発明の範囲は説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想により定められねばならない。
本発明は、メモリ関連の技術分野に好適に用いられる。
25’ 絶縁層
45 ゲート絶縁層
55 ゲート導電層
200 基板
210 ゲート
C1 チャンネル層
D1 ドレイン
H1 電荷保存層
S1 ソース
45 ゲート絶縁層
55 ゲート導電層
200 基板
210 ゲート
C1 チャンネル層
D1 ドレイン
H1 電荷保存層
S1 ソース
Claims (24)
- ソース、ドレイン及びチャンネル層を備える基板と、
前記チャンネル層上に備えられた電荷保存層と、
前記チャンネル層及び前記電荷保存層と接するゲートと、を備えることを特徴とするキャパシタレスDRAM。 - 前記チャンネル層は前記ソース及び前記ドレインより突出しており、前記電荷保存層は前記ソース及び前記ドレインと離隔したことを特徴とする請求項1に記載のキャパシタレスDRAM。
- 前記ゲートは、前記チャンネル層の対向する両側面の上端、前記電荷保存層の対向する両側面及び上面上に備えられたことを特徴とする請求項1に記載のキャパシタレスDRAM。
- 前記チャンネル層の前記両側面の下段上に絶縁層が備えられたことを特徴とする請求項3に記載のキャパシタレスDRAM。
- 前記ゲートは、前記チャンネル層の対向する両側面と、前記電荷保存層の対向する両側面及び上面上に備えられたことを特徴とする請求項1に記載のキャパシタレスDRAM。
- 前記電荷保存層の価電子帯は前記チャンネル層の価電子帯より高いことを特徴とする請求項1に記載のキャパシタレスDRAM。
- 前記基板は、
絶縁層と、
前記絶縁層上に形成された、前記ソース、前記ドレイン及び前記チャンネル層を備える半導体層と、を備えることを特徴とする請求項1に記載のキャパシタレスDRAM。 - 請求項1ないし請求項7のうちの何れか1項に記載のキャパシタレスDRAMを設けるステップと、
前記ソース、前記ドレイン及び前記ゲートそれぞれに電圧を印加するステップと、を含むことを特徴とするキャパシタレスDRAMの動作方法。 - 前記電圧は、データ書き込み電圧、データ読み出し電圧及びデータ消去電圧のうちの1つであることを特徴とする請求項8に記載のキャパシタレスDRAMの動作方法。
- 前記チャンネル層は前記ソース及び前記ドレインより突出しており、前記電荷保存層は前記ソース及び前記ドレインと離隔したことを特徴とする請求項8に記載のキャパシタレスDRAMの動作方法。
- 前記電荷保存層の価電子帯は、前記チャンネル層の価電子帯より高いことを特徴とする請求項8に記載のキャパシタレスDRAMの動作方法。
- 上端部に電荷保存層を持つ半導体パターン層が上面上に備えられたベース基板を設けるステップと、
前記ベース基板上に前記半導体パターン層を覆うゲート物質層を形成するステップと、
前記ゲート物質層をパターニングして前記半導体パターン層の両側部を露出させるステップと、
前記半導体パターン層の前記両側部の一部の厚さを除去するステップと、
前記半導体パターン層の前記両側部の一部の厚さが除去された部分にそれぞれソース及びドレインを形成するステップと、を含むことを特徴とするキャパシタレスDRAMの製造方法。 - 前記ソースと前記ドレインとの間に存在するチャンネル層は前記ソース及び前記ドレインより突出しており、前記電荷保存層は前記ソース及び前記ドレインと離隔したことを特徴とする請求項12に記載のキャパシタレスDRAMの製造方法。
- 前記電荷保存層の価電子帯は、前記ソースと前記ドレインとの間に存在するチャンネル層の価電子帯より高いことを特徴とする請求項12に記載のキャパシタレスDRAMの製造方法。
- 前記半導体パターン層を備えた前記ベース基板を設けるステップは、
絶縁層及び前記絶縁層上の半導体層を備える基板を設けるステップと、
前記半導体層の上端部を前記電荷保存層に変化させるステップと、
前記電荷保存層及び前記半導体層をパターニングするステップと、を含むことを特徴とする請求項12に記載のキャパシタレスDRAMの製造方法。 - 前記電荷保存層は、前記半導体層の前記上端部にp型不純物をイオン注入して形成することを特徴とする請求項15に記載のキャパシタレスDRAMの製造方法。
- 前記半導体層はシリコン層であり、
前記電荷保存層は前記半導体層の前記上端部にGeイオンを注入した後、前記Geイオンが注入された前記半導体層をアニーリングすることで形成することを特徴とする請求項15に記載のキャパシタレスDRAMの製造方法。 - 前記電荷保存層及び前記半導体層をパターニングするステップは、
前記電荷保存層上にマスク層を形成するステップと、
前記マスク層の両側の前記電荷保存層及びその下の前記半導体層の一部をエッチングするステップと、
前記マスク層を除去するステップと、を含むことを特徴とする請求項15に記載のキャパシタレスDRAMの製造方法。 - 前記半導体層の一部をエッチングするステップと前記マスク層を除去するステップとの間に、
前記マスク層の両側に残留した前記半導体層を酸化させるステップをさらに含むことを特徴とする請求項18に記載のキャパシタレスDRAMの製造方法。 - 前記電荷保存層及び前記半導体層をパターニングするステップは、
前記電荷保存層上にマスク層を形成するステップと、
前記絶縁層が露出されるまで前記マスク層の両側の前記電荷保存層及びその下の前記半導体層をエッチングするステップと、
前記マスク層を除去するステップと、を含むことを特徴とする請求項15に記載のキャパシタレスDRAMの製造方法。 - 前記半導体パターン層を備えた前記ベース基板を設けるステップは、
絶縁層及び前記絶縁層上のシリコン層を備える基板を設けるステップと、
前記シリコン層上にSiGeからなる前記電荷保存層を形成するステップと、
前記電荷保存層及び前記シリコン層をパターニングするステップと、を含むことを特徴とする請求項12に記載のキャパシタレスDRAMの製造方法。 - 前記電荷保存層及び前記シリコン層をパターニングするステップは、
前記電荷保存層上にマスク層を形成するステップと、
前記マスク層の両側の前記電荷保存層及びその下の前記シリコン層の一部をエッチングするステップと、
前記マスク層を除去するステップと、を含むことを特徴とする請求項21に記載のキャパシタレスDRAMの製造方法。 - 前記シリコン層の一部をエッチングするステップと前記マスク層を除去するステップとの間に、
前記マスク層の両側に残留した前記シリコン層を酸化させるステップをさらに含むことを特徴とする請求項22に記載のキャパシタレスDRAMの製造方法。 - 前記電荷保存層及び前記シリコン層をパターニングするステップは、
前記電荷保存層上にマスク層を形成するステップと、
前記絶縁層が露出されるまで前記マスク層の両側の前記電荷保存層及びその下の前記シリコン層をエッチングするステップと、
前記マスク層を除去するステップと、を含むことを特徴とする請求項21に記載のキャパシタレスDRAMの製造方法。
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