JP2011519483A5 - - Google Patents
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Description
本発明は、キャパシタレスメモリ素子に関し、電荷貯蔵のための別途のキャパシタを形成しないことができるメモリ素子に関する。
一般的に、メモリ素子は、所定の情報を貯蔵及び保管し、必要な時点で取り出すことができる装置を指す。このようなメモリ素子の一例としてDRAM(Dynamic Random Access Memory)素子を挙げることができる。DRAMは、1つのトランジスタ及び1つのキャパシタで構成された複数の単位セルが集積されている。すなわち、単位セルのキャパシタに電荷のチャージング有無を基準にして1ビットの情報を貯蔵する。
近年、同一面積に多い単位セルを集積させて、さらに多い情報を貯蔵し、価格競争力を確保するための研究が行われている。このように同一面積にさらに多い数の単位セルを集積させるためには、単位セルを構成するトランジスタとキャパシタの集積面積(サイズ)を低減しなければならない。しかし、トランジスタとキャパシタの面積を無制限に低減することができないという短所がある。
キャパシタの面積が減少すれば、それによってキャパシタンスが減少するようになる。したがって、キャパシタを一定に維持するためには、キャパシタの高さを増加させなければならない。すなわち、例えば、DRAMのデザインルールが60nmである場合、キャパシタの高さは約1.6μmになる。仮にDRAMのデザインルールが40nmと減少する場合、キャパシタの高さは、約2.0μmと増加するようになる。このようにキャパシタの高さが増加する場合、シリンダー構造のキャパシタ製作のためのホールを形成するとき、縦横比が大きくなるため、円滑なパターニングが困難になる問題が発生する。また、隣接キャパシタ間の間隔が減少し、キャパシタの高さが増加し、そのため、キャパシタの倒れ現象などに起因して隣接するキャパシタが電気的に接続される問題が発生する。したがって、DRAMのデザインルールが40nm以下と減少する場合、シリンダー構造のキャパシタを適用しにくいことが現況である。
これより、最近、前述したように、デザインルールの減少に伴い、多くの問題を発生させるDRAM素子のキャパシタを除去し、これを代替することができる素子形態に関する研究が活発に進行中にある。その一例として、1つのトランジスタで単位セルを製作したキャップレスメモリ素子(キャパシタレスメモリ素子)がある。キャパシタレスメモリ素子の場合、従来のキャパシタの代わりに、トランジスタのシリコン本体に電荷をチャージングする。
このようなキャパシタレスメモリ素子は、トランジスタのドレインにゲートより大きい電圧が印加されれば、ドレインの強い電界により衝突イオン化(impact ionization)が発生し、電子は、ドレインに抜け出るが、ホールは、シリコン本体(ゲートの下側シリコン層)に蓄積される。このようなホールの蓄積によってしきい電圧が変化し、そのため、ドレイン電流が変化する(これをキンク効果(kink effect)という)。この時、ドレイン電流の変化を読み出し、セルのビット情報貯蔵有無を判断する。
しかし、従来のキャパシタレスメモリ素子は、ソース及びドレイン領域が形成されたシリコン本体にホールが蓄積されるため、シリコン本体に蓄積されたホールが時間が経つにつれてソース及びドレインに漏洩される。そのため、不十分なホール保有時間を有するようになり、円滑な情報貯蔵能力が低下するという問題がある。
これより、本発明は、電荷(ホールまたは電子)が蓄積される本体の一部に電荷の漏洩を防止するストレージ層を形成し、電荷保有時間を増加させて、情報貯蔵能力を向上させることができるキャパシタレスメモリ素子を提供する。
本発明によるキャパシタレスメモリ素子において、半導体基板と、前記半導体基板上に位置する絶縁層と、前記絶縁層上の一部領域に形成されたストレージ領域と、前記ストレージ領域上に位置し、前記ストレージ領域とバレンスバンドエネルギー(Valenceband energy)差を有するチャネル領域と、前記チャネル領域上に順次に形成されたゲート絶縁膜及びゲート電極と、前記チャネル領域に接続され、前記ゲート電極の両側領域に位置するソース及びドレイン領域とを含むキャパシタレスメモリ素子を提供する。
また、本発明によるゲート電極の下側領域に電荷を貯蔵するキャパシタレスメモリ素子において、半導体基板と、前記半導体基板上に位置する絶縁層と、前記絶縁層上の一部領域に形成されたストレージ領域と、前記ストレージ領域上に位置するチャネル領域と、前記チャネル領域上に順次に形成されたゲート絶縁膜及びゲート電極と、前記チャネル領域に接続され、前記ゲート電極の両側領域に位置するソース及びドレイン領域とを含み、前記ストレージ領域と前記チャネル領域を形成する材料成分が互いに異なるキャパシタレスメモリ素子を提供する。
前記ストレージ領域は、前記チャネル領域とバレンスバンドエネルギー差を有することが好ましい。
前記ストレージ領域は、前記チャネル領域に形成されるチャネルを構成する電荷と異なる極性の電荷を貯蔵することが効果的である。
前記ストレージ領域は、前記チャネル領域に形成されるチャネルを構成する電荷と異なる極性の電荷を貯蔵することが効果的である。
前記ストレージ領域にチャネルが形成され、前記チャネル領域は、前記ストレージ領域に形成されるチャネルを構成する電荷と異なる極性の電荷を貯蔵することが好ましい。
前記ストレージ領域のバンドギャップが前記チャネル領域のバンドギャップより小さく、前記ストレージ領域の電子親和度が前記チャネル領域の電子親和度より小さいことが好ましい。
前記ストレージ領域のバンドギャップが前記チャネル領域のバンドギャップより小さく、前記ストレージ領域の電子親和度が前記チャネル領域の電子親和度より小さいことが好ましい。
前記ストレージ領域のバンドギャップが前記チャネル領域のバンドギャップより大きくてもよく、前記ストレージ領域の電子親和度が前記チャネル領域の電子親和度より大きくてもよい。
真空レベル基準で、前記ストレージ領域のバレンスバンドエネルギーが前記チャネル領域のバレンスバンドエネルギーより低いことが好ましい。
前記バレンスバンドエネルギー差が0.1〜1eVであることが効果的である。
前記バレンスバンドエネルギー差が0.1〜1eVであることが効果的である。
前記絶縁層上に順次に形成された第1層及び第2層を具備し、前記第2層上に前記ゲート絶縁膜及び前記ゲート電極が形成され、前記ストレージ領域は、前記第1層内に形成され、前記チャネル領域は、前記第2層内に形成されることが好ましい。
前記ソース及びドレイン領域は、前記ゲート電極両側の前記第2層に不純物イオン注入を通じて形成されることが効果的である。
前記第1層は、Ge含有材料を含み、前記第2層は、Si含有材料を含むことが好ましい。
前記第1層は、Ge含有材料を含み、前記第2層は、Si含有材料を含むことが好ましい。
前記第1層は、SiGe系材料を含み、前記第2層は、Si系材料を含むことが効果的である。
前記第1層及び第2層のうちいずれか1層は、ストレインド(strained)された層であることが好ましい。
前記第1層及び第2層のうちいずれか1層は、ストレインド(strained)された層であることが好ましい。
前記絶縁層上の一部領域に形成された第1層と、前記絶縁層上に前記第1層の上面及び側面上に形成された第2層を具備して、前記第1層上側の前記第2層上に前記ゲート電極が形成されて、前記ストレージ領域は前記第1層で、前記チャネル領域は前記第1層上側に位置する前記第2層内に形成されることができる。
前記ソース及びドレイン領域は前記ゲート電極両側の前記第2層に不純物イオン注入を通じて形成されることが効果的である。
前記第1層はGe含有材料を含み、前記第2層はSi含有材料を含むことが効果的である。
前記第1層はGe含有材料を含み、前記第2層はSi含有材料を含むことが効果的である。
前記第1層はSiGe系材料を含み、前記第2層はSi系材料を含むことが好ましい。
前記第1層及び第2層のうちいずれか1層は、ストレインドされた層であることが好ましい。
前記第1層及び第2層のうちいずれか1層は、ストレインドされた層であることが好ましい。
前記絶縁層上の一部領域に形成された第1層と、前記絶縁層上に前記第1層の上面及び側面上に形成された第2層とを具備し、前記第1層上側の前記第2層上に前記ゲート電極が形成され、前記ストレージ領域は、前記第1層であり、前記チャンネル領域は、前記第1層上側に位置する前記第2層内に形成されることができる。
前記ソース及びドレイン領域は、前記ゲート電極両側の前記第2層に不純物イオン注入を通じて形成されることが効果的である。
前記第1層は、Ge含有材料を含み、前記第2層は、Si含有材料を含むことが効果的である。
前記第1層は、Ge含有材料を含み、前記第2層は、Si含有材料を含むことが効果的である。
前記第1層は、SiGe系材料を含み、前記第2層は、Si系材料を含むことが好ましい。
前記第1層及び第2層のうちいずれか1層は、ストレインドされた層であることが好ましい。
前記第1層及び第2層のうちいずれか1層は、ストレインドされた層であることが好ましい。
前記絶縁層上の一部領域に島またはバー形状に形成された第1層と、前記第1層の側壁及び上部面上に形成された第2層とを具備し、前記ゲート絶縁膜は、前記第2層を取り囲み、前記ゲート電極は、前記第2層の側壁面領域の前記ゲート絶縁膜上に形成され、前記ストレージ領域は、前記ゲート電極と重畳する前記第1層内に形成され、前記チャネル領域は、前記ゲート電極と重畳する前記第2層内に形成されることができる。
前記ソース及びドレイン領域は、前記ゲート電極両側の前記第2層に不純物イオン注入を通じて形成されることが好ましい。
前記第1層は、Ge含有材料を含み、前記第2層は、Si含有材料を含むことが好ましい。
前記第1層は、Ge含有材料を含み、前記第2層は、Si含有材料を含むことが好ましい。
前記第1層は、SiGe系材料を含み、前記第2層は、Si系材料を含むことが好ましい。
前記第1層及び第2層のうちいずれか1層は、ストレインドされた層であることが効果的である。
前記第1層及び第2層のうちいずれか1層は、ストレインドされた層であることが効果的である。
前記絶縁層上の一部領域に島またはバー形状に形成された第1層と、前記第1層の側壁及び上部面上に形成された第2層とを具備し、前記ゲート電極は、前記第2層の一部を取り囲み、前記ストレージ領域は、前記ゲート電極と重畳する前記第1層に形成され、前記チャネル領域は、前記ゲート電極と重畳する前記第2層に形成されることができる。
前記ソース及びドレイン領域は、前記ゲート電極両側の前記第2層に不純物イオン注入を通じて形成されることが好ましい。
前記第1層は、Ge含有材料を含み、前記第2層は、Si含有材料を含むことが好ましい。
前記第1層は、Ge含有材料を含み、前記第2層は、Si含有材料を含むことが好ましい。
前記第1層は、SiGe系材料を含み、前記第2層は、Si系材料を含むことが好ましい。
前記第1層及び第2層のうちいずれか1層は、ストレインドされた層であることが効果的である。
前記第1層及び第2層のうちいずれか1層は、ストレインドされた層であることが効果的である。
前記ストレージ領域は、Ge含有材料を含み、前記チャネル領域は、Si含有材料を含むことが好ましい。
前記ストレージ領域は、ストレインド(strained)Ge含有層を含み、前記チャネル領域は、Si含有層を含むことが効果的である。
前記ストレージ領域は、ストレインド(strained)Ge含有層を含み、前記チャネル領域は、Si含有層を含むことが効果的である。
前記ストレージ領域は、リラックスド(relaxed)Ge含有層を含み、前記チャネル領域は、ストレインドSi含有層を含むことが好ましい。
前記ストレージ領域は、SiGe系材料を含み、前記チャネル領域は、Si系材料を含むことが可能である。
前記ストレージ領域は、SiGe系材料を含み、前記チャネル領域は、Si系材料を含むことが可能である。
前記ストレージ領域は、ストレインドSiGe層を含み、前記チャネル領域は、Si層を含むことが好ましい。
前記ストレージ領域は、リラックスドSiGe層を含み、前記チャネル領域は、ストレインドSi層を含むことが効果的である。
前記ストレージ領域は、リラックスドSiGe層を含み、前記チャネル領域は、ストレインドSi層を含むことが効果的である。
前記SiGe系材料のGe濃度は、10〜95at%であることが好ましい。
前記ゲート電極を含む全体構造上に形成された層間絶縁膜と、前記層間絶縁膜の一部を貫通して前記ソース及びドレイン領域に各々接続された第1及び第2配線とをさらに具備することが可能である。
前記ゲート電極を含む全体構造上に形成された層間絶縁膜と、前記層間絶縁膜の一部を貫通して前記ソース及びドレイン領域に各々接続された第1及び第2配線とをさらに具備することが可能である。
前記ソース及びドレイン領域に提供されるソース及びドレイン電圧レベルを各々制御し、ストレージ領域にチャージングされる電荷量を制御してマルチレベル駆動することが可能である。
前記ゲート電極と前記半導体基板には、各々ゲート電圧とバイアス電圧が印加され、前記ゲート電圧とバイアス電圧の極性は、反対であることが効果的である。
前記ゲート電極にゲート電圧、前記ソース及びドレイン領域に各々ソース及びドレイン電圧、そして、前記半導体基板にバイアス電圧を印加するものの、前記ゲート電極に提供されるゲート電圧と前記半導体基板に提供されるバイアス電圧を制御し、マルチビット駆動することが可能である。
前記ゲート電極にゲート電圧、前記ソース及びドレイン領域に各々ソース及びドレイン電圧、そして、前記半導体基板にバイアス電圧を印加するものの、前記ゲート電極に提供されるゲート電圧と前記半導体基板に提供されるバイアス電圧を制御し、マルチビット駆動することが可能である。
前記ゲート電極に前記バイアス電圧と極性が異なるゲート電圧を印加して第1ビット駆動し、前記ゲート電極と前記半導体基板に前記第1ビット駆動と異なる極性のゲート電圧及びバックバイアス電圧を印加して第2ビット駆動することが好ましい。
前記第2ビット駆動で、前記バックバイアス電圧の絶対値のサイズは、前記ゲート電圧の絶対値のサイズより大きいことが効果的である。
前述したように、本発明は、チャネル領域の下側にチャネル領域とバレンスバンドエネルギーが異なるストレージ領域を配設し、ストレージ領域内に電荷をトラップするようにして、既存の電荷チャージングのために使用したキャパシタを省略することができる。
また、本発明は、真空レベル基準で、ストレージ領域のバレンスバンドエネルギーをチャネル領域より低くして、ストレージ領域にトラップされた電荷が容易に抜け出ないようにして、電荷の保有時間を増加させて情報貯蔵能力を向上させることができる。
また、本発明は、電荷の保有時間を増大させることによって素子の信頼性を向上させることができる。
また、本発明は、ストレージ領域による電荷トラップによりバックバイアスによる依存性を低減することができる。
また、本発明は、ストレージ領域による電荷トラップによりバックバイアスによる依存性を低減することができる。
また、本発明は、素子に印加される電圧を調節してマルチレベルセルを具現することができ、単一セルで複数ビットを具現することができる。
添付の図面を参照して本発明の実施例をさらに詳しく説明する。しかし、本発明は、以下に開示される実施例に限定されるものではなく、互いに異なる多様な形態に具現されることができ、但し、本実施例は、本発明の開示が完全にし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
図面において、様々な層及び各領域を明確に表現するために厚さを拡大して表現しており、図面上で、同一の符号は、同一の要素を示している。また、層、膜、領域、板などの部分が他の部分の上部に、または上にあると表現される場合は、各部分が他の部分の直ぐ上部、または直ぐ上にある場合だけでなく、各部分と他の部分との間にさらに他の部分がある場合をも含む。
図1は、本発明の一実施例によるキャパシタレスメモリ素子の断面図である。図2〜図4は、各々一実施例の第1〜第3変形例によるキャパシタレスメモリ素子の断面図である。図5は、一実施例の他の例によるキャパシタレスメモリ素子の断面図である。図6は、第2変形例の他の例によるキャパシタレスメモリ素子の断面図である。
図1を参照すれば、本実施例によるキャパシタレスメモリ素子は、半導体基板110と、その上側に位置する絶縁層120と、絶縁層120上に順次に積層された第1層130及び第2層140と、前記第2層140上の一部に形成されたゲート電極部150と、前記ゲート電極部150両側の第1層130及び第2層140に各々形成されたソース及びドレイン領域160、170とを含む。ここで、第1層130内には、ストレージ領域Tが位置し、第2層140内には、チャネル領域Cが位置する。
また、前記ゲート電極部150及び前記第2層140の上側に形成された層間絶縁膜180と、前記層間絶縁膜180の一部を貫通して層間絶縁膜180下側のソース及びドレイン領域160、170に直接接続された第1及び第2配線部190、200とをさらに具備する。第1配線部200は、第1コンタクトプラグ201を通じてソース領域160に接続され、第2配線部190は、第2コンタクトプラグ191を通じてドレイン領域170に接続される。この時、第1及び第2コンタクトプラグ201、191は、層間絶縁膜180の一部を除去し、その下側のソース及びドレイン領域160、170の一部を露出するコンタクトホールと、コンタクトホール内側に充填された導電性物質とを含む。このように本実施例のキャパシタレスメモリ素子は、キャパシタを使用せずに、直接配線部とソース及びドレイン領域160、170とを連結させることができる。
前記半導体基板110として単一元素の半導体基板または化合物半導体基板を使用することができる。前記半導体基板110には、所定の不純物がドーピングされることができる。
絶縁層120としてシリコン酸化膜層またはシリコン窒化膜層を使用することができる。本実施例では、シリコン酸化膜を絶縁層120として使用する。この時、シリコン酸化膜は、半導体基板110の一部を酸化させて製作することができる。しかし、これに限定されず、イオン注入を通じて絶縁層120を製作してもよい。
ゲート電極部150は、第2層140の上側の一部領域に形成されたゲート絶縁膜151と、ゲート絶縁膜151上に形成されたゲート電極152と、ゲート電極152の側面に設けられたスペイサー153とを具備する。この時、ゲート絶縁膜151は、単層または多層で製作されることができる。本実施例では、ゲート絶縁膜151としてシリコン酸化膜を使用する。しかし、これに限定されず、ゲート絶縁膜151として低誘電率の絶縁性膜を使用してもよい。ゲート電極152は、単層または多層で製作することができ、本実施例では、図示していないが、ゲート電極152として不純物(例えば、NタイプまたはPタイプ)がドーピングされたポリシリコン層とその上側に形成された金属層とを含むこともできる。また、必要に応じて、ゲート電極152の一部が前記第2層140の内側に突出されてもよい。前述したようなゲート電極部150は、ワードライン(またはゲートライン)(図示せず)を通じて印加された電圧によって第2層140に形成されるチャネルを制御する。したがって、ゲート電極部150の形状は、前述した説明に限定されず、前記チャネル制御のための多様な形状が可能である。
ソース及びドレイン領域160、170は、ゲート電極部150両側の第1層130及び第2層140に不純物イオン注入を通じて形成される。ここで、不純物イオンとしてNタイプまたはPタイプイオンを使用することができる。本実施例では、Nタイプの不純物を注入し、ソース及びドレイン領域160、170を形成する。ここで、イオン注入時にLDD(lightly doped drain)イオン注入を実行することもできる。もちろんこれに限定されず、前記ゲート電極部150両側のソース領域160及びドレイン領域170に該当する領域を第1層130及び第2層140内に形成せず、その代わりに別途の接合層(図示せず)を形成し、ソース及びドレイン領域160、170を形成してもよい。前述したソース及びドレイン領域160、170は、印加された電圧によって第2層140に形成されたチャネルに沿って電子を移動させる。したがって、ソース及びドレイン領域160、170の形状は、前述した説明に限定されず、前記チャネルに電子を移動させるための多様な形状が可能である。
本実施例の第2層140は、その下部に形成された第1層130とのバレンスバンドエネルギー差を利用してストレージ領域Tに貯蔵された電荷(本実施例ではホール)の移動を阻止する層として作用し、その一部領域でチャネルが形成される層である。第2層140のうちゲート電極部150下部とソース及びドレイン領域160、170との間の領域に位置する領域がチャネル領域Cとして作用する。
本実施例の第1層130は、その上部に形成された第2層140とのバレンスバンドエネルギー差を利用してその一部領域が電荷を貯蔵する空間として作用する層である。第1層130のうちゲート電極部150の下側の第2層140下部とソース及びドレイン領域160、170との間の領域に位置する第1層130が電荷を貯蔵するストレージ領域Tとして作用する。すなわち、チャネル領域Cの下側がストレージ領域Tとして作用する。
前述したように、第1層130と第2層140間のバレンスバンドエネルギー差によってエネルギー障壁が形成される。したがって、エネルギー障壁によって第1層130内部に電荷が容易に漏洩または消滅しないようになる。これは、第1層130内の電荷の保有時間を増やすことができることを意味する。この時、前記第1層130のバレンスバンドエネルギーが第2層140のバレンスバンドエネルギーより低いことが効果的である(真空レベル基準)。
第2層140と第1層130間のバレンスバンドエネルギー差は、0.1〜1eV以内の範囲を有することが好ましい。前記エネルギー差が0.1eVより小さい場合には、2つの層間のエネルギー障壁が低くて、電荷の漏洩を効果的に防止することができない。したがって、エネルギー差は、0.1eVまたはこれより大きいことが効果的である。また、エネルギー差が1eVより大きい場合には、エネルギー障壁が非常に大きいため、電荷をチャージングするために必要な電圧が増加する問題が発生する。
例えば、第2層140にSiを使用し、第1層130にGeを使用する場合を考慮すれば、次の通りである。ここで、Siは、エネルギーバンドギャップが1.1eVであり、電子親和度が4.05eVであり、Geは、エネルギーバンドギャップが0.65eVであり、電子親和度が3.9eVである(真空レベル基準)。この時、SiとGe層が接合されれば、2つの材料のエネルギーバンドギャップ差及び電子親和度の差異によって2つの材料間のバレンスバンドエネルギー差(offset)が約0.374eV程度発生する。このようなバレンスバンドエネルギー差によって2つの材料間にウェルバリア(Well barrier)が生ずるようになり、電荷は、ウェルバリアによって閉じ込められる。
したがって、第2層140と第1層130は、エネルギーバンドギャップ及び電子親和度が互いに異なる材料が使用されることが効果的である。第1層130のエネルギーバンドギャップ及び電子親和度が小さいことがさらに効果的である(真空レベル基準)。
ここで、SiとGeは、格子定数の差異が大きいため、2つの材料を結晶欠陥なしに連続成長させることに困難が発生することができる。SiGeは、Siよりバンドギャップ及び電子親和度が小さく、Siとの接合界面特性に優れている。そこで、SiGe層は、第1層130として優れた特性を有する。また、SiGeは、Geの含量によって所望の特性を容易に制御することができる。
前述した説明では、第2層140のチャネル内で電子が移動し、第1層130に蓄積される電荷としてホールを使用することを中心に説明した。しかし、これに限定されず、前記第2層140のチャネル内でホールが移動し、第2層140と第1層130との間の電子親和度差によって第1層130に蓄積される電荷として電子を使用してもよい。この場合、前述したエネルギーバンドギャップ及び電子親和度が互いに反対になることができる。すなわち、第2層140のエネルギーバンドギャップ及び電子親和度が第1層130のエネルギーバンドギャップ及び電子親和度より小さくてもよい(真空レベル基準)。
本実施例では、前記第2層140としてシリコンSi層を使用し、第1層130としてシリコンゲルマニウム(SiGe)層を使用する。ここで、本実施例では、前記第1層130としてストレインドSiGe層を使用することが好ましい。このために、本実施例では、第1Si基板を用意し、第1Si基板上にストレイントSiGe層を形成、一例としてエピタキシャルに形成する。次に、その表面に酸化膜が形成された第2Si基板を用意する。次に、第1Si基板のSiGe層と第2Si基板の酸化膜をボンディングさせる。その後、SiGe層上の第1Si基板の一部を剥離する。これにより、半導体基板上に絶縁層、ストレイントSiGe層及びSi層が順次に積層された変形されたSOI形態の素材を製作することができる。
前述したように、第2層140とのバレンスバンドエネルギー差を利用してその内側に電荷を貯蔵する第1層130を有する素子は、前述した構成に限定されず、多様な変形が可能である。
すなわち、図2の第1変形例に示されたように、キャパシタレスメモリ素子は、絶縁層120上側の一部に島またはライン形状に形成された第1層130と、前記第1層130の上側に形成された第2層140と、前記第2層140上側に形成されたゲート電極部150と、前記ゲート電極部150両側で前記第2層140に形成されたソース及びドレイン領域160、170とを含む。前述のような形状で第1層130を形成すれば、第1層130全部がストレージ領域Tとなることができ、チャネル領域Cは、前記第2層140内においてソース及びドレイン領域160、170の間に形成されることができる。
この時、前記第2層140とソース及びドレイン領域160、170は、同一の物質層であり、前記第1層130は、前記第2層140とソース及びドレイン領域160、170よりバレンスバンドエネルギーが低い物質層であることが効果的である(真空レベル基準)。これにより、第1層130内側にホールを閉じ込むことができるようになる。本変形例では、第2層140としてSi層を使用し、第1層130としてストレインドSiGe層を使用する。したがって、第1層130の少なくとも3面がSi層で取り囲まれていて、ホールの保有特性をさらに増大させることができる。
このような構造を製作するために、前述した実施例のように、半導体基板110上に絶縁層120及びストレインドSiGe層とSi層が順次に積層させた素材を製作する。次に、マスクを利用したエッチング工程を通じてゲート電極部150が形成される領域を除いた残りの領域のSi層とSiGe層をすべて除去する。これにより、ゲート電極部150が形成される領域の絶縁層120上にSiGe層とSi層が残留する。この時、必要に応じてSiGe層上のSi層を除去することができる。しかし、半導体基板110上に絶縁層120とストレインドSiGe層を積層した後、エッチング工程を通じてゲート電極部150が形成される領域を除いた領域のストレインドSiGe層を除去してもよい。
次に、パターニングされたストレインドSiGe層及び絶縁層120上にSi層を成長する。これにより、Si層がストレインドSiGe層を覆うように製作することができる。次に、前記Si層上に前記パターニングされたストレインドSiGe層と整列されたゲート電極部150を形成する。そして、ゲート電極部150両側のSi層に不純物イオン注入を行い、ソース及びドレイン領域160、170を製作する。
しかし、これに限定されるものではない。まず、絶縁層120とSi層が積層された半導体基板110を用意する。次に、ゲート電極部150が形成される領域のSi層を除去する。次に、Si層が除去された領域の絶縁層120上にSiGe層を形成した後、SiGe層上にSi層を形成する。この時、絶縁層120上にSiGe層形成のために別途のシード層を利用した選択蒸着を行うことができ、残りの領域のSi層上にマスクを塗布し、該当領域のみを選択蒸着させてもよい。次に、ストレインドSiGe層上のSi層上にゲート電極部150を形成し、ゲート電極部150両側のSi層に不純物イオンを注入し、ソース及びドレイン領域160、170を製作する。
前述した例において、ストレインド(変形された)SiGe層は、圧縮変形された(compressively strained)SiGe層であってもよい。
また、図3の第2変形例のように、第1層130として応力緩和された(relaxed)SiGe層を使用し、第2層140としてストレインドSi層を使用することができる。
また、図3の第2変形例のように、第1層130として応力緩和された(relaxed)SiGe層を使用し、第2層140としてストレインドSi層を使用することができる。
このために、勾配SiGe層(Graded SiGe layer)とバッファーSiGe層が形成された第1Si基板を用意する。次に、その表面に絶縁層が形成された第2Si基板を用意する。次に、第1Si基板のバッファーSiGe層と第2Si基板の絶縁層をボンディングさせ、バッファーSiGe層の一部を基準にして剥離し、第1Si基板と第2Si基板を分離させる。これにより、半導体基板110上に絶縁層120とバッファーSiGe層(第1層130)が形成される。次に、バッファーSiGe層上にストレインドSi層(第2層140)を形成するが、一例としてエピタキシャルに形成する。前記ストレインドSi層上にゲート電極部150を形成し、ゲート電極部150両側のストレインドSi層とバッファーSiGe層に不純物をイオン注入し、ソース及びドレイン領域160、170を形成する。ここで、チャネル領域Cは、第2層140のソース及びドレイン領域160、170間の領域に形成されることができ、ストレージ領域Tは、前記チャネル領域C下部の第1層130内に形成されることができる。
しかし、これに限定されるものではない。まず、絶縁層120及び上側Si層が形成された半導体基板110を用意する。次に、上側Si層上にストレインドSiGe層を形成する。その後、酸化工程を通じてストレインドSiGe層をリラックスドSiGe層に変更させ、上側Si層を酸化させて絶縁層120として形成する。次に、SiGe層上に形成された酸化膜を除去する。次に、露出されたSiGe層上にストレインドSi層を形成してもよい。
また、図4の第3変形例のように、第1層130を島またはライン形状に製作し、その上側に第2層140を形成する。この時、第1層130としてSiGe層を使用し、少なくとも第1層130上側の第2層140をストレインドSi層で製作する。このために、前述した第2変形例または第3変形例で説明したような製作技術を導入することができる。ストレインドSi層を使用することによって、第2層140内の電子の移動度が増加し、そのため、メモリマージンと電荷保有時間がさらに増加することができる。
前述した例において、ストレインド(変形された)Si層は、引張変形された(tensile strained)Si層であってもよい。
また、前述した実施例と第2変形例に限定されず、ソース及びドレイン領域160、170が第2層140内に形成されてもよい。すなわち、図5に示された実施例の他の例示を見れば、ゲート電極部150両側の第2層140領域にのみイオン注入を行い、ソース及びドレイン領域160、170が第2層140領域内に形成されるようにした。また、図6に示された第2変形例の他の例示を見れば、ゲート電極150両側の第2層140にソース及びドレイン領域160、170が形成されるようにした。これにより、ソース及びドレイン領域160、170による電荷の漏洩を防止することができる。
また、前述した実施例と第2変形例に限定されず、ソース及びドレイン領域160、170が第2層140内に形成されてもよい。すなわち、図5に示された実施例の他の例示を見れば、ゲート電極部150両側の第2層140領域にのみイオン注入を行い、ソース及びドレイン領域160、170が第2層140領域内に形成されるようにした。また、図6に示された第2変形例の他の例示を見れば、ゲート電極150両側の第2層140にソース及びドレイン領域160、170が形成されるようにした。これにより、ソース及びドレイン領域160、170による電荷の漏洩を防止することができる。
もちろん本実施例と変形例では、第2層140及び第1層130にSi及びSiGeを使用することを中心に説明した。第2層140がSi系含有材料で形成されることができ、第1層130がGe系含有材料で形成されることができる。しかし、これに限定されず、前述したように、電子親和度とエネルギーバンドギャップの差、そしてバレンスバンドエネルギー差を有する多様な材料が選択されることができる。
前述した構造のキャパシタレスメモリ素子の動作を説明すれば、次の通りである。
図7は、一実施例によるキャパシタレスメモリ素子の動作を説明するための概念図である。図8及び図9は、一実施例によるキャパシタレスメモリ素子の動作を説明するための概念断面図である。
図7は、一実施例によるキャパシタレスメモリ素子の動作を説明するための概念図である。図8及び図9は、一実施例によるキャパシタレスメモリ素子の動作を説明するための概念断面図である。
ここで、図8の(a)は、書き込み動作を説明するための概念断面図であり、図8の(b)は、“1”のデータが書き込まれた素子の読み取り動作を説明するための概念断面図であり、図9の(a)は、消去動作を説明するための概念断面図であり、図9の(b)は、“0”データ(すなわち消去データ)が書き込まれた素子の読み取り動作を説明するための概念断面図である。
一般的なメモリ素子の単位セルでの電圧電流は、図7に示されたN1グラフのように、電圧が増加するほど電流が一定に増加し、収束される。しかし、本実施例で説明したキャパシタレスメモリ素子は、キンク効果によって図7のN2グラフのように、電圧が増加する場合、その電流がさらに増加する区間が発生する。これは、チャネル領域C下側に位置する第1層130に電荷(すなわちホール)が蓄積されるからである。そして、このように第1層130に電荷が蓄積された場合、図7のN3グラフのように、電圧が減少しても、電流フローが初期と異なるフローを示す。したがって、第1層130のホール蓄積有無によって電流フローが変化し、このような電流フローの差を利用して素子に使用された情報を判断する。
この時、前記素子に“1”に該当するデータを書き込むために、ドレイン領域170にキンク効果を起こす電圧以上の書き込み電圧を提供し、素子に“0”に該当するデータで消去するために、ドレイン領域170に消去電圧を提供する。そして、素子に書き込まれたデータを判別するために、前記キンク電圧と消去電圧間の読み取り電圧を印加する。
例えば、図8及び図9に示されたように、書き込み電圧として3Vの電圧を使用し、消去電圧として−1Vの電圧を使用し、読み取り電圧として1.5Vを使用する場合を想定すれば、次の通りである。
まず、書き込み動作をするために、図8の(a)に示されたように、ゲート電極部150に2Vの電圧を印加し、ソース領域160に接地電圧GNDを提供し、ドレイン領域170に3Vを印加した。この時、図8の(a)に示されたように、第1層130にホールが蓄積されるようになる。また、第1層130に蓄積されたホールは、第1層130と第2層140間のエネルギー差によって第1層130内にトラップされる。次に、消去動作をするために、図9の(a)に示されたように、ゲート電極部150に2Vの電圧を印加し、ソース領域160に接地電圧GNDを提供し、ドレイン領域170に−1Vを印加した。この時、図9の(a)に示されたように、第1層130には、ホールが蓄積されないようになる。
また、読み取り動作をするために、図8の(b)及び図9の(b)に示されたように、ゲート電極部150に2Vの電圧を印加し、ソース領域160に接地電圧GNDを提供し、ドレイン領域170に1.5Vを印加した。この時、図8の(b)に示されたように、第1層130にホールがトラップされた場合(すなわち“1”データが書き込まれた場合)には、図7に示された“1”データが書き込まれた状態の電流が流れるようになる。一方、図9の(b)に示されたように、第1層130にホールがトラップされていない場合(すなわち“0”データが書き込まれた場合)には、図7に示された“0”データが書き込まれた状態の電流が流れるようになる。これは、前述したように、第1層130にホールがトラップされている場合には、素子のしきい電圧に変化が発生し、さらに多い電流が流れるからである。
このように第1層130内のホールは、第1層130と第2層140間のエネルギーバンド差によってトラップされている。したがって、第1層130内のホール保有時間が従来の第1層130を形成しない場合に比べて大きく増大させることができる。また、第1層130は、全体空乏(Full Depletion)と部分空乏(Partial depletion)構造に共に適用可能である。また、本実施例では、素子の半導体基板にバックバイアスを印加させてホール保有時間をさらに増やすことができる。すなわち、印加されたバックバイアスがホールを保持するようになり、第1層130内のホール保有時間を増大させることができる。また、既存の第1層130を使用しない全体空乏構造よりさらに小さいバックバイアス電圧を印加することができる。
また、本実施例によるキャパシタレスメモリ素子は、ソース領域160及びドレイン領域170に印加される電圧によってマルチレベル駆動が可能である。
図10は、一実施例によるキャパシタレスメモリ素子のマルチレベル動作を説明するための概念断面図である。
図10は、一実施例によるキャパシタレスメモリ素子のマルチレベル動作を説明するための概念断面図である。
図10を参照すれば、ゲート電極部150に印加されるゲート電圧VGとバックバイアス電圧VBを一定に維持した状態で、ソース領域160に印加されるソース電圧VS及びドレイン領域170に印加されるドレイン電圧VDを制御することによって、マルチレベル駆動が可能になる。これは、本実施例の第1層130にチャージングされる電荷の量が、従来のSi層だけを使用した場合に比べて100倍以上多いため、ソース電圧を通じて第1層130にチャージングされる電荷量を制御することによって、マルチレベルの駆動が可能になる(図12参照)。
例えば、ゲート電極部150に2Vのゲート電圧VGを印加し、ソース領域160に接地電圧(GND=0V)を提供して、ドレイン領域170に−1Vのドレイン電圧VDを印加し、バックバイアスVBとして−2Vを印加する場合、第1レベルのドレイン電流D0が流れるようになる。また、ゲート電極部150に2Vのゲート電圧VGを印加し、バックバイアスVBとして−2Vを印加し、ソース領域160に0Vのソース電圧VSを提供し、ドレイン領域170に3Vのドレイン電圧VDを印加する場合、第1レベルと異なる第2レベルのドレイン電流D1が流れる。また、ゲート電極部150に2Vのゲート電圧VGを印加し、バックバイアスVBとして−2Vを印加し、ソース領域160に0.5Vのソース電圧VSを提供し、ドレイン領域170に3Vのドレイン電圧VDを印加する場合、第1及び第2レベルと異なる第3レベルのドレイン電流D2が流れる。また、ゲート電極部150に2Vのゲート電圧VGを印加し、バックバイアスVBとして−2Vを印加し、ソース領域160に1Vのソース電圧VSを提供し、ドレイン領域170に3Vのドレイン電圧VDを印加する場合、第1〜第3レベルと異なる第4レベルのドレイン電流D3が流れる。すなわち、ドレイン電圧を固定させ、ソース電圧を0Vから徐々に上昇させれば、チャージングされる電荷の量が減少し、ソース電圧より低いドレイン電圧を印加する場合、ストレージ領域にチャージングされた電荷が消去されることによって、ソース及びドレイン電圧の変化によって異なるサイズのドレイン電流が流れることができる。
これを表で整理すれば、表1の通りである。
上記説明では、ソース電圧VSとして0V、0.5V及び1Vの電圧を使用した。しかし、これに限定されず、これより多いレベルの電圧をソース電圧に使用することができる。そして、ドレイン電圧として−1Vと3Vを使用したが、ドレイン電圧としてソース電圧より低いレベルの第1ドレイン電圧を使用するか、またはソース電圧より高いレベルの電圧を使用してもよい。
また、本実施例によるキャパシタレスメモリ素子は、マルチビットの具現が可能である。
図11は、一実施例によるキャパシタレスメモリ素子のマルチビット動作を説明するための概念断面図である。
図11は、一実施例によるキャパシタレスメモリ素子のマルチビット動作を説明するための概念断面図である。
図11を参照すれば、ゲート電圧VGとバックバイアス電圧VBを変化させて第1ビット動作と第2ビット動作を行うことができる。また、各ビット動作でドレイン電圧VDを変化させて、その出力状態を変化させることができる。
例えば、ゲート電極部150に2Vのゲート電圧VGを印加し、ソース領域160に接地電圧GNDをソース電圧VSとして提供し、バックバイアスとして−2Vを提供した状態で、ドレイン領域170に3Vと−1Vを各々ドレイン電圧VDとして印加し、第1ビットの動作を行う(図11の(a)参照)。
また、ゲート電極部150に−2Vのゲート電圧VGを印加し、ソース領域160に接地電圧GNDを提供し、バックバイアスVBとして20Vを提供した状態でドレイン領域170に3Vと−1Vを各々ドレイン電圧VDとして印加し、第2ビットの動作を行うことができるようになる(図11の(b)参照)。
すなわち、前記ゲート電極のゲート電圧として前記バイアス電圧と異なる極性の電圧を印加して第1ビットの動作を行い、前記ゲート電極と前記半導体基板に前記第1ビット動作と異なる極性のゲート電圧及びバイアス電圧を印加して第2ビットの動作を行うことができる。ここで、第2ビット動作時にバイアス電圧の絶対値が前記ゲート電圧の絶対値より大きいことが好ましい。
前述した実施例と変形例で説明したように、本発明のキャパシタレス(cap-less)メモリ素子は、少なくともゲート電極部150下側の第2層140下にチャネル層とのバレンスバンドエネルギー差によって電荷(すなわちホール)を貯蔵する第1層130を形成する。これにより、電荷の保有量だけでなく、保有時間を増大させることができる。
図12は、一実施例によるチャネル層とストレージ層間のバレンスバンドエネルギー差とそれによるホール濃度を示すグラフである。
図12のA1線は、本実施例のように、第2層140としてSi層を使用し、第1層130としてSiGe層を使用した場合のバレンスバンドエネルギー変化を示すグラフであり、図12のB1線は、第2層140と第1層130を区分せずに、単一のSi層で製作した場合のバレンスバンドエネルギー変化を示す比較例のグラフである。また、図12のA2線は、第2層140としてSi層を使用し、第1層130としてSiGe層を使用した場合のホール濃度分布を示すグラフであり、図12のB2線は、単一のSi層内のホール濃度分布を示すグラフである。
図12のA1線は、本実施例のように、第2層140としてSi層を使用し、第1層130としてSiGe層を使用した場合のバレンスバンドエネルギー変化を示すグラフであり、図12のB1線は、第2層140と第1層130を区分せずに、単一のSi層で製作した場合のバレンスバンドエネルギー変化を示す比較例のグラフである。また、図12のA2線は、第2層140としてSi層を使用し、第1層130としてSiGe層を使用した場合のホール濃度分布を示すグラフであり、図12のB2線は、単一のSi層内のホール濃度分布を示すグラフである。
図12に示されたように、B1線の場合、エネルギー障壁が形成されていない。しかし、バレンスバンドA1線の場合、エネルギーが互いに異なるSi層(すなわち第2層140)とSiGe層(すなわち第1層130)との間にエネルギー障壁が形成されることを見られる。そのため、単一のSi層だけを有する場合(図12のB2線参照)よりSi層とSiGe層を有する場合(図12のA2線参照)に、ホール濃度がさらに高い(約100倍以上)ことが分かる。これは、前述したように、Si層とSiGe層との間にエネルギー障壁が形成され、SiGe層内のホールが容易に抜け出ないからである。
本実施例では、このようなエネルギー障壁のサイズ(すなわち第2層140と第1層130間のバレンスバンドエネルギー差)を、第1層130内のGe濃度を調節することによって制御することができる。
図13は、一実施例のストレージ層内のGe濃度によるバレンスバンドエネルギー差を示すグラフである。
図13のC1線は、SiGe層(すなわち第1層130)を形成せず、全体をSi層で形成した場合のバレンスバンドエネルギーを示す比較例のグラフである。図13のC2線は、SiGe層(すなわち第1層130)内のGe濃度が30at%である場合のバレンスバンドエネルギーを示すグラフであり、C3線は、Geの濃度が60at%である場合のバレンスバンドエネルギーを示すグラフであり、C4線は、Geの濃度が90at%である場合のバレンスバンドエネルギーを示すグラフである。
図13のC1線は、SiGe層(すなわち第1層130)を形成せず、全体をSi層で形成した場合のバレンスバンドエネルギーを示す比較例のグラフである。図13のC2線は、SiGe層(すなわち第1層130)内のGe濃度が30at%である場合のバレンスバンドエネルギーを示すグラフであり、C3線は、Geの濃度が60at%である場合のバレンスバンドエネルギーを示すグラフであり、C4線は、Geの濃度が90at%である場合のバレンスバンドエネルギーを示すグラフである。
図13のグラフのように、第1層130内のGe濃度が増加するほど、第1層130と第2層140間のエネルギー差が大きく現われることが分かる。エネルギー差が大きいほどさらに多い量のホールを閉じ込むことができ、素子のリテンション(retetion)特性が向上する。また、メモリマージンを向上させることができると共に、GIDL(Gate-Induced Drain Leakage)によるリテンションタイム減少を抑制することができる。ここで、第1層130内のGe濃度は、95at%以下に維持することが好ましい。さらに、前記Ge濃度は、90at%以下を維持することが好ましい。また、第1層130内のGe濃度は、10at%以上に維持することが好ましい。Ge濃度がこれより低い場合には、第1層130と第2層140間のバレンスバンドエネルギー差が小さくなり、ホールを円滑に閉じ込めることができない問題が発生する。さらに、Ge濃度は、20at%以上に維持することが好ましい。ここで、Ge濃度によって第1層130と第2層140間の界面特性が変化するようになる。したがって、前記範囲内に維持することが好ましい。しかし、第1層130内のGe濃度が100at%である場合も可能である。
図14は、一実施例と変形例によるメモリマージンを説明するためのグラフであり、図15は、一実施例と変形例によるホール保有時間を説明するためのグラフである。
図14及び図15のグラフにおいて比較例は、第1層130を形成しない構造を示す。実施例と第1〜第3変形例は、前述した図1〜図4で説明した構造を示す。ここで、前記実施例と第1〜第3変形例では、第1層130内のGe濃度を50at%に設定し、メモリマージンとホールの保有時間を測定したものである。図14及び図15は、バックバイアスによるメモリマージンとホールの保有時間を測定したものである。この時、トランジスタのW/Lは、1/1μmである。これは、常温(約25℃)で測定した値である。
図14及び図15のグラフにおいて比較例は、第1層130を形成しない構造を示す。実施例と第1〜第3変形例は、前述した図1〜図4で説明した構造を示す。ここで、前記実施例と第1〜第3変形例では、第1層130内のGe濃度を50at%に設定し、メモリマージンとホールの保有時間を測定したものである。図14及び図15は、バックバイアスによるメモリマージンとホールの保有時間を測定したものである。この時、トランジスタのW/Lは、1/1μmである。これは、常温(約25℃)で測定した値である。
ここで、図14を参照すれば、第1層130を形成しない比較例に比べて第1層130が形成された実施例と第1〜第3変形例のメモリマージンが増大することが分かる。すなわち第3変形例は、約2.6倍のメモリマージンを有することが分かる。
また、図15を参照すれば、第1層130を形成しない比較例に比べて第1層130が形成された実施例と第1〜第3変形例のホール保有時間が増大されることが分かる。すなわち、第3変形例は、589msecであって、比較例に比べて約2倍のホール保有時間を有することが分かる。
また、図14及び図15を参照すれば、素子に印加されたバックバイアス電圧が負の方向に増加するほどメモリマージンとセル保有時間が増加することが分かる。特に実施例と第2変形例の場合、バックバイアス電圧に大きく依存しないことが分かる。
このように本発明のキャパシタレスメモリ素子は、第1層130内でホールをトラップさせることによって、ホール保有時間を増大させ、メモリマージンを向上させることができる。
また、本実施例のキャパシタレスメモリ素子は、第1層130のGe濃度によってメモリマージンとバレンスバンドエネルギー差、そして電荷の保有時間が変化することができる。
図16は、第3変形例によるストレージ層内のGe濃度によるメモリマージンとバレンスバンドエネルギー差を示すグラフであり、図17は、第3変形例によるストレージ層内のGe濃度による電荷保有時間を示すグラフである。
この時、図16及び図17では、Siを約50nm厚さで、SiGeを約40nm厚さで製作した状態で、各々SiGe層内のGe濃度を0at%から80at%まで増加させて、それによるメモリマージンと電荷保有時間を測定したグラフである。測定時にバックバイアス電圧を−5V印加した。
図16の円形点D1は、Ge濃度によるメモリマージンを示す値である。円形点を見れば、Geの濃度が増加するほどメモリマージンが増大されることが分かる。ここで、Ge濃度が0at%の場合より80at%に増大させた場合、メモリマージンが約4倍増加することが分かる。また、図16のD2線は、Ge濃度によるSi層とSiGe層間のバレンスバンドエネルギー差を示すグラフである。D2線を見れば、Geの濃度が増加するほど2つの層間のバレンスバンドエネルギー差が増加することが分かる。また、図17のD3線は、25℃の温度でGe濃度による電荷保有時間を測定したものであり、D4線は、85℃でのGe濃度による電荷保有時間を測定したグラフである。前記D3及びD4線を見れば、Geの濃度が増加するほど電荷保有時間が増加することが分かる。また、25℃の温度でGeの濃度が約70at%以上である場合には、電荷保有時間が1秒以上になることが分かる。すなわち、Geの濃度が0at%である場合には、電荷保有時間が約285msecであったが、Geの濃度が80at%では、電荷保有時間が1228msecと約4倍増加することが分かる。
本実施例のキャパシタレスメモリ素子は、読み取り電圧でバックバイアス依存性を低減することができる。
図18は、一実施例によるキャパシタレスメモリ素子のドレイン電圧−電流変化を示すグラフであり、図19は、比較例によるキャパシタレスメモリ素子のドレイン電圧−電流変化を示すグラフである。
図18は、一実施例によるキャパシタレスメモリ素子のドレイン電圧−電流変化を示すグラフであり、図19は、比較例によるキャパシタレスメモリ素子のドレイン電圧−電流変化を示すグラフである。
図18及び図19は、各々バックバイアス電圧を0V、−1V、−2V、−3V、−4V及び−5Vを印加して測定されたドレイン電圧−電流変化を示すグラフであり、図18及び図19のVB0は、バックバイアス電圧として0Vを印加したものであり、VB1は−1V、VB2は−2V、VB3は−3V、VB4は−4V及びVB5は−5Vを印加した状態の電圧−電流変化を示すグラフである。図18は、本発明の実施例による構造において第1層130内のGe濃度を30at%にし、第2層140の厚さを20nmにし、第1層130の厚さを70nmにした。図19の比較例は、第1層130が形成されず、約90nm厚さのSi層だけを形成したキャパシタレスのメモリ素子の電圧−電流変化を測定したものである。
図19の比較例では、同一ドレイン電圧でバックバイアス電圧によって電流の変化量が約12μAであったが、図18の本発明の実施例では、同一ドレイン電圧でバックバイアス電圧によって電流の変化量が9μAであって、比較例に比べて3/4倍減少した。本実施例のキャパシタレスメモリ素子が比較例に比べてバックバイアス電圧に対する依存度が低いことが分かる。
また、第2及び第3変形例によるキャパシタレスメモリ素子の場合、第1層130上側の第2層140としてストレインドSi層を使用することによって、チャネル領域Cの電子移動度を増大させることができる。
また、本実施例によるキャパシタレスメモリ素子の構造は、前述した実施例と第1〜第3変形例に限定されず、多様な変形が可能である。
図20〜図23は、第4〜第7変形例によるキャパシタレスメモリ素子を示す図である。
図20〜図23は、第4〜第7変形例によるキャパシタレスメモリ素子を示す図である。
第4変形例によるキャパシタレスメモリ素子は、図20に示されたように、基板110上に絶縁層120、第1層130及び第2層140が順次に積層される。また、第2層140の一部領域が凹設され、凹設された領域の上側にゲート電極部150が形成される。また、凹設された領域の両側の上部(すなわちゲート電極部150の両側)にソース及びドレイン領域160、170が形成される。このようにゲート電極部150の一部が第2層140の内側に突出延長されることができる。また、ソース及びドレイン領域160が第2層140上側の領域に位置することもできる。
また、第5変形例によるキャパシタレスメモリ素子は、図21に示されたように、絶縁層120の一部を除去し、第1層130と半導体基板110を連結する連結層131をさらに具備する。このような連結層131により、第1層130を半導体基板110から成長させて、絶縁層120の上側に第1層130を形成することができる。このために、半導体基板110の上側に絶縁層120を形成する。次に、絶縁層120の一部をエッチングし、半導体基板110の一部を露出する溝を形成する。次に、蒸着工程を通じて第1層130を形成するものの、まず、溝の内側に連結層131を形成し、継続的蒸着を実行して第1層130を形成する。これにより、別途のボンディングや剥離工程を行うことなく、絶縁層120上にSiGeを含む第1層130を形成することができる。
また、第6変形例によるキャパシタレスメモリ素子は、図22に示されたように、絶縁層120上側の一部領域にバーまたは島形状の第1層130を形成する。また、第1層130の少なくとも3面を取り囲む第2層140と、第2層140を取り囲むゲート絶縁膜151を形成する。次に、絶縁層120とゲート絶縁膜151に当接するように、第2層140の側壁面領域にゲート電極152を形成する。次に、ゲート電極152両側の第2層140及び第1層130内にイオン注入を行い、ソース及びドレイン領域160、170を形成する。これにより、素子の構造を簡略化することができ、素子の高さを低減することができる。また、第1層130を第2層140で取り囲むことによって、第1層130内の電荷貯蔵能力を増大させることができる。
また、第7変形例によるキャパシタレスメモリ素子は、図23に示されたように、絶縁層120上側の一部領域にバーまたは島形状の第1層130を形成し、第1層130を取り囲む第2層140を形成する。第2層140の一部領域に第2層140の少なくとも3面を取り囲むゲート絶縁膜151とゲート電極152を順次に形成する。また、ゲート電極152両側の第2層140及び第1層130にイオン注入を行い、ソース及びドレイン領域160、170を形成する。このようにゲート電極152で第2層140を取り囲む形状で製作し、チャネルの長さ及び断面積を拡張させることができる。
本発明を添付の図面と前述した好ましい実施例を参照して説明したが、本発明は、それに限定されず、後述する特許請求の範囲によって限定される。したがって、本技術分野における通常の知識を有する者なら後述される特許請求の範囲の技術的思想を逸脱しない範囲内で本発明を多様に変形及び修正することができる。
110 半導体基板
120 絶縁層
130 ストレージ層
140 チャネル層
150 ゲート電極部
160 ソース領域
170 ドレイン領域
120 絶縁層
130 ストレージ層
140 チャネル層
150 ゲート電極部
160 ソース領域
170 ドレイン領域
Claims (31)
- 半導体基板と、
前記半導体基板上に位置する絶縁層と、
前記絶縁層上の一部領域に形成されたストレージ領域と、
前記ストレージ領域上に位置し、前記ストレージ領域とバレンスバンドエネルギー差を有するチャネル領域と、
前記チャネル領域上に順次に形成されたゲート絶縁膜及びゲート電極と、
前記チャネル領域に接続され、前記ゲート電極の両側領域に位置するソース及びドレイン領域と、を含むことを特徴とするキャパシタレスメモリ素子。 - 半導体基板と、
前記半導体基板上に位置する絶縁層と、
前記絶縁層上の一部領域に形成されたストレージ領域と、
前記ストレージ領域上に位置するチャネル領域と、
前記チャネル領域上に順次に形成されたゲート絶縁膜及びゲート電極と、
前記チャネル領域に接続され、前記ゲート電極の両側領域に位置するソース及びドレイン領域と、を含み、
前記ストレージ領域と前記チャネル領域を形成する材料成分が互いに異なることを特徴とするキャパシタレスメモリ素子。 - 前記ストレージ領域は、前記チャネル領域とバレンスバンドエネルギー差を有することを特徴とする請求項2に記載のキャパシタレスメモリ素子。
- 前記ストレージ領域は、前記チャネル領域に形成されるチャネルを構成する電荷と異なる極性の電荷を貯蔵することを特徴とする請求項1〜3のいずれかに記載のキャパシタレスメモリ素子。
- 前記ストレージ領域にチャネルが形成され、前記チャネル領域は、前記ストレージ領域に形成されるチャネルを構成する電荷と異なる極性の電荷を貯蔵することを特徴とする請求項1〜4のいずれかに記載のキャパシタレスメモリ素子。
- 前記ストレージ領域のバンドギャップが前記チャネル領域のバンドギャップより小さく、
前記ストレージ領域の電子親和度が前記チャネル領域の電子親和度より小さいことを特徴とする請求項1〜5のいずれかに記載のキャパシタレスメモリ素子。 - 前記ストレージ領域のバンドギャップが前記チャネル領域のバンドギャップより大きく、
前記ストレージ領域の電子親和度が前記チャネル領域の電子親和度より大きいことを特徴とする請求項1〜5のいずれかに記載のキャパシタレスメモリ素子。 - 真空レベル基準で、前記ストレージ領域のバレンスバンドエネルギーが前記チャネル領域のバレンスバンドエネルギーより低いことを特徴とする請求項1〜7のいずれかに記載のキャパシタレスメモリ素子。
- 前記バレンスバンドエネルギー差が0.1〜1eVであることを特徴とする請求項1〜8のいずれかに記載のキャパシタレスメモリ素子。
- 前記絶縁層上に順次に形成された第1層及び第2層を具備し、前記第2層上に前記ゲート絶縁膜及び前記ゲート電極が形成され、
前記ストレージ領域は、前記第1層内に形成され、
前記チャネル領域は、前記第2層内に形成されることを特徴とする請求項1〜9のいずれかに記載のキャパシタレスメモリ素子。 - 前記ソース及びドレイン領域は、前記ゲート電極両側の前記第2層に不純物イオン注入を通じて形成されることを特徴とする請求項10に記載のキャパシタレスメモリ素子。
- 前記第1層は、Ge含有材料を含み、前記第2層は、Si含有材料を含むことを特徴とする請求項1〜11のいずれかに記載のキャパシタレスメモリ素子。
- 前記第1層は、SiGe系材料を含み、前記第2層は、Si系材料を含むことを特徴とする請求項1〜12のいずれかに記載のキャパシタレスメモリ素子。
- 前記第1層及び第2層のうちいずれか1層は、ストレインドされた層であることを特徴とする請求項1〜13のいずれかに記載のキャパシタレスメモリ素子。
- 前記絶縁層上の一部領域に形成された第1層と、前記絶縁層上に前記第1層の上面及び側面上に形成された第2層とを具備し、前記第1層上側の前記第2層上に前記ゲート電極が形成され、
前記ストレージ領域は、前記第1層であり、
前記チャネル領域は、前記第1層の上側に位置する前記第2層内に形成されることを特徴とする請求項1〜9のいずれかに記載のキャパシタレスメモリ素子。 - 前記ソース及びドレイン領域は、前記ゲート電極両側の前記第2層に不純物イオン注入を通じて形成されることを特徴とする請求項1〜9、15のいずれかに記載のキャパシタレスメモリ素子。
- 前記第1層は、Ge含有材料を含み、前記第2層は、Si含有材料を含むことを特徴とする請求項1〜9、15、16のいずれかに記載のキャパシタレスメモリ素子。
- 前記第1層は、SiGe系材料を含み、前記第2層は、Si系材料を含むことを特徴とする請求項1〜9、15〜17のいずれかに記載のキャパシタレスメモリ素子。
- 前記第1層及び第2層のうちいずれか1層は、ストレインドされた層であることを特徴とする請求項1〜9、15〜18のいずれかに記載のキャパシタレスメモリ素子。
- 前記絶縁層上の一部領域に島またはバー形状に形成された第1層と、前記第1層の側壁及び上部面上に形成された第2層とを具備し、前記ゲート絶縁膜は、前記第2層を取り囲み、前記ゲート電極は、前記第2層の側壁面領域の前記ゲート絶縁膜上に形成され、
前記ストレージ領域は、前記ゲート電極と重畳する前記第1層内に形成され、
前記チャネル領域は、前記ゲート電極と重畳する前記第2層内に形成されることを特徴とする請求項1〜9のいずれかに記載のキャパシタレスメモリ素子。 - 前記絶縁層上の一部領域に島またはバー形状に形成された第1層と、前記第1層の側壁及び上部面上に形成された第2層とを具備し、前記ゲート電極は、前記第2層の一部を取り囲み、
前記ストレージ領域は、前記ゲート電極と重畳する前記第1層内に形成され、
前記チャネル領域は、前記ゲート電極と重畳する前記第2層内に形成されることを特徴
とする請求項1〜9のいずれかに記載のキャパシタレスメモリ素子。 - 前記ストレージ領域は、SiGe系材料を含み、前記チャネル領域は、Si系材料を含むことを特徴とする請求項1〜9、21のいずれかに記載のキャパシタレスメモリ素子。
- 前記ストレージ領域は、ストレインドSiGe材料を含み、前記チャネル領域は、Si材料を含むことを特徴とする請求項1〜9、21、22のいずれかに記載のキャパシタレスメモリ素子。
- 前記ストレージ領域は、リラックスドSiGe材料を含み、前記チャネル領域は、ストレインドSi材料を含むことを特徴とする請求項1〜9、21、22のいずれかに記載のキャパシタレスメモリ素子。
- 前記SiGe系材料のGe濃度は、10〜95at%であることを特徴とする請求項1〜9、21、22のいずれかに記載のキャパシタレスメモリ素子。
- 前記ゲート電極を含む全体構造上に形成された層間絶縁膜と、
前記層間絶縁膜の一部を貫通して前記ソース及びドレイン領域に各々接続された第1及び第2配線とをさらに含むことを特徴とする請求項1〜25のいずれかに記載のキャパシタレスメモリ素子。 - 前記ソース及びドレイン領域に提供されるソース及びドレイン電圧レベルを各々制御し、ストレージ領域にチャージングされる電荷量を制御してマルチレベル駆動することを特徴とする請求項1〜26のいずれかに記載のキャパシタレスメモリ素子。
- 前記ゲート電極及び前記半導体基板には、各々ゲート電圧及びバイアス電圧が印加され、前記ゲート電圧及びバイアス電圧の極性は反対であることを特徴とする請求項27に記載のキャパシタレスメモリ素子。
- 前記ゲート電極にゲート電圧、前記ソース及びドレイン領域に各々ソース及びドレイン電圧、そして前記半導体基板にバイアス電圧を印加するものの、
前記ゲート電極に提供されるゲート電圧と前記半導体基板に提供されるバイアス電圧を制御してマルチビット駆動することを特徴とする請求項1〜26のいずれかに記載のキャパシタレスメモリ素子。 - 前記ゲート電極に前記バイアス電圧と極性が異なるゲート電圧を印加して第1ビット駆動し、
前記ゲート電極及び前記半導体基板に前記第1ビット駆動と異なる極性のゲート電圧及びバックバイアス電圧を印加して第2ビット駆動することを特徴とする請求項29に記載のキャパシタレスメモリ素子。 - 前記第2ビット駆動で、前記バックバイアス電圧の絶対値のサイズは、前記ゲート電圧の絶対値のサイズより大きいことを特徴とする請求項30に記載のキャパシタレスメモリ素子。
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