JPWO2022137607A5 - - Google Patents

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JPWO2022137607A5
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本願は、国際出願番号PCT/JP2020/048952に基づいて優先権を主張する国際特許出願である。
通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６、７を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリの製造方法に関する。
図１６（ａ）～図１６（ｄ）に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作を、図１７（ａ）と図１７（ｂ）に、動作上の問題点を、図１８（ａ）～図１８（ｃ）に、読出し動作を示す（非特許文献７～１０を参照）。図１６（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１１００に形成され、ソース線ＳＬが接続されるソースＮ+層１１０３と、ビット線ＢＬが接続されるドレインＮ+ 層１１０４と、ワード線ＷＬが接続されるゲート導電層１１０５と、ＭＯＳトランジスタ１１１０ａのフローティングボディ（Floating Body）１１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１１０ａが１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１１０２直下には、ＳＯＩ基板１１００のＳｉＯ2層１１０１が接している。この１個のＭＯＳトランジスタ１１１０ａで構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１１０ａを飽和領域で動作させる。すなわち、ソースＮ+層１１０３から延びる電子のチャネル１１０７には、ピンチオフ点１１０８があり、ビット線ＢＬが接続しているドレインＮ+層１１０４までには、到達していない。このようにドレインＮ+層１１０４に接続されたビット線ＢＬとゲート導電層１１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１１０ａを動作させると、ドレインＮ+層１１０４近傍のピンチオフ点１１０８において、電界強度が最大となる。この結果、ソースＮ+層１１０３からドレインＮ+層１１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される（インパクトイオン化現象）。発生した大部分の電子（図示せず）は、ドレインＮ+層１１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１１０９を飛び越えて、ゲート導電層１１０５に到達する。そして、同時に発生した正孔１１０６は、フローティングボディ１１０２を充電する。この場合、発生した正孔１１０６は、フローティングボディ１１０２は、Ｐ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１１０２は、生成された正孔１１０６で満たされ、フローティングボディ１１０２の電圧がソースＮ+層１１０３よりもＶｂ以上に高くなると、さらに生成された正孔１１０６は、ソースＮ+層１１０３に放電する。ここで、Ｖｂは、ソースＮ+層１１０３とＰ層のフローティングボディ１１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図１６（ｂ）には、生成された正孔１１０６でフローティングボディ１１０２が飽和充電された様子を示している。
次に、図１６（ｃ）を用いて、メモリセル１１１０ｂの“０”書込み動作を説明する。共通の選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１１０ａと“０”書込みのメモリセル１１１０ｂが存在する。図１６（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１１０４とＰ層のフローティングボディ１１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１１０２に予め前サイクルで生成された正孔１１０６は、ビット線ＢＬに接続されたドレインＮ+層１１０４に流れる。書込み動作が終了すると、生成された正孔１１０６で満たされたメモリセル１１１０ａ（図１６（ｂ））と、生成された正孔１１０６が吐き出されたメモリセル１１１０ｂ（図１６（ｃ））の２つのメモリセルの状態が得られる。正孔１１０６で満たされたメモリセル１１１０ａのフローティングボディ１１０２の電位は、生成された正孔がいないフローティングボディ１１０２よりも高くなる。したがって、メモリセル１１１０ａのしきい値電圧は、メモリセル１１１０ｂのしきい値電圧よりも低くなる。その様子を図１６（ｄ）に示している。
次に、この１個のＭＯＳトランジスタで構成されたメモリセルの動作上の問題点を、図１７（ａ）と図１７（ｂ）を用いて説明する。図１７（ａ）に示したように、フローティングボディ１１０２の容量ＣFBは、ワード線ＷＬの接続されたゲート導電層１１０５とフローティングボディ１１０２との間の容量ＣWLと、ソース線ＳＬの接続されたソースＮ+層１１０３とフローティングボディ１１０２との間のＰＮ接合の接合容量CSLと、ビット線ＢＬの接続されたドレインＮ+層１１０４とフローティングボディ１１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL （１）
で表される。したがって、書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１１０２の電圧も、その影響を受ける。その様子を図１７（ｂ）に示している。書込み時にワード線電圧ＶWLが０ＶからＶProgWLに上昇すると、フローティングボディ１１０２の電圧ＶFBは、ワード線電圧Ｖ WL が変化する前の初期状態の電圧ＶFB1からＶFB2へ、ワード線ＷＬとの容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) × VProgWL （２）
で表される。
ここで、
β＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) （３）
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線ＷＬとフローティングボディ１１０２との容量結合によって、フローティングボディ１１０２が、５Ｖ×β＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ１１０２の“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
図１８（ａ）と図１８（ｂ）に読出し動作を示しており、図１８（ａ）は、“１”書込み状態を、図１８（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１１０２にＶｂが書き込まれていても、書込み終了でワード線ＷＬが０Ｖに戻ると、フローティングボディ１１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ないため、実際にキャパシタを有しない、ＤＲＡＭメモリセルの製品化が困難な状況にあった。
特開平２－１８８９６６号公報
上記の課題を対決するために、本発明に係る半導体素子を用いたメモリ装置の製造方法は、第１のゲート導体層と、第２のゲート導体層と、第１の不純物層と、第２の不純物層と、に印加する電圧を制御して、データ書き込み動作と、データ読み出し動作と、データ消去動作と、を行うメモリ装置の製造方法であって、
半導体層上に第１のマスク材料層を形成する工程と
前記第１のマスク材料層をマスクにして、前記半導体層をエッチングして、垂直方向に立つ第１の半導体柱を形成する工程と、
前記第１の半導体柱の側面を囲む第１のゲート絶縁層を形成する工程と、
前記第１のゲート絶縁層の側面を囲み、且つ上面位置が前記第１の半導体柱の頂部より下方にある前記第１のゲート導体層を形成する工程と、
前記第１のゲート絶縁層に繋がり、且つ前記第１の半導体柱の上部側面を囲んだ第２のゲート絶縁層を形成する工程と、
前記第２のゲート絶縁層の側面を囲む、前記第２のゲート導体層を形成する工程と、
前記第１の半導体柱を形成する前に、または形成した後に前記第１の半導体柱の底部に繋がった前記第１の不純物層を形成する工程と、
前記第１の半導体柱を形成する前に、または形成した後に、前記第１の半導体柱の頂部に前記第２の不純物層を形成する工程と、
を有することを特徴とする（第１発明）。
上記第１の発明において、前記第１の半導体柱を囲み第３の絶縁層を形成する工程と、
前記第１の半導体柱の下部において前記第３の絶縁層を囲む前記第１のゲート導体層を形成する工程と、
前記第１のゲート導体層を囲み、且つ上端面が前記第１のゲート導体層より上にある第４の絶縁層を形成する工程と、
前記第１の半導体柱の上部の前記第３の絶縁層を囲んだ前記第２のゲート導体層を形成する工程と、を更に有し、
前記第３の絶縁層の内、前記第１のゲート導体層で囲まれた部分が、前記第１のゲート絶縁層であり、前記第３の絶縁層の内、前記第２のゲート導体層で囲まれた部分が、前記第２のゲート絶縁層である、
ことを特徴とする（第２発明）。
上記の第１発明において、前記第１のゲート導体層を形成した後、垂直方向において、前記第１のゲート導体層上面より上の露出した前記第１の半導体柱を囲み、且つ前記第１のゲート導体層上に繋がった前記第２のゲート絶縁層を形成する工程を更に有することを特徴とする（第３発明）。
上記の第１発明において、前記第１のゲート絶縁層と、前記第１のゲート絶縁層を囲む第１の導体層と、を形成する工程と、
前記第２のゲート絶縁層を、前記第１の導体層上と、前記第１の導体層より上部の前記第１の半導体柱を囲んで形成する工程と、
前記第２のゲート絶縁層の側面を囲んで、その上面位置が前記第２の不純物層の下端付近にある第２の導体層を形成する工程と、
前記第２の不純物層と、前記第１のマスク材料層の側面を囲んだ、第２のマスク材料層を形成する工程と、
前記第１のマスク材料層と、前記第２のマスク材料層と、をマスクにして前記第２の導体層と、前記第２のゲート絶縁層と、前記第１の導体層をエッチングする工程と、を更に有し、
エッチングされた前記第１の導体層が前記第１のゲート導体層となり、同じくエッチングされた前記第２の導体層が前記第２のゲート導体層になる、
ことを特徴とする（第４発明）。
上記の第４発明において、前記第１の導体層の表層を酸化して、第１の酸化層を形成する工程を更に有する、
ことを特徴とする（第５発明）。
上記の第４発明において、前記第１の導体層を形成した後に、前記第１の半導体柱の側面を露出させる工程と、
前記第１の導体層の表層を酸化して、第１の酸化層を形成し、同時に露出した前記第１の半導体柱の表層を酸化して、第２の酸化層を形成する工程と、を更に有する、
ことを特徴とする（第６発明）。
上記の第６発明において、前記第１の酸化層と前記第２の酸化層とを形成した後に、前記第１の酸化層と前記第２の酸化層とを覆って、第５の絶縁層を形成する工程を更に有し、
前記第２の酸化層と、前記第５の絶縁層とにより、前記第２のゲート絶縁層が形成される、
ことを特徴とする（第７発明）。
上記の第４発明において、平面視において、前記第２のマスク材料層の上に重なり、且つ第１の方向に伸延した第３のマスク材料層を形成する工程と、
前記第１のマスク材料層と、前記第２のマスク材料層と、前記第３のマスク材料層と、をマスクにして、前記第２の導体層と、前記第２のゲート絶縁層と、前記第１の導体層をエッチングする工程を更に有する、
ことを特徴とする（第８発明）。
上記の第８発明において、平面視における前記第１の方向と直交する第２の方向において、前記第３のマスク材料層の外周が、前記第２のマスク材料層の外周より内側にあることを特徴とする（第９発明）。
上記の第１発明において、前記第２のゲート導体層を形成した後に、前記第２の不純物層と、前記第１のマスク材料層との側面を囲んだ第６の絶縁層を形成する工程と、
前記第６の絶縁層をマスクにして、前記第１のマスク材料層をエッチングして、前記第２の不純物層上に第１のコンタクトホールを形成する工程と、
前記第１のコンタクトホールを介して、前記第６の絶縁層上と、前記第２の不純物層に繋がった第１の配線導体層を形成する工程と、
を更に有する、ことを特徴とする（第１０発明）。
上記の第１０発明において、平面視において、前記第１の配線導体層が前記第２のゲート導体層と直交して形成されることを特徴とする（第１１発明）。
上記の第１発明において、平面視にあって、前記第１のゲート導体層と、前記第２のゲート導体層とに隣接し、且つ平行して伸延し、且つその底部が前記第１の不純物層に接する第２のコンタクトホールを形成する工程と、
前記第２のコンタクトホールの底部に第３の導体層を形成する工程と、
を更に有することを特徴とする（第１２発明）。
上記の第１２発明において、前記第３の導体層上の前記第２のコンタクトホール内に、空孔を有するか、または有しない第７の絶縁層を形成する工程を、更に有する、
ことを特徴とする（第１３発明）。
上記の第１３発明において、前記第７の絶縁層が、低誘電率材料層である、
ことを特徴とする（第１４発明）。
上記の第１０発明において、前記第２の不純物層と、前記第１の配線導体層の側面を囲んで第８の絶縁層を形成する工程と、
前記第８の絶縁層に、前記第２の不純物層と、前記第１の配線導体層に隣接して、第３のコンタクトホールを形成する工程と、
前記第３のコンタクトホール内に、空孔を有するか、または有しない第９の絶縁層を形成する工程と、
を更に有することを特徴とする（第１５発明）。
上記の第１５発明において、前記第８の絶縁層が、低誘電率材料層である、ことを特徴とする（第１６発明）。
上記の第１発明において、前記第１のゲート導体層と、前記第２のゲート導体層と、の一方をプレート線に接続すると、他方をワード線に繋げて形成する、ことを特徴とする（第１７発明）。
上記の第１発明において、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物層と、前記第２の不純物層と、に印加する電圧を制御して、前記第１の半導体柱の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生させた前記第１の半導体柱における多数キャリアである正孔群、又は電子群を保持する前記データ書き込み動作と、前記第１の半導体柱の内部から前記第１の半導体柱における多数キャリアである前記正孔群、又は前記電子群を除去する前記データ消去動作とを行うように、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物層と、前記第２の不純物層とを形成する、ことを特徴とする（第１８発明）。
第１実施形態に係るダイナミック フラッシュメモリ装置の構造図である。 第１実施形態に係るダイナミック フラッシュメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリ装置の読出し動作メカニズムを説明するための図である。 第２実施形態に係るダイナミック フラッシュメモリ装置の書込み動作メカニズムを説明するための図である。 第２実施形態に係るダイナミック フラッシュメモリ装置の書込み動作メカニズムを説明するための図である。 第３実施形態に係るダイナミック フラッシュメモリ装置の構造図である。 第４実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第５実施形態に係るダイナミック フラッシュメモリ装置のブロック消去動作を説明するための回路ブロック図とタイミング動作波形図である。 第５実施形態に係るダイナミック フラッシュメモリ装置のブロック消去動作を説明するための図である。 第６実施形態に係るダイナミック フラッシュメモリ装置のページ書込み動作を説明するための回路ブロック図とタイミング動作波形図である。 第６実施形態に係るダイナミック フラッシュメモリ装置のページ書込み動作を説明するための図である。 第７実施形態に係るダイナミック フラッシュメモリ装置のページ読出し動作を説明するための回路ブロック図とタイミング動作波形図である。 第７実施形態に係るダイナミック フラッシュメモリ装置のページ読出し動作を説明するための図である。 第８実施形態に係るダイナミック フラッシュメモリ装置のブロックリフレッシュ動作を説明するための回路ブロック図とタイミング動作波形図である。 第８実施形態に係るダイナミック フラッシュメモリ装置のブロックリフレッシュ動作を説明するための図である。 第９実施形態に係るダイナミック フラッシュメモリ装置のページ消去動作を説明するための回路ブロック図とタイミング動作波形図である。 第９実施形態に係るダイナミック フラッシュメモリ装置のページ消去動作を説明するための図である。 第１０実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第１０実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第１０実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第１０実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第１０実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第１１実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第１１実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第１１実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第１２実施形態に係るダイナミック フラッシュメモリのＰ層基板１内に設ける二層ウェル構造の製造方法を説明するための断面構造図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの書込み動作を示す図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
（第１実施形態）
図１～図４Ｃを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３Ａ～３Ｅを用いてデータ書き込みメカニズムを、図４Ａ～４Ｃを用いてデータ読出しメカニズムを説明する。
図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板Ｓｕｂ上に形成した、Ｐ型又はｉ型（真性型）の導電型を有するシリコン半導体柱１００（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）（特許請求の範囲の「半導体柱」の一例である）内の上下の位置に、一方がソースとなる場合に他方がドレインとなる、ドナー不純物を高濃度で含む半導体層１０１ａ、１０１ｂ（以下、ドナー不純物を高濃度で含む半導体層を「Ｎ+層」と称する。）（特許請求の範囲の「第１の不純物層」、「第２の不純物層」の一例である）が形成されている。このソース、ドレインとなるＮ+層１０１ａ、１０１ｂ間のＳｉ柱１００の部分がチャネル領域１０２となる。このチャネル領域１０２を囲むように第１のゲート絶縁層１０３ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）、第２のゲート絶縁層１０３ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層１０３ａ、第２のゲート絶縁層１０３ｂは、ソース、ドレインとなるＮ+層１０１ａ、１０１ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層１０３ａ、第２のゲート絶縁層１０３ｂを囲むように第１のゲート導体層１０４ａ（特許請求の範囲の「第１のゲート導体層」の一例である）、第２のゲート導体層１０４ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層１０４ａ、第２のゲート導体層１０４ｂは絶縁層１０５により分離されている。そして、Ｎ+層１０１ａ、１０１ｂ間のＳｉ柱１００の部分であるチャネル領域１０２は、第１のゲート絶縁層１０３ａで囲まれた第１のチャネル領域１０２ａと、第２のゲート絶縁層１０３ｂで囲まれた第２のチャネル領域１０２ｂと、よりなる。これによりソース、ドレインとなるＮ+層１０１ａ、１０１ｂ、チャネル領域１０２、第１のゲート絶縁層１０３ａ、第２のゲート絶縁層１０３ｂ、第１のゲート導体層１０４ａ、第２のゲート導体層１０４ｂからなるダイナミック フラッシュ メモリセル１１０が形成される。そして、ソースとなるＮ+層１０１ａはソース線ＳＬに、ドレインとなるＮ+層１０１ｂはビット線ＢＬに、第１のゲート導体層１０４ａはプレート線ＰＬ（特許請求の範囲の「プレート線」の一例である）に、第２のゲート導体層１０４ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層１０４ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層１０４ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。
図２Ａ、図２Ｂを用いて、データ消去動作メカニズムについて説明する。Ｎ+層１０１ａ、１０１ｂ間のチャネル領域１０２は、電気的に基板Ｓｕｂから分離され、フローティングボディとなっている。図２Ａ（ａ）にデータ消去動作前に、前のサイクルでインパクトイオン化により生成されたチャネル領域１０２の多数キャリアである正孔群１０６がチャネル領域１０２に蓄えられている状態を示す。図２Ａ（ｂ）に示すように、データ消去動作時には、ソース線ＳＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域１０２の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層１０１ａとチャネル領域１０２のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域１０２に蓄えられていた正孔群１０６が、ソース部のＮ+層１０１ａに吸い込まれ、チャネル領域１０２の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域１０２の電位は、－２．３Ｖになる。この値が、データ消去状態のチャネル領域１０２の電位状態となる。このため、フローティングボディのチャネル領域１０２の電位が負の電圧になると、ダイナミック フラッシュ メモリセル１１０のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図２Ａ（ｃ）に示すように、このワード線ＷＬが接続された第２のゲート導体層１０４ｂのしきい値電圧は高くなる。このチャネル領域１０２のデータ消去状態は論理記憶データ“０”となる。なお、図２Ｂに上記データ消去動作時の各主要ノード接点の電圧条件例を示す。
図３Ａに、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのデータ書込み動作を示す。図３Ａ（ａ）に示すように、ソース線ＳＬの接続されたＮ+層１０１ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層１０１ｂに例えば３Ｖを入力し、プレート線ＰＬの接続された第１のゲート導体層１０４ａに、例えば、２Ｖを入力し、ワード線ＷＬの接続された第２のゲート導体層１０４ｂに、例えば、５Ｖを入力する。その結果、図３Ａ（ａ）に示したように、プレート線ＰＬの接続された第１のゲート導体層１０４ａの内周には、環状の反転層１０７ａが形成され、第１のゲート導体層１０４ａで囲まれた第１のチャネル領域１０２ａから構成される第１のＮチャネルＭＯＳトランジスタ領域は飽和領域で動作させる。この結果、プレート線ＰＬの接続された第１のゲート導体層１０４ａの内周の反転層１０７ａには、ピンチオフ点１０８が存在する。一方、ワード線ＷＬの接続された第２のゲート導体層１０４ｂで囲まれた第２のチャネル領域１０２ｂから構成される第２のＮチャネルＭＯＳトランジスタ領域は線形領域で動作させる。この結果、ワード線ＷＬの接続された第２のゲート導体層１０４ｂの内周には、ピンチオフ点は存在せずに全面に反転層１０７ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層１０４ｂの内周の全面に形成された反転層1０７ｂは、第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタ領域の実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタ領域と、第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタ領域との間のチャネル領域１０２の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。このインパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層１０１ａからビット線ＢＬの接続されたＮ+層１０１ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層１０４ａと第２のゲート導体層１０４ｂに流れるが、大半はビット線ＢＬの接続されたＮ+層１０１ｂに流れる（図示せず）。生成された正孔群１０６は、チャネル領域１０２の多数キャリアであり、チャネル領域１０２を正バイアスに充電する（図３Ａ（ｂ））。ソース線ＳＬの接続されたＮ+層１０１ａは、０Ｖであるため、チャネル領域１０２はソース線ＳＬの接続されたＮ+層１０１ａとチャネル領域１０２との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域１０２が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタ領域と第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図３Ａ（ｃ）に示すように、ワード線ＷＬの接続された第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧は、低くなる。このチャネル領域１０２の書込み状態を論理記憶データ“１”に割り当てる。
なお、データ書込み動作時に、上記境界領域に替えて、第１の不純物層と第１のチャネル半導体層との間の第２の境界領域、または、第２の不純物層と第２のチャネル半導体層との間の第３の境界領域で、インパクトイオン化現象で、電子・正孔対を発生させ、発生した正孔群１０６でチャネル領域１０２を充電しても良い。また、“１”書込みにおいて、ゲート誘起ドレインリーク（ＧＩＤＬ：Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ、生成された正孔群でフローティングボディＦＢ（図２Ｂ参照）内を満たしてもよい（非特許文献１４を参照）。
図３Ｂ（ａ）に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのデータ書込み動作時の電界強度を説明するための図を示す。直列接続された２つのゲート導体層である、プレート線ＰＬの接続された第１のゲート導体層１０４ａと、ワード線ＷＬの接続された第２のゲート導体層１０４ｂとの間で、ソース側インパクトイオン化現象により電界強度が最大になる様子を示している。この時、ごく僅かであるが、ビット線ＢＬが接続されているドレイン部のＮ+層１０１ｂ近傍でも電界が大きくなる。
そして、図３Ｂ（ｂ）は、フローティングボディであるチャネル領域１０２が、データ書込み時に充電され、電圧が上昇する様子を示している。チャネル領域１０２は、書込み前にはデータが消去されているため、その初期値は、（ＶERA ＋ Ｖｂ）である。書込みが開始されると、書込み時間に従って、チャネル領域１０２の電圧はＶｂまで上昇する。しかし、チャネル領域１０２の電圧がＶｂ以上になると、ソース線ＳＬの接続されたＮ+層１０１ａと、Ｐ層のチャネル領域１０２との間のＰＮ接合が順バイアスになり、ソース側インパクトイオン化現象で生成された正孔群１０６が、Ｐ層のチャネル領域１０２からＮ+層１０１ａに繋がるソース線ＳＬへと放出される。この結果、Ｐ層のチャネル領域１０２の充電は制限され、Ｖｂ電位を維持する。
図３Ｃは、ワード線ＷＬが接続されている第２のＮチャネルＭＯＳトランジスタ領域とプレート線ＰＬが接続されている第１のＮチャネルＭＯＳトランジスタ領域の両者のしきい値電圧の変化を説明するための図である。チャネル領域１０２の電圧が上昇して行くに伴って、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧が低下する。また、図３Ａ（ａ）に示したように、チャネル領域１０２のフローティングボディの状態が消去状態“０”から、徐々に書込み状態“１”に変化する過程において、チャネル領域１０２に発生した正孔群が蓄積されていく。すなわち、ワード線ＷＬが接続されている第２のＮチャネルＭＯＳトランジスタ領域とプレート線ＰＬが接続されている第１のＮチャネルＭＯＳトランジスタ領域の両者のしきい値電圧は低下していく。そして、図３Ｂ（ｃ）に示すように、しきい値電圧の低下に伴い、書込み時のワード線ＷＬ電圧を低下させることができる。そして、図３Ｃ（ａ）に示すように、“１”を書き込むチャネル領域１０２には、正孔群１０６が蓄積され、それに伴い、ワード線ＷＬが接続されている第２のＮチャネルＭＯＳトランジスタ領域とプレート線ＰＬが接続されている第１のＮチャネルＭＯＳトランジスタ領域の両者のしきい値電圧が低下する。その結果、正帰還が掛かり、ビット線ＢＬからソース線ＳＬに流れる電流が増大し、インパクトイオン化現象がより顕著となり、ページ書込み動作が加速される。
本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作時のチャネル領域１０２の電位変化に伴って、ワード線ＷＬの電圧は、第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタ領域を飽和領域で動作させるために、例えば、図３Ｄで示したように書込み時の最初は、５Ｖと高い電圧であるが、書込みが進んで行くに従って、例えば、２Ｖ程度まで低下することが出来る。ここで、図３Ｄは、書込み動作時の各主要ノード接点の電圧条件例を纏めている。この結果、書込み終了時にワード線ＷＬの電圧が、例えば、０Ｖにリセットされても、第２のゲート導体層１０４ｂが容量結合する、チャネル領域１０２の電位を引き下げる影響が減少する。
図４Ｃは、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作時の、第１のゲート導体層１０４ａと第２のゲート導体層１０４ｂのゲート容量の大小関係を説明する構造図である。ワード線ＷＬの接続する第２のゲート導体層１０４ｂのゲート容量は、プレート線ＰＬの接続する第１のゲート導体層１０４ａのゲート容量よりも小さく設計することが望ましい。図４Ｃ（ａ）に示すように、プレート線ＰＬの接続する第１のゲート導体層１０４ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層１０４ｂの垂直方向の長さより長くして、ワード線ＷＬの接続する第２のゲート導体層１０４ｂのゲート容量は、プレート線ＰＬの接続する第１のゲート導体層１０４ａのゲート容量よりも小さくする。図４Ｃ（ｂ）に図４Ｃ（ａ）のダイナミック フラッシュ メモリの１セルの等価回路を示す。そして、図４Ｃ（ｃ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣWLは第２のゲート導体層１０４ｂの容量であり、CPLは第１のゲート導体層１０４ａの容量であり、ＣBLはドレインとなるＮ+層１０１ｂと第２のチャネル領域１０２ｂとの間のＰＮ接合の容量であり、CSLはソースとなるＮ+層１０１ａと第１のチャネル領域１０２ａとの間のＰＮ接合の容量である。ワード線ＷＬの電圧が振幅すると、その動作がチャネル領域１０２にノイズとして影響を与える。この時のチャネル領域１０２の電位変動ΔＶFBは、
ΔＶFB ＝ CWL/(CPL＋CWL＋CBL＋CSL) × ＶReadWL （４）
となる。ここで、ＶReadWLはワード線ＷＬの読出し時の振幅電位である。式（４）から明らかなようにチャネル領域１０２の全体の容量CPL＋CWL＋CBL＋CSLに比べて、CWLの寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。CBL＋CSLはＰＮ接合の容量であり、大きくするためには、例えば、Ｓｉ柱１００の直径を大きくすることが考えられる。しかしメモリセルの微細化に対しては望ましくない。これに対して、プレート線ＰＬの接続する第１のゲート導体層１０４ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層１０４ｂの垂直方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなしに、ΔＶFBを更に小さくできる。
なお、プレート線ＰＬの接続する第１のゲート導体層１０４ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層１０４ｂの垂直方向の長さより更に長くし、CPL＞CWLとすることが、望ましい。しかし、プレート線ＰＬを付加することだけで、ワード線WLのチャネル領域１０２に対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域１０２の電位変動ΔＶFBは、小さくなる。
本実施形態の説明で示したように、本ダイナミック・フラッシュ・メモリ素子は、インパクトイオン化現象により発生した正孔群１０６がチャネル領域１０２に保持される条件を満たす構造であればよい。このためには、チャネル領域１０２は基板Ｓｕｂと分離されたフローティング・ボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around :例えば非特許文献１１を参照）技術、Nanosheet技術(例えば、非特許文献１２を参照）を用いても、前述のダイナミック フラッシュ メモリ動作ができる。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造（例えば、非特許文献７～１０を参照）であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティング・ボディ構造となる。このように、本実施形態が提供するダイナミック・フラッシュ・メモリ素子では、チャネル領域がフローティング・ボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１３を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティング・ボディ構造であれば、本ダイナミック・フラッシュ動作が出来る。また、ＧＡＡ、Nanosheet素子を多段に積み上げてダイナミック・フラッシュ・メモリ素子を形成することができる。また、図１のダイナミック・フラッシュ・メモリセルを多段に積み上げてダイナミック・フラッシュ・メモリ素子を形成することができる。
また、垂直方向において、第１の絶縁層である絶縁層１０５で囲まれた部分のチャネル領域１０２では、第１のチャネル領域１０２ａ、第２のチャネル領域１０２ｂの電位分布が繋がって形成されている。これにより、第１のチャネル領域１０２ａ、第２のチャネル領域１０２ｂが、垂直方向において、第１の絶縁層である絶縁層１０５で囲まれた領域で繋がっている。
本実施形態は、下記の特徴を有する。
（特徴１）
本実施形態のダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるＮ+層１０１ａ、１０１ｂ、チャネル領域１０２、第１のゲート絶縁層１０３ａ、第２のゲート絶縁層１０３ｂ、第１のゲート導体層１０４ａ、第２のゲート導体層１０４ｂが、全体として柱状に形成される。また、ソースとなるＮ+層１０１ａはソース線ＳＬに、ドレインとなるＮ+層１０１ｂはビット線ＢＬに、第１のゲート導体層１０４ａはプレート線ＰＬに、第２のゲート導体層１０４ｂはワード線ＷＬに、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層１０４ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層１０４ｂのゲート容量よりも、大きくなるような構造を特徴としている。本ダイナミック フラッシュ メモリセルでは、垂直方向に第１のゲート導体層１０４ａと、第２のゲート導体層１０４ｂが、積層されている。このため、プレート線ＰＬが接続された、第１のゲート導体層１０４ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層１０４ｂのゲート容量よりも、大きくなるような構造にしても、平面視において、メモリセル面積は大きくならない。これによりダイナミック フラッシュ メモリセルの高性能化と高集積化が同時に実現できる。
（特徴２）
図３Ｂ（ａ）に示したように、書込み動作時には、ソース線ＳＬ側のプレート線ＰＬに接続された第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタ領域は線形領域で動作させ、ドレインとなるＮ+層１０１ｂ側に配設された、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタ領域は飽和領域で動作させる。これにより、このワード線ＷＬの接続された第２のゲート導体層１０４ｂの直下に全面に形成された反転層１０７ｂは、第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタ領域の実質的なドレインとなる。これにより、直列接続された第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタ領域と、第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタ領域との間の電界は最大となり、この領域でインパクトイオン化が生じ、電子・正孔対が生成される。このように、インパクトイオン化を発生させる場所を、直列接続された第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタ領域と、第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタ領域との間のチャネルに設定できる。
（特徴３）
書込み動作時には、ソースとなるＮ+層１０１ａ側に配設された、プレート線ＰＬの接続された第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタ領域は線形領域で動作させ、ドレインとなるＮ+層１０１ｂ側に配設された、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタ領域は飽和領域で動作させ、それにより、発生する反転層１０７ｂは、ドレインとなるＮ+層１０１ｂから延びた実質的なドレイン部として働く。その結果、ソース側インパクトイオン化現象で電界強度が、直列接続された２つのゲート導体層である、プレート線ＰＬの接続された第１のゲート導体層１０４ａと、ワード線ＷＬの接続された第２のゲート導体層１０４ｂとの間で、最大になる。この動作メカニズムを用いたソースサイドインジェクション型のフラッシュメモリは知られている。このフラッシュメモリの書込みには、インパクトイオン化現象で発生する熱電子として、酸化膜の障壁を乗り越えて、浮遊ゲートに電子を注入するための３．９ｅＶ以上のエネルギーが必要である。しかし、ダイナミック フラッシュ メモリの書込みにおいては、正孔群のみをチャネル領域１０２に蓄積すれば良いため、フラッシュメモリの書込みよりも低電界で良い。その結果、インパクトイオン化現象を書込みの動作メカニズムとして用い、多ビット同時に書込みを行うことができ、フラッシュメモリよりも書込みの高速化と低消費電力化が実現できる。
（特徴４）
本発明の第１実施形態に係るダイナミック フラッシュ メモリセルは、書込み動作時のチャネル領域１０２の電位が上昇して行くのに伴って、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタ領域と、プレート線ＰＬの接続された第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタ領域の、しきい値電圧が低下する。従って、このしきい値電圧の低下に伴い、書込み時ワード線ＷＬの電圧を低下させて行くことができる。また、書込み時にチャネル領域１０２に発生した正孔が蓄積されて行くに従って、正帰還が掛かり、ページ書込み動作が加速される。これにより、データ書き込み時間の短縮化が図られる。
（特徴６）
本発明の第１実施形態に係るダイナミック フラッシュ メモリセルは、書込み動作時のチャネル領域１０２の電位が上昇して行くのに伴って、第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタ領域を飽和領域で動作させることを維持しながら、書込み開始時のワード線ＷＬの初期電圧は、低下させることが出来る。この結果、書込み終了時にワード線ＷＬ電圧が、０Ｖにリセットされても、第２のゲート導体層１０４ｂが容量結合する、フローティングボディ１００の電位を引き下げる影響が減少する。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大による、安定な動作に繋がる。
（特徴８）
本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのプレート線ＰＬの接続する第１のゲート導体層１０４ａの役割に注目すると、以下の（１）～（５）の役割がある。
（１） ダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域１０２との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域１０２の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（２） ダイナミック フラッシュ メモリセルが消去、書込み、読出し動作をする際に、プレート線ＰＬが接続された第１のゲート導体層１０４ａと、ワード線ＷＬが接続された第２のゲート導体層１０４ｂの両者が、ＳＧＴトランジスタのゲートとして働く。ビット線ＢＬからソース線ＳＬに電流が流れる際に、ＳＧＴトランジスタの短チャネル効果（Short Channel Effect）を抑えることができる。このように、プレート線ＰＬの接続された第１のゲート導体層１０４ａにより、短チャネル効果が抑止される。これにより、データ保持特性の向上が図られる。
（３） ダイナミック フラッシュ メモリセルの書込み動作が開始されると、チャネル領域１０２へ徐々に正孔群が貯まり、プレート線ＰＬを有する第１のＭＯＳトランジスタと、ワード線ＷＬを有する第２のＭＯＳトランジスタのしきい値電圧は低下する。この際に、プレート線ＰＬを有する第１のＭＯＳトランジスタのしきい値電圧が低下することによって、書込み動作時のインパクトイオン化現象を助長する。これにより、プレート線ＰＬは、書込み時に正帰還を働かせて、書込み動作の高速化が図られる。
（４） “１”書込みを行ったダイナミック フラッシュ メモリセルにおいて、プレート線ＰＬを有する第１のＭＯＳトランジスタのしきい値電圧が低下している。この結果、プレート線ＰＬに正バイアスを印加すると、常時、プレート線ＰＬに繋がる第１のゲート導体層１０４ａ直下には、反転層が形成される。この結果、プレート線ＰＬに繋がる第１のゲート導体層１０４ａ直下に形成された反転層に溜まる電子層が、導体電波シールド層となる。これにより、“１”書込みを行ったダイナミック フラッシュ メモリセルは、その周辺からの外乱ノイズから、遮蔽される。
（５） ダイナミック フラッシュ メモリセルの書込み動作時に、インパクトイオン化現象で、フォトンが発生する。発生したフォトンは、第１のゲート導体層１０４ａと第２のゲート導体層１０４ｂとで反射を繰り返し、Ｓｉ柱１００の中心軸方向に進んで行く。この際に、プレート線ＰＬは、書込み時に発生したフォトンが、水平方向にある隣接メモリセルのデータを破壊しないように、フォトンに対して、光遮蔽効果がある。
図５Ａと図５Ｂに、書込み動作を示す。図５Ａに示すように、ソース線ＳＬの接続されたソースとなるＮ+層１０１ａに、例えば０Ｖを入力し、ビット線ＢＬの接続されたドレインとなるＮ+層１０１ｂに、例えば３Ｖを入力し、プレート線ＰＬの接続された第１のゲート導体層１０４ａに、例えば５Ｖを入力し、ワード線ＷＬの接続された第２のゲート導体層１０４ｂに、例えば２Ｖを入力する。その結果、図５Ａで示すように、プレート線ＰＬの接続された第１のゲート導体層１０４ａの直下には、全面に反転層１０７ａが形成され、第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタ領域は飽和領域で動作する。この結果、プレート線ＰＬの接続された第１のゲート導体層１０４ａの直下の反転層１０７ａには、ピンチオフ点が存在せずに、第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタ領域の実質的なソースとして働く。一方、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタ領域は線形領域で動作する。この結果、ワード線ＷＬの接続された第２のゲート導体層１０４ｂの直下には、形成された反転層１０７ｂには、ピンチオフ点１０８が存在する。この結果、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタ領域のドレインとなるＮ+層１０１ｂ近傍で電界は最大となり、この領域でインパクトイオン化が生じる。インパクトイオン化現象により、フローティングボディ１００がＶｂまで充電され、書込み状態“１”となる。
本実施形態によれば下記のような特徴を有する。
第１実施形態では、図３Ａ（ａ）に示すように、インパクトイオン化がプレート線ＰＬの接続された第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタ領域のワード線ＷＬに隣接した領域で生じる。これに対し、本実施形態では、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタ領域のドレインとなるＮ+層１０１ｂ近傍でインパクトイオン化が生じる。これにより、第１実施形態と同じく、ダイナミク フラッシュ メモリ動作ができる。
図６に示すように、Ｓｉ柱１００に対して、ワード線ＷＬとプレート線ＰＬとの接続位置関係は図１に示す構造に対して上下逆になっている。ここで、ソース、ドレインとなるＮ+層１０１ａ、１０１ｂ間のＳｉ柱１００の部分がチャネル領域１０２となる。このチャネル領域１０２を囲むように第１のゲート絶縁層１０３ａ２、第２のゲート絶縁層１０３ｂ２が形成されている。この第１のゲート絶縁層１０３ａ２、第２のゲート絶縁層１０３ｂ２を囲むように第１のゲート導体層１０４ａ２、第２のゲート導体層１０４ｂ２がそれぞれ形成されている。ダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるＮ+層１０１ａ、１０１ｂ、チャネル領域１０２、第１のゲート絶縁層１０３ａ２、第２のゲート絶縁層１０３ｂ２、第１のゲート導体層１０４ａ２、第２のゲート導体層１０４ｂ２が、全体として柱状に形成される。そして、第１のゲート導体層１０４ａ２、第２のゲート導体層１０４ｂ２との間には、第１と第２のゲート導体層１０４ａ２、１０４ｂ２を分離するための絶縁層１０５が形成されている。また、ソースとなるＮ+層１０１ａはソース線ＳＬに、ドレインとなるＮ+層１０１ｂはビット線ＢＬに、第１のゲート導体層１０４ａ２はワード線ＷＬに、第２のゲート導体層１０４ｂ２はプレート線ＰＬに、それぞれ接続している。
本実施形態によれば下記のような特徴を有する。
第１実施形態では、図１に示すように、ソースとなるＮ+層１０１ａ側に配設された、プレート線ＰＬの接続された第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタ領域と、ドレインとなるＮ+層１０１ｂ側に配設された、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタ領域とを直列接続していた。本実施形態によれば、図６に示すように、Ｓｉ柱１００に対して、ワード線ＷＬとプレート線ＰＬの接続位置関係は図１に示す構造に対して上下逆になっている。また、図６に示したように、それぞれのゲート長を変えて、第２のゲート導体層１０４ｂ２のゲート長を、第１のゲート導体層１０４ａ２のゲート長よりも長くし、プレート線ＰＬが接続された、第２のゲート導体層１０４ｂ２のゲート容量は、ワード線ＷＬが接続された、第１のゲート導体層１０４ａ２のゲート容量よりも、大きくなるような構造を特徴としている。
次に、図７Ｄに示すように、エピタキシャル成長したＰ層３上部にＮ+層４を形成する。
次に、図７Ｊに示すように、ＨｆＯ2層６11～６33を覆って第２のゲート導体層となるＴｉＮ層（図示せず）を形成する。そして、ＲＩＥ法によりＴｉＮ層をエッチングしてＴｉＮ層１０1、１０2、１０3（特許請求の範囲の「第２のゲート導体層」の一例である）を形成する。この第２のゲート導体層であるＴｉＮ層１０1、１０2、１０3は、ワード線ＷＬとなる。そして、ＳｉＯ2層１１を被覆する。次に、マスク材料層５11～５33をエッチング除去し、空孔１２11～１２ 33 ができる。空孔１２11～１２33は、マスク材料層５11～５33を除去することにより形成されるので、空孔１２11～１２33は、Ｐ層Ｓｉ柱３11～３33と、Ｎ+層４11～４33に対して自己整合により形成される。そして、ＴｉＮ層１０1、１０2、１０3で囲まれた部分のＨｆＯ2層６11～６33が図１での第２のゲート絶縁層１０３ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）となる。
次に、図７Ｌに示すように、例えば、銅CUの導体層（図示せず）を形成する。そして、ＲＩＥ法により銅CU層をエッチングしてタングステンW１３11～１３33に繋がった配線導体層である銅CU層１４1、１４2、１４ 3 を形成する。この配線導体層である銅CU層１４1、１４2、１４3は、ビット線ＢＬとなる。なお、銅CU層１４1、１４2、１４3は、他の材料の単層、または複数層からなる導体層であってもよい。また、タングステンW１３11～１３33と、銅CU層１４1、１４2、１４3とは、他の金属導体層で同時に形成してもよい。
最後に、図７Ｍに示すように、保護膜となるＳｉＯ2層１５を被覆し、ダイナミック フラッシュ メモリセル領域が完成する。図７Ｍ（ａ）図中、点線で囲まれた１セル領域ＵＣの面積は、Ｓｉ柱３11～３33の直径と、Ｓｉ柱３11～３33間の長さをＦとすると４Ｆ2となる。本ダイナミック フラッシュ メモリセルでは、プレート線ＰＬに繋がるＴｉＮ層８1、８2、８3と、ワード線ＷＬに繋がるＴｉＮ層１０1、１０2、１０3は、同じＸ－Ｘ’線方向に伸延している。そして、ビット線ＢＬに繋がる銅CU層１４1、１４2、１４3は、ワード線ＷＬ及びプレート線ＰＬと直交したＹ－Ｙ’線方向に伸延している。
図８Ａ（ａ）に、ブロック消去のために選択されたメモリブロックの回路図を示す。ここでは、メモリセルは、３行×３列の計９個のメモリセルCL11～CL33を示しているが、実際のメモリブロックは、この行列よりも大きい。各メモリセルには、ソース線ＳＬ1～ＳＬ3、ビット線ＢＬ1～ＢＬ3、プレート線ＰＬ1～ＰＬ3、ワード線ＷＬ1～ＷＬ3が接続されている。図８Ａ（ｂ）～（ｄ）及び図８Ｂに示すように、ブロック消去のために選択されたメモリブロックのソース線ＳＬ1～ＳＬ3には、消去電圧ＶERAが印加される。この時、ビット線ＢＬ1～ＢＬ3は、ＶSS、ワード線ＷＬ1～ＷＬ3は、ＶSSとなる。ＶSSは、例えば０Ｖである。また、プレート線ＰＬ1～ＰＬ3には、ブロック消去選択の有無に関わらず、固定の電圧ＶErasePLが印加されているが、選択されたブロックのプレート線ＰＬ1～ＰＬ3には、ＶErasePLが印加され、非選択ブロックのプレート線ＰＬ1～ＰＬ3には、ＶSSが印加されても良い。このように信号線の電圧設定が制御されることにより、各メモリセルのフローティングボディＦＢに蓄積された論理記憶データ“１”および“０”が全て“０”となる。したがって、論理記憶データが書込み状態“１”と消去状態“０”の如何によらない。消去状態“０”のフローティングボディのチャネル領域１０２の電位は、ＶERA＋Ｖｂとなる。ここで、例えば、ＶERA＝－３Ｖ、Ｖｂ＝０．７Ｖとすると、フローティングボディのチャネル領域１０２の電位は、－２．３Ｖとなる。なお、Ｖｂは、ソース線ＳＬとなるＮ+層とフローティングボディのチャネル領域１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。チャネル領域１０２が、－２．３Ｖに負バイアスされると、バックバイアス効果によって、ワード線ＷＬ入力の第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧が上昇する。
本実施形態によれば下記のような特徴を有する。
ブロック消去のために選択されたメモリブロックのソース線ＳＬ1～ＳＬ3には、消去電圧ＶERAが印加される。この結果、選択ブロック内の各メモリセルのフローティングボディのチャネル領域１０２に蓄積された論理記憶データ“１”および“０”が全て“０”となる。消去状態“０”のチャネル領域１０２の電位は、ＶERA＋Ｖｂとなる。チャネル領域１０２が、負バイアスされると、バックバイアス効果によって、ワード線ＷＬの入力している第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧が上昇する。これにより、ブロック消去動作が容易に実現できる。
図９Ａ（ａ）に、ページ書込みのために選択されたメモリブロックの回路図を示す。“１”を書込むビット線ＢＬ2には、ＶProgBLが印加され、書込みを行わず、消去状態“０”を維持するビット線ＢＬ1とＢＬ3には、ＶSSが印加される。ここで、例えば、ＶProgBLは３Ｖであり、ＶSSは０Ｖである。また、ページ書込みを行うワード線ＷＬ2には、ＶProgWLが印加され、ページ書込みを行わないワード線ＷＬ1とＷＬ3には、ＶSSが印加される。ここで、例えば、ＶProgWLは、５Ｖであり、ＶSSは、０Ｖである。また、プレート線ＰＬ1～ＰＬ3には、ページ書込みの選択／非選択の如何に関わらず、ＶProgPLが印加される。ここで、例えば、ＶProgPLは、２Ｖである。このように信号線の電圧設定が制御されることにより、ページ書込みが行われる。メモリセルＣＬ22において、その接続される、ビット線ＢＬ2は、ＶProgBLであり、ワード線ＷＬ2は、ＶProgWLであり、プレート線ＰＬ2は、ＶProgPLであるため、ワード線ＷＬ2とプレート線ＰＬ2の入力する２層ゲートの中間でソースサイドインパクトイオン化現象が起こる。その結果、メモリセルＣＬ22のフローティングボディのチャネル領域１０２にソースサイドインパクトイオン化現象で発生した電子・正孔対の内、チャネル領域１０２の多数キャリアである正孔群が蓄積され、チャネル領域１０２の電圧は、Ｖｂまで上昇して、“１”書込みが行われる。ここで、Ｖｂは、ソース線ＳＬが接続されるソースＮ+層とチャネル領域１０２の間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。チャネル領域１０２が、０．７Ｖに正バイアスされると、バックバイアス効果によって、ワード線ＷＬが入力する第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧が低下する。同一選択ページで“１”書込みを行わず、消去状態を保つメモリセルＣＬ21とＣＬ23に接続されるビット線ＢＬ1とＢＬ3には、それぞれＶSSが印加されているため、メモリセルＣＬ21とＣＬ23において、そのドレインからソースへの電流が流れず、ソースサイドインパクトイオン化現象は起こらず、消去状態“０”の論理記憶データを維持する。
本実施形態によれば下記のような特徴を有する。
ページ書込み動作が開始されると、“１”を書込むビット線ＢＬ2には、ＶProgBLが印加され、書込みを行わず、消去状態“０”を維持するビット線ＢＬ1とＢＬ3には、ＶSSが印加される。メモリセルＣＬ22において、その接続されるビット線ＢＬ2は、ＶProgBLであり、ワード線ＷＬ2は、ＶProgWLであり、プレート線ＰＬ2は、ＶProgPLであるため、ワード線ＷＬ2とプレート線ＰＬ2の入力する２層ゲートの中間でソースサイドインパクトイオン化現象が起こる。その結果、メモリセルＣＬ22のフローティングボディのチャネル領域１０２にソースサイドインパクトイオン化現象で発生した電子・正孔対の内、チャネル領域１０２の多数キャリアである正孔が蓄積され、チャネル領域１０２の電圧は、Ｖｂまで上昇して、“１”書込みが行われる。チャネル領域１０２が、正バイアスされると、バックバイアス効果によって、ワード線ＷＬが入力する第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧が低下する。これにより、同一選択ページで“１”書込みを行わず、消去状態を保つメモリセルＣＬ21とＣＬ23に接続されるビット線ＢＬ1とＢＬ3には、それぞれＶSSが印加されているため、メモリセルＣＬ21とＣＬ23において、そのドレインからソースへの電流が流れず、ソースサイドインパクトイオン化現象は起こらず、消去状態“０”の論理記憶データが維持される。
（第７実施形態）
図１０Ａ、図１０Ｂを参照して、第７実施形態に係るダイナミック フラッシュ回路のページ読出し動作を説明する。
ソース線ＳＬ1～ＳＬ3には、ＶSSが印加され、ビット線ＢＬ1～ＢＬ3には、ＶReadBLが印加される。ここで、例えば、ＶSSは０Ｖであり、ＶReadBLは１Ｖである。また、ページ読出しを行う選択ワード線ＷＬ2には、ＶReadWLが、印加される。ここで、例えば、ＶReadWLは２Ｖである。また、プレート線ＰＬ1～ＰＬ3には、ページ読出しの選択／非選択の如何に関わらず、ＶReadPLが印加される。ここで、例えば、ＶReadPLは２Ｖである。このように信号線の電圧設定が制御されることにより、ページ読出しが行われる。チャネル領域１０２の電位が、ＶERA＋Ｖｂの消去状態“０”のメモリセルでは、しきい値電圧が高いため、メモリセル電流が流れず、ビット線ＢＬは放電せずにＶReadBLを保つ。一方、チャネル領域１０２の電位が、Ｖｂの書込み状態“１”のメモリセルでは、しきい値電圧が低いため、メモリセル電流が流れ、ビット線ＢＬは放電し、ＶReadBLからＶSSへと変化する。この２つのビット線ＢＬの電位状態をセンスアンプで読み取り、メモリセル内の論理記憶データの“１”と“０”を判定する（図示せず）。
本実施形態によれば下記のような特徴を有する。
ページ読出し動作が開始されると、フローティングボディＦＢの電位が、ＶERA＋Ｖｂの消去状態“０”のメモリセルでは、しきい値電圧が高いため、メモリセル電流が流れず、ビット線ＢＬは放電せずにＶReadBLを保つ。一方、フローティングボディＦＢの電位が、Ｖｂの書込み状態“１”のメモリセルでは、しきい値電圧が低いため、メモリセル電流が流れ、ビット線は放電し、ＶReadBLからＶSSへと変化する。この２つのビット線ＢＬの電位状態をセンスアンプで読み取る。これにより、メモリセル内の論理記憶データの“１”と“０”を判定することができる。
（第８実施形態）
図１１Ａ、図１１Ｂを参照して、第８実施形態に係るダイナミック フラッシュ回路のブロックリフレッシュ動作を説明する。
図１１Ａ（ａ）、（ｂ）に示すように、リフレッシュを行う選択メモリブロックのソース線ＳＬ1～ＳＬ3には、ＶSSが印加され、ビット線ＢＬ1～ＢＬ3には、ＶRefreshBLが印加される。ここで、例えば、ＶSSは０Ｖであり、ＶRefreshBLは３Ｖである。プレート線ＰＬ1～ＰＬ3には、ブロックリフレッシュ選択の有無に関わらず、固定の電圧ＶRefreshPLが印加されているが、選択されたブロックのプレート線ＰＬ1～ＰＬ3には、ＶRefreshPLが印加され、非選択ブロックのプレート線ＰＬ1～ＰＬ3には、ＶSSが印加されても良い。また、リフレッシュを行うメモリブロックのワード線ＷＬ1～ＷＬ3には、ＶRefreshWLが印加される。ここで、例えば、ＶRefreshPLは２Ｖであり、ＶRefreshWLは３Ｖであ。このように信号線の電圧設定が制御されることにより、メモリセルのフローティングボディのチャネル領域１０２に蓄積された論理記憶データ“１”において、プレート線ＰＬが接続された第１のＮチャネルＭＯＳトランジスタ領域およびワード線ＷＬが接続された第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧が低いため、それぞれの印加電圧がページ書込み電圧よりも低い電圧のＶRefreshWLとＶRefreshPLであっても、メモリセル電流が流れ、２つのゲート間でソースサイドインパクトイオン化現象を起こし、発生された正孔をチャネル領域１０２に蓄積する。この結果、書込み状態“１”のメモリセルのメモリブロック単位のリフレッシュが行われる。図１１Ｂに、ブロックリフレッシュ時の各主要ノード接点の電圧条件例を纏めている。
本実施形態によれば下記のような特徴を有する。
ブロックリフレッシュ動作が開始されると、メモリセルのフローティングボディのチャネル領域１０２に蓄積された論理記憶データ“１”に置いて、プレート線ＰＬが接続された第１のＮチャネルＭＯＳトランジスタ領域およびワード線ＷＬが接続された第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧が低いため、それぞれの印加電圧がページ書込み電圧よりも低い電圧のＶRefreshWLとＶRefreshPLであっても、メモリセル電流が流れ、２つのゲート間でソースサイドインパクトイオン化現象を起こし、発生された正孔をフローティングボディのチャネル領域１０２に蓄積する。この結果、書込み状態“１”のメモリセルのメモリブロック単位のリフレッシュが行われる。
（第９実施形態）
図１２Ａ、図１２Ｂを参照して、第９実施形態に係るダイナミック フラッシュ回路のページ消去動作を説明する。
図１２Ａ（ａ）、図１２Ａ（ｂ）に示すように、ページ消去動作が始まると、ページ消去するメモリセルに接続するプレート線ＰＬ以外のプレート線ＰＬは、常時印加されている固定電圧からＶSSに低下する。プレート線ＰＬの接続されるゲートのゲート容量は大きいため、“１”と“０”のデータを記憶しているメモリセルのフローティングボディＦＢの電位は、容量結合により、引き下げられる。この結果、ページ消去によって、既に書込みされている“１”データの書換えが起こらないように保護される。そして、ページ消去されるメモリセルに接続されるプレート線ＰＬ2のみにＶPageErasePLが印加される。ＶPageErasePLは、例えば２Ｖである。この時、ページ消去されるメモリセルに接続されるワード線ＷＬ2には、ＶPageEraseWLが印加されるが、ＶPageEraseWLは、ＶSSであり、例えば０Ｖである。また、ソース線ＳＬ1～ＳＬ3には、ＶERAPageが印加される。ＶERAPageは、ブロック消去のビット線印加電圧ＶERAよりも高い電圧で設定される。例えば、ＶERAは、－３Ｖであるのに対して、ＶERAPageは－１Ｖである。これは、ページ消去を行う同一ブロック内で既に“１”書込みと“０”消去維持になっているメモリセルのデータが、ページ消去によって書換えが起こらないよう保護するためである。
本実施形態によれば下記のような特徴を有する。
ページ消去動作が開始されると、ページ消去するメモリセルに接続するプレート線ＰＬ以外のプレート線ＰＬは、常時印加されている固定電圧からＶSSに低下する。プレート線ＰＬの接続されるゲートのゲート容量は大きいため、“１”と“０”のデータを記憶しているメモリセルのフローティングボディＦＢの電位は、容量結合により引き下げられる。この結果、ページ消去によって、既に書込みされている“１”データの書換えが起こらないように保護される。そして、ページ消去されるメモリセルに接続されるプレート線ＰＬ2のみにＶPageErasePLが印加される。また、ソース線ＳＬ 1 ～ＳＬ 3 には、ＶERAPageが印加される。これにより、ページ消去を確実に行うことができる。
次に、図１３Ｃに示すように、ＣＶＤ（Chemical Vapor Deposition）法とＣＭＰ（Chemical Mechanical Polish）法を用いて、上面位置がマスク材料層５11～５33の上面になるＳｉＯ2層１９を形成する。そして、平面視において、ＴｉＮ層８1、８2、８3間であり、且つＸ－Ｘ’線方向に伸延したコンタクトホール１９1、１９ 2 をＮ+層２上に形成する。
次に、図１３Ｄに示すように、コンタクトホール１９1、１９2の底部にＮ+層２に接してＷ層２０1、２０ 2 を形成する。そして、Ｗ層２０1、２０2上に、Ｘ－Ｘ’方向に伸延した空孔２１1、２１2を含むＳｉＯ2層２２1、２２ 2 を形成する。なお、Ｗ層２０1、２０2は形成しなくてもよい。
次に、図７Ｉ～図７Ｋに示したのと同様の工程を行い、図１３Ｅに示すように、ＴｉＮ層１０1、１０2、１０3を囲んだＳｉＯ2層１１1と、Ｎ+層４11～４33を覆ったＳｉＯ2層１１2を形成する。そして、Ｎ+層４11～４33上にＷ層１３11～１３33を形成する。そして、ダマシン法により、例えばビ ット線ＢＬとなるＣｕ層１４1、１４2、１４3を形成する。。Ｃｕ層１４1、１４2、１４3の外周部には、ＳｉＯ2層１５が形成されている。そして、平面視において、Ｃｕ層１４1、１４2、１４3間にあって、且つＹ－Ｙ’方向に伸延し、且つＮ+層４11～４33、Ｗ層１３11～１３33、Ｃｕ層１４1、１４2、１４3の側面間に空孔１６1、１６2を含んだ絶縁層１７1、１７2を形成する。これにより、Ｐ層基板１上に、ダイナミック フラッシュ メモリが形成される。
（特徴１）
第４実施形態では、図７Ｇ～図７Ｊに示すように、ゲート絶縁層になるＨｆＯ2層６11～６33が、Ｓｉ柱３11～３33の頂部のＮ+層４11～４33と、底部のＮ+層２の間で繋がって形成されている。これにより、ＰＬ線ゲートＴｉＮ層８1、８2、８3と、ＷＬ線ゲートＴｉＮ層１０1、１０2、１０3のゲート絶縁層が、同じＨｆＯ2層６ 11～６ 33で形成されている。これに対して、本実施形態では、ＰＬ線ゲート導体層８1、８2、８3と、ＷＬ線ゲート導体層１０1、１０2、１０3と、ゲート絶縁層６、１８が、別々に形成される。これにより、例えば、ゲート絶縁層６とゲート絶縁層１８の、膜厚、材料を別々に選択して、より効果的にＰＬ線とフローティングボディ間容量ＣPLを、ＷＬ線とフローティングボディ間容量ＣWLより大きくすることが出来る。これは、より安定なダイナミック フラッシュ メモリ動作に寄与する。
（特徴３）
図１３Ｃ、図１３Ｄに示すように、コンタクトホール１９1、１９2は内に空孔２１1、２１2と、Ｗ層２０1、２０2とが形成される。これにより、空孔２１1、２１2と、Ｗ層２０1、２０2とが、自己整合で形成される。Ｗ層２０1、２０2は、ＳＬ線のＮ+層２の領域を低抵抗化して、より安定なダイナミック フラッシュ メモリ動作に寄与する。そして、空孔２１1、２１2は、ＰＬ線ＴｉＮ層８1、８2、８3間、及びＷＬ線ＴｉＮ層１０1、１０2、１０3間の寄生容量を低減できる。この寄生容量の低減は、ダイナミック フラッシュ メモリの動作マージンの拡大に寄与できる。また、空孔２１1、２１2と、Ｗ層２０1、２０2とが、自己整合で形成されることは、ダイナミック フラッシュ メモリの高集積化に寄与する。なお、Ｗ層２０1、２０2をメモリセル領域に形成せず、メモリセル領域の周辺部にＮ+層２と接続するＳＬ線金属配線部を形成してもよい。この場合は、Ｗ層２０1、２０2がある場合と比べて、ＳＬ線抵抗は大きくなるが、ＰＬ線ＴｉＮ層８1、８2、８3間、及びＷＬ線ＴｉＮ層１０1、１０2、１０3間の寄生容量の低減効果は変わらず、且つＷ層２０1、２０2を確実にＮ+層２に接続させるための製造工程の高精度化の必要がない。このように、Ｗ層２０1、２０2の形成の有無を、ＳＬ線低抵抗化と、製造工程の容易化とを勘案して、選択することができる。
（第１１実施形態）
図１４Ａ～図１４Ｃを参照して、第１１実施形態に係るダイナミック フラッシュメモリの製造方法を説明する。それぞれの図において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う垂直断面構造図、（ｃ）はＹ－Ｙ’線に沿う垂直断面構造図を示す。なお、本実施形態では、３行×３列の９個のメモリセルよりなるメモリセル領域を形成する場合について説明する。実際のメモリ装置においては、３行×３列に限らず、複数のダイナミック フラッシュメモリセルが２次元状に形成される。また、図１４Ａ～図１４Ｃにおいて、図７Ａ～図７Ｍ、又は図１３Ａ～図１３Ｅと同一又は類似の構成部分には同一の符号を付してある。
図１３Ａに示すＴｉＮ層８1，８2，８ 3 を形成する前までの工程を行い、図１４Ａに示すように、Ｓｉ柱３11～３33を囲み、繋がったＴｉＮ層２９（特許請求の範囲の「第１の導体層」の一例である）を形成する。
次に、図１４Ｂに示すように、全体を覆ってＨｆＯ2層３０（特許請求の範囲の「第２のゲート絶縁層」の一例である）を形成する。そして、ＨｆＯ2層３０を覆い、且つ垂直方向において、上面位置がＮ+層４11～４33の下端付近にあるＴｉＮ層３１（特許請求の範囲の「第２の導体層」の一例である）を形成する。ＴｉＮ層３１はＴｉＮ層２９と同じく、Ｓｉ柱３11～３33を囲み、繋がって形成される。そして、全体をＣＶＤ法によりＳｉＮ層（図示せず）を被覆する。そして、ＲＩＥ法によりＳｉＮ層をエッチングして、Ｎ+層４11～４33と、マスク材料層５11～５33の側面を囲んでＳｉＮ層３４11～３４33（特許請求の範囲の「第２のマスク材料層」の一例である）を形成する。この場合、ＳｉＮ層３４11～３４33はＮ+層４11～４33と、マスク材料層５11～５33に対して自己整合で形成される。そして、平面視において、Ｓｉ柱３11～３ 13 に繋がり、Ｘ－Ｘ’線方向（特許請求の範囲の「第１の方向」の一例である）伸延するマスク材料層３５1（特許請求の範囲の「第３のマスク材料層」の一例である）と、Ｓｉ柱３21～３23に繋がるマスク材料層３５2と、Ｓｉ柱３31～３33に繋がるマスク材料層３５3を形成する。なお、ＳｉＮ層３４11～３４33とは、エッチングマスク材料層としての役割を持つものであれば、他の材料より形成してもよい。なお、マスク材料層３５1、３５2，３５3は、Ｙ－Ｙ’方向（特許請求の範囲の「第２の方向」の一例である）において、ＳｉＮ層３４11～３４33の外周線より内側になるように形成するのが望ましい。
本実施形態は次のような特徴がある。
（特徴１）
本実施形態では、Ｓｉ柱３11～３33に対して、自己整合で形成したＳｉＮ層３４11～３４33と、マスク材料層３５1、３５2、３５3をマスクにして、ＴｉＮ層３１、ＨｆＯ2層３０、ＴｉＮ層２９をＲＩＥ法によりエッチングして、Ｘ－Ｘ’方向に伸延したＴｉＮ層２９1、２９2、２９3、ＨｆＯ2層３０1、３０2、３０3、ＴｉＮ層３１1、３１2、３１3を形成した。この場合、ＳｉＮ層３４11～３４33はＳｉ柱３11～３33に対して、自己整合で形成されているので、プレート線ＰＬに繋がるＴｉＮ層２９1、２９2、２９3と、ワード線ＷＬに繋がるＴｉＮ層３１1、３１2、３１3が、所定の仕事関数をもって、且つ均一の厚さで形成される。これにより、Ｓｉ柱３11～３33に形成されたダイナミック フラッシュメモリセルの特性のばらつきを抑圧でき、同時に高集積化が図れる。
（特徴２）
マスク材料層３５1、３５2，３５3を、Ｙ－Ｙ’方向において、ＳｉＮ層３４11～３４33の外周線より内側になるように形成することにより、Ｙ－Ｙ’方向におけるＴｉＮ層３１1、３１2、３１3間は、Ｓｉ柱３11～３33に対して、自己整合で形成した部分のＳｉＮ層３４11～３４33となるので、ダイナミック フラッシュメモリセルのＹ－Ｙ’方向の高密度化が図れる。
（特徴３）
平面視におけるＳｉ柱３11～３33の配置を、Ｘ－Ｘ’線方向に近づけて、隣接するＳｉＮ層３４11～３４33同志を接続させることにより、マスク材料層３５1，３５2，３５3を形成しなくても、Ｘ－Ｘ’線方向に連続して伸延したＴｉＮ層３１1、３１2、３１3を形成することができる。これにより、ダイナミック フラッシュメモリセルのＸ－Ｘ’方向の高密度化が図れる。
その後、図７Ｂ～図７Ｆに示した工程と、図１３Ａ～図１３Ｅに示した工程を行う。
また、第４実施形態における、Ｓｉ柱３11～３33の頂部に形成されるＮ+層４11～４33は、Ｐ層３上部にエピタキシャル結晶成長法により形成したＮ+層４を用いた。これに対し、ＴｉＮ層１０ 1 、１０ 2 、１０ 3 を形成した後に、Ｎ+層４11～４33を形成してもよい。同様に、Ｓｉ柱３11～３33を形成した後に、例えばイオン注入法、または、他の方法でＳｉ柱３11～３33の底部に繋がるＮ+層２を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第４実施形態では、各種配線金属層ＷＬ、ＰＬ、ＢＬ、ＳＬの材料は、金属だけでなく、合金、アクセプタ、またはドナー不純物を多く含んだ半導体材料などの導電材料であってもよく、そして、それらを単層、または複数層組み合わせて形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第４実施形態では、ゲート導体層として、ＴｉＮ層を用いた。このＴｉＮ層は、本発明の目的に合う材料であれば、単層または複数層よりなる材料層を用いることができる。ＴｉＮ層は、少なくとも所望の仕事関数を持つ、単層または複数層の金属層などの導体層より形成できる。この外側に、たとえばＷ層などの他の導電層を形成してもよい。この場合、Ｗ層はゲート金属層を繋ぐ金属配線層の役割を行う。Ｗ層以外に単層、または複数層の金属層を用いても良い。また、ゲート絶縁層として、Ｓｉ柱３11～３33を囲んで、ゲート絶縁層となるハフニウム酸化（ＨｆＯ2）層６11～６33を形成しているが、それぞれを単層または複数層よりなる他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、図７Ａ～７Ｍ，図１３Ａ～１３Ｅでは、平面視においてＳｉ柱３11～３33を正方格子状に配置した。これに対し、Ｓｉ柱３11～３33を斜方格子状に配置してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、図１３Ｄにおいて、Ｗ層２０1、２０2をＮ+層２に接して設けた。これに対して、Ｗ層をＳｉ柱３ 11 ～３ 33 に隣接して設けるのでなく、平面視において、複数のＳｉ柱を設けた領域の外側に設けてもよい。このことは、本発明に係るその他の実施形態においても同様である。
本発明に係る、ＳＧＴを用いたメモリ装置の製造方法によれば、高密度で、かつ高性能のメモリ装置であるダイナミック フラッシュ メモリが得られる。
１１０、１１１：ダイナミック フラッシュ メモリセル
１００：Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱
１０２：チャネル領域
１０２ａ：第１のチャネル領域
１０２ｂ：第２のチャネル領域
１０３ａ、１０３ｂ、１０３ａ２、１０３ｂ２：ゲート絶縁層
１０４ａ、１０４ｂ、１０４ａ２、１０４ｂ２：ゲート導体層
１０５：絶縁層
１０６：正孔群
１０７ａ、１０７ｂ：反転層ＢＬ：ビット線
ＳＬ：ソース線
ＰＬ：プレート線
ＷＬ：ワード線
ＦＢ：フローティングボディ
１：Ｐ層基板
１Ａ：Ｎウェル
１Ｂ：Ｐウェル
２、４、４11～４33、１０１ａ、１０１ｂ：Ｎ+層
３：Ｐ層
５11～５33、３５1，３５2，３５3：マスク材料層
３11～３33：Ｐ層Ｓｉ柱
６、６11～６33、３０、３０1、３０2，３０3：ＨｆＯ2層
７、８、１１、１５：ＳｉＯ2層
８1、８2、８3、１０1、１０2、１０3、２９、２９1，２９2，２９3，３１、３１1，３１2，３１3：ＴｉＮ層
１２11～１２33：空孔
１３11～１３33：導体層
１４1、１４2、１４3：銅ＣＵ層
１９ 1 、１９ 2 ：コンタクトホール３４11～３４33：ＳｉＮ層
ＣＬ11～ＣＬ33：メモリセルＳＬ1～ＳＬ3：ソース線
ＢＬ1～ＢＬ3：ビット線
ＰＬ1～ＰＬ3：プレート線
ＷＬ1～ＷＬ3：ワード線

Claims (18)

  1. 第１のゲート導体層と、第２のゲート導体層と、第１の不純物層と、第２の不純物層と、に印加する電圧を制御して、データ書き込み動作と、データ読み出し動作と、データ消去動作と、を行うメモリ装置の製造方法であって、
    半導体層上に第１のマスク材料層を形成する工程と
    前記第１のマスク材料層をマスクにして、前記半導体層をエッチングして、垂直方向に立つ第１の半導体柱を形成する工程と、
    前記第１の半導体柱の側面を囲む第１のゲート絶縁層を形成する工程と、
    前記第１のゲート絶縁層の側面を囲み、且つ上面位置が前記第１の半導体柱の頂部より下方にある前記第１のゲート導体層を形成する工程と、
    前記第１のゲート絶縁層に繋がり、且つ前記第１の半導体柱の上部側面を囲んだ第２のゲート絶縁層を形成する工程と、
    前記第２のゲート絶縁層の側面を囲む、前記第２のゲート導体層を形成する工程と、
    前記第１の半導体柱を形成する前に、または形成した後に前記第１の半導体柱の底部に繋がった前記第１の不純物層を形成する工程と、
    前記第１の半導体柱を形成する前に、または形成した後に、前記第１の半導体柱の頂部に前記第２の不純物層を形成する工程と、
    を有することを特徴とする半導体素子を用いたメモリ装置の製造方法。
  2. 前記第１の半導体柱を囲み第３の絶縁層を形成する工程と、
    前記第１の半導体柱の下部において前記第３の絶縁層を囲む前記第１のゲート導体層を形成する工程と、
    前記第１のゲート導体層を囲み、且つ上端面が前記第１のゲート導体層より上にある第４の絶縁層を形成する工程と、
    前記第１の半導体柱の上部の前記第３の絶縁層を囲んだ前記第２のゲート導体層を形成する工程と、を更に有し、
    前記第３の絶縁層の内、前記第１のゲート導体層で囲まれた部分が、前記第１のゲート絶縁層であり、前記第３の絶縁層の内、前記第２のゲート導体層で囲まれた部分が、前記第２のゲート絶縁層である、
    ことを特徴とする請求項１に記載のメモリ装置の製造方法。
  3. 前記第１のゲート導体層を形成した後、垂直方向において、前記第１のゲート導体層上面より上の露出した前記第１の半導体柱を囲み、且つ前記第１のゲート導体層上に繋がった前記第２のゲート絶縁層を形成する工程を更に有する、
    ことを特徴とする請求項１に記載のメモリ装置の製造方法。
  4. 前記第１のゲート絶縁層と、前記第１のゲート絶縁層を囲む第１の導体層と、を形成する工程と、
    前記第２のゲート絶縁層を、前記第１の導体層上と、前記第１の導体層より上部の前記第１の半導体柱を囲んで形成する工程と、
    前記第２のゲート絶縁層の側面を囲んで、その上面位置が前記第２の不純物層の下端付近にある第２の導体層を形成する工程と、
    前記第２の不純物層と、前記第１のマスク材料層の側面を囲んだ、第２のマスク材料層を形成する工程と、
    前記第１のマスク材料層と、前記第２のマスク材料層と、をマスクにして前記第２の導体層と、前記第２のゲート絶縁層と、前記第１の導体層をエッチングする工程と、を更に有し、
    エッチングされた前記第１の導体層が前記第１のゲート導体層となり、同じくエッチングされた前記第２の導体層が前記第２のゲート導体層になる、
    ことを特徴とする請求項１に記載のメモリ装置の製造方法。
  5. 前記第１の導体層の表層を酸化して、第１の酸化層を形成する工程を更に有する、
    ことを特徴とする請求項４に記載のメモリ装置の製造方法。
  6. 前記第１の導体層を形成した後に、前記第１の半導体柱の側面を露出させる工程と、
    前記第１の導体層の表層を酸化して、第１の酸化層を形成し、同時に露出した前記第１の半導体柱の表層を酸化して、第２の酸化層を形成する工程と、を更に有する、
    ことを特徴とする請求項４に記載のメモリ装置の製造方法。
  7. 前記第１の酸化層と前記第２の酸化層とを形成した後に、前記第１の酸化層と前記第２の酸化層とを覆って、第５の絶縁層を形成する工程を更に有し、
    前記第２の酸化層と、前記第５の絶縁層とにより、前記第２のゲート絶縁層が形成される、
    ことを特徴とする請求項６に記載のメモリ装置の製造方法。
  8. 平面視において、前記第２のマスク材料層の上に重なり、且つ第１の方向に伸延した第３のマスク材料層を形成する工程と、
    前記第１のマスク材料層と、前記第２のマスク材料層と、前記第３のマスク材料層と、をマスクにして、前記第２の導体層と、前記第２のゲート絶縁層と、前記第１の導体層をエッチングする工程を更に有する、
    ことを特徴とする請求項４に記載のメモリ装置の製造方法。
  9. 平面視における前記第１の方向と直交する第２の方向において、前記第３のマスク材料層の外周が、前記第２のマスク材料層の外周より内側にある、
    ことを特徴とする請求項８に記載のメモリ装置の製造方法。
  10. 前記第２のゲート導体層を形成した後に、前記第２の不純物層と、前記第１のマスク材料層との側面を囲んだ第６の絶縁層を形成する工程と、
    前記第６の絶縁層をマスクにして、前記第１のマスク材料層をエッチングして、前記第２の不純物層上に第１のコンタクトホールを形成する工程と、
    前記第１のコンタクトホールを介して、前記第６の絶縁層上と、前記第２の不純物層に繋がった第１の配線導体層を形成する工程と、を更に有する、
    ことを特徴とする請求項１に記載のメモリ装置の製造方法。
  11. 平面視において、前記第１の配線導体層が前記第２のゲート導体層と直交して形成される、
    ことを特徴とする請求項１０に記載のメモリ装置の製造方法。
  12. 平面視にあって、前記第１のゲート導体層と、前記第２のゲート導体層とに隣接し、且つ平行して伸延し、且つその底部が前記第１の不純物層に接する第２のコンタクトホールを形成する工程と、
    前記第２のコンタクトホールの底部に第３の導体層を形成する工程と、を更に有する、
    ことを特徴とする請求項１に記載のメモリ装置の製造方法。
  13. 前記第３の導体層上の前記第２のコンタクトホール内に、空孔を有するか、または有しない第７の絶縁層を形成する工程を、更に有する、
    ことを特徴とする請求項１２に記載のメモリ装置の製造方法。
  14. 前記第７の絶縁層が、低誘電率材料層である、
    ことを特徴とする請求項１３に記載のメモリ装置の製造方法。
  15. 前記第２の不純物層と、前記第１の配線導体層の側面を囲んで第８の絶縁層を形成する工程と、
    前記第８の絶縁層に、前記第２の不純物層と、前記第１の配線導体層に隣接して、第３のコンタクトホールを形成する工程と、
    前記第３のコンタクトホール内に、空孔を有するか、または有しない第９の絶縁層を形成する工程を、更に有する、
    ことを特徴とする請求項１０に記載のメモリ装置の製造方法。
  16. 前記第８の絶縁層が、低誘電率材料層である、
    ことを特徴とする請求項１５に記載のメモリ装置の製造方法。
  17. 前記第１のゲート導体層と、前記第２のゲート導体層と、の一方をプレート線に接続すると、他方をワード線に繋げて形成する、
    ことを特徴とする請求項１に記載のメモリ装置の製造方法。
  18. 前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物層と、前記第２の不純物層と、に印加する電圧を制御して、前記第１の半導体柱の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生させた前記第１の半導体柱における多数キャリアである正孔群、又は電子群を保持する前記データ書き込み動作と、前記第１の半導体柱の内部から前記第１の半導体柱における多数キャリアである前記正孔群、又は前記電子群を除去する前記データ消去動作とを行うように、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物層と、前記第２の不純物層とを形成する、
    ことを特徴とする請求項１に記載のメモリ装置の製造方法。
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