WO2023238370A1 - 半導体メモリ装置 - Google Patents

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WO2023238370A1
WO2023238370A1 PCT/JP2022/023426 JP2022023426W WO2023238370A1 WO 2023238370 A1 WO2023238370 A1 WO 2023238370A1 JP 2022023426 W JP2022023426 W JP 2022023426W WO 2023238370 A1 WO2023238370 A1 WO 2023238370A1
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memory
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conductor layer
voltage
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正一 各務
康司 作井
望 原田
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
正一 各務
康司 作井
望 原田
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells

Definitions

  • the present invention relates to a semiconductor memory device.
  • SGT Silicon Gate Transistor
  • Non-Patent Document 1 Using SGT (Surrounding Gate Transistor, see Patent Document 1, Non-Patent Document 1) as a selection transistor, connect a DRAM (Dynamic Random Access Memory, see Non-Patent Document 2, for example) with a capacitor connected, and a variable resistance element.
  • PCM Phase Change Memory, see, for example, Non-Patent Document 3
  • RRAM Resistive Random Access Memory
  • MRAM Magneto-resistive Random Access Memory
  • DRAM memory cells that are configured with one MOS transistor and do not have a capacitor. For example, holes, electron groups, or part or all of the hole groups generated in the channel by the impact ionization phenomenon due to the current between the source and drain of an N-channel MOS transistor are held in the channel to store logic storage data. 1” is written. Then, the hole group is removed from the channel to write logical storage data "0".
  • the challenges of this memory cell are to improve the reduction in operating margin due to floating body channel voltage fluctuations, and to improve the reduction in data retention characteristics due to the removal of part of the hole group, which is the signal charge accumulated in the channel. It is.
  • Twin-Transistor MOS transistor memory element in which one memory cell is formed using two MOS transistors in an SOI layer (see, for example, Patent Documents 2 and 3 and Non-Patent Document 11).
  • an N + layer that serves as a source or drain that separates floating body channels of two MOS transistors is formed in contact with an insulating layer on the substrate side.
  • a group of holes, which are signal charges, are accumulated in the channel of one MOS transistor. The problem is to improve the deterioration in data retention characteristics caused by the removal of part of the hole group, which is the signal charge.
  • FIG. 4 there is a memory shown in FIG. 4 that is configured with MOS transistors and does not have a capacitor (see Patent Document 2 and Non-Patent Document 12).
  • FIG. 4(a) there is a floating body semiconductor base body 102 on the SiO2 layer 101 of the SOI substrate. At both ends of the floating body semiconductor body 102, there are an n+ layer 103 connected to the source line SL and an N+ layer 104 connected to the bit line BL. Then, a first gate insulating layer 109a connected to the n+ layer 103 and covering the floating body semiconductor base 102, and a second gate insulating layer 109b connected to the n+ layer 104 and covering the floating body semiconductor base 102. be.
  • first gate conductor layer 105a covering the first gate insulating layer 109a and connected to the plate line PL, and a second gate conductor layer covering the second gate insulating layer 109b and connected to the word line WL.
  • 105b There is an insulating layer 110 between the first gate conductor layer 105a and the second gate conductor layer 105b.
  • a DFM memory cell 111 is formed.
  • the source line SL may be connected to the n+ layer 104 and the bit line BL may be connected to the n+ layer 103.
  • the electric field becomes maximum in the boundary region of the channel region between the first N-channel MOS transistor region and the second N-channel MOS transistor region, and an impact ionization phenomenon occurs in this region.
  • the electron group among the electron/hole groups generated by the impact ionization phenomenon is removed from the floating body semiconductor matrix 102, and part or all of the hole group 106 is transferred to the floating body semiconductor matrix 102.
  • a memory write operation is performed by holding it in the body semiconductor matrix 102.
  • the hole group 106 is moved into a floating body. It is removed from the semiconductor matrix 102 to perform an erasing operation. This state becomes logical storage data "0".
  • the voltage applied to the first gate conductor layer 105a connected to the plate line PL is set to be higher than the threshold voltage when the logical storage data is "1" and higher than the threshold voltage when the logical storage data is "0".
  • the channels of the first and second N-channel MOS transistor regions whose gates are the first gate conductor layer 105a connected to the plate line PL and the second gate conductor layer 105b connected to the word line WL are By connecting through the floating body semiconductor base body 102, voltage fluctuations in the floating body semiconductor base body 102 when a selection pulse voltage is applied to the word line WL are greatly suppressed.
  • the problems of the aforementioned memory cell such as a reduction in the operating margin or a reduction in data retention characteristics due to the removal of a portion of the hole group, which is the signal charge accumulated in the channel, can be greatly improved. In the future, further improvements in the characteristics of this memory element will be required.
  • An object of the present invention is to provide a method for stably erasing memory information in a dynamic flash memory, which is a memory device.
  • a memory device using a semiconductor element includes: a semiconductor matrix extending horizontally or vertically on the substrate; a first impurity layer and a second impurity layer connected to both ends of the semiconductor matrix; a first gate insulating layer covering the semiconductor matrix; a first gate conductor layer covering the first gate insulating layer; a second gate insulating layer connected to the first gate insulating layer and covering the semiconductor base; a second gate conductor layer that covers the second gate insulating layer without contacting the first gate conductor layer, Applying a voltage so as to create a potential difference between the first impurity layer and the second impurity layer, and containing 0 V to either the first gate conductor layer or the second gate conductor layer; A voltage between 0 V and the threshold voltage is applied, and a voltage with the same polarity and an absolute value greater than the threshold voltage is applied to the other gate conductor layer, so that the remaining gate conductor layer remains in the semiconductor matrix. performing a memory erasing
  • a source line is connected to the first impurity layer
  • a bit line is connected to the second impurity layer
  • the first gate conductor layer and the second gate conductor layer are connected to each other.
  • One of the conductor layers is connected to a word line, and the other is connected to a plate line, and a voltage is applied to each of the source line, bit line, plate line, and word line to perform a memory write operation and a memory read operation. and the memory erasing operation to operate a dynamic flash memory (second invention).
  • the first impurity layer, the second impurity layer, and the second impurity layer when the majority carriers of the semiconductor matrix are holes during the erasing operation of the dynamic flash memory, the first impurity layer, the second impurity layer, and the second impurity layer
  • the voltage applied to the first gate conductor layer and the second gate conductor layer is 0V or a positive potential (third invention).
  • the first impurity layer when the majority carriers of the semiconductor matrix are electrons, the first impurity layer, the second impurity layer, and the first The voltage applied to the gate conductor layer and the second gate conductor layer is 0V or a negative potential (fourth invention).
  • either the source line or the bit line is at 0V in the memory erase operation of the dynamic flash memory (fifth invention).
  • a first MOS transistor region comprising the first gate insulating layer and the first gate conductor layer is provided on the word line.
  • a voltage having an absolute value greater than or equal to the absolute value of the threshold value and having the same polarity as the threshold value is applied, and the plate line is connected to the second gate insulating layer and the second gate conductor layer.
  • a voltage having an absolute value greater than or equal to the absolute value of the threshold value of the second MOS transistor region consisting of A voltage that causes impact ionization is applied to the source line, 0V is applied to the source line, and an impact ionization phenomenon is caused by a current flowing between the first impurity layer and the second impurity layer, and electrons are an operation of generating a group of electrons and a group of holes in the semiconductor matrix and the first impurity layer;
  • the method is characterized in that a part or all of the hole group remains in the semiconductor matrix (sixth invention).
  • the absolute value of the current flowing through the bit line during the memory erase operation of the dynamic flash memory is lower than the absolute value of the current flowing through the bit line during the memory write operation of the dynamic flash memory. (Seventh invention).
  • the voltages applied to the plate line, the word line, the source line, and the bit line are 0V or all It is characterized by having the same polarity (eighth invention).
  • FIG. 1 is a diagram showing a cross-sectional structure of a memory device using a semiconductor element according to a first embodiment
  • FIG. 1 is a diagram showing a cross-sectional structure of a memory device using a semiconductor element according to a first embodiment
  • FIG. 3 is a diagram for explaining accumulation of hole carries and cell current during a write operation of the memory device using the semiconductor element according to the first embodiment.
  • FIG. 3 is a diagram for explaining an erase operation of the memory device using the semiconductor element according to the first embodiment.
  • FIG. 2 is a diagram showing the cross-sectional structure and operation of a conventional dynamic flash memory device.
  • FIGS. 1A and 1B are also referred to as FIG. 1).
  • FIGS. 1A and 1B are also referred to as FIG. 1.
  • FIG. 1 shows the structure of a memory using a semiconductor element according to a first embodiment of the present invention.
  • FIG. 1(a) is a plan view
  • FIG. 1(b) is a vertical cross-sectional view taken along line XX' in FIG. 1(a).
  • (c) is a cross-sectional view along the Y1-Y1' line
  • (d) is an additional example of (c), which is a cross-sectional view along the Y1-Y1' line.
  • (e) is a cross-sectional view along the Y2-Y2' line in (a)
  • (f) is an additional example of (e), which is a cross-sectional view along the Y2-Y2' line.
  • the structure (c) can be replaced with a structure (d)
  • the structure (e) can be replaced with a structure (f).
  • a p layer 1 is a silicon semiconductor matrix having a conductivity type of p-type or i-type (intrinsic type) containing acceptor impurities. (This is an example of a "semiconductor matrix").
  • An n+ layer 2 (hereinafter, a semiconductor region containing donor impurities at a high concentration is referred to as an "n+ layer") on one side of the p layer 1 in the horizontal direction (an example of a "first impurity layer” in the claims) ).
  • n+ layer 3 On the opposite side of the n+ layer 2 is an n+ layer 3 (which is an example of a "second impurity layer” in the claims).
  • a gate insulating layer 4 (which is an example of a "first gate insulating layer” in the claims) covering the p layer 1 and in contact with or near the n+ layer 2.
  • a first gate conductor layer 5 (which is an example of a “first gate conductor layer” in the claims) surrounds part or all of the gate insulating layer 4 and is close to the n+ layer 2.
  • a gate insulating layer 6 (an example of a "second gate insulating layer” in the claims) is formed on a part of the surface of the p layer 1 and in contact with or near the n+ layer 3. ).
  • a second gate conductor layer 7 (which is an example of a "second gate conductor layer” in the claims) surrounds the gate insulating layer 6 and forms an n+ layer without contacting the first gate conductor layer 5. It is close to 3.
  • one dynamic flash memory cell is formed by the p layer 1, n+ layer 2, n+ layer 3, gate insulating layer 4, first gate conductor layer 5, gate insulating layer 6, and second gate conductor layer 7. It is formed.
  • the n+ layer 2 is connected to the source line SL (which is an example of the "source line” in the claims) which is a wiring conductor
  • the gate conductor layer 5 is connected to the word line WL (which is an example of the "source line” in the claims) which is a wiring conductor.
  • the gate conductor layer 7 is connected to a plate line PL (which is an example of a "plate line” in the claims) which is a wiring conductor.
  • the n+ layer 3 is connected to a bit line BL (which is an example of a "bit line” in the claims) which is a wiring conductor.
  • Dynamic flash memory operates by manipulating the potentials of the source line, bit line, plate line, and word line individually. In the memory device of this embodiment, the plurality of dynamic flash memory cells described above are arranged two-dimensionally or three-dimensionally.
  • a dynamic flash memory can also be configured with a structure in which the gate conductor layer 7 and the gate insulating layer 6 are divided above and below the p-layer 1 and surround only part of the p-layer 1, as shown in FIG. 1(d). Furthermore, as shown in FIG. 1(f), the first gate conductor layer 5 and gate insulating layer 4 may also be divided into upper and lower parts of the p-layer 1, and a structure in which only a part of the p-layer 1 is surrounded can constitute a dynamic flash memory. can.
  • any insulating film used in a normal MOS process can be used for the gate insulating layers 4 and 6, such as a SiO2 film, a SiON film, a HfSiON film, or a laminated film of SiO2/SiN.
  • the p layer 1 is made of a p-type semiconductor, but there may be a profile in the impurity concentration. Further, there may be a profile in the impurity concentration of the n+ layer 2 and the n+ layer 3. Further, an LDD (Lightly Doped Drain) may be provided between the p layer 1 and the n+ layers 2 and 3.
  • LDD Lightly Doped Drain
  • the p layer 1 is If it is an n-type semiconductor, the Dynac flash memory operates by using electrons as carriers for writing.
  • the potential of a part of the memory cell can be changed by the first gate conductor layer 5 through the gate insulating layer 4 and the second gate conductor layer 7 through the gate insulating layer 6, for example, It may be a metal such as W, Pd, Ru, Al, TiN, TaN, or WN, a metal nitride, or an alloy thereof (including silicide), for example, a laminated structure such as TiN/W/TaN, It may also be formed of a heavily doped semiconductor.
  • the memory cell has been described as having a rectangular cross-sectional structure perpendicular to the plane of the paper in FIG. 1A, but the memory cell may have a trapezoidal or polygonal shape, or the memory cell itself may have a cylindrical shape.
  • the second gate conductor layer 7 is present at two locations on both sides of the upper and lower sides of the p-layer 1, but the dynamic flash memory can operate even if either one is present. This also applies to the first gate conductor layer 5.
  • first gate conductor layer 5 and the second gate conductor layer 7 are each shown as being integral in the memory cell, but they may be divided in the horizontal or vertical direction. I do not care. Furthermore, the first gate conductor layer 5 and the second gate conductor layer 7 may be formed of different conductor material layers. Further, the gate insulating layer 4 and the gate insulating layer 6 may be formed of different insulating material layers.
  • the first MOS transistor region whose gate is the part having the first gate conductor layer 5 is a WL-FET (field effect MOS transistor region connected to the word line WL), and the second gate conductor layer 7 is used as the first MOS transistor region.
  • a PL-FET (a field effect MOS transistor region connected to the plate line PL) is shown as a second MOS transistor region.
  • the threshold value of the WL-FET is expressed as Vth-WL
  • the threshold value of the PL-FET is expressed as Vth-PL.
  • the majority carriers in the n+ layer 2 and the n+ layer 3 are electrons, and for example, the first gate conductor layer 5 connected to the word line WL and the second gate connected to the plate line PL.
  • n+ poly hereinafter, poly Si containing a high concentration of donor impurities is referred to as "n+ poly”
  • n+ poly poly Si containing a high concentration of donor impurities
  • p layer 1 a p-type semiconductor
  • the voltage conditions to be applied to the bit line BL, source line SL, word line WL, and plate line PL are such that the voltage applied to the bit line is, for example, 10% higher than the higher voltage of Vth-PL. % or higher voltage is applied to the plate line, an inversion layer is formed on a part or the entire surface of the interface between the second gate insulating layer 6 and the p-layer 1 of the PL-FET, and the potential of the bit line is changed to the potential of the PL-FET. transmitting across the channel and applying a voltage higher than, for example, WL-Vth to the word line so that current flows from the bit line to the source line. Further, it is necessary to apply a voltage to the bit line such that the maximum electric field for causing impact ionization is, for example, 10 5 V/cm or more.
  • 0V is input to the source line SL connected to the n+ layer 2
  • 1.0V is input to the bit line BL connected to the n+ layer 3.
  • 1.5V is inputted to the plate line PL connected to the gate conductor layer 7, and 1.2V is inputted to the gate conductor layer 5 connected to the word line WL.
  • an inversion layer 14b is formed directly under the gate insulating layer 7 over the entire surface. Then, an inversion layer 14a is partially formed directly under the gate insulating layer 4. A pinch-off point 15 where the inversion layer 14a disappears exists directly under the gate insulating layer 4, and the electric field is at its maximum here. In this example, the maximum electric field is approximately 4 ⁇ 10 5 V/cm. Then, electrons flow from the n+ layer 2 toward the n+ layer 3. As a result, an impact ionization phenomenon occurs in the region near the pinch-off point 15.
  • FIG. 2(b) shows the hole group 17 in the p-layer 1 when all biases become 0V immediately after writing.
  • the generated hole group 17 is the majority carrier in the p-layer 1, and is temporarily accumulated in the p-layer 1 surrounded by the depletion layer 16, and in a non-equilibrium state, it is substantially used in the WL-FET or PL-FET.
  • the p-layer 1, which is the substrate, is charged to a positive bias.
  • the threshold voltage of the WL-FET with the gate conductor layer 5 and the threshold voltage of the PL-FET with the gate conductor layer 7 are increased due to the holes temporarily accumulated in the p-layer 1. Due to the bias effect, it becomes lower than the initial state.
  • the voltage conditions applied to the bit line BL, source line SL, word line WL, and plate line PL are 1.0V (BL) / 0V (SL) / 2V (PL) / 2.0V(WL), 1.5V(BL)/0V(SL)/3V(PL)/1V(WL), 1.0V(BL)/0V(SL)/1.2V(PL)/2.
  • a combination of 0V (WL), etc. is also possible.
  • 1.0V is applied to the bit line BL, 0V to the source line SL, 2V to the word line WL, and 1.2V to the plate line PL, the position of the pinch-off point 15 shifts toward the gate conductor layer 7.
  • a similar phenomenon can occur.
  • the erase operation mechanism of the dynamic flash memory of the first embodiment will be explained using FIG. 3.
  • the voltage conditions applied to the bit line BL, source line SL, word line WL, and plate line PL are as follows: By applying a voltage higher than the voltage to the plate line, an inversion layer 14b is formed at the interface between the gate oxide film 6 of the PL-FET and the p layer 1, and the recombination area of the holes and electrons accumulated in the p layer 1 is increased.
  • the voltage applied to the bit line may be such that a maximum electric field of, for example, 10 4 V/cm or more is applied so that electrons injected from the source can drift to the bit line.
  • FIG. 3 An example of the erase operation of the dynamic flash memory of the first embodiment shown in FIG. 1 will be explained using FIG. 3. From the state shown in FIG. 2B, a voltage of 0.6 V is applied to the bit line BL, 0 V to the source line SL, 2 V to the plate line PL, and 0 V to the word line WL. As a result, since the concentration of holes 17 accumulated in the p layer 1 is sufficiently higher than the hole concentration in the n+ layer 2, holes flow into the n+ layer 2 by diffusion due to the concentration gradient. Conversely, since the electron concentration in the n+ layer 2 is higher than the electron concentration in the p layer 1, electrons 18 flow into the p layer 1 by diffusion due to the concentration gradient.
  • the electrons flowing into the p-layer 1 recombine with holes in the p-layer 1 and disappear. However, all of the injected electrons 18 are not annihilated, and the unannihilated electrons 18 flow into the n+ layer 3 through the depletion layer 16 due to drift due to the potential gradient of the bit line BL and source line SL. Since electrons are supplied one after another from the source line SL, excess holes recombine with electrons in a very short time and return to the initial state. The power consumed here is due to electrons flowing in from the source line SL, and is extremely smaller than the power consumption during writing. As a result, as shown in FIG.
  • the WL-FET having the gate conductor layer 5 connected to the word line WL and the PL-FET having the gate conductor layer 7 return to their original threshold values. As shown in FIG. 3(c), no current flows in the WL-FET having the gate conductor layer 5 connected to the word line WL even if the voltage of WL is increased. The erased state of this memory element becomes logical storage data "0".
  • a voltage of 1.5 times or more of the word line Vth-WL is applied to form an inversion layer
  • a plate voltage of 0 V or lower than Vth-PL is applied to prevent the formation of an inversion layer. can also be deleted in the same way.
  • a more accurate expression is to express the threshold value in terms of its “absolute value and plus/minus polarity.”
  • one example would be "apply a voltage that has an absolute value greater than or equal to the absolute value of the threshold value of the MOS transistor region and has the same polarity as the threshold value.”
  • the first gate conductor layer 5 adjacent to the n+ layer 2 is connected to the word line WL
  • the second gate conductor layer 7 adjacent to the n+ layer 3 is connected to the plate line PL. ing.
  • the main The memory erasing operation of the invention is possible.
  • the voltage conditions applied to the bit line BL, source line SL, word line WL, and plate line PL are 0.6V (BL) / 0V (SL) / 2V(PL)/0V(WL), 0V(BL)/0.6V(SL)/0V(PL)/2V(WL), 0.6V(BL)/0V(SL)/2V(PL)/0 Combinations such as .2V (WL), 1.5V (BL) / 0V (SL) / 2V (PL) / 0V (WL), etc. are also possible, and the above bit line BL, source line SL, word line WL,
  • the voltage condition applied to the plate line PL is an example for performing the memory erasing operation, and may be another operating condition that allows the memory erasing operation.
  • the PL-FET or WL-FET is a p-type channel type
  • the p layer 1 becomes an n-type semiconductor
  • the donor concentration becomes the majority carrier
  • the polarity of the potential applied to the bit line, word line, and plate line is shown in the example. All positive potentials become negative potentials.
  • the present dynamic flash memory cell may have a structure that satisfies the condition that the hole group 17 generated by the impact ionization phenomenon is retained in the p layer 1.
  • the p layer 1 may have a floating body structure separated from the substrate 20. From this, the p layer 1 can be attached to the substrate 20 using, for example, GAA (Gate All Around: see Non-Patent Document 10, for example) technology, which is one of the SGTs, or Nanosheet technology (see, for example, Non-Patent Documents 11 and 12).
  • GAA Gate All Around: see Non-Patent Document 10, for example
  • Nanosheet technology see, for example, Non-Patent Documents 11 and 12.
  • a device structure using SOI Silicon On Insulator
  • SOI Silicon On Insulator
  • the bottom of the channel region is in contact with the insulating layer of the SOI substrate, and the other channel region is surrounded by a gate insulating layer and an element isolation insulating layer.
  • the channel region has a floating body structure.
  • the dynamic flash memory element provided by this embodiment only needs to satisfy the condition that the channel region has a floating body structure.
  • this dynamic flash operation can be performed if the channel region has a floating body structure.
  • This embodiment has the following features.
  • (Feature 1) In the memory erasing operation of this embodiment, the memory erasing operation can be performed with low power consumption.
  • the feature of the present invention is that an inversion layer 14b is formed in the p layer 1 of the PL-FET, connected to the n+ layer 3, during the memory erase operation period.
  • the area where the holes accumulated in the memory cell and electrons recombine is determined by the contact area between the n+ layer 3 and the p layer 1, while when erasing the memory, the area directly under the gate insulating layer 6
  • the area where holes and electrons recombine can be increased compared to when the memory is held, and the electron-hole recombination phenomenon increasing the chances of it happening.
  • the WL-FET since the WL-FET is not in the on state at this time, no current flows from the bit line BL to the source line SL, and therefore no impact ionization that inhibits the erase operation occurs in the p layer 1.
  • the semiconductor element according to the present invention it is possible to provide a semiconductor memory device with higher density, higher speed, and higher operating margin than conventional devices.

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Abstract

半導体母体ｐ層１があり、片側に伸延したｎ＋層２があり、その反対側にｐ層１に接して、ｎ＋層３があり、ｐ層１の一部をゲート絶縁層４で被膜し、さらにそれに接した第１のゲート導体層５があり、ゲート絶縁層４に接して、ｐ層１との一部をゲート絶縁層６で被膜しゲート電極５と電気的に分離された第２のゲート導体層７があるダイナミック　フラッシュ　メモリで、ｎ＋層２、ｎ＋層３、ゲート導体層５，７がそれぞれ、ソース線、ビット線、ワード線、プレート線に接続され、メモリの消去時に例えば、プレート線に２Ｖ、ビット線に０．６Ｖのように各端子に印加される電圧が常に０Ｖ以上であることを特徴とする。

Description

半導体メモリ装置
　本発明は、半導体メモリ装置に関する。
　近年、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）　技術開発において、メモリ素子の高集積化、高性能化、低消費電力化、高機能化が求められている。
　メモリ素子の高密度化と高性能化が進められている。ＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ、特許文献１、非特許文献１を参照）を選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｍｅｍｏｒｙ、例えば、非特許文献３を参照）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献４を参照）、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Ｍａｇｎｅｔｏ－ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献５を参照）などがある。
　また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６～非特許文献１０を参照）などがある。例えばＮチャネルＭＯＳトランジスタのソース、ドレイン間電流によりチャネル内にインパクトイオン化現象により発生させた正孔、電子群の内、正孔群の一部、または全てをチャネル内に保持させて論理記憶データ“１”書込みを行う。そして、チャネル内から正孔群を除去して論理記憶データ“０”書込みを行う。このメモリセルでは、フローティングボディチャネル電圧変動による動作マージンの低下の改善、そして、チャネルに溜められた信号電荷である正孔群の一部が除去されることによるデータ保持特性の低下の改善が課題である。
　また、ＳＯＩ層に、２つのＭＯＳトランジスタを用いて１つのメモリセルを形成したＴｗｉｎ－Ｔｒａｎｓｉｓｔｏｒ　ＭＯＳトランジスタメモリ素子がある（例えば、特許文献２、３、非特許文献１１を参照）。これらの素子では、２つのＭＯＳトランジスタのフローティングボディチャネルを分ける、ソース、またはドレインとなるＮ+層が基板側にある絶縁層に接して形成されている。このメモリセルにおいても、信号電荷である正孔群は一つのＭＯＳトランジスタのチャネルに溜められるので、前述の１個のＭＯＳトランジスタよりなるメモリセルと同じく、動作マージンの低下の改善、又はチャネルに溜められた信号電荷である正孔群の一部が除去されることによるデータ保持特性の低下の改善が課題である。
　また、図４に示す、キャパシタを有しない、ＭＯＳトランジスタで構成されたメモリがある（特許文献２、非特許文献１２を参照）。図４（ａ）に示すように、ＳＯＩ基板のＳｉＯ２層１０１上にフローティングボディ半導体母体１０２がある。フローティングボディ半導体母体１０２の両端にソース線ＳＬに接続するｎ＋層１０３とビット線ＢＬに接続するＮ＋層１０４がある。そして、ｎ＋層１０３に繋がり、且つフローティングボディ半導体母体１０２を覆った第１のゲート絶縁層１０９ａと、ｎ＋層１０４に繋がり、且つフローティングボディ半導体母体１０２を覆った第２のゲート絶縁層１０９ｂとがある。そして、第１のゲート絶縁層１０９ａを覆ってプレート線ＰＬに繋がった第１のゲート導体層１０５ａがあり、第２のゲート絶縁層１０９ｂを覆ってワード線ＷＬに繋がった第２のゲート導体層１０５ｂがある。そして、第１のゲート導体層１０５ａと第２のゲート導体層１０５ｂとの間に絶縁層１１０がある。これにより、ＤＦＭのメモリセル１１１が形成される。なお、ソース線ＳＬがｎ＋層１０４に接続し、ビット線ＢＬがｎ＋層１０３に接続していてもよい。
　そして、図４（ａ）に示すように、例えば、ｎ＋層１０３にゼロ電圧、ｎ＋層１０４にプラス電圧を印加し、第１のゲート導体層１０５ａで囲まれたフローティングボディ半導体母体１０２よりなる第１のＮチャネルＭＯＳトランジスタ領域を飽和領域で動作させ、第２のゲート導体層１０５ｂで囲まれたフローティングボディ半導体母体１０２よりなる第２のＮチャネルＭＯＳトランジスタ領域を線形領域で動作させる。この結果、第２のＮチャネルＭＯＳトランジスタ領域には、ピンチオフ点は存在せずに第２のゲートゲート絶縁層１０９に接する面全体に反転層１０７ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層１０５ｂの下側に形成された反転層１０７ｂは、第１のＮチャネルＭＯＳトランジスタ領域の実質的なドレインとして働く。この結果、第１のＮチャネルＭＯＳトランジスタ領域と、第２のＮチャネルＭＯＳトランジスタ領域との間のチャネル領域の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。そして、図４（ｂ）に示すように、インパクトイオン化現象により生じた電子・正孔群の内の電子群をフローティングボディ半導体母体１０２から除き、そして正孔群１０６の一部、または全てをフローティングボディ半導体母体１０２に保持することによりメモリ書き込み動作が行われる。
　そして、図４（ｃ）に示すように、例えばプレート線ＰＬにプラス電圧、ワード線ＷＬと、ビット線ＢＬにゼロ電圧、ソース線ＳＬにマイナス電圧を印加して、正孔群１０６をフローティングボディ半導体母体１０２から除去して消去動作を行う。この状態が論理記憶データ“０”となる。そして、データ読み出しにおいて、プレート線ＰＬに繋がる第１のゲート導体層１０５ａに印加する電圧を、論理記憶データ“１”時のしきい値電圧より高く、且つ論理記憶データ“０”時のしきい値電圧より低く設定することにより、図４（ｄ）に示すように論理記憶データ“０”読み出しでワード線ＷＬの電圧を高くしても電流が流れない特性が得られる。この特性により、メモリセルと比べ、大幅に動作マージンの拡大が図れる。このメモリセルでは、プレート線ＰＬに繋がる第１のゲート導体層１０５ａと、ワード線ＷＬに繋がる第２のゲート導体層１０５ｂとをゲートとした第１、第２のＮチャネルＭＯＳトランジスタ領域のチャネルがフローティングボディ半導体母体１０２で繋がっていることにより、ワード線ＷＬに選択パルス電圧が印加された時のフローティングボディ半導体母体１０２の電圧変動が大きく抑圧される。これにより、前述のメモリセルにおいて問題の動作マージンの低下、又はチャネルに溜められた信号電荷である正孔群の一部が除去されることによりデータ保持特性の低下の問題が大きく改善される。今後、本メモリ素子に対して更なる特性改善が求められる。
特開平２－１８８９６６号公報 ＵＳ２００８／０１３７３９４　Ａ１ ＵＳ２００３／０１１１６８１　Ａ１ 特許第７０５７０３２号公報
Ｈｉｒｏｓｈｉ　Ｔａｋａｔｏ，　Ｋａｚｕｍａｓａ　Ｓｕｎｏｕｃｈｉ，　Ｎａｏｋｏ　Ｏｋａｂｅ，　Ａｋｉｈｉｒｏ　Ｎｉｔａｙａｍａ，　Ｋａｔｓｕｈｉｋｏ　Ｈｉｅｄａ，　Ｆｕｍｉｏ　Ｈｏｒｉｇｕｃｈｉ，　ａｎｄ　Ｆｕｊｉｏ　Ｍａｓｕｏｋａ：　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　Ｖｏｌ．３８，　Ｎｏ．３，　ｐｐ．５７３－５７８　（１９９１） Ｈ．　Ｃｈｕｎｇ，　Ｈ．　Ｋｉｍ，　Ｈ．　Ｋｉｍ，　Ｋ．　Ｋｉｍ，　Ｓ．　Ｋｉｍ，　Ｋ．　Ｄｏｎｇ，　Ｊ．　Ｋｉｍ，　Ｙ．Ｃ．　Ｏｈ，　Ｙ．　Ｈｗａｎｇ，　Ｈ．　Ｈｏｎｇ，　Ｇ．　Ｊｉｎ，　ａｎｄ　Ｃ．　Ｃｈｕｎｇ：　"４Ｆ２　ＤＲＡＭ　Ｃｅｌｌ　ｗｉｔｈ　Ｖｅｒｔｉｃａｌ　Ｐｉｌｌａｒ　Ｔｒａｎｓｉｓｔｏｒ（ＶＰＴ），"　２０１１　Ｐｒｏｃｅｅｄｉｎｇ　ｏｆ　ｔｈｅ　Ｅｕｒｏｐｅａｎ　Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｄｅｖｉｃｅ　Ｒｅｓｅａｒｃｈ　Ｃｏｎｆｅｒｅｎｃｅ，　（２０１１） Ｈ．　Ｓ．　Ｐｈｉｌｉｐ　Ｗｏｎｇ，　Ｓ．　Ｒａｏｕｘ，　Ｓ．　Ｋｉｍ，　Ｊｉａｌｅ　Ｌｉａｎｇ，　Ｊ．　Ｒ．　Ｒｅｉｆｅｎｂｅｒｇ，　Ｂ．　Ｒａｊｅｎｄｒａｎ，　Ｍ．　Ａｓｈｅｇｈｉ　ａｎｄ　Ｋ．　Ｅ．　Ｇｏｏｄｓｏｎ：　"Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｍｅｍｏｒｙ，"　Ｐｒｏｃｅｅｄｉｎｇ　ｏｆ　ＩＥＥＥ，　Ｖｏｌ．９８，　Ｎｏ　１２，　Ｄｅｃｅｍｂｅｒ，　ｐｐ．２２０１－２２２７　（２０１０） Ｔ．　Ｔｓｕｎｏｄａ，　Ｋ　．Ｋｉｎｏｓｈｉｔａ，　Ｈ．　Ｎｏｓｈｉｒｏ，　Ｙ．　Ｙａｍａｚａｋｉ，　Ｔ．　Ｉｉｚｕｋａ，　Ｙ．　Ｉｔｏ，　Ａ．　Ｔａｋａｈａｓｈｉ，　Ａ．　Ｏｋａｎｏ，　Ｙ．　Ｓａｔｏ，　Ｔ．　Ｆｕｋａｎｏ，　Ｍ．　Ａｏｋｉ，　ａｎｄ　Ｙ．　Ｓｕｇｉｙａｍａ　：　"Ｌｏｗ　Ｐｏｗｅｒ　ａｎｄ　ｈｉｇｈ　Ｓｐｅｅｄ　Ｓｗｉｔｃｈｉｎｇ　ｏｆ　Ｔｉ－ｄｏｐｅｄ　ＮｉＯ　ＲｅＲＡＭ　ｕｎｄｅｒ　ｔｈｅ　Ｕｎｉｐｏｌａｒ　Ｖｏｌｔａｇｅ　Ｓｏｕｒｃｅ　ｏｆ　ｌｅｓｓ　ｔｈａｎ　３Ｖ，"　ＩＥＤＭ　（２００７） Ｗ．　Ｋａｎｇ，　Ｌ．　Ｚｈａｎｇ，　Ｊ．　Ｋｌｅｉｎ，　Ｙ．　Ｚｈａｎｇ，　Ｄ．　Ｒａｖｅｌｏｓｏｎａ，　ａｎｄ　Ｗ．　Ｚｈａｏ：　"Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ　Ｃｏｄｅｓｉｇｎ　ｏｆ　ＳＴＴ－ＭＲＡＭ　Ｕｎｄｅｒ　Ｐｒｏｃｅｓｓ　Ｖａｒｉａｔｉｏｎｓ　ｉｎ　Ｄｅｅｐｌｙ　Ｓｃａｌｅｄ　Ｔｅｃｈｎｏｌｏｇｙ，"　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　ｐｐ．１－９　（２０１５） Ｍ．　Ｇ．　Ｅｒｔｏｓｕｍ，　Ｋ．　Ｌｉｍ，　Ｃ．　Ｐａｒｋ，　Ｊ．　Ｏｈ，　Ｐ．　Ｋｉｒｓｃｈ，　ａｎｄ　Ｋ．　Ｃ．　Ｓａｒａｓｗａｔ　：　"Ｎｏｖｅｌ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　Ｓｉｎｇｌｅ－Ｔｒａｎｓｉｓｔｏｒ　Ｃｈａｒｇｅ－Ｔｒａｐ　ＤＲＡＭ　（１Ｔ　ＣＴ　ＤＲＡＭ）　Ｕｔｉｌｉｚｉｎｇ　Ｅｌｅｃｔｒｏｎ，"　ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒ，　Ｖｏｌ．　３１，　Ｎｏ．５，　ｐｐ．４０５－４０７　（２０１０） Ｊ．　Ｗａｎ，　Ｌ．　Ｒｏｊｅｒ，　Ａ．　Ｚａｓｌａｖｓｋｙ，　ａｎｄ　Ｓ．　Ｃｒｉｔｏｌｏｖｅａｎｕ：　"Ａ　Ｃｏｍｐａｃｔ　Ｃａｐａｃｉｔｏｒ－Ｌｅｓｓ　Ｈｉｇｈ－Ｓｐｅｅｄ　ＤＲＡＭ　Ｕｓｉｎｇ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ－Ｃｏｎｔｒｏｌｌｅｄ　Ｃｈａｒｇｅ　Ｒｅｇｅｎｅｒａｔｉｏｎ，"　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ，　Ｖｏｌ．　３５，　Ｎｏ．２，　ｐｐ．１７９－１８１　（２０１２） Ｔａｋａｓｈｉ　Ｏｈａｓａｗａ　ａｎｄ　Ｔａｋｅｓｈｉ　Ｈａｍａｍｏｔｏ，　"Ｆｌｏａｔｉｎｇ　Ｂｏｄｙ　Ｃｅｌｌ　－ａ　Ｎｏｖｅｌ　Ｂｏｄｙ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　ＤＲＡＭ　Ｃｅｌｌ"，　Ｐａｎ　Ｓｔａｎｆｏｒｄ　Ｐｕｂｌｉｓｈｉｎｇ　（２０１１）． Ｔ．　Ｓｈｉｎｏ，　Ｎ．　Ｋｕｓｕｎｏｋｉ，　Ｔ．　Ｈｉｇａｓｈｉ，　Ｔ．　Ｏｈｓａｗａ，　Ｋ．　Ｆｕｊｉｔａ，　Ｋ．　Ｈａｔｓｕｄａ，　Ｎ．　Ｉｋｕｍｉ，　Ｆ．　Ｍａｔｓｕｏｋａ，　Ｙ．　Ｋａｊｉｔａｎｉ，　Ｒ．　Ｆｕｋｕｄａ，　Ｙ．　Ｗａｔａｎａｂｅ，　Ｙ．　Ｍｉｎａｍｉ，　Ａ．　Ｓａｋａｍｏｔｏ，　Ｊ．　Ｎｉｓｈｉｍｕｒａ，　Ｈ．　Ｎａｋａｊｉｍａ，　Ｍ．　Ｍｏｒｉｋａｄｏ，　Ｋ．　Ｉｎｏｈ，　Ｔ．　Ｈａｍａｍｏｔｏ，　Ａ．　Ｎｉｔａｙａｍａ：　"Ｆｌｏａｔｉｎｇ　Ｂｏｄｙ　ＲＡＭ　Ｔｅｃｈｎｏｌｏｇｙ　ａｎｄ　ｉｔｓ　Ｓｃａｌａｂｉｌｉｔｙ　ｔｏ　３２ｎｍ　Ｎｏｄｅ　ａｎｄ　Ｂｅｙｏｎｄ，"　ＩＥＥＥ　ＩＥＤＭ　（２００６）． Ｅ．　Ｙｏｓｈｉｄａ：　"Ａ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　１Ｔ－ＤＲＡＭ　Ｔｅｃｈｎｏｌｏｇｙ　Ｕｓｉｎｇ　Ｇａｔｅ－Ｉｎｄｕｃｅｄ　Ｄｒａｉｎ－Ｌｅａｋａｇｅ　（ＧＩＤＬ）　Ｃｕｒｒｅｎｔ　ｆｏｒ　Ｌｏｗ－Ｐｏｗｅｒ　ａｎｄ　Ｈｉｇｈ－Ｓｐｅｅｄ　Ｅｍｂｅｄｄｅｄ　Ｍｅｍｏｒｙ，"　ＩＥＥＥ　ＩＥＤＭ　（２００６）． Ｆ．　Ｍｏｒｉｓｈｉｔａ，　Ｈ．　Ｎｏｄａ，　Ｉ．　Ｈａｙａｓｈｉ，　Ｔ．　Ｇｙｏｈｔｅｎ，　Ｍ．　Ｏｋｓｍｏｔｏ，　Ｔ．　Ｉｐｐｏｓｈｉ，　Ｓ．　Ｍａｅｇａｗａ，　Ｋ．　Ｄｏｓａｋａ，　ａｎｄ　Ｋ．　Ａｒｉｍｏｔｏ：　"　Ｃａｐａｃｉｔｏｒｌｅｓｓ　Ｔｗｉｎ－Ｔｒａｎｓｉｓｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　（ＴＴＲＡＭ）　ｏｎ　ＳＯＩ，"ＩＥＩＣＥ　Ｔｒａｎｓ．　Ｅｌｅｃｔｒｏｎ．，　Ｖｏｌ．　Ｅ９０－ｃ．，　Ｎｏ．４　ｐｐ．７６５－７７１　（２００７） Ｋ．Ｓａｋｕｉ，　Ｎ．　Ｈａｒａｄａ，"　Ｄｙｎａｍｉｃ　Ｆｌａｓｈ　Ｍｅｍｏｒｙ　ｗｉｔｈ　Ｄｕａｌ　Ｇａｔｅ　Ｓｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ　（ＳＧＴ），"Ｐｒｏｃ．　ＩＥＥＥ　ＩＭＷ，　ｐｐ．７２－７５（２０２１） Ｊ．　Ｙ．　Ｓｏｎｇ，　Ｗ．　Ｙ．　Ｃｈｏｉ，　Ｊ．　Ｈ．　Ｐａｒｋ，　Ｊ．　Ｄ．　Ｌｅｅ，　ａｎｄ　Ｂ－Ｇ．　Ｐａｒｋ：　"Ｄｅｓｉｇｎ　Ｏｐｔｉｍｉｚａｔｉｏｎ　ｏｆ　Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ　（ＧＡＡ）　ＭＯＳＦＥＴｓ，"　ＩＥＥＥ　Ｔｒａｎｓ．　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　ｖｏｌ．　５，　ｎｏ．　３，　ｐｐ．１８６－１９１，　（２００６） Ｎ．　Ｌｏｕｂｅｔ，　ｅｔ　ａｌ．：　"Ｓｔａｃｋｅｄ　Ｎａｎｏｓｈｅｅｔ　Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ　Ｔｒａｎｓｉｓｔｏｒ　ｔｏ　Ｅｎａｂｌｅ　Ｓｃａｌｉｎｇ　Ｂｅｙｏｎｄ　ＦｉｎＦＥＴ，"　２０１７　ＩＥＥＥ　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　Ｔ１７－５，　Ｔ２３０－Ｔ２３１，　（２０１７） Ｈ．　Ｊｉａｎｇ，　Ｎ．　Ｘｕ，　Ｂ．　Ｃｈｅｎ，　Ｌ．　Ｚｅｎｇ１，　Ｙ．　Ｈｅ，　Ｇ．　Ｄｕ，　Ｘ．　Ｌｉｕ　ａｎｄ　Ｘ．　Ｚｈａｎｇ：　"Ｅｘｐｅｒｉｍｅｎｔａｌ　ｉｎｖｅｓｔｉｇａｔｉｏｎ　ｏｆ　ｓｅｌｆ　ｈｅａｔｉｎｇ　ｅｆｆｅｃｔ　（ＳＨＥ）　ｉｎ　ｍｕｌｔｉｐｌｅ－ｆｉｎ　ＳＯＩ　ＦｉｎＦＥＴｓ，"　Ｓｅｍｉｃｏｎｄ．　Ｓｃｉ．　Ｔｅｃｈｎｏｌ．　２９　１１５０２１　ｐｐ．７　（２０１４）．
　本発明の目的は、メモリ装置であるダイナミック　フラッシュ　メモリの安定したメモリ情報の消去方法を提供することである。
　上記の目的を達成するために、本発明に係る半導体素子を用いたメモリ装置は、
　基板上に水平方向、または垂直方向に伸延する半導体母体と、
　前記半導体母体の両端に繋がる第１の不純物層及び第２の不純物層と、
　前記半導体母体を覆う第１のゲート絶縁層と、
　前記第１のゲート絶縁層を覆う、第１のゲート導体層と、
　前記第１のゲート絶縁層に繋がり、前記半導体母体を覆う、第２のゲート絶縁層と、
　前記第１のゲート導体層に接することなく、前記第２のゲート絶縁層を覆う第２のゲート導体層と、を有するメモリ装置において、
　前記第1の不純物層と前記第２の不純物層に電位差ができるように、電圧を印加し、かつ前記第１のゲート導体層と前記第２のゲート導体層のどちらか一方に０Vを含む、０Vからしきい値電圧の間の電圧をかけ、もう一方のゲート導体層には同じ極性で、かつ絶対値がしきい値の絶対値以上の電圧を印加して、前記半導体母体に残存している多数キャリアである正孔又は電子のいずれかを減少させて、メモリ消去動作を行う、
　ことを特徴とする（第１発明）。
　上記の第１発明において、前記第１の不純物層には、ソース線が接続され、前記第２の不純物層には、ビット線が接続され、前記第１のゲート導体層と前記第２のゲート導体層の一方がワード線に接続され、他方がプレート線に接続され、前記ソース線、前記ビット線、前記プレート線、前記ワード線のそれぞれに電圧を与えて、メモリ書き込み動作と、メモリ読み出し動作と、前記メモリ消去動作とを行い、ダイナミック　フラッシュ　メモリの動作をさせることを特徴とする（第２発明）。
　上記の第２発明において、前記ダイナミック　フラッシュ　メモリの前記消去動作時において、前記半導体母体の多数キャリアが正孔の場合には、前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層とに印加する電圧が０Vまたは正の電位であることを特徴とする（第３発明）。
　上記の第２発明において、前記ダイナミック　フラッシュ　メモリの前記消去時動作において、前記半導体母体の多数キャリアが電子の場合には、前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層とに印加する電圧が０Vまたは負の電位であることを特徴とする（第４発明）。
　上記の第２発明において、前記ダイナミック　フラッシュ　メモリの前記メモリ消去時動作において、前記ソース線、もしくは前記ビット線のどちらか一方が０Vであることを特徴とする（第５発明）。
　上記の第２発明において、前記ダイナミック　フラッシュ　メモリの前記メモリ書き込み動作において、前記ワード線に、前記第１のゲート絶縁層と、前記第１のゲート導体層とで構成される第１のＭＯＳトランジスタ領域のしきい値の絶対値以上の絶対値を持ち、かつしきい値と同じ極性の電圧を印加し、前記プレート線には、前記第２のゲート絶縁層と、前記第２のゲート導体層とで構成される第２のＭＯＳトランジスタ領域のしきい値の絶対値以上の絶対値を持ち、かつしきい値と同じ極性の電圧を印加し、前記ビット線には書き込み時に前記半導体母体の最大電界がインパクトイオン化を起こすような電圧を印加し、前記ソース線は０Ｖを印加し、前記第１の不純物層と前記第２の不純物層との間に流す電流でインパクトイオン化現象を発生させて、電子群と正孔群を前記半導体母体及び前記第１の不純物層に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記半導体母体における多数キャリアである前記電子群又は前記正孔群のいずれかの一部または全てを、前記半導体母体に残存させることを特徴とする（第６発明）。
　上記の第２発明において、前記ダイナミック　フラッシュ　メモリの前記メモリ消去動作時に前記ビット線に流れる電流の絶対値が、前記ダイナミック　フラッシュ　メモリの前記メモリ書き込み動作時に前記ビット線に流れる電流の絶対値よりも低いことを特徴とする（第７発明）。
　上記の第２発明において、前記ダイナミック　フラッシュ　メモリの前記メモリ書き込み動作と、前記メモリ消去動作時に、前記プレート線、前記ワード線、前記ソース線、前記ビット線に印加される電圧が、０Ｖ、もしくは全て同じ極性であることを特徴とする（第８発明）。
第１実施形態に係る半導体素子を用いたメモリ装置の断面構造を示す図である。 第１実施形態に係る半導体素子を用いたメモリ装置の断面構造を示す図である。 第１実施形態に係る半導体素子を用いたメモリ装置の書き込み動作時の正孔キャリの蓄積、セル電流を説明するための図である。 第１実施形態に係る半導体素子を用いたメモリ装置の消去動作を説明するための図である。 従来例のダイナミック　フラッシュ　メモリ装置の断面構造、動作を示す図である。
　以下、本発明の一実施形態に係る、半導体素子を用いたメモリ装置の構造、駆動方式、蓄積キャリアの挙動、について、図面を参照しながら説明する。
（第１実施形態）
　図１～図３（以下では、図１Ａと図１Ｂを併せて図１とも言う）を用いて、本発明の第１実施形態に係る半導体素子を用いたメモリセルの構造と動作メカニズムを説明する。図１を用いて、本実施形態による半導体素子を用いたメモリのセル構造を説明する。図２を用いて、半導体素子を用いたメモリセルの書き込みメカニズムとキャリアの挙動を、図３を用いて、データ消去メカニズムを、説明する。
　図１に、本発明の第１実施形態に係る半導体素子を用いたメモリの構造を示す。図１の（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿った垂直断面図、を示す。（ｃ）はＹ１－Ｙ１’線に沿った断面図、（ｄ）はＹ１－Ｙ１‘線に沿った断面図の（ｃ）の追加例を示す。（e）は、（ａ）のＹ２－Ｙ２’線に沿った断面図、（ｆ）はＹ２－Ｙ２‘線に沿った断面図の（ｅ）の追加例を示す。（ｃ）の構造に変えて（ｄ）のような構造とすることもできるし、また（ｅ）の構造に変えて、（ｆ）のような構造とすることもできる。
　基板２０（特許請求の範囲の「基板」の一例である）上に、アクセプタ不純物を含むｐ型又はｉ型（真性型）の導電型を有するシリコン半導体母体であるｐ層１（特許請求の範囲の「半導体母体」の一例である）がある。ｐ層１の水平方向の一方の側にｎ＋層２（以下、ドナー不純物を高濃度で含む半導体領域を「ｎ＋層」と称する。）（特許請求の範囲の「第１の不純物層」の一例である）がある。ｎ＋層２の反対側にｎ＋層３（特許請求の範囲の「第２の不純物層」の一例である）がある。ｐ層１を覆い、且つｎ＋層２に接触するかもしくはその近傍にゲート絶縁層４（特許請求の範囲の「第１のゲート絶縁層」の一例である）がある。ゲート絶縁層４の一部もしくは全体を囲んで、第１のゲート導体層５（特許請求の範囲の「第１のゲート導体層」の一例である）がｎ＋層２に近接してある。また、ｐ層１の表面の一部でかつ、ｎ＋層３に接触するようにもしくはその近傍に形成されたゲート絶縁層６（特許請求の範囲の「第２のゲート絶縁層」の一例である）がある。また、第１のゲート導体層５に接することなく、第２のゲート導体層７（特許請求の範囲の「第２のゲート導体層」の一例である）が、ゲート絶縁層６を囲みｎ＋層３に近接してある。これにより、ｐ層１、ｎ＋層２、ｎ＋層３、ゲート絶縁層４、第１のゲート導体層５、ゲート絶縁層６，第２のゲート導体層７により、ひとつのダイナミック　フラッシュ　メモリのセルが形成される。
　さらに、ｎ＋層２は配線導電体であるソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ゲート導体層５は配線導電体であるワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に接続され、ゲート導体層７は配線導電体であるプレート線ＰＬ（特許請求の範囲の「プレート線」の一例である）に接続されている。また、ｎ＋層３は配線導電体であるビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に接続されている。ソース線、ビット線、プレート線、ワード線の電位をそれぞれに操作することで、ダイナミック　フラッシュ　メモリの動作をさせる。本実施形態のメモリ装置では、上述の複数のダイナミック　フラッシュ　メモリのセルが複数２次元状、もしくは３次元状に配置されている。
　なお、図１（ｄ）のようにゲート導体層７やゲート絶縁層６がｐ層１の上下に分割されｐ層１の一部のみを囲んだ構造でもダイナミック　フラッシュ　メモリを構成できる。また、図１の（ｆ）のように第１のゲート導体層５やゲート絶縁層４についてもｐ層１の上下に分割されｐ層１の一部のみを囲んだ構造でもダイナミック　フラッシュ　メモリを構成できる。
　また、ゲート絶縁層４、６には、例えばＳｉＯ２膜、ＳｉＯＮ膜、ＨｆＳｉＯＮ膜やＳｉＯ２／ＳｉＮの積層膜など、通常のＭＯＳプロセスにおいて使用されるいかなる絶縁膜も使用可能である。
　また、図１ではｐ層１はｐ型の半導体としたが、不純物の濃度にプロファイルが存在してもよい。また、ｎ＋層２、ｎ＋層３の不純物の濃度にプロファイルが存在してもよい。また、ｐ層１と、ｎ＋層２，３との間にＬＤＤ（Ｌｉｇｈｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）をもうけてもよい。
　また、ｎ＋層２とｎ＋層３を正孔が多数キャリアであるｐ＋層（以下、アクセプタ不純物を高濃度で含む半導体領域を「ｐ＋層」と称する。）で形成したときは、ｐ層１をｎ型半導体、とすれば書き込みのキャリアを電子とすることでダイナック　フラッシュ　メモリの動作がなされる。
　また、第１のゲート導体層５はゲート絶縁層４を介して、また第２のゲート導体層７はゲート絶縁層６を介してメモリセルの一部の電位を変化させられるのであれば、例えばＷ、Ｐｄ、Ｒｕ、Ａｌ、ＴｉＮ，ＴａＮ、ＷＮのような金属、金属の窒化物、もしくはその合金（シリサイドを含む）、例えばＴｉＮ／Ｗ／ＴａＮのような積層構造であってもよいし、高濃度にドープされた半導体で形成されてもよい。
　また、図１においてメモリセルは（ａ）の紙面に対して、垂直の断面構造が矩形であるとして説明したが、台形状でも多角形でも、またメモリセル自体が円柱の形でも構わない。
　また、図１（ｄ）ではｐ層１の上下の両側に第２のゲート導体層７がそれぞれ二か所に存在しているが、どちらか一方があってもダイナミック　フラッシュ　メモリの動作ができる。このことは第１のゲート導体層５においても同様である。
　また、図１では、メモリセルにおいて、第１のゲート導体層５，第２のゲート導体層７がそれぞれ一体のものとして示されているが、水平方向、または垂直方向において、分割されていても構わない。また、第１のゲート導体層５と第２のゲート導体層７を、異なる導体材料層で形成してもよい。また、ゲート絶縁層４とゲート絶縁層６を、異なる絶縁材料層で形成してもよい。
　図２を用いて、本発明の第１実施形態に係るダイナミック　フラッシュ　メモリの書き込み動作時のキャリア挙動、蓄積、セル電流を説明する。なお、第１のゲート導体層５を持つ部分をゲートとする第１のＭＯＳトランジスタ領域として、ＷＬ－ＦＥＴ（ワード線ＷＬに繋がる電界効果ＭＯＳトランジスタ領域），また、第２のゲート導体層７を持つ第２のＭＯＳトランジスタ領域として、ＰＬ－ＦＥＴ（プレート線ＰＬに繋がる電界効果ＭＯＳトランジスタ領域）と示した。またＷＬ－ＦＥＴのしきい値をＶｔｈ―ＷＬ、ＰＬ－ＦＥＴのしきい値をＶｔｈ－ＰＬと表記する。
　図２（ａ）に示すように、まずｎ＋層２とｎ＋層３の多数キャリアが電子であり、たとえばワード線ＷＬに接続つながる第１のゲート導体層５とプレート線ＰＬにつながる第２のゲート導体層７にｎ＋　ｐｏｌｙ（以下、ドナー不純物を高濃度で含むｐｏｌｙ　Ｓｉを「ｎ＋　ｐｏｌｙ」と称する。）を使用し、ｐ層１としてｐ型半導体を使用した場合を説明する。ダイナミック　フラッシュ　メモリでは書き込みを行う場合に、ＷＬ－ＦＥＴ，もしくはＰＬ－ＦＥＴの部分で十分なインパクトイオン化を起こすことが必要である。これを満足するための、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、ビット線に与える電圧が、例えばＶｔｈ－ＰＬの高いほうの電圧よりも１０％以上高い電圧をプレート線に与え、ＰＬ－ＦＥＴの第2のゲート絶縁層６とｐ層１の界面の一部、もしくは全面に反転層を形成して、ビット線の電位をＰＬ―ＦＥＴのチャネル全体に伝達すること、及び、例えばＷＬ－Ｖｔｈよりも高い電圧をワード線に与えて、ビット線からソース線に電流が流れるようにする。また、ビット線に与える電圧には、インパクトイオン化を発生させるための最大電界が例えば１０5Ｖ／ｃｍ以上となるような電圧を印加する必要がある。
　上述の内容をもとに、メモリの書き込み時の印加電圧の一例を下記に記述する。ここではＶｔｈ―ＷＬ＝Ｖｔｈ－ＰＬ＝０．８Ｖの場合、ｎ＋層２に接続されたソース線ＳＬに、例えば０Ｖを入力し、ｎ＋層３に接続されたビット線ＢＬに、例えば１．０Ｖを入力し、ゲート導体層７に接続されたプレート線ＰＬに例えば１．５Ｖを入力し、ワード線ＷＬの接続されたゲート導体層５に、例えば、１．２Ｖを入力する。
　この電圧印加状態では、ゲート絶縁層７の直下には反転層１４ｂが全面に形成される。そして、ゲート絶縁層４の直下には一部に反転層１４ａが形成される。反転層１４ａが消滅するピンチオフ点１５がゲート絶縁層４の直下に存在し、ここで電界が最大となる。この例では最大電界が４ｘ１０5Ｖ／ｃｍ程度となる。そして、ｎ＋層２からｎ＋層３の方向に向かって電子が流れる。この結果、ピンチオフ点１５近傍領域でインパクトイオン化現象が生じる。このインパクトイオン化現象により、ソース線ＳＬの接続されたｎ＋層２からビット線ＢＬの接続されたｎ＋層３に向かって加速された電子がＳｉ格子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、ゲート導体層５に流れるが、大半はビット線ＢＬに接続されたｎ＋層３に流れる。
　図２（ｂ）には、書き込み直後、すべてのバイアスが０Ｖになったときのｐ層１にある正孔群１７を示す。生成された正孔群１７は、ｐ層１の多数キャリアであり、一時的に空乏層１６に囲まれたｐ層１に蓄積され、非平衡状態では実質的にＷＬ－ＦＥＴやＰＬ―ＦＥＴの基板であるｐ層１を正バイアスに充電する。その結果、ゲート導体層５をもつＷＬ－ＦＥＴのしきい値電圧とゲート導体層７をもつＰＬ－ＦＥＴのしきい値電圧は、ｐ層１に一時的に蓄積される正孔により正の基板バイアス効果によって、初期状態から低くなる。ＰＬにこの低くなったしきい値電圧より高い電圧を印加するとＰＬ－ＦＥＴが導通し、ＷＬ－ＦＥＴがＭＯＳトランジスタとして動作する。これにより、図２（ｃ）に示すように、ワード線ＷＬの接続されたゲート導体層５をもつＷＬ－ＦＥＴはＷＬの電圧依存性を持つ電流がｎ＋層３からｎ＋層２に流れることになる。この書込み状態を論理記憶データ“１”に割り当てる。
　上述した例に加えて、例えば、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、１．０Ｖ（ＢＬ）／０Ｖ（ＳＬ）／２Ｖ（ＰＬ）／２．０Ｖ（ＷＬ）や１．５Ｖ（ＢＬ）／０Ｖ（ＳＬ）／３Ｖ（ＰＬ）／１Ｖ（ＷＬ）、１．０Ｖ（ＢＬ）／０Ｖ（ＳＬ）／１．２Ｖ（ＰＬ）／２．０Ｖ（ＷＬ）、などの組み合わせでも可能である。ただし、ビット線ＢＬに１．０Ｖ、ソース線ＳＬに０Ｖ、ワード線ＷＬに２Ｖ、プレート線ＰＬに１．２Ｖをかけた場合にはピンチオフ点１５の位置がゲート導体層７のほうにシフトするが、同様の現象を起こすことができる。
　次に、第１実施形態のダイナミック　フラッシュ　メモリの消去動作メカニズムを、図３を用いて、説明する。ダイナミック　フラッシュ　メモリで情報を消去する場合には、蓄積された正孔が電子と短時間に再結合し、かつこの再結合された電子がメモリの接続されている電極から補充されることが必要である。これを満足するための、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、プレート線の直下の全面に反転層を形成させるために、Ｖｔｈ－ＰＬの電圧よりも高い電圧をプレート線に与えて、ＰＬ－ＦＥＴのゲート酸化膜６とｐ層１の界面に反転層１４ｂを形成し、ｐ層１に蓄積された正孔と電子との再結合面積を増加させること、及び、ＷＬ－Ｖｔｈよりも低い電圧、もしくは０Ｖをワード線に与えて、ＷＬ－ＦＥＴの下に空乏層を形成することが必要である。また、ビット線に与える電圧は、ソースから注入された電子がドリフトでビット線まで移動できる、例えば１０4Ｖ／ｃｍ以上の最大電界がかかる電圧を印加すればよい。
　図３を用いて、図１に示した第１実施形態のダイナミック　フラッシュ　メモリの消去動作の一例を説明する。図２（ｂ）に示した状態から、ビット線ＢＬの電圧を０．６Ｖ，ソース線ＳＬに０Ｖ、プレート線ＰＬに２Ｖ、ワード線ＷＬに０Ｖに印加する。その結果、ｐ層１に蓄積されている正孔１７の濃度がｎ＋層２の正孔濃度よりも十分高いために、その濃度勾配により、拡散によってｎ＋層２に正孔が流れ込む。逆にｎ＋層２の電子濃度がｐ層１の電子濃度よりも高いために、濃度勾配により、拡散によって電子１８がｐ層１に流れ込む。ｐ層１に流入した電子はｐ層１の中で正孔と再結合し消滅する。しかし、注入された電子１８がすべては消滅せず、消滅しなかった電子１８はビット線ＢＬとソース線ＳＬの電位勾配によるドリフトによって空乏層１６を通り、ｎ＋層３に流れ込む。電子はソース線ＳＬから次々と供給されるので、非常に短時間に過剰の正孔は電子と再結合し、初期の状態に戻る。ここで消費される電力はソース線ＳＬから流入する電子によるもので、書き込み時の消費電力より極めて小さい。これにより、図３（ｂ）に示すように、このワード線ＷＬが接続されたゲート導体層５をもつＷＬ－ＦＥＴやゲート導体層７をもつＰＬ－ＦＥＴは元々のしきい値に戻る。図３（ｃ）に示すように、ワード線ＷＬの接続されたゲート導体層５をもつＷＬ－ＦＥＴはＷＬの電圧を高くしても、電流は流れない。この記憶素子の消去状態は論理記憶データ“０”となる。
　上記において書き込み時の消費電力より極めて小さい理由は、書き込み時に比較して、ビット線ＢＬとソース線ＳＬ間に流れる電流が低いためである。またビット線ＢＬにかける電圧も書き込み時に比較して低いことによる。図１－３の例ではｎ＋層２，３を備えた書き込みの多数キャリアが正孔の場合について説明したが、これはｎ＋層の代わりにｐ＋層で、書き込みの多数キャリアが電子の場合も同様に、消去時の消費電力は同様の理由により、書き込み時よりも小さくなる。ただし、電流は流れる方向によって、プラスにもマイナスにもなるので、高い、低いという表現が、場合により不正確となる。そこで、「メモリ消去動作時にビット線ＢＬに流れる電流の絶対値が、メモリ書き込み動作時にビット線に流れる電流の絶対値よりも低い」と表現する方がより正確となる。
　なお、ビット線にかける電圧はビット線とソース線の間の最大電界が１０4Ｖ／ｃｍ以上であれば、ドリフトでキャリが移動するのには十分である。したがって、上記で示した０．６Ｖよりも高くても低くても、電子のドリフトが空乏層１６内で起こるのに十分な電圧を印加すればよい。
　また、ワード線のＶｔｈ－ＷＬの１．５倍以上の電圧をかけ、反転層を形成し、かつプレート電圧を０ＶもしくはＶｔｈ－ＰＬよりも低い電圧をかけて、反転層を形成しないようにしても、同様に消去することができる。
　上記において、ｎ＋層２，３を備えた書き込みの多数キャリアが正孔の場合について説明した。これに対して、ｎ＋層の代わりにｐ＋層で、書き込みの多数キャリアが電子の場合は、「プレート電圧を０ＶもしくはＶｔｈ－ＰＬよりも高い電圧をかけて」と記述すべきである。このようにＭＯＳトランジスタの種類によって、しきい値が高い、低いという表現が場合により、不正確になる。そこで、しきい値をその「しきい値の絶対値とプラス、マイナスという極性」によって表現することが、より正確な表現である。この表現を用いれば、一例として、「ＭＯＳトランジスタ領域のしきい値の絶対値以上の絶対値を持ち、かつしきい値と同じ極性の電圧を印加し」となる。
　また、本実施形態の説明ではｎ＋層２に隣接した第１のゲート導体層５がワード線WLに接続し、そしてｎ＋層３に隣接した第２のゲート導体層７がプレート線ＰＬに接続している。これに対し、プレート線ＰＬに接続した第２のゲート導体層７をｎ＋層２に隣接させ、そしてワード線WLに接続した第１のゲート導体層５をｎ＋層３に隣接させても、本発明のメモリ消去動作ができる。
　また、例にあげた以外のデータの消去方法として、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、０．６Ｖ（ＢＬ）／０Ｖ（ＳＬ）／２Ｖ（ＰＬ）／０Ｖ（ＷＬ）や０Ｖ（ＢＬ）／０．６Ｖ（ＳＬ）／０Ｖ（ＰＬ）／２Ｖ（ＷＬ）や０．６Ｖ（ＢＬ）／０Ｖ（ＳＬ）／２Ｖ（ＰＬ）／０．２Ｖ（ＷＬ）や１．５Ｖ（ＢＬ）／０Ｖ（ＳＬ）／２Ｖ（ＰＬ）／０Ｖ（ＷＬ）、などの組み合わせでも可能であり、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、メモリ消去動作を行うための一例であり、メモリ消去動作ができる他の動作条件であってもよい。
　また、ＰＬ－ＦＥＴやＷＬ－ＦＥＴがｐ型チャネルタイプの時にはｐ層１にはｎ型半導体となり、ドナー濃度が多数キャリアとなり、ビット線、ワード線、プレート線に与える電位の極性は例で示した正電位からすべて負電位となる。
　また、本実施形態の説明で示したように、本ダイナミック　フラッシュ　メモリセルは、インパクトイオン化現象により発生した正孔群１７がｐ層１に保持される条件を満たす構造であればよい。このためには、ｐ層１は基板２０と分離されたフローティングボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ　：例えば非特許文献１０を参照）技術、Ｎａｎｏｓｈｅｅｔ技術（例えば、非特許文献１１、１２を参照）を用いて、ｐ層１を基板２０に対して水平に形成されていても、前述のダイナミック　フラッシュ　メモリ動作ができる。また、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）を用いたデバイス構造（例えば、非特許文献７～１０を参照）であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティングボディ構造となる。このように、本実施形態が提供するダイナミック　フラッシュ　メモリ素子では、チャネル領域がフローティングボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１３を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティングボディ構造であれば、本ダイナミック・フラッシュ動作が出来る。
　本実施形態は、下記の特徴を有する。
（特徴１）
　本実施形態のメモリ消去動作では、小さい消費電力によりメモリ消去動作を行うことができる。図３に示したように、本発明の特徴は、メモリ消去動作期間において、ｎ＋層３に繋がって、ＰＬ－ＦＥＴのｐ層１に反転層１４ｂを形成するところにある。メモリ保持時には、メモリセル内に蓄積された正孔と、電子が再結合する面積はｎ＋層３とp層1の接触した部分で決まるのに対して、メモリ消去時には、ゲート絶縁層６の直下に形成された反転層１４ｂ全面がn+層３に電気的に接触することにより、正孔と電子の再結合する面積がメモリ保持時と比較して、大きくでき、電子－正孔再結合現象の起こる機会を増やしている。さらにこの時にＷＬ－ＦＥＴはオン状態ではないので、ビット線ＢＬからソース線ＳＬには電流が流れず、したがって、ｐ層１内では消去動作を阻害するインパクトイオン化は発生しない。これは、確実なメモリ消去動作を行うことに加え、安定したメモリ動作に寄与する。そして、本メモリ消去動作では、電子－正孔再結合現象が起きた分を補充する電子だけがソース線ＳＬから注入されるので、きわめて微小な電流しか流れず、小さい消費電力によりメモリ消去動作を行うことができる。
（特徴２）
　本実施形態では、小さい消費電力によりメモリ消去動作を行うことができることにより、全体の動作において、ＰＬ－ＦＥＴ、ＷＬ－ＦＥＴがＮチャネル型ＭＯＳトランジスタ動作の場合、負電位を必要とせず、正電位か、０Ｖで動作できる。これにより、周辺の検知回路、駆動回路の簡易化、小面積化が図られる。
（特徴３）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリでは、メモリ消去動作時において、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬ、ビット線ＢＬに逆極性の電圧を印加する必要がない。これにより、ＰＬ－ＦＥＴのゲート酸化膜に大きな電界が印加されることによる、酸化膜の信頼性低下を防止することができる。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いれば従来よりも、密度の高い、かつ高速であり、かつ動作マージンの高い、半導体メモリ装置を提供することができる。
１　ｐ層
２　第１の不純物層　ｎ＋層　（ＳＬに接続）
３　第２の不純物層　ｎ＋層　（ＢＬに接続）
４　第１のゲート絶縁膜　
５　第１のゲート導体層　（ＷＬに接続）
６　第２のゲート絶縁膜　（ＰＬに接続）
７　第２のゲート導体層
１０　基板
１４ａ，１４ｂ　反転層
１５　ピンチオフ点
１６　空乏層
１７　余剰正孔
１８　注入された電子

１０１　ＳｉＯ２層
１０２　半導体母体
１０３　Ｎ＋層　（ＳＬに接続）
１０４　Ｎ＋層　（ＢＬに接続）
１０５ａ　第１のゲート導体層　（ＰＬに接続）
１０５ｂ　第２のゲート導体層　（ＷＬに接続）
１０６　正孔群
１０７ａ、１０７ｂ　反転層
１０８　ピンチオフ点
１０９ａ　第１のゲート絶縁膜
１０９ｂ　第２のゲート絶縁膜
１１０　絶縁層
１１１　ダイナミック　フラッシュ　メモリセル

Claims (8)

  1. 　基板上に水平方向、または垂直方向に伸延する半導体母体と、
    　前記半導体母体の両端に繋がる第１の不純物層及び第２の不純物層と、
    　前記半導体母体を覆う第１のゲート絶縁層と、
    　前記第１のゲート絶縁層を覆う、第１のゲート導体層と、
    　前記第１のゲート絶縁層に繋がり、前記半導体母体を覆う、第２のゲート絶縁層と、
    　前記第１のゲート導体層に接することなく、前記第２のゲート絶縁層を覆う第２のゲート導体層と、を有するメモリ装置において、
    　前記第1の不純物層と前記第２の不純物層に電位差ができるように、電圧を印加し、かつ前記第１のゲート導体層と前記第２のゲート導体層のどちらか一方に０Vを含む、０Vからしきい値電圧の間の電圧をかけ、もう一方のゲート導体層には同じ極性で、かつ絶対値がしきい値の絶対値以上の電圧を印加して、前記半導体母体に残存している多数キャリアである正孔又は電子のいずれかを減少させて、メモリ消去動作を行う、
    　ことを特徴とする半導体素子を用いたメモリ装置。
  2. 　前記第１の不純物層には、ソース線が接続され、前記第２の不純物層には、ビット線が接続され、前記第１のゲート導体層と前記第２のゲート導体層の一方がワード線に接続され、他方がプレート線に接続され、前記ソース線、前記ビット線、前記プレート線、前記ワード線のそれぞれに電圧を与えて、メモリ書き込み動作と、メモリ読み出し動作と、前記メモリ消去動作とを行い、ダイナミック　フラッシュ　メモリの動作をさせる、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  3. 　前記ダイナミック　フラッシュ　メモリの前記消去動作時において、前記半導体母体の多数キャリアが正孔の場合には、前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層とに印加する電圧が０Vまたは正の電位である、
    　ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
  4. 　前記ダイナミック　フラッシュ　メモリの前記消去時動作において、前記半導体母体の多数キャリアが電子の場合には、前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層とに印加する電圧が０Vまたは負の電位である、
    　ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
  5. 　前記ダイナミック　フラッシュ　メモリの前記メモリ消去時動作において、前記ソース線、もしくは前記ビット線のどちらか一方が０Vである、
    　ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
  6. 　前記ダイナミック　フラッシュ　メモリの前記メモリ書き込み動作において、前記ワード線に、前記第１のゲート絶縁層と、前記第１のゲート導体層とで構成される第１のＭＯＳトランジスタ領域のしきい値の絶対値以上の絶対値を持ち、かつしきい値と同じ極性の電圧を印加し、前記プレート線には、前記第２のゲート絶縁層と、前記第２のゲート導体層とで構成される第２のＭＯＳトランジスタ領域のしきい値の絶対値以上の絶対値を持ち、かつしきい値と同じ極性の電圧を印加し、前記ビット線には書き込み時に前記半導体母体の最大電界がインパクトイオン化を起こすような電圧を印加し、前記ソース線は０Ｖを印加し、前記第１の不純物層と前記第２の不純物層との間に流す電流でインパクトイオン化現象を発生させて、電子群と正孔群を前記半導体母体及び前記第１の不純物層に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記半導体母体における多数キャリアである前記電子群又は前記正孔群のいずれかの一部または全てを、前記半導体母体に残存させる、
    　ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
  7. 　前記ダイナミック　フラッシュ　メモリの前記メモリ消去動作時に前記ビット線に流れる電流の絶対値が、前記ダイナミック　フラッシュ　メモリの前記メモリ書き込み動作時に前記ビット線に流れる電流の絶対値よりも低い、
    　ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
  8. 　前記ダイナミック　フラッシュ　メモリの前記メモリ書き込み動作と、前記メモリ消去動作時に、前記プレート線、前記ワード線、前記ソース線、前記ビット線に印加される電圧が、０Ｖ、もしくは全て同じ極性である、
    　ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
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