WO2023242956A1 - 半導体素子を用いたメモリ装置 - Google Patents

半導体素子を用いたメモリ装置 Download PDF

Info

Publication number
WO2023242956A1
WO2023242956A1 PCT/JP2022/023825 JP2022023825W WO2023242956A1 WO 2023242956 A1 WO2023242956 A1 WO 2023242956A1 JP 2022023825 W JP2022023825 W JP 2022023825W WO 2023242956 A1 WO2023242956 A1 WO 2023242956A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
page
line
voltage
memory device
Prior art date
Application number
PCT/JP2022/023825
Other languages
English (en)
French (fr)
Inventor
康司 作井
正一 各務
望 原田
Original Assignee
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
康司 作井
正一 各務
望 原田
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ユニサンティス エレクトロニクス シンガポール プライベート リミテッド, 康司 作井, 正一 各務, 望 原田 filed Critical ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
Priority to PCT/JP2022/023825 priority Critical patent/WO2023242956A1/ja
Priority to US18/333,674 priority patent/US20230402090A1/en
Publication of WO2023242956A1 publication Critical patent/WO2023242956A1/ja

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells

Definitions

  • the present invention relates to a memory device using a semiconductor element.
  • SGT Short Gate Transistor
  • Non-Patent Document 1 is used as a selection transistor to connect a DRAM (Dynamic Random Access Memory, see Non-Patent Document 2) with a capacitor connected, and a variable resistance element.
  • PCM Phase Change Memory, see e.g. Non-Patent Document 3
  • RRAM Resistive Random Access Memory
  • MRAM Magneto-resistive Random Access Memory
  • DRAM memory cells (see Patent Document 2 and Non-Patent Documents 6 to 10) that are configured with one MOS transistor and do not have a capacitor. For example, holes, electron groups, or part or all of the hole groups generated in the channel by the impact ionization phenomenon due to the current between the source and drain of an N-channel MOS transistor are held in the channel to store logic storage data. 1” is written. Then, the hole group is removed from the channel to write logical storage data "0". In this memory cell, there are randomly written "1" memory cells and "0" written memory cells for a common selected word line.
  • the floating body channel voltage of the selected memory cell connected to the selected word line varies greatly due to capacitive coupling between the gate electrode and the channel.
  • the challenges of this memory cell are to improve the reduction in operating margin due to floating body channel voltage fluctuations, and to improve the reduction in data retention characteristics by removing part of the hole group, which is the signal charge accumulated in the channel. It is.
  • Twin-Transistor MOS transistor memory element in which one memory cell is formed using two MOS transistors in an SOI layer (see, for example, Patent Documents 3 and 4, and Non-Patent Document 11).
  • an N + layer that serves as a source or drain that separates floating body channels of two MOS transistors is formed in contact with an insulating layer on the substrate side.
  • This N + layer electrically isolates the floating body channels of the two MOS transistors.
  • a group of holes, which are signal charges, are accumulated only in the floating body channel of one MOS transistor.
  • the other MOS transistor serves as a switch for reading out the hole group of the signal accumulated in one MOS transistor.
  • a group of holes, which are signal charges are accumulated in the channel of one MOS transistor. The problem is to improve the deterioration of data retention characteristics due to the removal of part of the hole group, which is the signal charge.
  • a memory 111 shown in FIG. 5 that is configured with MOS transistors and does not have a capacitor (see Patent Document 5 and Non-Patent Document 12).
  • a floating body semiconductor matrix 102 is provided on the SiO 2 layer 101 of the SOI substrate.
  • the first gate insulating layer 109a is connected to the N + layer 103 and covers the floating body semiconductor base 102, and is connected to the N + layer 104 and the first gate insulating layer 109a, via the slit insulating film 110.
  • a second gate insulating layer 109b covering the floating body semiconductor base body 102.
  • There is a first gate conductor layer 105a covering the first gate insulating layer 109a and connected to the plate line PL, and a second gate conductor layer covering the second gate insulating layer 109b and connected to the word line WL.
  • a memory cell 111 of a DFM (Dynamic Flash Memory) is formed. Note that the configuration may be such that the source line SL is connected to the N + layer 104 and the bit line BL is connected to the N + layer 103.
  • DFM Dynamic Flash Memory
  • the floating body semiconductor base body 102 covered with the first gate conductor layer 105a is operated in the linear region.
  • an inversion layer 107b is formed over the entire surface of the second N-channel MOS transistor region without a pinch-off point.
  • the inversion layer 107b formed under the second gate conductor layer 105b connected to the word line WL serves as a substantial drain of the first N-channel MOS transistor region.
  • the electric field becomes maximum in the boundary region of the channel region between the first N-channel MOS transistor region and the second N-channel MOS transistor region, and an impact ionization phenomenon occurs in this region.
  • the electron group among the electron/hole groups generated by the impact ionization phenomenon is removed from the floating body semiconductor matrix 102, and part or all of the hole group 106 is placed in the floating body.
  • a memory write operation is performed by holding it in the body semiconductor matrix 102. This state becomes logical storage data "1".
  • the hole group 106 is moved into a floating body. It is removed from the semiconductor matrix 102 to perform an erasing operation. This state becomes logical storage data "0".
  • the voltage applied to the first gate conductor layer 105a connected to the plate line PL is set to be higher than the threshold voltage when the logical storage data is "1" and higher than the threshold voltage when the logical storage data is "0".
  • the operating margin can be significantly expanded compared to memory cells.
  • the channels of the first and second N-channel MOS transistor regions whose gates are the first gate conductor layer 105a connected to the plate line PL and the second gate conductor layer 105b connected to the word line WL are By connecting through the floating body semiconductor base body 102, voltage fluctuations in the floating body semiconductor base body 102 when a selection pulse voltage is applied to the word line WL are greatly suppressed.
  • Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp. 179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F.
  • a memory device using a semiconductor element includes: A memory device in which a page is configured by a plurality of memory cells arranged in a row direction on a substrate, and the plurality of pages are arranged in a column direction when viewed from above,
  • the memory cells included in each page are: a semiconductor body standing vertically or extending horizontally on the substrate; a first impurity layer and a second impurity layer at both ends of the semiconductor matrix; surrounds a part or all of the side surface of the semiconductor matrix on the first impurity layer side between the first impurity layer and the second impurity layer, and is in contact with the first impurity layer, or a first gate insulating layer in close proximity; a second gate insulating layer surrounding the side surface of the semiconductor base body, connected to the first gate insulating layer, and in contact with or close to the second impurity layer; a first gate conductor layer that partially or entirely covers the first gate insulating layer; a second gate conductor layer covering
  • One side is connected to the word line, the other side is connected to the plate line, controlling voltages applied to the source line, the bit line, the word line, and the plate line to perform a page write operation, a page erase operation, and a page read operation;
  • a page write operation a hole group formed by impact ionization is held inside the channel semiconductor layer at a first time, and the hole group is held at a second time following the first time.
  • a page write post-processing operation is performed to eliminate the surplus hole group. (first invention).
  • the voltage of the channel semiconductor layer is set to a first data retention voltage higher than the voltage of one or both of the first impurity layer and the second impurity layer.
  • voltages applied to the first impurity layer, the second impurity layer, the first gate conductor layer, and the second gate conductor layer are controlled to erase the channel semiconductor. extinguishing the hole group in the layer and setting the voltage of the channel semiconductor layer to a second data retention voltage lower than the first data retention voltage; (Second invention).
  • a pulse voltage is applied to at least one of the source line, the bit line, the word line, and the plate line during the page write post-processing operation.
  • a higher voltage is applied to at least one of the bit line, the word line, and the plate line than during the page read operation.
  • the pulse voltage is applied at least once to the selected page during the page write post-processing operation.
  • the word line and the plate line are arranged in parallel in plan view
  • the bit line is arranged in a direction perpendicular to the word line and the plate line in a plan view.
  • a first gate capacitance between the first gate conductor layer or the second gate conductor layer and the channel semiconductor layer to which the plate line is connected is connected to the word line. is larger than a second gate capacitance between the first gate conductor layer or the second gate conductor layer and the channel semiconductor layer, (Eighth invention).
  • the source line is commonly disposed on the adjacent pages in plan view. (10th invention).
  • the channel semiconductor layer is a P-type semiconductor layer
  • the first impurity layer and the second impurity layer are N-type semiconductor layers. (12th invention).
  • the word line and the plate line are connected to a row decoder circuit, a row address is input to the row decoder circuit, and the page is selected according to the row address. (14th invention).
  • FIG. 3 is a diagram for explaining a page erase operation mechanism of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining a page erase operation mechanism of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining a page erase operation mechanism of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining a page erase operation mechanism of the memory device according to the first embodiment.
  • FIG. 2 is a diagram for explaining a conventional dynamic flash memory.
  • a memory device using a semiconductor element (hereinafter referred to as a dynamic flash memory) according to an embodiment of the present invention will be described with reference to the drawings.
  • FIGS. 1 to 4 The structure and operating mechanism of a dynamic flash memory cell according to a first embodiment of the present invention will be explained using FIGS. 1 to 4.
  • the structure of a dynamic flash memory cell will be explained using FIG. 1.
  • a page write operation mechanism will be explained using FIG. 2
  • a page write post-processing operation will be explained using FIG. 3
  • a page erase operation mechanism will be explained using FIG.
  • a first gate insulating layer 4a (which is an example of a “first gate insulating layer” in the claims) and a second gate insulating layer 4b (an example of a “first gate insulating layer” in the claims) surround this channel region 7. 2) is formed.
  • the first gate insulating layer 4a and the second gate insulating layer 4b are in contact with or close to the N + layers 3a and 3b, which become the source and drain, respectively.
  • a first gate conductor layer 5a (which is an example of a "first gate conductor layer” in the claims) and a second gate conductor layer surround the first gate insulating layer 4a and the second gate insulating layer 4b.
  • a gate conductor layer 5b (which is an example of a "second gate conductor layer” in the claims) is formed respectively.
  • the first gate conductor layer 5a and the second gate conductor layer 5b are separated by an insulating layer 6.
  • the channel region 7 between the N + layers 3a and 3b includes a first channel region 7a surrounded by the first gate insulating layer 4a and a second channel region surrounded by the second gate insulating layer 4b. 7b and more.
  • a dynamic flash memory cell 10 is formed.
  • the N + layer 3a serving as a source is connected to a source line SL (an example of a "source line” in the claims), and the N + layer 3b serving as a drain is connected to a bit line BL (an example of a "bit line” in the claims).
  • the first gate conductor layer 5a is connected to the plate line PL (which is an example of the "plate line” in the claims), and the second gate conductor layer 5b is connected to the word line WL (which is an example of the "plate line” in the claims).
  • the first gate capacitance (which is an example of the "first gate capacitance” in the claims) of the first gate conductor layer 5a to which the plate line PL is connected is the same as that of the first gate conductor layer 5a to which the word line WL is connected. It is desirable to have a structure that is larger than the second gate capacitance (which is an example of the "second gate capacitance” in the claims) of the second gate conductor layer 5b.
  • FIG. 2A and 2B show a page write operation (which is an example of a "page write operation” in the claims) of the dynamic flash memory cell according to the first embodiment of the present invention.
  • FIG. 2A(a) shows the mechanism of the write operation
  • FIG. 2A(b) shows the operation waveforms of the bit line BL, source line SL, plate line PL, word line WL, and the channel region 7 serving as the floating body FB.
  • the dynamic flash memory cell is in the "0" erased state, and the voltage of the channel region 7 is V FB "0".
  • Vss is applied to the bit line BL, source line SL, and word line WL
  • V PLL is applied to the plate line PL.
  • an annular inversion layer 12b is formed in the channel region 7 on the inner periphery of the second gate conductor layer 5b, and the connection between the word line WL and the channel region 7 is Blocks the capacitive coupling of 2.
  • V PLL 2V
  • the second gate conductor layer 5b to which the word line WL is connected is , increase V WLH to 4V.
  • an annular inversion layer 12a is formed in the channel region 7 on the inner periphery of the first gate conductor layer 5a to which the plate line PL is connected. , there is a pinch-off point 13.
  • the first N-channel MOS transistor region having the first gate conductor layer 5a operates in the saturated region.
  • the second N-channel MOS transistor region having the second gate conductor layer 5b connected to the word line WL operates in a linear region.
  • the inversion layer 12b is formed over the entire inner periphery of the gate conductor layer 5b.
  • the inversion layer 12b formed entirely on the inner periphery of the second gate conductor layer 5b connected to the word line WL serves as a substantial drain of the first N-channel MOS transistor region.
  • the electric field is at its maximum in the first boundary region, and an impact ionization phenomenon occurs in this region. Since this region is a region on the source side as seen from the second N-channel MOS transistor region having the second gate conductor layer 5b connected to the word line WL, this phenomenon is called a source-side impact ionization phenomenon. Due to this source-side impact ionization phenomenon, electrons flow from the N + layer 3a connected to the source line SL toward the N + layer 3b connected to the bit line.
  • the accelerated electrons collide with lattice Si atoms, and their kinetic energy generates electron-hole pairs. A part of the generated electrons flows to the first gate conductor layer 5a and the second gate conductor layer 5b, but most of them flow to the N + layer 3b connected to the bit line BL (not shown).
  • the generated hole group 9 (which is an example of the "hole group” in the claims) is the majority carrier in the channel region 7, and Charge to positive bias. Since the N + layer 3a to which the source line SL is connected has a voltage of 0 V, the channel region 7 has a built-in voltage Vb (about 0 V) of the PN junction between the N + layer 3a to which the source line SL is connected and the channel region 7. .7V). When channel region 7 is charged to a positive bias, the threshold voltages of the first N-channel MOS transistor region and the second N-channel MOS transistor region become lower due to the substrate bias effect.
  • a memory write operation is performed to set the "1" write state of the channel region 7 as a first data holding voltage (which is an example of the "first data holding voltage” in the claims), and logical storage data "1" is performed. ”. Furthermore, in the "0" erased state of the channel region 7, the first N-channel MOS transistor region of the first channel region 7a connected to the plate line PL and the second channel region 7b connected to the word line WL Since the threshold voltage of the second N-channel MOS transistor region becomes high, if the applied voltage of the plate line PL is set below the threshold voltage, the cell current Icell will not flow even if the voltage of the word line WL is increased. do not have.
  • bit line BL bit line
  • source line SL word line
  • word line WL word line
  • plate line PL potential of the floating body
  • FIG. 3A shows the operation waveforms of the word line WL, plate line PL, bit line BL, and source line SL during the page write post-processing operation after the page write operation of the dynamic flash memory cell, and the waveforms accumulated in the channel semiconductor layer 7.
  • the number Holes of the hole groups 9 and the memory cell current Icell are shown.
  • word line WL and plate line PL are selected, first voltage V1 is applied to word line WL, and second voltage V2 is applied to plate line PL, and a page write operation is started.
  • a third voltage V3 is applied to the bit line BL connected to the memory cell in which logic "1" is to be written in the selected page (which is an example of a "page” in the claims).
  • the first voltage V1, the second voltage V2, and the third voltage V3 are, for example, 1.5V, 1.3V, and 1.0V.
  • an impact ionization phenomenon occurs in the channel region 7 near the intermediate layer between the word line WL and the plate line PL, and electron-hole pairs are generated.
  • the generated electron group flows to the bit line BL, and the generated hole group 9 is accumulated in the channel semiconductor layer 7. Therefore, the voltage of channel semiconductor layer 7 increases, and the threshold voltages of the MOS transistor regions of word line WL and plate line PL decrease due to this substrate bias effect.
  • the number of holes in the hole group 9 changes from the number of holes in the neutral state N1 to N2 at the first time T3 (which is an example of the "first time” in the claims). increases to Furthermore, the memory cell current Icell increases from I0 to I1. Thereafter, the word line WL, plate line PL, and bit line BL return to, for example, the ground voltage Vss, and the operation of accumulating the hole group 9 in the channel semiconductor layer 7 in the page write operation is once completed.
  • the fourth voltage V4, the fifth voltage V5, and the sixth voltage V6 may be, for example, the same voltage as in the page read operation.
  • the surplus hole group disappears, the number Holes of the hole group 9 decreases from the number N2 to N3, and the memory cell current Icell decreases from I2 to I3.
  • Dynamic flash memory cells require stable page write operations and elimination of sense amplifier circuit malfunctions. Therefore, it is necessary to read the stable memory cell current Icell with the sense amplifier circuit SA (which is an example of the "sense amplifier circuit" in the claims) shown in FIG. 4E.
  • FIG. 3B shows the voltages applied to the word line WL, plate line PL, and bit line BL during the page write post-processing operation, for example, from the ground voltage Vss to the seventh voltage V7, the eighth voltage V8, and the ninth voltage V8.
  • Each voltage is increased to V9.
  • These seventh voltage V7, eighth voltage V8, and ninth voltage V9 are the fourth voltage V4, fifth voltage V5, and voltage V5 during the page read operation after the page write post-processing operation shown in FIG. 3A.
  • the voltage is higher than the sixth voltage V6. Therefore, the surplus hole group can be efficiently eliminated.
  • FIG. 3C shows that the voltages applied to the word line WL, plate line PL, and bit line BL during the page write post-processing operation are set to, for example, a fourth voltage V4, a fifth voltage V5, which is the same voltage as the page read operation.
  • An example is shown in which the sixth voltage V6 is input and two pulse voltages are input. From time T4 to time T5, the number Holes of the hole groups 9 decreases from the number N2 to N4, and the memory cell current Icell decreases from I2 to I4. Then, from time T6 to time T7, the number Holes of the hole group 9 decreases from the number N4 to N3, and the memory cell current Icell decreases from I4 to I3. In this way, it is possible to prevent the surplus hole group from rapidly disappearing. In this example, a series of page write operations is performed from time T1 to time T7.
  • FIG. 4A shows a memory block circuit diagram for explaining the page erase operation.
  • a total of nine memory cells C00 to C22 in 3 rows and 3 columns are shown in a plan view, but the actual memory block is larger than this matrix.
  • the "row direction” or “column shape”
  • the direction perpendicular to this is called the “column direction” (or “column shape”).
  • Source lines SL0 to SL2, bit lines BL0 to BL2, plate lines PL0 to PL2, and word lines WL0 to WL2 are connected to each memory cell.
  • source lines SL0 to SL2, plate lines PL0 to PL2, and word lines WL0 to WL2 are arranged in parallel, and bit lines BL0 to BL2 are arranged in a direction perpendicular to them.
  • memory cells C10 to C12 to which the plate line PL1, word line WL1, and source line SL1 of an arbitrary page P1 are connected are selected and a page erase operation is performed.
  • FIG. 4B shows an operational waveform diagram of a page erase operation.
  • a page erase operation starts and, for example, page P1 is selectively erased.
  • the word line WL1 and the plate line PL1 rise from the ground voltage Vss to the first voltage V1 and the second voltage V2, respectively.
  • the ground voltage Vss is, for example, 0V.
  • the first voltage V1 and the second voltage V2 are each 1V, for example.
  • the source line SL1 drops from the ground voltage Vss to the third voltage V3.
  • the third voltage V3 is a negative voltage (an example of a "negative voltage” in the claims), and is, for example, -1V.
  • the source line SL1 returns from the third voltage V3 to the ground voltage Vss at the third time T3, and the word line WL1 returns to the ground voltage Vss at the fourth time T4.
  • plate line PL1 return to the ground voltage Vss from the first voltage V1 and the second voltage V2, respectively, and the page erase operation ends.
  • one of the word line WL1 and the plate line PL1 may rise from the ground voltage Vss to the first voltage V1 or the second voltage V2 before or after the first time T1. Further, the source line SL1 may drop from the ground voltage Vss to the third voltage V3 before the first time T1. Further, one of the word line WL1 and the plate line PL1 may return to the ground voltage Vss from the first voltage V1 or the second voltage V2 before or after the fourth time T4. Further, the source line SL1 may return from the third voltage V3 to the ground voltage Vss after the fourth time T4.
  • FIG. 4C(a) shows a state in which hole groups 9 generated by impact ionization are stored in the channel region 7 before the erase operation.
  • the PN junction between the source N + layer 3a and the channel region 7 becomes a forward bias state as shown in FIG. 4C(b), and the hole group 9 in the channel region 7 is It is discharged to the N + layer 3a.
  • the voltage V FB of the channel region 7 becomes the built-in voltage Vb of the PN junction formed by the source N + layer 3a and the P layer channel region 7.
  • FIG. 4D shows a memory block circuit diagram in which at least two or more plate lines PL of adjacent pages are commonly arranged.
  • the plate line PL of the three pages P0 to P2 is common.
  • FIG. 4E shows a memory block diagram including main circuits.
  • the word lines WL0 to WL2 and the plate lines PL0 to PL2 are connected to a row decoder circuit RDEC (which is an example of a "row decoder circuit” in the claims), and the row decoder circuit has a row address RAD (in the claims). is an example of a "row address"), and pages P0 to P2 are selected according to the row address RAD.
  • the bit lines BL0 to BL2 are connected to a sense amplifier circuit SA, and the sense amplifier circuit SA is connected to a column decoder circuit CDEC (which is an example of a "column decoder circuit” in the claims).
  • a column address CAD (which is an example of a "column address” in the claims) is input to the CDEC, and the sense amplifier circuit SA operates as an input/output circuit IO (an “input/output circuit” in the claims) according to the column address CAD. example).
  • the dynamic flash memory operation described in this embodiment can be performed.
  • circular, elliptical, and rectangular dynamic flash memory cells may be mixed on the same chip.
  • a first gate insulating layer 4a and a second gate insulating layer 4b are provided that surround the entire side surface of the Si pillar 2 standing vertically on the substrate.
  • the dynamic flash memory device has been described using as an example an SGT having a first gate conductor layer 5a and a second gate conductor layer 5b surrounding the entirety of the second gate insulating layer 4b.
  • the present dynamic flash memory element may have any structure as long as it satisfies the condition that the hole group 9 generated by the impact ionization phenomenon is retained in the channel region 7.
  • the channel region 7 may have a floating body structure separated from the substrate 1.
  • the semiconductor matrix of the channel region is formed on the substrate 1.
  • GAA Gate All Around: see non-patent document 13
  • Nanosheet technology see, for example, non-patent document 14
  • the semiconductor matrix of the channel region is formed on the substrate 1.
  • the above-mentioned dynamic flash memory operation is possible even if the semiconductor matrix is formed horizontally to the substrate (so that the central axis of the semiconductor matrix is parallel to the substrate).
  • a structure in which a plurality of GAA or Nanosheets formed in the horizontal direction are stacked may be used.
  • SOI Silicon On Insulator
  • the bottom of the channel region is in contact with the insulating layer of the SOI substrate, and the other channel region is surrounded by a gate insulating layer and an element isolation insulating layer.
  • the channel region has a floating body structure.
  • the dynamic flash memory device provided by this embodiment only needs to satisfy the condition that the channel region has a floating body structure. Further, even in a structure in which a Fin transistor (see, for example, Non-Patent Document 15) is formed on an SOI substrate, this dynamic flash operation can be performed if the channel region has a floating body structure.
  • the reset voltages of the word line WL, bit line BL, and source line SL are described as Vss, but each may be set to a different voltage.
  • FIGS. 4A to 4E and their explanations examples of page erase operation conditions are shown.
  • the voltage applied to the word line WL may be changed.
  • a voltage may be applied to the source line SL of the selected page, and the bit line BL may be placed in a floating state.
  • a voltage may be applied to the bit line BL of the selected page, and the source line SL may be placed in a floating state.
  • the potential distributions of the first channel region 7a and the second channel region 7b are connected in the vertical direction in a region surrounded by the insulating layer 6, which is an insulating layer.
  • the vertical length of the first gate conductor layer 5a connected to the plate line PL is made longer than the vertical length of the second gate conductor layer 5b connected to the word line WL, It is desirable that C PL > C WL .
  • simply adding the plate line PL reduces the capacitive coupling ratio (C WL /(C PL +C WL +C BL +C SL )) of the word line WL to the channel region 7. As a result, the potential fluctuation ⁇ V FB in the channel region 7 of the floating body becomes smaller.
  • the first gate conductor layer 5a entirely surrounds the first gate insulating layer 4a.
  • the first gate conductor layer 5a may have a structure in which it partially surrounds the first gate insulating layer 4a in plan view.
  • This first gate conductor layer 5a may be divided into at least two gate conductor layers, each of which may be operated as a plate line PL electrode.
  • the second gate conductor layer 5b may be divided into two or more parts, each of which may be operated synchronously or asynchronously as a word line conductor electrode. This allows dynamic flash memory operation.
  • the first gate conductor layer 5a may be connected to the word line WL, and the second gate conductor layer 5b may be connected to the plate line PL. This also enables the dynamic flash memory operation described above.
  • the dynamic flash memory cell according to the first embodiment of the present invention has a feature in the page write operation.
  • hole groups 9 are reliably generated in the channel semiconductor layer 7 by the impact ionization phenomenon at the first time T1, although in excess, and then at the second time T2. , performs a page write post-processing operation to eliminate the surplus hole group.
  • This enables stable page reading. That is, a stable memory cell current Icell can be obtained by the page write post-processing operation, and accurate data can be read by the sense amplifier circuit SA.
  • Si pillars are formed in the present invention, semiconductor pillars made of a semiconductor material other than Si may also be used. This also applies to other embodiments of the present invention.
  • Non-Patent Document 10 In addition, in writing "1", electron-hole pairs are generated by the impact ionization phenomenon using the gate induced drain leakage (GIDL) current described in Non-Patent Document 10.
  • the inside of the floating body FB may be filled with a group of holes. This also applies to other embodiments of the present invention.
  • a dynamic flash memory operation can also be performed in a structure in which the polarities of the conductivity types of the N + layers 3a, 3b and the P layer Si pillar 2 are reversed.
  • the majority carriers are electrons. Therefore, a group of electrons generated by impact ionization is stored in the channel region 7, and a "1" state is set.
  • a memory block may be formed by arranging the Si columns of memory cells two-dimensionally, in a square lattice shape, or in an orthorhombic lattice shape.
  • the Si pillars connected to one word line may be arranged in a zigzag shape or a sawtooth shape, with a plurality of Si pillars on one side. This also applies to other embodiments.
  • a dynamic flash memory which is a memory device using a high-density and high-performance SGT, can be obtained.
  • Dynamic flash memory cell 2 Si pillars 3a, 3b having conductivity type of P type or i type (intrinsic type): N + layer 7: Channel regions 4a, 4b: Gate insulating layers 5a, 5b: Gate conductor layer 6 : Insulating layer 9 for separating two gate conductor layers: Hole BL: Bit line SL: Source line PL: Plate line WL: Word line FB: Floating body T1 to T9: Time V1 to V9: First voltage to ninth voltage N1: Number of holes in neutral state N2 to N4: Number of holes I0 to I4: Memory cell current C00 to C22: Memory cells SL0 to SL2, SL01, SL23: Source lines BL0 to BL2: Bit lines PL0 to PL2: Plate lines WL0 to WL2: Word lines RDEC: Row address circuit RAD: Row address SA: Sense amplifier circuit CDEC: Column decoder circuit CAD: Column address IO: Input/output circuit 111: DRAM

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Semiconductor Memories (AREA)

Abstract

メモリ装置は、基板上に平面視において列状に配列された複数のメモリセルからなるページを備え、前記ページに含まれる各メモリセルの、第１のゲート導体層と、第２のゲート導体層と、第１の不純物領域と、第２の不純物領域に印加する電圧を制御して、チャネル半導体層の内部に、インパクトイオン化現象により生成した正孔群を保持する。メモリセルの第１の不純物層は、ソース線と接続し、第２の不純物層は、ビット線と接続し、第１のゲート導体層と第２のゲート導体層のうちの一方はワード線と接続し、他方はプレート線と接続し、ソース線と、ビット線と、ワード線と、プレート線と、に印加する電圧を制御して、ページ書込み動作と、ページ消去動作と、ページ読出し動作とを行う。ページ書込み動作時の第１の時刻にチャネル半導体層の内部に、インパクトイオン化現象により形成した正孔群を保持し、第２の時刻に前記正孔群のうち、剰余正孔群を消滅するページ書込み後処理動作を行う。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置に関する。
　近年、ＬＳＩ（Large Scale Integration)技術開発において、メモリ素子の高集積化と高性能化が求められている。
　メモリ素子の高密度化と高性能化が進められている。ＳＧＴ（Surrounding Gate Transistor、特許文献１、非特許文献１を参照）を選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などがある。
　また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（特許文献２、非特許文献６～非特許文献１０を参照）などがある。例えばＮチャネルＭＯＳトランジスタのソース、ドレイン間電流によりチャネル内にインパクトイオン化現象により発生させた正孔、電子群の内、正孔群の一部、または全てをチャネル内に保持させて論理記憶データ“１”書込みを行う。そして、チャネル内から正孔群を除去して論理記憶データ“０”書込みを行う。本メモリセルでは、共通な選択ワード線に対して、ランダムに“１”書込みのメモリセルと“０”書込みのメモリセルが存在する。選択ワード線にオン電圧が印加されると、この選択ワード線に繋がる選択メモリセルのフローティングボディチャネル電圧はゲート電極とチャネルとの容量結合により大きく変動する。このメモリセルでは、フローティングボディチャネル電圧変動による動作マージンの低下の改善、そして、チャネルに溜められた信号電荷である正孔群の一部が除去されることによりデータ保持特性の低下の改善が課題である。
　また、ＳＯＩ層に、２つのＭＯＳトランジスタを用いて１つのメモリセルを形成したTwin-Transistor MOSトランジスタメモリ素子がある（例えば、特許文献３、４、非特許文献１１を参照）。これらの素子では、２つのＭＯＳトランジスタのフローティングボディチャネルを分ける、ソース、またはドレインとなるＮ+層が基板側にある絶縁層に接して形成されている。このＮ+層により、２つのＭＯＳトランジスタのフローティングボディ チャネルは、電気的に分離される。信号電荷である正孔群は、一方のＭＯＳトランジスタのフローティングボディ チャネルだけに蓄積される。他方のＭＯＳトランジスタは、片方のＭＯＳトランジスタに溜められた信号の正孔群を読みだすためのスイッチとなる。このメモリセルにおいても、信号電荷である正孔群は一つのＭＯＳトランジスタのチャネルに溜められるので、前述の１個のＭＯＳトランジスタよりなるメモリセルと同じく、動作マージンの低下の改善、又はチャネルに溜められた信号電荷である正孔群の一部が除去されることによりデータ保持特性の低下の改善が課題である。
　また、図５に示す、キャパシタを有しない、ＭＯＳトランジスタで構成されたメモリ１１１がある（特許文献５、非特許文献１２を参照）。図５（ａ）に示すように、ＳＯＩ基板のＳｉＯ2層１０１上にフローティングボディ半導体母体１０２がある。フローティングボディ半導体母体１０２の両端にソース線ＳＬに接続するＮ+層１０３とビット線ＢＬに接続するＮ+層１０４がある。そして、Ｎ+層１０３に繋がり、且つフローティングボディ半導体母体１０２を覆った第１のゲート絶縁層１０９ａと、Ｎ+層１０４と第１のゲート絶縁層１０９ａに繋がり、スリット絶縁膜１１０を介して、且つフローティングボディ半導体母体１０２を覆った第２のゲート絶縁層１０９ｂとがある。そして、第１のゲート絶縁層１０９ａを覆ってプレート線ＰＬに繋がった第１のゲート導体層１０５ａがあり、第２のゲート絶縁層１０９ｂを覆ってワード線ＷＬに繋がった第２のゲート導体層１０５ｂがある。そして、第１のゲート導体層１０５ａと第２のゲート導体層１０５ｂとの間に絶縁層１１０がある。これにより、ＤＦＭ（Dynamic Flash Memory）のメモリセル１１１が形成される。なお、ソース線ＳＬがＮ+層１０４に接続し、ビット線ＢＬがＮ+層１０３に接続するように構成してもよい。
　そして、図５（ａ）に示すように、例えば、Ｎ+層１０３にゼロ電圧、Ｎ+層１０４にプラス電圧を印加し、第１のゲート導体層１０５ａで覆われたフローティングボディ半導体母体１０２よりなる第１のＮチャネルＭＯＳトランジスタ領域を飽和領域で動作させ、第２のゲート導体層１０５ｂで覆われたフローティングボディ半導体母体１０２よりなる第２のＮチャネルＭＯＳトランジスタ領域を線形領域で動作させる。この結果、第２のＮチャネルＭＯＳトランジスタ領域には、ピンチオフ点は存在せずに全面に反転層１０７ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層１０５ｂの下側に形成された反転層１０７ｂは、第１のＮチャネルＭＯＳトランジスタ領域の実質的なドレインとして働く。この結果、第１のＮチャネルＭＯＳトランジスタ領域と、第２のＮチャネルＭＯＳトランジスタ領域との間のチャネル領域の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。そして、図５（ｂ）に示すように、インパクトイオン化現象により生じた電子・正孔群の内の電子群をフローティングボディ半導体母体１０２から除き、そして正孔群１０６の一部、または全てをフローティングボディ半導体母体１０２に保持することによりメモリ書き込み動作が行われる。この状態が論理記憶データ“１”となる。
　そして、図５（ｃ）に示すように、例えばプレート線ＰＬにプラス電圧、ワード線WLと、ビット線ＢＬにゼロ電圧、ソース線ＳＬにマイナス電圧を印加して、正孔群１０６をフローティングボディ半導体母体１０２から除去して消去動作を行う。この状態が論理記憶データ“０”となる。そして、データ読み出しにおいて、プレート線ＰＬに繋がる第１のゲート導体層１０５ａに印加する電圧を、論理記憶データ“１”時のしきい値電圧より高く、且つ論理記憶データ“０”時のしきい値電圧より低く設定することにより、図５（ｄ）に示すように論理記憶データ“０”読み出しでワード線ＷＬの電圧を高くしても電流が流れない特性が得られる。この特性により、メモリセルと比べ、大幅に動作マージンの拡大が図れる。このメモリセルでは、プレート線ＰＬに繋がる第１のゲート導体層１０５ａと、ワード線ＷＬに繋がる第２のゲート導体層１０５ｂとをゲートとした第１、第２のＮチャネルＭＯＳトランジスタ領域のチャネルがフローティングボディ半導体母体１０２で繋がっていることにより、ワード線ＷＬに選択パルス電圧が印加された時のフローティングボディ半導体母体１０２の電圧変動が大きく抑圧される。これにより、前述のメモリセルにおいて問題の動作マージンの低下、又はチャネルに溜められた信号電荷である正孔群の一部が除去されることによるデータ保持特性の低下の問題が大きく改善される。今後、本メモリ素子に対して更なる特性改善が求められる。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 ＵＳ２００８／０１３７３９４　Ａ１ ＵＳ２００３／０１１１６８１　Ａ１ 特許第７０５７０３２号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: " Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,"IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007) K.Sakui, N. Harada," Dynamic Flash Memory with Dual Gate Surrounding Gate Transistor (SGT),"Proc. IEEE IMW, pp.72-75(2021) J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, (2006) N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, (2017) H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 115021 pp.7 (2014).
　ダイナミック フラッシュ メモリセルにおいて、安定なページ書込み動作およびセンスアンプ回路の誤動作を無くすことが求められる。
　上記の課題を解決するために、本発明に係る半導体素子を用いたメモリ装置は、
　基板上に平面視において、行方向に配列された複数のメモリセルによってページが構成され、複数のページが列方向に配列されたメモリ装置であって、
　前記各ページに含まれる前記メモリセルは、
　前記基板上に、垂直方向に立つか、または水平方向に伸延する半導体母体と、
　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の前記第１の不純物層側の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
　前記半導体母体の側面を囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
　前記第１のゲート絶縁層の一部または全体を覆う第１のゲート導体層と、
　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層とを、有し、
　前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層と前記第２のゲート導体層のうちの一方はワード線と接続し、他方はプレート線と接続し、
　前記ソース線と、前記ビット線と、前記ワード線と、前記プレート線に印加する電圧を制御して、ページ書込み動作と、ページ消去動作と、ページ読出し動作とを行い、
　前記ページ書込み動作時において、第１の時刻に前記チャネル半導体層の内部に、インパクトイオン化現象により形成した正孔群を保持し、前記第１の時刻に続く第２の時刻に前記正孔群のうち、剰余正孔群を消滅するページ書込み後処理動作を行う、
　ことを特徴とする（第１発明）。
　上記の第１発明において、前記ページ書込み動作時に、前記チャネル半導体層の電圧を、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方の電圧より高い、第１のデータ保持電圧にし、
　前記ページ消去動作時に、前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層に印加する電圧を制御して、前記チャネル半導体層の前記正孔群を消滅させ、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とする、
　ことを特徴とする（第２発明）。
　上記の第１発明において、前記ページ書込み後処理動作時に、前記ソース線と、前記ビット線と、前記ワード線と、前記プレート線のうち、少なくとも１つにパルス電圧を印加する、
　ことを特徴とす（第３発明）。
　上記の第１発明において、前記ページ書込み後処理動作時に、前記ビット線と、前記ワード線と、前記プレート線に前記ページ読出し動作時と同一の電圧を印加する、
　ことを特徴とする（第４発明）。
　上記の第１発明において、前記ページ書込み後処理動作時に、前記ビット線と、前記ワード線と、前記プレート線の少なくとも１つに前記ページ読出し動作時よりも高電圧を印加する、
　ことを特徴とする（第５発明）。
　上記の第３発明において、前記ページ書込み後処理動作時に、少なくとも１回の前記パルス電圧を選択された前記ページに印加する、
　ことを特徴とする（第６発明）。
　上記の第１発明において、平面視において、前記ワード線と前記プレート線は、平行に配設され、
　前記ビット線は、平面視において、前記ワード線と、前記プレート線に対して、垂直方向に配設されている、
　ことを特徴とする（第７発明）。
　上記の第１発明において、前記プレート線の接続する、前記第１のゲート導体層もしくは前記第２のゲート導体層と前記チャネル半導体層との間の第１のゲート容量が、前記ワード線の接続する、前記第１のゲート導体層もしくは前記第２のゲート導体層と前記チャネル半導体層との間の第２のゲート容量よりも大きい、
　ことを特徴とする（第８発明）。
　上記の第１発明において、平面視において、前記ソース線は、前記列方向に配列された前記メモリセル毎に分離され、前記ワード線と前記プレート線に平行に配設されている、
　ことを特徴とする（第９発明）。
　上記の第１発明において、平面視において、前記ソース線は、隣接する前記ページに共通に配設されている、
　ことを特徴とする（第１０発明）。
　上記の第１発明において、平面視において、隣接する前記ページの前記プレート線は、少なくとも２本以上が共通に配設されている、
　ことを特徴とする（第１１発明）。
　上記の第１発明において、前記チャネル半導体層はＰ型半導体層であり、前記第１の不純物層と前記第２の不純物層はＮ型半導体層である、
　ことを特徴とする（第１２発明）。
　上記の第１発明において、前記ページ消去動作時には、少なくとも２組の前記ページを選択消去する、
　ことを特徴とする（第１３発明）。
　上記の第１発明において、前記ワード線と前記プレート線は、ロウデコーダ回路に接続し、前記ロウデコーダ回路にはロウアドレスを入力し、前記ロウアドレスに従って、前記ページが選択される、
　ことを特徴とする（第１４発明）。
　上記の第１発明において、前記ビット線は、センスアンプ回路に接続し、前記センスアンプ回路は、カラムデコーダ回路に接続し、前記カラムデコーダ回路にはカラムアドレスを入力し、前記カラムアドレスに従って、前記センスアンプ回路が入出力回路に選択的に接続される、
　ことを特徴とする（第１５発明）。
第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るメモリ装置のページ書込み動作メカニズムを説明するための図である。 第１実施形態に係るメモリ装置のページ書込み動作メカニズムを説明するための図である。 第１実施形態に係るメモリ装置のページ書込み後処理動作を説明するための図である。 第１実施形態に係るメモリ装置のページ書込み後処理動作を説明するための図である。 第１実施形態に係るメモリ装置のページ書込み後処理動作を説明するための図である。 第１実施形態に係るメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るメモリ装置のページ消去動作メカニズムを説明するための図である。 従来例のダイナミックフラッシュメモリを説明するための図である。
　以下、本発明の実施形態に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）について、図面を参照しながら説明する。
　（第１実施形態）
　図１～図４を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いて、ページ書込み動作メカニズムを、図３を用いて、ページ書込み後処理動作を、図４を用いてページ消去動作メカニズムを説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板上に形成した、Ｐ型又はｉ型（真性型）の導電型を有するシリコン半導体柱２（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）（特許請求の範囲の「半導体母体」の一例である）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層３ａ、３ｂ（特許請求の範囲の「第１の不純物層」、「第２の不純物層」の一例である）が形成されている。このソース、ドレインとなるＮ+層３ａ、３ｂ間のＳｉ柱２の部分がチャネル領域７（特許請求の範囲の「チャネル半導体層」の一例である）となる。このチャネル領域７を囲むように第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）、第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、ソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを囲むように第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６により分離されている。そして、Ｎ+層３ａ、３ｂ間のチャネル領域７は、第１のゲート絶縁層４ａで囲まれた第１のチャネル領域７ａと、第２のゲート絶縁層４ｂで囲まれた第２のチャネル領域７ｂと、よりなる。これによりソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセル１０が形成される。そして、ソースとなるＮ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ドレインとなるＮ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａはプレート線ＰＬ（特許請求の範囲の「プレート線」の一例である）に、第２のゲート導体層５ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａの第１のゲート容量（特許請求の範囲の「第１のゲート容量」の一例である）は、ワード線ＷＬが接続された、第２のゲート導体層５ｂの第２のゲート容量（特許請求の範囲の「第２のゲート容量」の一例である）よりも、大きくなるような構造を有することが望ましい。
　図２Ａと図２Ｂに、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのページ書込み動作（特許請求の範囲の「ページ書込み動作」の一例である）を示す。図２Ａ（ａ）に書込み動作のメカニズム、図２Ａ（ｂ）にビット線ＢＬ、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬと、フローティングボディＦＢとなっているチャネル領域７の動作波形を示す。時刻Ｔ０で、ダイナミック フラッシュ メモリセルは、“０”消去状態にあり、チャネル領域７の電圧は、ＶFB“０”となっている。また、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬには、Ｖｓｓが、プレート線ＰＬには、ＶPLLが印加されている。ここで、例えば、Ｖｓｓは０Ｖで、ＶPLLは、２Ｖである。次に時刻Ｔ１～Ｔ２で、ビット線ＢＬがＶｓｓからＶBLHへと上がると、例えば、Ｖｓｓが０Ｖの場合、チャネル領域７の電圧は、ビット線ＢＬとチャネル領域７との容量結合により、ＶFB“０”＋βBL×ＶBLHとなる。
　引き続き、図２Ａ（ａ）と図２Ａ（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ３～Ｔ４で、ワード線ＷＬがＶｓｓからＶWLHへと上がる。これにより、ワード線ＷＬの接続された第２のゲート導体層５ｂがチャネル領域７を取り囲む第２のＮチャネルＭＯＳトランジスタ領域の“０”消去のしきい値電圧をＶｔWL“０”とすると、ワード線ＷＬの電圧上昇に伴い、ＶｓｓからＶｔWL“０”までは、ワード線ＷＬとチャネル領域７との第２の容量結合により、チャネル領域７の電圧は、ＶFB“０”＋βBL×ＶBLH＋βWL×ＶｔWL“０”となる。ワード線ＷＬの電圧がＶｔWL“０”以上に上昇すると、第２のゲート導体層５ｂの内周のチャネル領域７に環状の反転層１２ｂが形成され、ワード線ＷＬとチャネル領域７との第２の容量結合を遮る。
　引き続き、図２Ａ（ａ）と（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ３～Ｔ４で、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、ＶPLL＝２Ｖを固定入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂを、例えば、ＶWLH＝４Ｖまで上げる。その結果、図２Ａ（ａ）で示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内周のチャネル領域７に環状の反転層１２ａが形成され、その反転層１２ａには、ピンチオフ点１３が存在する。この結果、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタ領域は飽和領域で動作する。一方、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域は線形領域で動作する。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内周のチャネル領域７にピンチオフ点は存在せずにゲート導体層５ｂの内周全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層５ｂの内周に全面に形成された反転層１２ｂは、第１のＮチャネルＭＯＳトランジスタ領域の実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタ領域と、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域との間のチャネル領域７の第１の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域から見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線の接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる（図示せず）。
　そして、図２Ａ（ｃ）に示すように、生成された正孔群９（特許請求の範囲の「正孔群」の一例である）は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ+層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタ領域と第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧は、基板バイアス効果によって、低くなる。
　引き続き、図２Ａ（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ６～Ｔ７で、ワード線ＷＬの電圧がＶWLHからＶｓｓに低下する。その際にワード線ＷＬとチャネル領域７とは、第２の容量結合をするが、ワード線ＷＬの電圧ＶWLHが、チャネル領域７の電圧がＶｂの時の、第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧ＶｔWL“１”以下になるまでは、反転層１２ｂが、この第２の容量結合を遮る。したがって、ワード線ＷＬとチャネル領域７との、実質的な容量結合は、ワード線ＷＬがＶｔWL“１”以下になり、Ｖｓｓまで下降する時のみである。この結果、チャネル領域７の電圧は、Ｖｂ－βWL×ＶｔWL“１”となる。ここで、ＶｔWL“１”は、前記ＶｔWL“０”よりも低く、そして、チャネル領域７の電圧変化βWL×ＶｔWL“１”は小さく抑圧される。
　引き続き、図２Ａ（ｂ）を用いて、ダイナミック フラッシュ メモリセルのページ書込み動作を説明する。時刻Ｔ８～Ｔ９で、ビット線ＢＬが、ＶBLHからＶｓｓへと低下する。ビット線ＢＬとチャネル領域７とは、容量結合しているため、最終的にチャネル領域７の“１”書込み電圧ＶFB“１”は、以下のようになる。
ＶFB“１”＝Ｖｂ－βWL×ＶｔWL“１”－βBL×ＶBLH　　　　　（１）
ここで、ビット線ＢＬとチャネル領域７とのカップリング比βBLも小さい。これにより、図２Ｂに示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂの第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧は、低くなる。このチャネル領域７の“１”書込み状態を第１のデータ保持電圧（特許請求の範囲の「第１のデータ保持電圧」の一例である）とする、メモリ書込み動作を行い、論理記憶データ“１”に割り当てる。また、チャネル領域７の“０”消去状態では、プレート線ＰＬの接続された第１のチャネル領域７ａの第１のＮチャネルＭＯＳトランジスタ領域と、ワード線ＷＬの接続された第２のチャネル領域７ｂの第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧は高くなるため、プレート線ＰＬの印加電圧をしきい値電圧以下に設定すると、ワード線ＷＬの電圧を高くしてもセル電流Ｉｃｅｌｌは流れない。
　なお、書込み動作時に、第１の境界領域に替えて、第１の不純物層３ａと第１のチャネル半導体層７ａとのあいだの第２の境界領域、または、第２の不純物層３ｂと第２のチャネル半導体層７ｂとのあいだの第３の境界領域において、インパクトイオン化現象で、電子・正孔対を発生させ、発生した正孔群９でチャネル領域７を充電しても良い。
　また、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件と、フローティングボディの電位は、書込み動作を行うための一例であり、インパクトイオン化現象により、電子・正孔対を発生する他の動作条件であってもよい。
　図３Ａ～図３Ｃは、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのページ書込み動作後のページ書込み後処理動作（特許請求の範囲の「ページ書込み後処理動作」の一例である）を示す。
　図３Ａは、ダイナミック フラッシュ メモリセルのページ書込み動作後のページ書込み後処理動作時のワード線ＷＬと、プレート線ＰＬと、ビット線ＢＬと、ソース線ＳＬの動作波形、およびチャネル半導体層７に蓄積された正孔群９の個数Ｈｏｌｅｓと、メモリセル電流Ｉｃｅｌｌを示している。時刻Ｔ１でワード線ＷＬと、プレート線ＰＬとが選択され、ワード線ＷＬに第１の電圧Ｖ１、プレート線ＰＬに第２の電圧Ｖ２が印加され、ページ書込み動作が開始する。時刻Ｔ２で、選択されたページ（特許請求の範囲の「ページ」の一例である）の論理“1”を書き込むメモリセルに接続されたビット線ＢＬに第３の電圧Ｖ３が印加される。ここで、第１の電圧Ｖ１、第２の電圧Ｖ２、第３の電圧Ｖ３は、例えば、１．５Ｖ、１．３Ｖ、１．０Ｖである。その結果、ワード線ＷＬと、プレート線ＰＬとの中間層付近のチャネル領域７でインパクトイオン化現象が起こり、電子・正孔対が発生する。この時、発生した電子群は、ビット線ＢＬに流れ、発生した正孔群９は、チャネル半導体層７に蓄積する。このため、チャネル半導体層７の電圧が上昇し、この基板バイス効果により、ワード線ＷＬと、プレート線ＰＬのＭＯＳトランジスタ領域のしきい値電圧が低下する。したがって、正帰還が掛かり、正孔群９の個数Ｈｏｌｅｓは、第１の時刻の時刻Ｔ３（特許請求の範囲の「第１の時刻」の一例である）で、中性状態の個数Ｎ１からＮ２へ増加する。また、メモリセル電流Ｉｃｅｌｌは、Ｉ０からＩ１へ増加する。その後、ワード線ＷＬと、プレート線ＰＬと、ビット線ＢＬは、例えば、接地電圧Ｖｓｓに戻り、ページ書込み動作におけるチャネル半導体層７の正孔群９の蓄積動作は一旦終了する。
　第２の時刻の時刻Ｔ４（特許請求の範囲の「第２の時刻」の一例である）にページ書込み動作でチャネル半導体層７に蓄積された正孔群９のうち、剰余正孔群（特許請求の範囲の「剰余正孔群」の一例である）を消滅するためのページ書込み後処理動作を行う。このページ書込み後処理動作では、ワード線ＷＬと、プレート線ＰＬと、ビット線ＢＬにパルス電圧を印加する。そして、その印加電圧は、例えば、接地電圧Ｖｓｓから、第４の電圧Ｖ４、第５の電圧Ｖ５、第６の電圧Ｖ６にそれぞれ上昇させる。第４の電圧Ｖ４、第５の電圧Ｖ５、第６の電圧Ｖ６は、例えば、ページ読出し動作と同一電圧であっても良い。この結果、余剰正孔群は消滅し、正孔群９の個数Ｈｏｌｅｓは、個数Ｎ２からＮ３へ減少し、メモリセル電流Ｉｃｅｌｌは、Ｉ２からＩ３へ減少する。ダイナミック フラッシュ メモリセルにおいて、安定なページ書込み動作およびセンスアンプ回路の誤動作を無くすことが求められる。このため、安定なメモリセル電流Ｉｃｅｌｌを図４Ｅに示したセンスアンプ回路ＳＡ（特許請求の範囲の「センスアンプ回路」の一例である）で読み取る必要がある。したがって、時刻Ｔ６からＴ７、時刻Ｔ８からＴ９にページ読出し動作を行っても、正孔群９の個数Ｈｏｌｅｓは、個数Ｎ３で、メモリセル電流Ｉｃｅｌｌは、Ｉ３と一定値を保ち、安定したページ読出し動作を行うことが可能となる。この例では、時刻Ｔ１～Ｔ５までが一連のページ書込み動作となる。
　図３Ｂは、ページ書込み後処理動作時のワード線ＷＬと、プレート線ＰＬと、ビット線ＢＬの印加電圧を、例えば、接地電圧Ｖｓｓから、第７の電圧Ｖ７、第８の電圧Ｖ８、第９の電圧Ｖ９にそれぞれ上昇させる例を示している。これらの第７の電圧Ｖ７、第８の電圧Ｖ８、第９の電圧Ｖ９は、図３Ａに示したページ書込み後処理動作後のページ読出し動作時の第４の電圧Ｖ４、第５の電圧Ｖ５、第６の電圧Ｖ６よりも高電圧である。したがって、余剰正孔群を効率良く、消滅することができる。
　図３Ｃは、ページ書込み後処理動作時のワード線ＷＬと、プレート線ＰＬと、ビット線ＢＬの印加電圧を、例えば、ページ読出し動作と同一電圧の第４の電圧Ｖ４、第５の電圧Ｖ５、第６の電圧Ｖ６とし、２回のパルス電圧を入力する例を示している。時刻Ｔ４からＴ５で正孔群９の個数Ｈｏｌｅｓは、個数Ｎ２からＮ４へ減少し、メモリセル電流Ｉｃｅｌｌは、Ｉ２からＩ４へ減少する。そして、時刻Ｔ６からＴ７で正孔群９の個数Ｈｏｌｅｓは、個数Ｎ４からＮ３へ減少し、メモリセル電流Ｉｃｅｌｌは、Ｉ４からＩ３へ減少する。このように余剰正孔群の急激な消滅を防止できる。この例では、時刻Ｔ１～Ｔ７までが一連のページ書込み動作となる。
　図４Ａ～図４Ｅを用いて、ページ消去動作（特許請求の範囲の「ページ消去動作」の一例である）メカニズムを説明する。
　図４Ａに、ページ消去動作を説明するためのメモリブロック回路図を示す。ここでは、平面視において、３行×３列の計９個のメモリセルＣ００～Ｃ２２を示しているが、実際のメモリブロックは、この行列よりも大きい。メモリセルが行列状に配列されているときに、その配列の一方の方向を「行方向」（もしくは「行状」）、これに垂直な方向を「列方向」（もしくは「列状」）という。各メモリセルには、ソース線ＳＬ０～ＳＬ２、ビット線ＢＬ０～ＢＬ２、プレート線ＰＬ０～ＰＬ２、ワード線ＷＬ０～ＷＬ２が接続されている。また、ソース線ＳＬ０～ＳＬ２、プレート線ＰＬ０～ＰＬ２、ワード線ＷＬ０～ＷＬ２は、平行に配設され、それらに垂直な方向にビット線ＢＬ０～ＢＬ２が配設されている。例えば、このブロックにおいて、任意のページＰ１のプレート線ＰＬ１とワード線ＷＬ１とソース線ＳＬ１が接続するメモリセルＣ１０～Ｃ１２が選択され、ページ消去動作を行うことを想定する。
　図４Ｂは、ページ消去動作の動作波形図を示している。ページ消去動作が始まり、例えば、ページＰ１の選択消去が行わる場合を説明する。第１の時刻Ｔ１で、ワード線ＷＬ１とプレート線ＰＬ１が接地電圧Ｖｓｓから、それぞれ第１の電圧Ｖ１と第２の電圧Ｖ２へ上昇する。ここで接地電圧Ｖｓｓは例えば、０Ｖである。また、第１の電圧Ｖ１と第２の電圧Ｖ２は、例えば、それぞれ１Ｖである。次に第２の時刻Ｔ２で、ソース線ＳＬ１が接地電圧Ｖｓｓから第３の電圧Ｖ３へと低下する。ここで、第３の電圧Ｖ３は、負電圧（特許請求の範囲の「負電圧」の一例である）であり、例えば、－１Ｖである。この結果、Ｎ+層である第１の不純物層３ａとＰ層であるチャネル領域７との間のＰＮ接合が順バイアスとなり、チャネル領域７に蓄積された正孔群９が第１の不純物層３ａへ排出する。チャネル領域７に蓄積された正孔群９の排出が飽和すると、第３の時刻Ｔ３で、ソース線ＳＬ１が第３の電圧Ｖ３から接地電圧Ｖｓｓへ戻り、第４の時刻Ｔ４で、ワード線ＷＬ１とプレート線ＰＬ１が、それぞれ第１の電圧Ｖ１と第２の電圧Ｖ２から接地電圧Ｖｓｓに戻り、ページ消去動作が終了する。このチャネル領域７の“０”消去状態の電圧ＶFB“０”を第２のデータ保持電圧（特許請求の範囲の「第２のデータ保持電圧」の一例である）とする、ページ消去動作を行い、論理記憶データ“０”に割り当てる。
　なお、ワード線ＷＬ１とプレート線ＰＬ１のうち、一方は第１の時刻Ｔ１の前後で接地電圧Ｖｓｓから第１の電圧Ｖ１、もしくは第２の電圧Ｖ２へ上昇しても良い。また、ソース線ＳＬ１は、第１の時刻Ｔ１よりも前に接地電圧Ｖｓｓから第３の電圧Ｖ３へ下降しても良い。また、ワード線ＷＬ１とプレート線ＰＬ１とのうち、一方は第４の時刻Ｔ４の前後で第１の電圧Ｖ１、もしくは第２の電圧Ｖ２から接地電圧Ｖｓｓへ戻っても良い。また、ソース線ＳＬ１は、第４の時刻Ｔ４よりも後に第３の電圧Ｖ３から接地電圧Ｖｓｓへ戻っても良い。
　なお、第２の時刻Ｔ２で、ソース線ＳＬ１が接地電圧Ｖｓｓから第３の電圧Ｖ３へと低下すると、ビット線ＢＬ０～ＢＬ２からソース線ＳＬ１へ電流が流れる。この結果、Ｎ+層である第２の不純物層３ｂの周辺のＰ層であるチャネル領域７において、インパクトイオン化現象が起き、電子・正孔対が発生する。この時、チャネル領域７において、生成される正孔群９と、第１の不純物層３ａへ排出する正孔群９とが釣り合い、飽和状態になり、ページ消去動作が終了する。
　図４Ｃを用いて、消去動作中の半導体母体の状態を説明する。図４Ｃ（ａ）に消去動作前に、インパクトイオン化により生成された正孔群９がチャネル領域７に蓄えられている状態を示す。ページ消去動作が始まると、ソースＮ+層３ａとチャネル領域７との間のＰＮ接合は、図４Ｃ（ｂ）に示すように、順バイアス状態となり、チャネル領域７の正孔群９は、ソースＮ+層３ａに排出する。その結果、チャネル領域７の電圧ＶFBは、ソースＮ+層３ａとＰ層のチャネル領域７とが形成するＰＮ接合のビルトイン電圧Ｖｂとなる。
　引き続き、選択消去するワード線ＷＬとプレート線ＰＬとが第１の電圧Ｖ１と第２の電圧Ｖ２から接地電圧Ｖｓｓへ戻ると、チャネル領域７の電圧ＶFBは、ワード線ＷＬとプレート線ＰＬと、チャネル領域７との容量結合によって、ＶｂからＶFB“０”となる。この状態を図４Ｃ（ｃ）に示す。
　なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件と、フローティングボディの電位は、ページ消去動作を行うための一例であり、ページ消去動作ができる他の動作条件であってもよい。
　図４Ｄは、隣接するページのプレート線ＰＬは、少なくとも２本以上を共通に配設する場合のメモリブロック回路図を示す。３つのページＰ０～Ｐ２のプレート線ＰＬは、共通になっている。
　図４Ｅは、主要回路を含めたメモリブロック図を示す。ワード線ＷＬ０～ＷＬ２とプレート線ＰＬ０～ＰＬ２は、ロウデコーダ回路ＲＤＥＣ（特許請求の範囲の「ロウデコーダ回路」の一例である）に接続し、ロウデコーダ回路にはロウアドレスＲＡＤ（特許請求の範囲の「ロウアドレス」の一例である）を入力し、ロウアドレスＲＡＤに従って、ページＰ０～Ｐ２を選択する。また、ビット線ＢＬ０～ＢＬ２は、センスアンプ回路ＳＡに接続し、センスアンプ回路ＳＡは、カラムデコーダ回路ＣＤＥＣ（特許請求の範囲の「カラムデコーダ回路」の一例である）に接続し、カラムデコーダ回路ＣＤＥＣにはカラムアドレスＣＡＤ（特許請求の範囲の「カラムアドレス」の一例である）を入力し、カラムアドレスＣＡＤに従って、センスアンプ回路ＳＡが入出力回路ＩＯ（特許請求の範囲の「入出力回路」の一例である）に選択的に接続する。
　図１において、Ｓｉ柱２の水平断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
　また、図１では、基板上に垂直方向に立ったＳｉ柱２の側面全体を囲んだ第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを設け、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂの全体を囲んで第１のゲート導体層５ａ、第２のゲート導体層５ｂを有するＳＧＴを例にダイナミック フラッシュ メモリ素子を説明した。本実施形態の説明で示したように、本ダイナミック フラッシュ メモリ素子は、インパクトイオン化現象により発生した正孔群９がチャネル領域７に保持される条件を満たす構造であればよい。このためには、チャネル領域７は基板１と分離されたフローティング ボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around :例えば非特許文献１３を参照）技術、Nanosheet技術(例えば、非特許文献１４を参照）を用いて、チャネル領域の半導体母体を基板１に対して水平に（半導体母体の中心軸が基板と平行になるように）形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、水平方向に形成されたＧＡＡやNanosheetを複数本積層させた構造であってもよい。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造（例えば、非特許文献７～１０を参照）であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティング ボディ構造となる。このように、本実施形態が提供するダイナミック フラッシュ メモリ素子では、チャネル領域がフローティング ボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１５を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティング ボディ構造であれば、本ダイナミック・フラッシュ動作が出来る。
　なお、図２Ａと図２Ｂの説明において、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬのリセット電圧をＶｓｓと記載しているが、それぞれを異なる電圧にしても良い。
　また、図４Ａ～図４Ｅ及びその説明において、ページ消去動作条件の一例を示した。これに対して、チャネル領域７にある正孔群９を、Ｎ+層３ａ、Ｎ+層３ｂのいずれか、または両方から除去する状態が実現できれば、ソース線ＳＬ、プレート線ＰＬ、ビット線ＢＬ、ワード線ＷＬに印加する電圧を変えてもよい。また、ページ消去動作において、選択されたページのソース線ＳＬに電圧を印加し、ビット線ＢＬはフローティング状態にしても良い。また、ページ消去動作において、選択されたページのビット線ＢＬに電圧を印加し、ソース線ＳＬはフローティング状態にしても良い。
　また、図１において、基板に垂直な方向において、の絶縁層である絶縁層６で囲まれた部分のチャネル領域７では、第１のチャネル領域７ａ、第２のチャネル領域７ｂの電位分布が繋がって形成されている。これにより、第１のチャネル領域７ａ、第２のチャネル領域７ｂのチャネル領域７が、垂直方向において、絶縁層である絶縁層６で囲まれた領域で繋がっている。
　なお、図１において、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層５ｂの垂直方向の長さより更に長くし、CPL＞CWLとすることが、望ましい。しかし、プレート線ＰＬを付加することだけで、ワード線WLのチャネル領域７に対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域７の電位変動ΔＶFBは、小さくなる。
　なお、本明細書及び特許請求の範囲において「ゲート絶縁層やゲート導体層等がチャネル等を覆う」と言った場合の「覆う」の意味として、ＳＧＴやＧＡＡのように全体を囲む場合、Ｆｉｎトランジスタのように一部を残して囲む場合、さらにプレナー型トランジスタのように平面的なものの上に重なるような場合も含む。
　図１においては、第１のゲート導体層５ａは、第１のゲート絶縁層４ａの全体を囲んでいる。これに対して、第１のゲート導体層５ａは、平面視において、第１のゲート絶縁層４ａの一部を囲んでいる構造としてもよい。この第１のゲート導体層５ａを少なくとも２つのゲート導体層に分割して、それぞれをプレート線ＰＬ電極として、動作させても良い。同様に、第２のゲート導体層５ｂを２つ以上に分割して、それぞれをワード線の導体電極として、同期または非同期で動作させてもよい。これにより、ダイナミック フラッシュ メモリ動作を行うことができる。
　また、図１において、第１のゲート導体層５ａをワード線ＷＬに接続し、第２のゲート導体層５ｂをプレート線ＰＬに接続してもよい。これによっても、上述の本ダイナミック フラッシュ メモリ動作が出来る。
　本実施形態は、下記の特徴を供する。
（特徴）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルにおいて、ページ書込み動作に特徴がある。本発明では、ページ書き込み動作において、第１の時刻Ｔ１にインパクトイオン化現象によりでチャネル半導体層７内に、過剰ではあるが、確実に正孔群９を発生させ、その後の第２の時刻Ｔ２に、剰余正孔群を消滅するためのページ書込み後処理動作を行う。これにより、安定したページ読み出しが可能になる。すなわち、ページ書込み後処理動作により、安定なメモリセル電流Ｉｃｅｌｌが得られ、センスアンプ回路ＳＡで正確なデータを読み取れる。また、ページ書込み後処理動作後に複数回ページ読出し動作を行っても、チャネル半導体層７の正孔数に変化はなく、論理“1”データのメモリセル電流は、一定値を保ち、安定したページ読出し動作を行うことが可能となり、信頼性の高いメモリ装置を提供できる。
（その他の実施形態）
　なお、本発明では、Ｓｉ柱を形成したが、Ｓｉ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、“１”書込みにおいて、非特許文献１０に記載されているゲート誘起ドレインリーク（ＧＩＤＬ:Gate Induced Drain Leakage）電流を用いた、インパクトイオン化現象により、電子・正孔対を発生させ、生成された正孔群でフローティングボディＦＢ内を満たしてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１において、Ｎ+層３ａ、３ｂ、Ｐ層Ｓｉ柱２のそれぞれの導電型の極性を逆にした構造においても、ダイナミック フラッシュ メモリ動作がなされる。この場合、Ｎ型であるＳｉ柱２では、多数キャリアは電子になる。従って、インパクトイオン化により生成された電子群がチャネル領域７に蓄えられて、“１”状態が設定される。
　また、メモリセルのＳｉ柱を２次元状に、正方格子状、または斜方格子状に配列させてメモリブロックを形成しても良い。Ｓｉ柱を斜方格子状に配置した場合、１つのワード線に繋がるＳｉ柱は複数個を１辺としてジグザグ状、またはのこぎり状に配置されてもよい。このことは、他の実施形態においても同様である。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いたメモリ装置によれば、高密度で、かつ高性能のＳＧＴを用いたメモリ装置であるダイナミック フラッシュ メモリが得られる。
１０：　ダイナミック フラッシュ メモリセル
２：　Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱
３ａ、３ｂ：　Ｎ+層
７：　チャネル領域
４ａ、４ｂ：　ゲート絶縁層
５ａ、５ｂ：　ゲート導体層
６：　２層のゲート導体層を分離するための絶縁層
９：　正孔
ＢＬ：　ビット線
ＳＬ：　ソース線
ＰＬ：　プレート線
ＷＬ：　ワード線
ＦＢ：　フローティングボディ

Ｔ１～Ｔ９：　時刻
Ｖ１～Ｖ９：　第１の電圧～第９の電圧
Ｎ１：　中性状態の正孔数
Ｎ２～Ｎ４：　正孔数
Ｉ０～Ｉ４：　メモリセル電流

Ｃ００～Ｃ２２：　メモリセル
ＳＬ０～ＳＬ２、ＳＬ０１、ＳＬ２３：　ソース線
ＢＬ０～ＢＬ２：　ビット線
ＰＬ０～ＰＬ２：　プレート線
ＷＬ０～ＷＬ２：　ワード線
ＲＤＥＣ：　ロウアドレス回路
ＲＡＤ：　ロウアドレス
ＳＡ：　センスアンプ回路
ＣＤＥＣ：　カラムデコーダ回路
ＣＡＤ：　カラムアドレス
ＩＯ：　入出力回路

１１１：　キャパシタを有しない、ＤＲＡＭメモリセル
１００：　ＳＯＩ基板
１０１：　ＳＯＩ基板のＳｉＯ2膜
１０２：　フローティングボディ（Floating Body）
１０３：　ソースＮ+層
１０４：　ドレインＮ+層
１０５：　ゲート導電層
１０６：　正孔
１０７：　反転層、電子のチャネル
１０８：　ピンチオフ点
１０９：　ゲート酸化膜
１１０：　スリット絶縁膜

Claims (15)

  1. 　基板上に平面視において、行方向に配列された複数のメモリセルによってページが構成され、複数のページが列方向に配列されたメモリ装置であって、
    　前記各ページに含まれる前記メモリセルは、
    　前記基板上に、垂直方向に立つか、または水平方向に伸延する半導体母体と、
    　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
    　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の前記第１の不純物層側の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
    　前記半導体母体の側面を囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
    　前記第１のゲート絶縁層の一部または全体を覆う第１のゲート導体層と、
    　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
    　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層とを、有し、
    　前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層と前記第２のゲート導体層のうちの一方はワード線と接続し、他方はプレート線と接続し、
    　前記ソース線と、前記ビット線と、前記ワード線と、前記プレート線に印加する電圧を制御して、ページ書込み動作と、ページ消去動作と、ページ読出し動作とを行い、
    　前記ページ書込み動作時において、第１の時刻に前記チャネル半導体層の内部に、インパクトイオン化現象により形成した正孔群を保持し、前記第１の時刻に続く第２の時刻に前記正孔群のうち、剰余正孔群を消滅するページ書込み後処理動作を行う、
    　ことを特徴とする半導体素子を用いたメモリ装置。
  2. 　前記ページ書込み動作時に、前記チャネル半導体層の電圧を、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方の電圧より高い、第１のデータ保持電圧にし、
    　前記ページ消去動作時に、前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層に印加する電圧を制御して、前記チャネル半導体層の前記正孔群を消滅させ、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とする、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  3. 　前記ページ書込み後処理動作時に、前記ソース線と、前記ビット線と、前記ワード線と、前記プレート線のうち、少なくとも１つにパルス電圧を印加する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  4. 　前記ページ書込み後処理動作時に、前記ビット線と、前記ワード線と、前記プレート線に前記ページ読出し動作時と同一の電圧を印加する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  5. 　前記ページ書込み後処理動作時に、前記ビット線と、前記ワード線と、前記プレート線の少なくとも１つに前記ページ読出し動作時よりも高電圧を印加する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  6. 　前記ページ書込み後処理動作時に、少なくとも１回の前記パルス電圧を選択された前記ページに印加する、
    　ことを特徴とする請求項３に記載の半導体素子を用いたメモリ装置。
  7. 　平面視において、前記ワード線と前記プレート線は、平行に配設され、
    　前記ビット線は、平面視において、前記ワード線と、前記プレート線に対して、垂直方向に配設されている、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  8. 　前記プレート線の接続する、前記第１のゲート導体層もしくは前記第２のゲート導体層と前記チャネル半導体層との間の第１のゲート容量が、前記ワード線の接続する、前記第１のゲート導体層もしくは前記第２のゲート導体層と前記チャネル半導体層との間の第２のゲート容量よりも大きい、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  9. 　平面視において、前記ソース線は、前記列方向に配列された前記メモリセル毎に分離され、前記ワード線と前記プレート線に平行に配設されている、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  10. 　平面視において、前記ソース線は、隣接する前記ページに共通に配設されている、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  11. 　平面視において、隣接する前記ページの前記プレート線は、少なくとも２本以上が共通に配設されている、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  12. 　前記チャネル半導体層はＰ型半導体層であり、前記第１の不純物層と前記第２の不純物層はＮ型半導体層である、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  13. 　前記ページ消去動作時には、少なくとも２組の前記ページを選択消去する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  14. 　前記ワード線と前記プレート線は、ロウデコーダ回路に接続し、前記ロウデコーダ回路にはロウアドレスを入力し、前記ロウアドレスに従って、前記ページが選択される、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  15. 　前記ビット線は、センスアンプ回路に接続し、前記センスアンプ回路は、カラムデコーダ回路に接続し、前記カラムデコーダ回路にはカラムアドレスを入力し、前記カラムアドレスに従って、前記センスアンプ回路が入出力回路に選択的に接続される、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
PCT/JP2022/023825 2022-06-14 2022-06-14 半導体素子を用いたメモリ装置 WO2023242956A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
PCT/JP2022/023825 WO2023242956A1 (ja) 2022-06-14 2022-06-14 半導体素子を用いたメモリ装置
US18/333,674 US20230402090A1 (en) 2022-06-14 2023-06-13 Semiconductor-element-including memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2022/023825 WO2023242956A1 (ja) 2022-06-14 2022-06-14 半導体素子を用いたメモリ装置

Publications (1)

Publication Number Publication Date
WO2023242956A1 true WO2023242956A1 (ja) 2023-12-21

Family

ID=89076656

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/023825 WO2023242956A1 (ja) 2022-06-14 2022-06-14 半導体素子を用いたメモリ装置

Country Status (2)

Country Link
US (1) US20230402090A1 (ja)
WO (1) WO2023242956A1 (ja)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7057032B1 (ja) * 2020-12-25 2022-04-19 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7057032B1 (ja) * 2020-12-25 2022-04-19 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

Also Published As

Publication number Publication date
US20230402090A1 (en) 2023-12-14

Similar Documents

Publication Publication Date Title
TWI799069B (zh) 半導體元件記憶裝置
TWI815350B (zh) 半導體元件記憶裝置
TWI807689B (zh) 半導體元件記憶裝置
TWI794046B (zh) 半導體元件記憶裝置
TWI813133B (zh) 半導體元件記憶裝置
WO2022239099A1 (ja) メモリ素子を有する半導体装置
WO2023242956A1 (ja) 半導体素子を用いたメモリ装置
WO2023199474A1 (ja) 半導体素子を用いたメモリ装置
WO2023170755A1 (ja) 半導体素子を用いたメモリ装置
WO2024053014A1 (ja) 半導体素子を用いたメモリ装置
WO2024018556A1 (ja) 半導体素子を用いたメモリ装置
WO2024062539A1 (ja) 半導体素子を用いたメモリ装置
WO2023248418A1 (ja) 半導体素子を用いたメモリ装置
WO2024053015A1 (ja) 半導体素子を用いたメモリ装置
WO2023248415A1 (ja) 半導体素子を用いたメモリ装置
TWI787046B (zh) 半導體元件記憶裝置
WO2022185540A1 (ja) 半導体素子を用いたメモリ装置
TWI823293B (zh) 半導體元件記憶裝置
WO2024079816A1 (ja) 半導体素子を用いたメモリ装置
JP7381145B2 (ja) メモリ素子を有する半導体装置
TWI802404B (zh) 使用半導體元件的記憶裝置
US20230038107A1 (en) Memory device using semiconductor element
TWI807874B (zh) 使用半導體元件的記憶裝置
WO2022239192A1 (ja) 半導体素子を用いたメモリ装置
US20230120181A1 (en) Semiconductor-element-including memory device

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22946776

Country of ref document: EP

Kind code of ref document: A1