WO2024079816A1 - 半導体素子を用いたメモリ装置 - Google Patents

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WO2024079816A1
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gate
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conductor layer
gate conductor
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Inventor
康司 作井
望 原田
Original Assignee
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
康司 作井
望 原田
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Definitions

  • the present invention relates to a memory device using semiconductor elements.
  • DRAM Dynamic Random Access Memory
  • SGT Square Gate Transistor
  • Patent Document 1 and Non-Patent Document 1 a selection transistor and connects a capacitor
  • PCM Phase Change Memory
  • RRAM Resistive Random Access Memory
  • Non-Patent Document 4 a resistive variable element
  • MRAM Magnetic-resistive Random Access Memory
  • DRAM memory cells (see Patent Document 2, Non-Patent Documents 6 to 10) that are composed of one MOS transistor without a capacitor.
  • a source-drain current of an N-channel MOS transistor generates a group of holes and electrons in the channel by impact ionization, and some or all of the group of holes are retained in the channel to write logical memory data "1". Then, the group of holes is removed from the channel to write logical memory data "0".
  • this memory cell there are random memory cells with "1” written and memory cells with "0" written for a common selected word line.
  • the floating body channel voltage of the selected memory cell connected to this selected word line fluctuates greatly due to the capacitive coupling between the gate electrode and the channel.
  • the issues are to improve the decrease in operating margin due to voltage fluctuations in the floating body channel, and to improve the decrease in data retention characteristics due to the removal of some of the group of holes, which are the signal charges stored in the channel.
  • Twin-Transistor MOS transistor memory element in which one memory cell is formed using two MOS transistors in an SOI layer (see, for example, Patent Documents 3 and 4, and Non-Patent Document 11).
  • an N + layer which serves as a source or drain and separates the floating body channels of the two MOS transistors, is formed in contact with an insulating layer on the substrate side.
  • This N + layer electrically separates the floating body channels of the two MOS transistors.
  • a group of holes which is a signal charge, is stored only in the floating body channel of one MOS transistor.
  • the other MOS transistor serves as a switch for reading out the group of holes of the signal stored in the other MOS transistor.
  • the group of holes which is a signal charge
  • the problem is to improve the decrease in the operating margin or the decrease in data retention characteristics caused by removing part of the group of holes, which is the signal charge stored in the channel.
  • FIG. 7 there is a dynamic flash memory cell 111 shown in FIG. 7, which is composed of a MOS transistor without a capacitor (see Patent Document 5 and Non-Patent Document 12).
  • FIG. 7(a) there is a floating body semiconductor body 102 on a SiO 2 layer 101 of an SOI substrate. At both ends of the floating body semiconductor body 102, there is an N + layer 103 connected to a source line SL and an N + layer 104 connected to a bit line BL.
  • first gate insulating layer 109a connected to the N + layer 103 and covering the floating body semiconductor body 102, the N + layer 104, and a second gate insulating layer 109b connected to the first gate insulating layer 109a via a slit insulating film 110 and covering the floating body semiconductor body 102.
  • first gate conductor layer 105a that covers the first gate insulating layer 109a and is connected to the plate line PL
  • second gate conductor layer 105b that covers the second gate insulating layer 109b and is connected to the word line WL.
  • a slit insulating layer 110 between the first gate conductor layer 105a and the second gate conductor layer 105b.
  • DFM Dynamic Flash Memory
  • a zero voltage is applied to the N + layer 103, and a positive voltage is applied to the N + layer 104, so that the first N-channel MOS transistor region made of the floating body semiconductor body 102 covered with the first gate conductor layer 105a is operated in the saturation region, and the second N-channel MOS transistor region made of the floating body semiconductor body 102 covered with the second gate conductor layer 105b is operated in the linear region.
  • the second N-channel MOS transistor region no pinch-off point exists, and an inversion layer 107b is formed over the entire surface.
  • the inversion layer 107b formed under the second gate conductor layer 105b connected to the word line WL acts as a substantial drain of the first N-channel MOS transistor region.
  • the memory write operation is performed by removing the electrons from the electron-hole group generated by the impact ionization phenomenon from the floating body semiconductor body 102 and retaining a part or all of the hole group 106 in the floating body semiconductor body 102. This state becomes logical storage data "1".
  • a positive voltage is applied to the plate line PL
  • a zero voltage is applied to the word line WL and the bit line BL
  • a negative voltage is applied to the source line SL to remove the hole group 106 from the floating body semiconductor body 102 to perform an erase operation.
  • This state becomes logical memory data "0".
  • the voltage applied to the first gate conductor layer 105a connected to the plate line PL is set to be higher than the threshold voltage when logical memory data is "1" and lower than the threshold voltage when logical memory data is "0", thereby obtaining a characteristic in which no current flows even if the voltage of the word line WL is increased when reading logical memory data "0", as shown in FIG. 7(d).
  • the channels of the first and second N-channel MOS transistor regions whose gates are the first gate conductor layer 105a connected to the plate line PL and the second gate conductor layer 105b connected to the word line WL, are connected by the floating body semiconductor body 102, so that the voltage fluctuation of the floating body semiconductor body 102 when a selection pulse voltage is applied to the word line WL is greatly suppressed.
  • Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No. 2, pp. 179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F.
  • Dynamic flash memory cells require a refresh operation to retain the logical data in the memory cell.
  • a memory device using a semiconductor element is a memory device in which a page is formed by a plurality of memory cells arranged in a row direction on a substrate, and a memory block is formed by arranging a plurality of pages in a column direction,
  • Each of the memory cells included in each of the pages includes: A semiconductor body is provided on a substrate, the semiconductor body standing vertically or extending horizontally with respect to the substrate; a first impurity layer and a second impurity layer on both ends of the semiconductor body; a first gate insulating layer surrounding a side surface of the semiconductor body between the first impurity layer and the second impurity layer and in contact with or adjacent to the first impurity layer; a second gate insulating layer surrounding a side surface of the semiconductor body and connected to and adjacent to the first gate insulating layer; a third gate insulating layer surrounding a side surface of the semiconductor body, connected to the second gate insulating layer, and in contact with or adjacent to the second impurity
  • a second invention is the first invention, further comprising: at a first time when one or both of the page write operation and the page read operation are completed, the voltage of the plate line is decreased from a positive first voltage to the ground voltage; At a second time, the voltage of the plate line is set to a floating state in which the voltage of the plate line is maintained at the ground voltage, at a third time, the first select gate line and the second select gate line are respectively lowered from a positive second voltage and a positive third voltage to the ground voltage; setting the voltage of the plate line to a negative fourth voltage lower than a ground voltage by capacitive coupling between the first inter-wiring capacitance and the second inter-wiring capacitance; It is characterized by:
  • the third invention is the first invention, characterized in that the ground voltage is zero volts.
  • the fourth invention is the first invention, characterized in that, in a plan view, the first select gate line, the plate line, and the second select gate line are arranged in parallel, and the bit line is arranged perpendicular to the first select gate line, the plate line, and the second select gate line.
  • the fifth invention is the first invention, characterized in that the total capacitance of the gate capacitance between the first gate conductor layer and the semiconductor body and between the third gate conductor layer and the semiconductor body is smaller than the gate capacitance between the second gate conductor layer and the semiconductor body.
  • the sixth invention is the first invention, characterized in that, in a plan view, the source lines are separated for each of the memory cells arranged in the column direction, and are arranged parallel to the first select gate line, the plate line, and the second select gate line.
  • the seventh invention is the first invention described above, characterized in that, in a plan view, the source line is commonly connected to all of the memory cells of the adjacent pages.
  • the eighth invention is characterized in that in the first invention, the channel semiconductor layer is a P-type semiconductor layer, and the first impurity layer and the second impurity layer are N-type semiconductor layers.
  • the ninth invention is the first invention described above, characterized in that during the page erase operation, all of the memory cells connected to at least two sets of the pages are erased.
  • the tenth invention is characterized in that in the first invention, in the page erase operation, a part of the group of holes in the channel semiconductor layer of the memory cell of the page is annihilated to reduce the number of holes remaining in the channel semiconductor layer, and in the page write operation, the number of holes remaining in the channel semiconductor layer of the selected memory cell of the page is increased by the impact ionization phenomenon or gate induced leakage current.
  • the eleventh invention is characterized in that, in the first invention, during the page write operation, the first N-channel MOS transistor region having the first gate conductor layer and the third N-channel MOS transistor region having the third gate conductor layer are operated in a linear region, and the second N-channel MOS transistor region having the second gate conductor layer is operated in a saturation region.
  • the twelfth invention is characterized in that, in the first invention, during the page write operation, the second N-channel MOS transistor region having the second gate conductor layer and the third N-channel MOS transistor region having the third gate conductor layer are operated in a linear region, and the first N-channel MOS transistor region having the first gate conductor layer is operated in a saturation region.
  • the thirteenth invention is the first invention, characterized in that the impact ionization phenomenon occurs inside one or both of the channel semiconductor layers, the vicinity between the second gate conductor layer and the third gate conductor layer, and the vicinity between the first gate conductor layer and the second gate conductor layer, and the group of holes is held inside the channel semiconductor layer.
  • the 14th invention is the above-mentioned 1st invention, characterized in that a voltage equal to or higher than the voltage applied to the plate line is applied to the first selection gate line and the second selection gate line of the memory cell connected to the unselected page of the page.
  • the fifteenth invention is the first invention described above, characterized in that the first gate conductor layer, the second gate conductor layer, and the third gate conductor layer are made of the same material.
  • 1 is a structural diagram of a semiconductor memory device according to a first embodiment
  • 4 is a diagram illustrating an erase operation mechanism of the semiconductor memory device in accordance with the first embodiment
  • 4 is a diagram illustrating a write operation mechanism of the semiconductor memory device in accordance with the first embodiment
  • 4 is a diagram illustrating a read operation mechanism of the semiconductor memory device in accordance with the first embodiment
  • 1A to 1C are diagrams for explaining the magnitude relationship between the gate capacitances of the first, second, and third gate conductor layers during a read operation of the semiconductor memory device according to the first embodiment, and operations related thereto.
  • FIG. 11 is a diagram for explaining an operation mechanism for lowering the voltage of the plate lines PL of unselected pages of the semiconductor memory device according to the first embodiment to a voltage lower than zero volts.
  • FIG. 1 is a structural diagram for explaining a first inter-wiring capacitance C1 between a first select gate line SG1 and a plate line PL, and a second inter-wiring capacitance C2 between a second select gate line SG2 and a plate line PL in a semiconductor memory device according to a first embodiment.
  • 10 is an operational waveform diagram for explaining an operational mechanism for lowering the voltage of the plate lines PL of unselected pages of the semiconductor memory device according to the first embodiment to a voltage lower than zero volts.
  • FIG. 1 is a structural diagram for explaining a first inter-wiring capacitance C1 between a first select gate line SG1 and a plate line PL, and a second inter-wiring capacitance C2 between a second select gate line SG2 and a plate line
  • FIG. 1 is a diagram showing a 2 ⁇ 2 memory array in which the plate lines PL of unselected pages of a semiconductor memory device according to a first embodiment are set to a voltage lower than zero volts.
  • 1 is a structural diagram of a semiconductor memory device according to a first embodiment;
  • FIG. 1 is a diagram for explaining a conventional dynamic flash memory.
  • dynamic flash memory a memory device using semiconductor elements (hereinafter referred to as dynamic flash memory) according to an embodiment of the present invention will be described with reference to the drawings.
  • FIG. 1 shows the structure of a dynamic flash memory cell according to the first embodiment of the present invention.
  • a silicon semiconductor pillar 2 (an example of a "semiconductor pillar" in the claims) (hereinafter, the silicon semiconductor pillar is referred to as an "Si pillar") is provided on a substrate 1 (an example of a "substrate” in the claims).
  • the Si pillar 2 includes an N + layer 3a (an example of a "first impurity layer” in the claims), a P layer 7 (hereinafter, a semiconductor region containing an acceptor impurity is referred to as a "P layer”), and an N + layer 3b (an example of a "second impurity layer” in the claims) from below.
  • the P layer 7 between the N + layers 3a and 3b becomes a channel region 7a.
  • a first gate insulating layer 4a an example of a "first gate insulating layer” in the claims
  • a second gate insulating layer 4b an example of a “second gate insulating layer” in the claims
  • a third gate insulating layer 4c an example of a "third gate insulating layer” in the claims.
  • the first gate insulating layer 4a is surrounded by a first gate conductor layer 5a (an example of the "first gate conductor layer” in the claims), the second gate insulating layer 4b is surrounded by a second gate conductor layer 5b (an example of the "second gate conductor layer” in the claims), and the third gate insulating layer 4c is surrounded by a third gate conductor layer 5c (an example of the "third gate conductor layer” in the claims).
  • the first gate conductor layer 5a and the second gate conductor layer 5b are separated by an insulating layer 6a, and the second gate conductor layer 5b and the third gate conductor layer 5c are separated by an insulating layer 6b.
  • the region of the channel region 7a between the first N-channel MOS transistor region and the second N-channel MOS transistor region is called a first boundary region
  • the region of the channel region 7a between the second N-channel MOS transistor region and the third N-channel MOS transistor region is called a second boundary region.
  • the N + layer 3a is connected to a source line SL (an example of a "source line” in the claims)
  • the N + layer 3b is connected to a bit line BL (an example of a "bit line” in the claims)
  • the first gate conductor layer 5a is connected to a first select gate line SG1 (an example of a "first select gate line” in the claims)
  • the second gate conductor layer 5b is connected to a plate line PL (an example of a "plate line” in the claims)
  • the third gate conductor layer 5c is connected to a second select gate line SG2 (an example of a "second select gate line” in the claims).
  • any or all of the first gate conductor layer 5a, the second gate conductor layer 5b, and the third gate conductor layer 5c may be divided into two or more parts in a plan view, and each part may be operated synchronously or asynchronously as a conductor electrode of the first select gate line, the plate line, and the second select gate line. This also allows dynamic flash memory operation.
  • a gate conductor layer connected to at least one or more plate lines PL may be provided. Each of these may be operated synchronously or asynchronously as a conductor electrode of the plate line. This also allows dynamic flash memory operation.
  • first gate conductor layer 5a, the second gate conductor layer 5b, and the third gate conductor layer 5c are made of the same material. By making them of the same material in this way, they can be easily manufactured in terms of processes.
  • FIG. 2(a) shows a state in which the hole group 10 generated by impact ionization in the previous cycle is stored in the channel region 7a before the page erase operation.
  • V ERA is, for example, -1.5V.
  • the PN junction between the N + layer 3a, which is the source to which the source line SL is connected, and the channel region 7a becomes forward biased.
  • This value is the potential state of the channel region 7a in the erased state. Therefore, when the potential of the channel region 7a of the floating body becomes a negative voltage, the threshold voltage of the N-channel MOS transistor region of the dynamic flash memory cell becomes high due to the substrate bias effect. Therefore, the threshold voltages of the first gate conductor layer 5a connected to the first select gate line SG1, the second gate conductor layer 5b connected to the plate line PL, and the third gate conductor layer 5c connected to the second select gate line SG2 become high. As a result, as shown in FIG. 2(c), in a graph with the voltages of the first select gate line SG1 and the second select gate line SG2 on the x-axis, the cell current Icell becomes zero.
  • the erased state of this channel region 7a becomes logical memory data "0".
  • the above-mentioned voltage conditions applied to the bit line BL, source line SL, first select gate line SG1, plate line PL, and second select gate line SG2, and the potential of the floating body are examples for performing a page erase operation, and other operating conditions that enable the erase operation may also be used.
  • FIG. 3 shows a page write operation of a dynamic flash memory cell (one example of a "page write operation" in the claims).
  • 0V is input to the N + layer 3a connected to the source line SL
  • 1.2V is input to the N + layer 3b connected to the bit line BL
  • 2V is input to the first gate conductor layer 5a connected to the first select gate line SG1 and the third gate conductor layer 5c connected to the second select gate line SG2
  • 1.5V is input to the second gate conductor layer 5b connected to the plate line PL.
  • annular inversion layers 12a and 12c are formed in the channel region 7a inside the first gate conductor layer 5a connected to the first select gate line SG1 and the third gate conductor layer 5c connected to the second select gate line SG2.
  • the first N-channel MOS transistor region having the first gate conductor layer 5a and the third N-channel MOS transistor region having the third gate conductor layer 5c are operated, for example, in a linear region.
  • the second N-channel MOS transistor region having the second gate conductor layer 5b connected to the plate line PL is operated, for example, in a saturation region.
  • a pinch-off point P exists in the inversion layer 12b.
  • the inversion layers 12a and 12c formed on the entire surface inside the first gate conductor layer 5a connected to the first select gate line SG1 and inside the third gate conductor layer 5c connected to the second select gate line SG2 respectively function as substantial sources and drains of the second N-channel MOS transistor region having the second gate conductor layer 5b connected to the plate line PL.
  • the electric field becomes maximum in the second boundary region of the channel region 7a between the second N-channel MOS transistor region and the third N-channel MOS transistor region connected in series, and the impact ionization phenomenon occurs in this region.
  • This region is the source side region seen from the third N-channel MOS transistor region having the third gate conductor layer 5c connected to the second selection gate SG2, so this phenomenon is called the source side impact ionization phenomenon.
  • This source side impact ionization phenomenon causes electrons to flow from the N + layer 3a connected to the source line SL toward the N + layer 3b connected to the bit line BL.
  • the accelerated electrons collide with the lattice Si atoms, and the kinetic energy of the collision generates electron-hole pairs.
  • GIDL gate induced drain leakage
  • the generated hole group 10 is the majority carrier of the channel region 7a, and charges the channel region 7a with a positive bias. Since the N + layer 3a connected to the source line SL is at 0V, the channel region 7a is charged to the vicinity of the built-in voltage Vb (about 0.7V) of the PN junction between the N + layer 3a connected to the source line SL and the channel region 7a. When the channel region 7a is charged with a positive bias, the threshold voltages of the first N-channel MOS transistor region, the second N-channel MOS transistor region, and the third N-channel MOS transistor region are lowered by the substrate bias effect. As a result, as shown in FIG.
  • electron-hole pairs may be generated by impact ionization or GIDL current in a first boundary region of the channel region 7a between the first N-channel MOS transistor region and the second N-channel MOS transistor region, and the channel region 7a may be charged with the generated hole group 10.
  • electron-hole pairs may be generated by impact ionization or GIDL current in a boundary region between the N + layer 3a and the channel region 7a, or in a boundary region between the N + layer 3b and the channel region 7a, and the channel region 7a may be charged with the generated hole group 10.
  • the voltage conditions applied to the bit line BL, the source line SL, the first selection gate line SG1, the plate line PL, and the second selection gate line SG2 are examples for performing the page write operation, and other voltage conditions that allow the page write operation may be used.
  • a page read operation of a dynamic flash memory cell (one example of a "page read operation” in the claims) will be described with reference to FIG. 4A(a) to FIG. 4A(c).
  • a page read operation of a dynamic flash memory cell will be described with reference to FIG. 4A(a) to FIG. 4A(c).
  • FIG. 4A(a) when the channel region 7a is charged to a built-in voltage Vb (about 0.7V), the threshold voltage is lowered by the substrate bias effect. This state is assigned to logical storage data "1".
  • FIG. 4A(b) when the memory block selected before writing is in an erased state "0" in advance, the channel region 7a has a floating voltage VFB of V ERA +Vb.
  • a write state "1" is stored in a cell randomly selected by the write operation.
  • logical storage data of logic "0" and "1" are created for the first and second select gate lines SG1 and SG2.
  • a sense amplifier performs reading by utilizing the difference in level between the two threshold voltages for the first and second selection gate lines SG1 and SG2.
  • 4B(a) to 4B(c) are used to explain the relationship between the gate capacitances of the first gate conductor layer 5a, the second gate conductor layer 5b, and the third gate conductor layer 5c during page read operation of a dynamic flash memory cell, and the associated operation. It is desirable to design the gate capacitance of the second gate conductor layer 5b to be larger than the combined gate capacitance of the first gate conductor layer 5a and the third gate conductor layer 5c. As shown in FIG.
  • the combined vertical length of the first gate conductor layer 5a and the third gate conductor layer 5c is made shorter than the vertical length of the second gate conductor layer 5b to which the plate line PL is connected, so that the gate capacitance of the second gate conductor layer 5b to which the plate line PL is connected is made larger than the combined gate capacitance of the first gate conductor layer 5a and the third gate conductor layer 5c to which the plate line PL is connected.
  • Figure 4B (b) shows the equivalent circuit of one cell of dynamic flash memory.
  • FIG. 4B(c) shows the coupling capacitance relationship of the dynamic flash memory.
  • C SG1 is the capacitance of the first gate conductor layer 5a
  • C PL is the capacitance of the second gate conductor layer 5b
  • C SG2 is the capacitance of the third gate conductor layer 5c
  • C BL is the capacitance of the PN junction between the N + layer 3b serving as the drain and the channel region 7a
  • C SL is the capacitance of the PN junction between the N + layer 3a serving as the source and the channel region 7a.
  • the operation of the line affects the channel region 7a as noise.
  • VReadSG ( CSG1 + CSG2 ) / ( CSG1 + CSG2 + CPL + CBL + CSL ) ⁇ VReadSG (1)
  • VReadSG is the amplitude potential at the time of reading out the first select gate line SG1 and the second select gate line SG2.
  • ⁇ VFB is reduced by reducing the contribution rate of ( CSG1 + CSG2 ) compared to the total capacitance ( CSG1 + CSG2 + CPL + CBL + CSL ) of the channel region 7a.
  • ⁇ VFB By further shortening the total vertical length of the first and third gate conductor layers 5a and 5c to which the first select gate line SG1 and the second select gate line SG2 are respectively connected, compared to the vertical length of the second gate conductor layer 5b to which the plate line PL is connected, ⁇ VFB can be further reduced without reducing the integration density of the memory cells in a plan view.
  • the above-mentioned voltage conditions applied to the bit line BL, source line SL, plate line PL, first select gate line SG1, and second select gate line SG2, and the potential of the floating body are examples for performing a read operation, and other operating conditions that enable a read operation may also be used.
  • FIG. 5A(a) shows a case where the voltages V SG1 , V SG2 and V PL applied to the first select gate line SG1, the second select gate line SG2 and the plate line PL are set to the same voltage of, for example, 0 V after writing "1". In this case, the hole group 10 stored in the channel region 7a spreads over the entire channel region 7a.
  • FIG. 5A(a) shows a case where the voltages V SG1 , V SG2 and V PL applied to the first select gate line SG1, the second select gate line SG2 and the plate line PL are set to the same voltage of, for example, 0 V after writing "1".
  • the hole group 10 stored in the channel region 7a spreads over the entire channel region 7a.
  • 5A(b) shows a case where the voltages V SG1 and V SG2 applied to the first select gate line SG1, the second select gate line SG2 and the plate line PL are set to 0 V and V PL is set to, for example, -0.7 V after writing "1".
  • the hole group 10 stored gathers in the channel region 7a surrounded by the second gate conductor layer 5b to which the plate line PL is connected.
  • the positively charged hole group 10 is attracted to the channel region 7a surrounded by the second gate conductor layer 5b connected to the plate line PL to which a negative voltage of -0.7V is applied, rather than the first gate conductor layer 5a and the third gate conductor layer 5b of the first select gate line SG1 and the second select gate line SG2 to which 0V is applied.
  • the hole group 10 is shielded from the PN junction between the N + layer 3a serving as the source and the channel region 7a, and the PN junction between the N + layer 3b serving as the drain and the channel region 7a.
  • FIG. 5B shows the dynamic flash memory cell structure of FIG. 1 with the addition of a first inter-line capacitance C1 between the first select gate line SG1 and the plate line PL (one example of the "first inter-line capacitance” in the claims) and a second inter-line capacitance C2 between the second select gate line SG2 and the plate line PL (one example of the "second inter-line capacitance” in the claims).
  • the first select gate line SG1 and the second select gate line SG2 are arranged in parallel with the plate line PL in between, and therefore account for most of the inter-line capacitance of the plate line PL.
  • the capacitive coupling to the plate line PL of the first inter-line capacitance C1 between the first select gate line SG1 and the plate line PL and the second inter-line capacitance C2 between the second select gate line SG2 and the plate line PL works effectively.
  • FIG. 5C shows an operation mechanism in which the voltage of the plate line PL is set to a negative voltage lower than the ground voltage Vss (an example of the "ground voltage” in the claims) at the end of the page write operation and the page read operation.
  • the ground voltage Vss is, for example, zero volts.
  • the voltage of the plate line PL is, for example, a fourth voltage V4 (an example of the "fourth voltage” in the claims).
  • the fourth voltage V4 is, for example, -0.7 V.
  • the voltage of the plate line PL is, for example, the ground voltage Vss.
  • the first select gate line SG1, the second select gate line SG2, the bit line BL, and the source line SL are at, for example, ground voltage Vss.
  • the plate line PL is at the first voltage V1 (an example of the "first voltage” in the claims)
  • the first select gate line SG1 is at the second voltage V2 (an example of the "second voltage” in the claims)
  • the second select gate line SG2 is at the third voltage V3 (an example of the "third voltage” in the claims)
  • the bit line BL is at the fifth voltage V5 (an example of the "fifth voltage” in the claims).
  • the source line SL maintains, for example, the ground voltage Vss.
  • the first voltage V1, the second voltage V2, the third voltage V3, and the fifth voltage V5 are, for example, 1.5 V, 2.0 V, 2.0 V, and 0.8 V, respectively.
  • the first voltage V1, the second voltage V2, the third voltage V3, and the fifth voltage V5 are, for example, 0.8 V, 1.5 V, 1.5 V, and 0.2 V, respectively.
  • the voltage of the plate line PL drops from the first voltage V1 to the ground voltage Vss.
  • the voltage of the bit line BL also drops from the fifth voltage V5 to the ground voltage Vss at time T3.
  • the voltage of the plate line PL is maintained at the ground voltage Vss. Then, the MOS transistor that drives the plate line PL in the row decoder circuit is made non-conductive (not shown). This puts the plate line PL into a floating state (an example of the "floating state" in the claims).
  • time T5 which is the third time in FIG. 5C (an example of the "third time” in the claims)
  • the voltages of the first select gate line SG1 and the second select gate line SG2 are respectively lowered from the second voltage V2 and the third voltage V3 to the ground voltage Vss.
  • the capacitive coupling between the first inter-line capacitance C1 between the first select gate line SG1 and the plate line PL and the second inter-line capacitance C2 between the second select gate line SG2 and the plate line PL shown in FIG. 5B is activated for the plate line PL.
  • the capacitive coupling ratio of the first inter-line capacitance C1 and the second inter-line capacitance C2 for the plate line PL is, for example, 0.4 each. That is, in this case, the first inter-line capacitance C1 and the second inter-line capacitance C2 account for 80% of the total inter-line capacitance of the plate line PL.
  • the second voltage V2 and the third voltage V3 are each, for example, 2.0 V
  • the voltage of the plate line PL remains at the fourth voltage, for example -0.7 V, because the built-in voltage of the pn junction between the source region and the substrate of the drive MOS transistor of the plate line PL in the row decoder circuit is about 0.7 V, and therefore does not go below -0.7 V.
  • the hole group 10 for maintaining the "1" write state gathers in the center of the channel region 7a surrounded by the plate line PL, and does not approach the pn junction between the source line SL, the bit line BL, and the channel region 7a at both ends of the channel region 7a.
  • the recombination of the hole group 10 and the electron group in these pn junction regions is significantly suppressed, making it possible to retain the hole group 10 stored in the channel region 7a for a long time.
  • V BL 0V is applied to the bit line BL of the memory cell Cell_10 that maintains erased data "0".
  • V BL 0.8V is applied to the bit line BL of the memory cell Cell_11 to which data "1" is written.
  • V SG2 0V
  • a silicon semiconductor pillar 2 (hereinafter, the silicon semiconductor pillar is referred to as "Si pillar") is on a substrate 1.
  • the Si pillar 2 has an N + layer 3a, a P layer 7, and an N + layer 3b from the bottom.
  • the P layer 7 between the N + layers 3a and 3b becomes a channel region 7a.
  • first gate insulating layer 4a Surrounding the lower part of the Si pillar 2, from the bottom, there are a first gate insulating layer 4a, a second gate insulating layer 4b, a third gate insulating layer 4c, and a fourth gate insulating layer 4d.
  • the first gate insulating layer 4a is surrounded by a first gate conductor layer 5a
  • the second gate insulating layer 4b is surrounded by a second gate conductor layer 5b
  • the third gate insulating layer 4c is surrounded by a third gate conductor layer 5c
  • fourth gate insulating layer 4d is surrounded by a fourth gate conductor layer 5d.
  • the first gate conductor layer 5a and the second gate conductor layer 5b are separated by an insulating layer 6a
  • the second gate conductor layer 5b and the third gate conductor layer 5c are separated by an insulating layer 6b
  • the third gate conductor layer 5c and the fourth gate conductor layer 5d are separated by an insulating layer 6c.
  • a dynamic flash memory cell is formed, which is made up of the N + layers 3a and 3b, the P layer 7, the first gate insulating layer 4a, the second gate insulating layer 4b, the third gate insulating layer 4c, the fourth gate insulating layer 4d, the first gate conductor layer 5a, the second gate conductor layer 5b, the third gate conductor layer 5c, and the fourth gate conductor layer 5d.
  • the first gate conductor layer 5a, the second gate conductor layer 5b, the third gate conductor layer 5c, and the fourth gate conductor layer 5d As shown in FIG.
  • the N + layer 3a is connected to the source line SL
  • the N + layer 3b is connected to the bit line BL
  • the first gate conductor layer 5a is connected to the first select gate line SG1
  • the second gate conductor layer 5b is connected to the first plate line PL1
  • the third gate conductor layer 5c is connected to the second plate line PL2
  • the fourth gate conductor layer 5d is connected to the second select gate line SG2.
  • the dynamic flash memory operation described in this embodiment can be performed even if the horizontal cross-sectional shape of the Si pillar 2 is circular, elliptical, or rectangular.
  • circular, elliptical, and rectangular dynamic flash memory cells may be mixed on the same chip.
  • the dynamic flash memory element is described using an example of an SGT having a first gate insulating layer 4a, a second gate insulating layer 4b, and a third gate insulating layer 4c that surround the entire side of a Si pillar 2 standing vertically on a substrate, and a first gate conductor layer 5a, a second gate conductor layer 5b, and a third gate conductor layer 5c that surround the entire first gate insulating layer 4a, the second gate insulating layer 4b, and the third gate insulating layer 4c.
  • the dynamic flash memory element may have a structure that satisfies the condition that a group of holes 10 generated by impact ionization is held in the channel region 7.
  • the channel region 7a may have a floating body structure separated from the substrate 1.
  • GAA Gate All Around: see Non-Patent Document 13
  • SGT Spin Transfer Tube
  • Nanosheet technology see Non-Patent Document 14
  • the dynamic flash memory operation described above can be performed.
  • a device structure using SOI Silicon On Insulator
  • the bottom of the channel region is in contact with the insulating layer of the SOI substrate, and the other channel regions are surrounded by a gate insulating layer and an element isolation insulating layer.
  • the channel region has a floating body structure.
  • the channel region satisfies the condition that the channel region has a floating body structure.
  • the dynamic flash operation can be performed even if a structure is used in which a Fin transistor (see Non-Patent Document 15, for example) is formed on an SOI substrate, so long as the channel region has a floating body structure, the dynamic flash operation can be performed.
  • the reset voltages for the first and second select gate lines SG1 and SG2, the bit line BL, and the source line SL are described as Vss, but they may each be a different voltage.
  • the meaning of "cover” includes cases where it completely surrounds the channel, such as in SGT and GAA, cases where it surrounds the channel except for a portion, such as in Fin transistors, and cases where it overlaps a flat surface, such as in planar transistors.
  • the first gate conductor layer 5a surrounds the entire first gate insulating layer 4a.
  • the first gate conductor layer 5a may surround a portion of the first gate insulating layer 4a in a plan view.
  • the first gate conductor layer 5a may be divided into at least two gate conductor layers to operate as gate electrodes for at least two plate lines PL.
  • the gate electrodes of the plate lines PL may be stacked in multiple stages as shown in FIG. 6, or may be separated into left and right by dividing 360° in half.
  • the second gate conductor layer 5b may be divided into two or more, and each may be operated synchronously or asynchronously as a gate conductor electrode. This allows dynamic flash memory operation.
  • the first gate conductor layer 5a When the first gate conductor layer 5a is divided into two or more, at least one of the divided first gate conductor layers plays the role of the first gate conductor layer 5a described above. In addition, in the divided second gate conductor layer 5b, at least one of the divided second gate conductor layers performs the role of the above-mentioned second gate conductor layer 5b.
  • the voltage conditions applied to the bit line BL, source line SL, first and second select gate lines SG1 and SG2, and plate line PL, and the voltage of the floating body are examples for performing the basic operations of erase operation, write operation, and read operation, and other voltage conditions may be used as long as the basic operations of the present invention can be performed.
  • the dynamic flash memory cell according to the first embodiment of the present invention is characterized in that the plate line PL of the floating non-selected page is set to a negative voltage of zero volts or less by utilizing the capacitive coupling between the first and second select gate lines SG1, SG2 and the plate line PL.
  • all plate lines PL in the non-selected state are set to a negative voltage of, for example, -0.7V.
  • the hole group 10 stored in the channel region 7a of the memory cell of the non-selected page can be made to exist mainly on the plate line PL side.
  • Non-Patent Document 8 and Non-Patent Document 16 describe a method of extending the retention characteristics of "1" writing by setting the unselected word lines WL to -1.5V. However, since 1.8V is applied to the bit line BL during writing, a voltage of 3.3V is applied between the gate and drain. In this case, it is described that in the memory cell connected to the unselected WL, destruction of "0" stored data occurs due to gate-induced drain leakage current (GIDL current). In the present invention, even if a negative voltage is applied to the unselected plate line PL, the plate line PL is not directly connected to the bit line BL.
  • GIDL current gate-induced drain leakage current
  • 0V is applied to the second selection gate line SG2 of the unselected page of the present invention, and even if the bit line BL is set to, for example, 0.8V during writing, only a voltage of 0.8V is applied between the gate and drain, so no gate-induced drain leakage current occurs. Therefore, a negative voltage can be applied to the plate line PL of the unselected page, significantly extending the retention characteristics of writing "1", providing a highly reliable memory device.
  • the negative voltage applied to the unselected plate line PL of the dynamic flash memory cell according to the first embodiment of the present invention is automatically generated by utilizing the capacitive coupling between the first and second select gate lines SG1 and SG2 for the plate line PL and the reset operation of the page write operation and the page read operation. Therefore, a negative voltage generating circuit is not required, and it is possible to reduce power consumption significantly.
  • a compact row decoder circuit can be realized. As a result, the chip size can be reduced, and a memory device with low power consumption can be provided at low cost.
  • the semiconductor pillars are formed in the present invention, the semiconductor pillars may be made of a semiconductor material other than Si. This also applies to the other embodiments of the present invention.
  • dynamic flash memory operation is also performed in a structure in which the polarity of the conductivity types of the N + layers 3a, 3b and the P-layer Si pillar 2 is reversed.
  • the majority carriers in the N-type Si pillar 2 become electrons. Therefore, a group of electrons generated by impact ionization is stored in the channel region 7a, setting the "1" state.
  • the memory device using semiconductor elements according to the present invention provides a high-density, high-performance dynamic flash memory that uses SGTs.
  • Dynamic flash memory cell 2 Si pillars 3a, 3b having a P-type or i-type (intrinsic) conductivity type: N + layer 7a: Channel region 4a, 4b: Gate insulating layers 5a, 5b: Gate conductor layer 6: Insulating layer BL for separating two gate conductor layers: Bit line SL: Source line PL: Plate line SG1: First select gate line SG2: Second select gate line FB: Floating body 111: DRAM memory cell without a capacitor 100: SOI substrate 101: SiO2 film of SOI substrate 102: Floating body 103: Source N + layer 104: Drain N + layer 105: Gate conductive layer 106: Hole 107: Inversion layer, electron channel 108: Pinch-off point 109: Gate oxide film 110: Slit insulating film

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Semiconductor Memories (AREA)

Abstract

基板上に平面視において、行方向に配列された複数のメモリセルによってページが構成され、複数のページが列方向に配列されたメモリ装置であって、各ページに含まれるメモリセルは、半導体母体と、半導体母体の両端にある第１の不純物層と、第２の不純物層と、第１のゲート導体層と、第２のゲート導体層と、第３のゲート導体層と、チャネル半導体層とを、有し、メモリセルの第１の不純物層は、ソース線と接続し、第２の不純物層は、ビット線と接続し、第１のゲート導体層は、第１の選択ゲート線と接続し、第２のゲート導体層は、プレート線と接続し、第３のゲート導体層は、第２の選択ゲート線と接続し、ページ書込み動作と、ページ読出し動作との動作終了時にプレート線に対する第１および第２の選択ゲート線の容量結合により、プレート線の電圧を０Vよりも低い負電圧にして、書込みメモリセルのデータ保持特性を向上させることを特徴とする。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置に関する。
　近年、ＬＳＩ（Large Scale Integration）技術開発において、メモリ素子の高集積化と高性能化が求められている。
　メモリ素子の高密度化と高性能化が進められている。ＳＧＴ（Surrounding Gate Transistor、特許文献１、非特許文献１を参照）を選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などがある。
　また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（特許文献２、非特許文献６～非特許文献１０を参照）などがある。例えばＮチャネルＭＯＳトランジスタのソース、ドレイン間電流によりチャネル内にインパクトイオン化現象により発生させた正孔群、電子群の内、正孔群の一部、または全てをチャネル内に保持させて論理記憶データ“１”書込みを行う。そして、チャネル内から正孔群を除去して論理記憶データ“０”書込みを行う。このメモリセルでは、共通の選択ワード線に対して、ランダムに“１”書込みのメモリセルと“０”書込みのメモリセルが存在する。選択ワード線にオン電圧が印加されると、この選択ワード線に繋がる選択メモリセルのフローティングボディチャネル電圧はゲート電極とチャネルとの容量結合により大きく変動する。このメモリセルでは、フローティングボディチャネルの電圧変動による動作マージンの低下の改善、そして、チャネルに溜められた信号電荷である正孔群の一部が除去されることによるデータ保持特性の低下の改善が課題である。
　また、ＳＯＩ層に、２つのＭＯＳトランジスタを用いて１つのメモリセルを形成したTwin-Transistor MOSトランジスタメモリ素子がある（例えば、特許文献３、４、非特許文献１１を参照）。これらの素子では、２つのＭＯＳトランジスタのフローティングボディチャネルを分ける、ソース、またはドレインとなるＮ+層が基板側にある絶縁層に接して形成されている。このＮ+層により、２つのＭＯＳトランジスタのフローティングボディ チャネルは、電気的に分離される。信号電荷である正孔群は、一方のＭＯＳトランジスタのフローティングボディ チャネルだけに蓄積される。他方のＭＯＳトランジスタは、片方のＭＯＳトランジスタに溜められた信号の正孔群を読みだすためのスイッチとなる。このメモリセルにおいても、信号電荷である正孔群は一つのＭＯＳトランジスタのチャネルに溜められるので、前述の１個のＭＯＳトランジスタよりなるメモリセルと同じく、動作マージンの低下の改善、又はチャネルに溜められた信号電荷である正孔群の一部が除去されることによるデータ保持特性の低下の改善が課題である。
　また、図７に示す、キャパシタを有しない、ＭＯＳトランジスタで構成された、ダイナミック フラッシュ メモリセル１１１がある（特許文献５、非特許文献１２を参照）。図７（ａ）に示すように、ＳＯＩ基板のＳｉＯ2層１０１上にフローティングボディ半導体母体１０２がある。フローティングボディ半導体母体１０２の両端にソース線ＳＬに接続するＮ+層１０３とビット線ＢＬに接続するＮ+層１０４がある。そして、Ｎ+層１０３に繋がり、且つフローティングボディ半導体母体１０２を覆った第１のゲート絶縁層１０９ａと、Ｎ+層１０４と、スリット絶縁膜１１０を介して第１のゲート絶縁層１０９ａと繋がり、且つフローティングボディ半導体母体１０２を覆った第２のゲート絶縁層１０９ｂとがある。そして、第１のゲート絶縁層１０９ａを覆ってプレート線ＰＬに繋がった第１のゲート導体層１０５ａがあり、第２のゲート絶縁層１０９ｂを覆ってワード線ＷＬに繋がった第２のゲート導体層１０５ｂがある。そして、第１のゲート導体層１０５ａと第２のゲート導体層１０５ｂとの間には、スリット絶縁層１１０がある。これにより、ＤＦＭ（Dynamic Flash Memory）のメモリセル１１１が形成される。なお、ソース線ＳＬがＮ+層１０４に接続し、ビット線ＢＬがＮ+層１０３に接続するように構成してもよい。
　そして、図７（ａ）に示すように、例えば、Ｎ+層１０３にゼロ電圧、Ｎ+層１０４にプラス電圧を印加し、第１のゲート導体層１０５ａで覆われたフローティングボディ半導体母体１０２よりなる第１のＮチャネルＭＯＳトランジスタ領域を飽和領域で動作させ、第２のゲート導体層１０５ｂで覆われたフローティングボディ半導体母体１０２よりなる第２のＮチャネルＭＯＳトランジスタ領域を線形領域で動作させる。この結果、第２のＮチャネルＭＯＳトランジスタ領域には、ピンチオフ点は存在せずに全面に反転層１０７ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層１０５ｂの下側に形成された反転層１０７ｂは、第１のＮチャネルＭＯＳトランジスタ領域の実質的なドレインとして働く。この結果、第１のＮチャネルＭＯＳトランジスタ領域と、第２のＮチャネルＭＯＳトランジスタ領域との間のチャネル領域の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。そして、図７（ｂ）に示すように、インパクトイオン化現象により生じた電子・正孔群の内の電子群をフローティングボディ半導体母体１０２から除き、そして正孔群１０６の一部、または全てをフローティングボディ半導体母体１０２に保持することによりメモリ書き込み動作が行われる。この状態が論理記憶データ“１”となる。
　そして、図７（ｃ）に示すように、例えばプレート線ＰＬにプラス電圧、ワード線WLと、ビット線ＢＬにゼロ電圧、ソース線ＳＬにマイナス電圧を印加して、正孔群１０６をフローティングボディ半導体母体１０２から除去して消去動作を行う。この状態が論理記憶データ“０”となる。そして、データ読み出しにおいて、プレート線ＰＬに繋がる第１のゲート導体層１０５ａに印加する電圧を、論理記憶データ“１”時のしきい値電圧より高く、且つ論理記憶データ“０”時のしきい値電圧より低く設定することにより、図７（ｄ）に示すように論理記憶データ“０”読み出しでワード線ＷＬの電圧を高くしても電流が流れない特性が得られる。この特性により、メモリセルと比べ、大幅に動作マージンの拡大が図られる。このメモリセルでは、プレート線ＰＬに繋がる第１のゲート導体層１０５ａと、ワード線ＷＬに繋がる第２のゲート導体層１０５ｂをゲートとした第１、第２のＮチャネルＭＯＳトランジスタ領域のチャネルがフローティングボディ半導体母体１０２で繋がっていることにより、ワード線ＷＬに選択パルス電圧が印加された時のフローティングボディ半導体母体１０２の電圧変動が大きく抑圧される。これにより、前述のメモリセルにおいて問題の動作マージンの低下、又はチャネルに溜められた信号電荷である正孔群の一部が除去されることによるデータ保持特性の低下の問題が大きく改善される。今後、本メモリ素子に対して更なる特性改善が求められる。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 ＵＳ２００８／０１３７３９４　Ａ１ ＵＳ２００３／０１１１６８１　Ａ１ 特許第７０５７０３２号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida and T. Tanaka: "A Design of a Capacitorless 1T-DRAM Cell Using Gate-induced Drain Leakage (GIDL) Current for Low-power and High-speed Embedded Memory," IEEE IEDM, pp. 913-916 (2003). F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: "Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,"IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007) K.Sakui, N. Harada,"Dynamic Flash Memory with Dual Gate Surrounding Gate Transistor (SGT),"Proc. IEEE IMW, pp.72-75(2021) J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, (2006) N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, (2017) H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 115021 pp.7 (2014). T. Ohsawa, "SOI DRAM with One-Transistor FET Cell," Oyo Buturi, vol.75, No.9, pp1131-1135, （2006）.
　ダイナミック フラッシュ メモリセルにおいて、メモリセルの論理データ保持のためのリフレッシュ動作が求められる。
　上記の課題を解決するために、本発明に係る半導体素子を用いたメモリ装置は、基板上に行方向に配列された複数のメモリセルによってページが構成され、複数のページが列方向に配列されてメモリブロックが構成されたメモリ装置であって、
　前記各ページに含まれる前記各メモリセルは、
　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面を囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
　前記半導体母体の側面を囲み、前記第１のゲート絶縁層に繋がり、近接した第２のゲート絶縁層と、
　前記半導体母体の側面を囲み、前記第２のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第３のゲート絶縁層と、
　前記第１のゲート絶縁層を覆う第１のゲート導体層と、
　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
　前記第３のゲート絶縁層を覆う第３のゲート導体層と、
　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層と、前記第３のゲート絶縁層とで覆われたチャネル半導体層とを、有し、
　前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層は、第１の選択ゲート線と接続し、前記第２のゲート導体層は、プレート線と接続し、前記第３のゲート導体層は、第２の選択ゲート線と接続し、
　前記第１の選択ゲート線と前記プレート線との間には、第１の配線間容量が、前記第２の選択ゲート線と前記プレート線との間には、第２の配線間容量があり、
　前記ソース線と、前記ビット線と、前記第１の選択ゲート線と、前記プレート線と、前記第２の選択ゲート線と、に印加する電圧を制御して、ページ消去動作と、ページ書込み動作と、ページ読出し動作とを行い、
　前記ページ書込み動作と、前記ページ読出し動作との、一方もしくは両方の動作終了時に、前記第１の選択ゲート線と前記プレート線との間の前記第１の配線間容量と、前記第２の選択ゲート線と前記プレート線との間の前記第２の配線間容量との容量結合により、前記プレート線の電圧を接地電圧よりも低電圧にする、
　ことを特徴とする（第１発明）。
　第２発明は、上記の第１発明において、前記ページ書込み動作と、前記ページ読出し動作の、一方もしくは両方の動作終了時の第１の時刻に前記プレート線の電圧を正の第１の電圧から前記接地電圧へ下降させ、
　第２の時刻に前記プレート線の電圧は前記接地電圧を保持するフローティング状態として、
　第３の時刻に前記第１の選択ゲート線と前記第２の選択ゲート線とを、それぞれ正の第２の電圧と正の第３の電圧から前記接地電圧へ下降させ、
　前記第１の配線間容量と前記第２の配線間容量との容量結合により、前記プレート線の電圧を接地電圧よりも低電圧の負の第４の電圧にする、
　ことを特徴とする。
　第３発明は、上記の第１発明において、前記接地電圧は零ボルトであることを特徴とする。
　第４発明は、上記の第１発明において、平面視において、前記第１の選択ゲート線と、前記プレート線と、前記第２の選択ゲート線とは、平行に配設され、前記ビット線は、平面視において、前記第１の選択ゲート線と、前記プレート線と、前記第２の選択ゲート線に対して、垂直方向に配設されていることを特徴とする。請求項１に記載の半導体素子を用いたメモリ装置。
　第５発明は、上記の第１発明において、前記第１のゲート導体層及び前記第３のゲート導体層と前記半導体母体との間のゲート容量の総和容量は、前記第２のゲート導体層と前記半導体母体との間のゲート容量よりも小さいことを特徴とする。
　第６発明は、上記の第１発明において、平面視において、前記ソース線は、前記列方向に配列された前記メモリセル毎に分離され、前記第１の選択ゲート線と、前記プレート線と、前記第２の選択ゲート線に平行に配設されていることを特徴とする。
　第７発明は、上記の第１発明において、平面視において、前記ソース線は、隣接する前記ページの全ての前記メモリセルに共通に繋がって配設されていることを特徴とする。
　第８発明は、上記の第１発明において、前記チャネル半導体層はＰ型半導体層であり、前記第１の不純物層と前記第２の不純物層はＮ型半導体層であることを特徴とする。
　第９発明は、上記の第１発明において、前記ページ消去動作時には、少なくとも２組の前記ページに繋がる全ての前記メモリセルを消去することを特徴とする。
　第１０発明は、上記の第１発明において、前記ページ消去動作において、前記ページの前記メモリセルの前記チャネル半導体層の前記正孔群の一部を消滅させることにより、前記チャネル半導体層に残存する正孔数を減少させ、前記ページ書込み動作において、前記ページの選択された前記メモリセルの前記チャネル半導体層に残存する正孔数をインパクトイオン化現象、又はゲート誘起リーク電流により増加させることを特徴とする。
　第１１発明は、上記の第１発明において、前記ページ書込み動作時には、前記第１のゲート導体層を有する第１のＮチャネルＭＯＳトランジスタ領域と、前記第３のゲート導体層を有する第３のＮチャネルＭＯＳトランジスタ領域は線形領域で動作させ、前記第２のゲート導体層を有する第２のＮチャネルＭＯＳトランジスタ領域は飽和領域で動作させることを特徴とする。
　第１２発明は、上記の第１発明において、前記ページ書込み動作時には、前記第２のゲート導体層を有する第２のＮチャネルＭＯＳトランジスタ領域と、前記第３のゲート導体層を有する第３のＮチャネルＭＯＳトランジスタ領域は線形領域で動作させ、前記第１のゲート導体層を有する第１のＮチャネルＭＯＳトランジスタ領域は飽和領域で動作させることを特徴とする。
　第１３発明は、上記の第１発明において、前記インパクトイオン化現象は、前記第２のゲート導体層と、前記第３のゲート導体層の間の近傍と、前記第１のゲート導体層と、前記第２のゲート導体層の間の近傍との、どちらか一方もしくは両方の前記チャネル半導体層の内部に生じ、前記正孔群を前記チャネル半導体層の内部に保持することを特徴とする。
　第１４発明は、上記の第１発明において、前記ページの内、非選択の前記ページに接続する前記メモリセルの前記第１の選択ゲート線および前記第２の選択ゲート線には、前記プレート線に印加する電圧以上の電圧が印加されることを特徴とする。
　第１５発明は、上記の第１発明において、前記第１のゲート導体層と、前記第２ゲート導体層と、前記第３ゲート導体層とは、同一の材料で構成されていることを特徴とする。
第１実施形態に係る半導体メモリ装置の構造図である。 第１実施形態に係る半導体メモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係る半導体メモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係る半導体メモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係る半導体メモリ装置の読出し動作時の、第１、第２、第３のゲート導体層のゲート容量の大小関係と、これに関係する動作を説明するための図である。 第１実施形態に係る半導体メモリ装置の非選択ページのプレート線ＰＬを零ボルトよりも低電圧にする動作メカニズムを説明するための図である。 第１実施形態に係る半導体メモリ装置の第１の選択ゲート線ＳＧ１とプレート線ＰＬとの間の第１の配線間容量Ｃ１と、第２の選択ゲート線ＳＧ２とプレート線ＰＬとの間の第２の配線間容量Ｃ２とを説明するための構造図である。 第１実施形態に係る半導体メモリ装置の非選択ページのプレート線ＰＬを零ボルトよりも低電圧にする動作メカニズムを説明するための動作波形図である。 第１実施形態に係る半導体メモリ装置の非選択ページのプレート線ＰＬを零ボルトよりも低電圧にする２×２のメモリアレイ図である。 第１実施形態に係る半導体メモリ装置の構造図である。 従来例のダイナミックフラッシュメモリを説明するための図である。
　以下、本発明の実施形態に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）について、図面を参照しながら説明する。
（第１実施形態）
　図１と図２Ａ～図２Ｇを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２Ａ～図２Ｇを用いて、ページ書込み動作およびページ読出し動作終了後に第１および第２の選択ゲート線とプレート線との容量結合により、フローティング状態のプレート線を零ボルトよりも低電圧にする動作メカニズムを説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板１（特許請求の範囲の「基板」の一例である）上にシリコン半導体柱２（特許請求の範囲の「半導体柱」の一例である）（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）がある。そして、Ｓｉ柱２は、下よりＮ+層３ａ（特許請求の範囲の「第１の不純物層」の一例である）、Ｐ層７（以下、アクセプタ不純物を含む半導体領域を「Ｐ層」と称する）、Ｎ+層３ｂ（特許請求の範囲の「第２の不純物層」の一例である）がある。Ｎ+層３ａ、３ｂ間のＰ層７がチャネル領域７ａとなる。Ｓｉ柱２の下部を囲んで、下から第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）と、第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）と、第３のゲート絶縁層４ｃ（特許請求の範囲の「第３のゲート絶縁層」の一例である）と、がある。そして、第１のゲート絶縁層４ａを囲んで第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）があり、第２のゲート絶縁層４ｂを囲んで、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）があり、第３のゲート絶縁層４ｃを囲んで、第３のゲート導体層５ｃ（特許請求の範囲の「第３のゲート導体層」の一例である）がある。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６ａにより分離され、第２のゲート導体層５ｂ、第３のゲート導体層５ｃは絶縁層６ｂにより分離されている。これによりＮ+層３ａ、３ｂ、Ｐ層７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第３のゲート絶縁層４ｃ、第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃからなるダイナミック フラッシュ メモリセルが形成される。第１のＮチャネルＭＯＳトランジスタ領域と、第２のＮチャネルＭＯＳトランジスタ領域の間のチャネル領域７ａの領域を第１の境界領域、第２のＮチャネルＭＯＳトランジスタ領域と、第３のＮチャネルＭＯＳトランジスタ領域との間のチャネル領域７ａの領域を第２の境界領域という。
　そして、図１に示すように、Ｎ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、Ｎ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａは第１の選択ゲート線ＳＧ１（特許請求の範囲の「第１の選択ゲート線」の一例である）に、第２のゲート導体層５ｂはプレート線ＰＬ（特許請求の範囲の「プレート線」の一例である）に、第３のゲート導体層５ｃは第２の選択ゲート線ＳＧ２（特許請求の範囲の「第２の選択ゲート線」の一例である）に、それぞれ接続している。
　なお、第１の選択ゲート線ＳＧ１に接続している第１のゲート導体層５ａと、プレート線ＰＬに接続している第２のゲート導体層５ｂとを合わせたゲート容量は、第２の選択ゲート線ＳＧ２に接続している第３のゲート導体層５ｃのゲート容量よりも、大きくなるような構造を有することが望ましい。
　また、第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃの何れか、または全てを平面視で、２つ以上に分割して、それぞれを第１の選択ゲート線、プレート線、第２の選択ゲート線の導体電極として、同期または非同期で動作させてもよい。これによっても、ダイナミック フラッシュ メモリ動作がなされる。
　また、第２のゲート導体層５ｂに加えて、少なくとも１つ以上のプレート線ＰＬに繋がるゲート導体層を設けてもよい。それぞれをプレート線の導体電極として、同期または非同期で動作させてもよい。これによっても、ダイナミック フラッシュ メモリ動作がなされる。
　また、第１のゲート導体層５ａと、前記第２ゲート導体層５ｂと、前記第３ゲート導体層５ｃとは、同一の材料で構成されている。このように同一の材料で構成することにより、プロセス的に容易に製造可能である。
　図２を用いて、ページ消去動作（特許請求の範囲の「ページ消去動作」の一例である）メカニズムを説明する。Ｎ+層３ａ、３ｂ間のチャネル領域７ａは、電気的に基板１から分離され、フローティングボディとなっている。図２（ａ）にページ消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１０がチャネル領域７ａに蓄えられている状態を示す。そして図２（ｂ）に示すように、ページ消去動作時には、ソース線ＳＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－１．５Ｖである。その結果、チャネル領域７ａの初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層３ａとチャネル領域７ａのＰＮ接合が、順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域７ａに蓄えられていた正孔群１０が、ソース部のＮ+層３ａに吸い込まれ、チャネル領域７ａの電位ＶFBは、ＶFB＝ＶERA＋Ｖｂ近傍の電圧となる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－１．５Ｖの場合、チャネル領域７ａの電位は、－０．８Ｖになる。この値が、消去状態のチャネル領域７ａの電位状態となる。このため、フローティングボディのチャネル領域７ａの電位が負の電圧になると、ダイナミック フラッシュ メモリセルのＮチャネルＭＯＳトランジスタ領域のしきい値電圧は、基板バイアス効果によって、高くなる。したがって、第１の選択ゲート線ＳＧ１に接続された第１のゲート導体層５ａと、プレート線ＰＬに接続された第２のゲート導体層５ｂと、第２の選択ゲート線ＳＧ２に接続された第３のゲート導体層５ｃのしきい値電圧は高くなる。これにより、図２（ｃ）に示すように、第１の選択ゲート線ＳＧ１と第２の選択ゲート線ＳＧ２の電圧をｘ軸としたグラフにおいて、セル電流Ｉｃｅｌｌは零となる。このチャネル領域７ａの消去状態は論理記憶データ“０”となる。なお、上記のビット線ＢＬ、ソース線ＳＬ、第１の選択ゲート線ＳＧ１、プレート線ＰＬ、第２の選択ゲート線ＳＧ２に印加する電圧条件と、フローティングボディの電位は、ページ消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
　図３に、ダイナミック フラッシュ メモリセルのページ書込み動作（特許請求の範囲の「ページ書込み動作」の一例である）を示す。図３（ａ）に示すように、ソース線ＳＬの接続されたＮ+層３ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層３ｂに例えば１．２Ｖを入力し、第１の選択ゲート線ＳＧ１に接続された第１のゲート導体層５ａと、第２の選択ゲート線ＳＧ２に接続された第３のゲート導体層５ｃに、例えば、２Ｖを入力し、プレート線ＰＬに接続された第２のゲート導体層５ｂに、例えば、１．５Ｖを入力する。その結果、図３（ａ）に示したように、第１の選択ゲート線ＳＧ１の接続された第１のゲート導体層５ａと、第２の選択ゲート線ＳＧ２に接続された第３のゲート導体層５ｃの内側のチャネル領域７ａには、環状の反転層１２ａ、１２ｃが形成される。この結果、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタ領域と、第３のゲート導体層５ｃを有する第３のＮチャネルＭＯＳトランジスタ領域は、例えば、線形領域で動作させる。一方、プレート線ＰＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域は、例えば、飽和領域で動作させる。この結果、反転層１２ｂには、ピンチオフ点Ｐが存在する。この場合、第１の選択ゲート線ＳＧ１の接続された第１のゲート導体層５ａの内側と、第２の選択ゲート線ＳＧ２の接続された第３のゲート導体層５ｃの内側に全面に形成された反転層１２ａ、１２ｃはそれぞれ、プレート線ＰＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域の実質的なソース、ドレインとして働く。
　この結果、直列接続された第２のＮチャネルＭＯＳトランジスタ領域と、第３のＮチャネルＭＯＳトランジスタ領域との間のチャネル領域７ａの第２の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、第２の選択ゲートＳＧ２の接続された第３のゲート導体層５ｃを有する第３のＮチャネルＭＯＳトランジスタ領域から見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線ＢＬの接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる。また、“１”書込みにおいて、ゲート誘起ドレインリーク（ＧＩＤＬ：Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ、生成された正孔群でフローティングボディＦＢ内を満たしてもよい（例えば非特許文献１０を参照）。
　そして、図３（ｂ）に示すように、生成された正孔群１０は、チャネル領域７ａの多数キャリアであり、チャネル領域７ａを正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７ａはソース線ＳＬの接続されたＮ+層３ａとチャネル領域７ａとの間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）近傍まで充電される。チャネル領域７ａが正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタ領域、第２のＮチャネルＭＯＳトランジスタ領域と第３のＮチャネルＭＯＳトランジスタ領域のしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図３（ｃ）に示すように、第１の選択ゲート線ＳＧ１と第２の選択ゲート線ＳＧ２の電圧をｘ軸としたグラフにおいて、ｙ軸としたセル電流Ｉｃｅｌｌが流れる。このチャネル領域７ａの書込み状態を論理記憶データ“１”に割り当てる。
　なお、ページ書込み動作時に、上記の第２の境界領域に替えて、第１のＮチャネルＭＯＳトランジスタ領域と、第２のＮチャネルＭＯＳトランジスタ領域の間のチャネル領域７ａの第１の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１０でチャネル領域７ａを充電しても良い。あるいは、Ｎ+層３ａとチャネル領域７ａとの間の境界領域、または、Ｎ+層３ｂとチャネル領域７ａとの間の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１０でチャネル領域７ａを充電しても良い。なお、上記のビット線BＬ、ソース線ＳＬ、第１の選択ゲート線ＳＧ１、プレート線ＰＬ、第２の選択ゲート線ＳＧ２、に印加する電圧条件は、ページ書き込み動作を行うための一例であり、ページ書き込み動作ができる他の電圧条件であってもよい。
　図４Ａ、図４Ｂを用いて、ダイナミック フラッシュ メモリセルのページ読出し動作（特許請求の範囲の「ページ読出し動作」の一例である）を説明する。図４Ａ（ａ）～図４Ａ（ｃ）を用いて、ダイナミック フラッシュ メモリセルのページ読出し動作を説明する。図４Ａ（ａ）に示すように、チャネル領域７ａがビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、しきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図４Ａ（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域７ａがフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに選択されたセルに書込み状態“１”が記憶される。この結果、第１及び第２の選択ゲート線ＳＧ１、ＳＧ２に対して、論理“０”と“１”の論理記憶データが作成される。図４Ａ（ｃ）に示すように、この第１及び第２の選択ゲート線ＳＧ１、ＳＧ２に対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図４Ｂ（ａ）～図４Ｂ（ｃ）を用いて、ダイナミック フラッシュ メモリセルのページ読出し動作時の、第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃのゲート容量の大小関係と、これに関係する動作を説明する。第２のゲート導体層５ｂのゲート容量は、第１のゲート導体層５ａと第３のゲート導体層５ｃとを併せたゲート容量よりも大きく設計することが望ましい。図４Ｂ（ａ）に示すように、第１のゲート導体層５ａと第３のゲート導体層５ｃとを合せた垂直方向の長さを、プレート線ＰＬの接続する第２のゲート導体層５ｂの垂直方向の長さより短くして、プレート線ＰＬの接続する第２のゲート導体層５ｂのゲート容量を、第１の選択ゲート線ＳＧ１、第２の選択ゲート線ＳＧ２にそれぞれ接続する第１のゲート導体層５ａと第３のゲート導体層５ｃの合計ゲート容量よりも大きくする。図４Ｂ（ｂ）にダイナミック フラッシュ メモリの１セルの等価回路を示す。
　そして、図４Ｂ（ｃ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣSG1は第１のゲート導体層５ａの容量であり、ＣPLは第２のゲート導体層５ｂの容量であり、ＣSG2は第３のゲート導体層５ｃの容量であり、ＣBLはドレインとなるＮ+層３ｂとチャネル領域７ａとの間のＰＮ接合の容量であり、ＣSLはソースとなるＮ+層３ａとチャネル領域７ａとの間のＰＮ接合の容量である。図４Ｂ（ｃ）に示すように、第１の選択ゲート線ＳＧ１と第２の選択ゲート線ＳＧ２の電圧が振幅すると、その動作がチャネル領域７ａにノイズとして影響を与える。この時のチャネル領域７ａの電位変動ΔＶFBは、
ΔＶFB ＝ （CSG1＋CSG2）/ (CSG1＋CSG2＋CPL＋CBL＋CSL) × ＶReadSG　　（１）
となる。ここで、ＶReadSGは第１選択ゲート線ＳＧ１と第２選択ゲート線ＳＧ２の読出し時の振幅電位である。式（１）から明らかなように、チャネル領域７ａの全体の容量(CSG1＋CSG2＋CPL＋CBL＋CSL) に比べて、（CSG1＋CSG2）の寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。第１の選択ゲート線ＳＧ１と第２の選択ゲート線ＳＧ２のそれぞれが接続する第１、第３のゲート導体層５ａ、５ｃの合計の垂直方向の長さを、プレート線ＰＬの接続する第２のゲート導体層５ｂの垂直方向の長さより更に短くすることによって、平面視におけるメモリセルの集積度を落すことなく、ΔＶFBを更に小さくすることが出来る。なお、上記のビット線ＢＬ、ソース線ＳＬ、プレート線ＰＬ、第１の選択ゲート線ＳＧ１、第２の選択ゲート線ＳＧ２に印加する電圧条件と、フローティングボディの電位は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
　図５Ａ、図５Ｂを用いて、ダイナミック フラッシュ メモリセルの非選択ページのプレート線ＰＬを零ボルトよりも低電圧にする動作を説明する。図５Ａ（ａ）は、“１”書込み後に第１の選択ゲート線ＳＧ１、第２の選択ゲート線ＳＧ２と、プレート線ＰＬのそれぞれの印加電圧であるＶSG1、ＶSG2と、ＶPLを例えば、０Ｖの同電圧にした場合を示している。この場合、チャネル領域７ａに蓄えられた正孔群１０は、チャネル領域７ａ全体に広がっている。一方、図５Ａ（ｂ）は、“１”書込み後に第１の選択ゲート線ＳＧ１、第２の選択ゲート線ＳＧ２と、プレート線ＰＬのそれぞれの印加電圧であるＶSG1とＶSG2を０Ｖに、そして、ＶPLを例えば、－０．７Ｖにした場合を示している。この場合、蓄えられた正孔群１０は、プレート線ＰＬの接続された第２のゲート導体層５ｂに囲まれたチャネル領域７ａに集まる。これは、正電荷を有する正孔群１０が０Vを印加した第１の選択ゲート線ＳＧ１および第２の選択ゲート線ＳＧ２の第１のゲート導体層５ａおよび第３のゲート導体層５ｂよりも、負電圧である－０．７Vを印加したプレート線ＰＬの接続された第２のゲート導体層５ｂに囲まれたチャネル領域７ａに引き寄せられることによる。この結果、正孔群１０は、ソースとなるＮ+層３ａとチャネル領域７ａとの間のＰＮ接合と、ドレインとなるＮ+層３ｂとチャネル領域７ａとの間のＰＮ接合とから、遮蔽される。これによって、ソースとなるＮ+層３ａとチャネル領域７ａとの間のＰＮ接合と、ドレインとなるＮ+層３ｂとチャネル領域７ａとの間のＰＮ接合での正孔と電子の再結合が抑制される。また、第１のゲート導体層５ａ、第２のゲート導体層５ｂと第３のゲート導体層５ｃがチャネル領域７ａを取り囲む領域に反転層は存在せず、反転層における正孔と電子の再結合は全く生じない。これによりチャネル領域７ａ内に蓄えられた正孔群１０の長時間の保持（Ｒｅｔｅｎｔｉｏｎ）が可能と成る。
　図５Ｂは、図１のダイナミック フラッシュ メモリセルの構造に第１の選択ゲート線ＳＧ１とプレート線ＰＬとの間の第１の配線間容量Ｃ１（特許請求の範囲の「第１の配線間容量」の一例である）と、第２の選択ゲート線ＳＧ２とプレート線ＰＬとの間の第２の配線間容量Ｃ２（特許請求の範囲の「第２の配線間容量」の一例である）とを、追加して示している。第１の選択ゲート線ＳＧ１および第２の選択ゲート線ＳＧ２は、プレート線ＰＬを挟み込んで平行に配設しているため、プレート線ＰＬの大半の配線間容量を占める。したがって、第１の選択ゲート線ＳＧ１とプレート線ＰＬとの間の第１の配線間容量Ｃ１と、第２の選択ゲート線ＳＧ２とプレート線ＰＬとの間の第２の配線間容量Ｃ２との、プレート線ＰＬに対する容量結合が効果的に働く。
　図５Ｃは、ページ書込み動作と、ページ読出し動作との、動作終了時に、プレート線ＰＬの電圧を接地電圧Ｖｓｓ（特許請求の範囲の「接地電圧」の一例である）よりも低電圧の負電圧にする動作メカニズムを示している。ここで、接地電圧Ｖｓｓは、例えば零ボルトである。図５Ｃにおいて、ページ書込み動作もしくはページ読出し動作開始以前の時刻Ｔ１では、プレート線ＰＬの電圧は、例えば第４の電圧Ｖ４（特許請求の範囲の「第４の電圧」の一例である）になっている。ここで、第４の電圧Ｖ４は、例えば、－０．７Ｖである。また、時刻Ｔ１以前の動作がページ消去動作であった場合には、プレート線ＰＬの電圧は。例えば、接地電圧Ｖｓｓとなっている。しかし、このプレート線ＰＬが接続するメモリセルは、全て“０”消去状態であり、チャネル領域７ａには、“１”書込み状態を保持する正孔群１０の保持特性（Ｒｅｔｅｎｔｉｏｎ特性）は、問題とならない。また、時刻Ｔ１において、第１の選択ゲート線ＳＧ１、第２の選択ゲート線ＳＧ２、ビット線ＢＬ、ソース線ＳＬは、例えば、接地電圧Ｖｓｓとなっている。
　図５Ｃの時刻Ｔ２で、ページ書込み動作もしくはページ読出し動作が開始される。プレート線ＰＬは、第１の電圧Ｖ１（特許請求の範囲の「第１の電圧」の一例である）となり、第１の選択ゲート線ＳＧ１は、第２の電圧Ｖ２（特許請求の範囲の「第２の電圧」の一例である）となり、第２の選択ゲート線ＳＧ２は、第３の電圧Ｖ３（特許請求の範囲の「第３の電圧」の一例である）となり、ビット線ＢＬは、第５の電圧Ｖ５（特許請求の範囲の「第５の電圧」の一例である）となる。ソース線ＳＬは、例えば、接地電圧Ｖｓｓを維持する。また、ページ書込み動作の場合、第１の電圧Ｖ１、第２の電圧Ｖ２、第３の電圧Ｖ３、第５の電圧Ｖ５は、それぞれ、例えば、１．５V、２．０V、２．０V、０．８Vである。また、ページ読出し動作の場合、第１の電圧Ｖ１、第２の電圧Ｖ２、第３の電圧Ｖ３、第５の電圧Ｖ５は、それぞれ、例えば、０．８V、１．５V、１．５V、０．２Vである。
　図５Ｃの第１の時刻（特許請求の範囲の「第１の時刻」の一例である）である時刻Ｔ３で、プレート線ＰＬの電圧は、第１の電圧Ｖ１から接地電圧Ｖｓｓへと下降する。また、ビット線ＢＬの電圧も、時刻Ｔ３で、第５の電圧Ｖ５から接地電圧Ｖｓｓへ下降させる。第２の時刻（特許請求の範囲の「第２の時刻」の一例である）である時刻Ｔ４で、プレート線ＰＬの電圧は、接地電圧Ｖｓｓを保持する。そして、ロウデコーダ回路内のプレート線ＰＬを駆動するＭＯＳトランジスタを非導通にする（図示せず）。これにより、プレート線ＰＬは、フローティング状態（特許請求の範囲の「フローティング状態」の一例である）となる。
　図５Ｃの第３の時刻（特許請求の範囲の「第３の時刻」の一例である）である時刻Ｔ５で、第１の選択ゲート線ＳＧ１、第２の選択ゲート線ＳＧ２の電圧をそれぞれ、第２の電圧Ｖ２、第３の電圧Ｖ３から接地電圧Ｖｓｓへと下降させる。この結果、図５Ｂで示した、プレート線ＰＬに対する、第１の選択ゲート線ＳＧ１とプレート線ＰＬとの間の第１の配線間容量Ｃ１と、第２の選択ゲート線ＳＧ２とプレート線ＰＬとの間の第２の配線間容量Ｃ２との容量結合が働く。プレート線ＰＬに対する第１の配線間容量Ｃ１と、第２の配線間容量Ｃ２の容量結合比は、例えば、それぞれ０．４である。すなわち、この場合、プレート線ＰＬの全配線容量の８０％を、第１の配線間容量Ｃ１と第２の配線間容量Ｃ２が占めることになる。したがって、第２の電圧Ｖ２と、第３の電圧Ｖ３が、例えば、それぞれ２．０Ｖの場合、第１の選択ゲート線ＳＧ１と第２の選択ゲート線ＳＧ２の電圧が０Ｖに下降する際に２．０Ｖ×（０．４＋０．４）＝１．６Ｖの容量結合が働き、プレート線ＰＬの電圧は、０Ｖのフローティング状態から、－１．６Ｖのフローティング状態に向かう。しかし、プレート線ＰＬの電圧が第４の電圧、例えば－０．７Ｖで留まるのは、ロウデコーダ回路内のプレート線ＰＬの駆動ＭＯＳトランジスタのソース領域と基板のｐｎ接合のビルトイン電圧が約０．７Ｖであるため、－０．７Ｖ以下にはならない。しかし、非選択動作時にプレート線ＰＬの電圧が－０．７Ｖになることにより、図５Ａ（ｂ）で示したように“１”書込み状態を保持するための正孔群１０は、プレート線ＰＬで囲まれたチャネル領域７ａの中心部に集まり、チャネル領域７ａ両端のソース線ＳＬと、ビット線ＢＬと、チャネル領域７ａとのｐｎ接合には、近付かない。この結果、これらのｐｎ接合領域における、正孔群１０と電子群との再結合（Ｒｅｃｏｍｂｉｎａｔｉｏｎ）が著しく抑えられ、チャネル領域７ａ内に蓄えられた正孔群１０の長時間の保持（Ｒｅｔｅｎｔｉｏｎ）が可能と成る。
　図５Ｄを用いて、非選択ページのプレート線ＰＬに負電圧を印加する際のページ書込み動作を説明する。選択ページにおいて、“０”消去データを維持するメモリセルＣｅｌｌ＿１０のビット線ＢＬに例えば、ＶBL＝０Ｖを印加する。また、“１”データを書き込むメモリセルＣｅｌｌ＿１１のビット線ＢＬに例えば、ＶBL＝０．８Ｖを印加する。そして、選択ページの第１の選択ゲート線ＳＧ１と第２の選択ゲート線ＳＧ２に例えば、ＶSG1＝２．０ＶとＶSG2＝２．０Ｖを、プレート線ＰＬに例えば、ＶPL＝１．５Ｖを印加する。この結果、メモリセルＣｅｌｌ＿１１のチャネル領域７ａ内でインパクトイオン化現象が起こり、生成された正孔群１０でチャネル領域７ａを満たし、メモリセルＣｅｌｌ＿１１の“１”書込みが行われる。また、非選択ページのメモリセルＣｅｌｌ＿０１に関しても、ビット線ＢＬが共通なため、“１”書込みのビット線ＢＬの電圧、ＶBL＝０．８Ｖが印加されている。そして、メモリセルＣｅｌｌ＿０１の非選択ページのプレート線ＰＬの電圧は、例えばＶPL＝－０．７Ｖが印加されている。しかし、ビット線ＢＬとプレート線ＰＬとの間には、非選択ページの第２の選択ゲートＳＧ２があり、その印加電圧はＶSG2＝０Ｖであるため、メモリセルＣｅｌｌ＿０１のビット線ＢＬとプレート線ＰＬとの間の電界は、第２の選択ゲートＳＧ２により、完全に遮蔽される。この結果、非選択ページのメモリセルにおいて、ＧＩＤＬ電流が発生しメモリセルの記憶データが誤書き込みされるディスターバンス（Ｄｉｓｔｕｒｂａｎｃｅ）は生じず、信頼性の非常に高いメモリ装置を実現できる。
　図６は、プレート線ＰＬが少なくとも２つのプレート線ＰＬ１とＰＬ２から構成される構造図を示している。このような構造の場合でも本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。基板１上にシリコン半導体柱２（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）がある。そして、Ｓｉ柱２は、下よりＮ+層３ａ、Ｐ層７、Ｎ+層３ｂがある。Ｎ+層３ａ、３ｂ間のＰ層７がチャネル領域７ａとなる。Ｓｉ柱２の下部を囲んで、下から第１のゲート絶縁層４ａと、第２のゲート絶縁層４ｂと、第３のゲート絶縁層４ｃと、第４ゲート絶縁層４ｄ、がある。そして、第１のゲート絶縁層４ａを囲んで第１のゲート導体層５ａがあり、第２のゲート絶縁層４ｂを囲んで、第２のゲート導体層５ｂがあり、第３のゲート絶縁層４ｃを囲んで、第３のゲート導体層５ｃがあり、第４のゲート絶縁層４ｄを囲んで、第４のゲート導体層５ｄがある。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６ａにより分離され、第２のゲート導体層５ｂ、第３のゲート導体層５ｃは絶縁層６ｂにより分離され、第３のゲート導体層５ｃ、第４のゲート導体層５ｄは絶縁層６ｃにより分離されている。これによりＮ+層３ａ、３ｂ、Ｐ層７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第３のゲート絶縁層４ｃ、第４のゲート絶縁層４ｄ、第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃ、第４のゲート導体層５ｄからなるダイナミック フラッシュ メモリセルが形成される。そして、図６に示すように、Ｎ+層３ａはソース線ＳＬに、Ｎ+層３ｂはビット線ＢＬに、第１のゲート導体層５ａは第１の選択ゲート線ＳＧ１に、第２のゲート導体層５ｂは第１のプレート線ＰＬ１に、第３のゲート導体層５ｃは第２のプレート線ＰＬ２に、第４のゲート導体層５ｄは第２の選択ゲート線ＳＧ２に、それぞれ接続している。
　図１において、Ｓｉ柱２の水平断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
　また、図１では、基板上に垂直方向に立ったＳｉ柱２の側面全体を囲んだ第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第３のゲート絶縁層４ｃを設け、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第３のゲート絶縁層４ｃの全体を囲んだ第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃを有するＳＧＴを例にダイナミック フラッシュ メモリ素子を説明した。本実施形態の説明で示したように、本ダイナミック フラッシュ メモリ素子は、インパクトイオン化現象により発生した正孔群１０がチャネル領域７に保持される条件を満たす構造であればよい。このためには、チャネル領域７ａは基板１と分離されたフローティング ボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around :例えば非特許文献１３を参照）技術、Nanosheet技術(例えば、非特許文献１４を参照）を用いて、チャネル領域の半導体母体を基板１に対して水平に形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造（例えば、非特許文献７～１０を参照）であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティング ボディ構造となる。このように、本実施形態が提供するダイナミック フラッシュ メモリ素子では、チャネル領域がフローティング ボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１５を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティング ボディ構造であれば、本ダイナミック・フラッシュ動作が出来る。
　なお、上記の第１および第２の選択ゲート線ＳＧ１とＳＧ２、ビット線ＢＬ、ソース線ＳＬのリセット電圧をＶｓｓと記載しているが、それぞれを異なる電圧にしても良い。
　なお、本明細書及び特許請求の範囲において「ゲート絶縁層やゲート導体層等がチャネル等を覆う」と言った場合の「覆う」の意味として、ＳＧＴやＧＡＡのように全体を囲む場合、Ｆｉｎトランジスタのように一部を残して囲む場合、さらにプレナー型トランジスタのように平面的なものの上に重なるような場合も含む。
　図１においては、第１のゲート導体層５ａは、第１のゲート絶縁層４ａの全体を囲んでいる。これに対して、第１のゲート導体層５ａは、平面視において、第１のゲート絶縁層４ａの一部を囲んでいる構造としてもよい。この第１のゲート導体層５ａを少なくとも２つのゲート導体層に分割して、少なくとも２つのプレート線ＰＬのゲート電極として、動作させても良い。プレート線ＰＬのゲート電極は、図６のように多段積みにもできるし、３６０°を半分にして、左右に分離することも可能である。同様に、第２のゲート導体層５ｂを２つ以上に分割して、それぞれをゲート導体電極として、同期または非同期で動作させてもよい。これにより、ダイナミック フラッシュ メモリ動作を行うことができる。そして、第１のゲート導体層５ａを２つ以上に分割した場合、分割した第１のゲート導体層の少なくとも１つは、上記の第１のゲート導体層５ａの役割を行う。また、分割した第２のゲート導体層５ｂにおいても、分割した第２のゲート導体層の少なくとも１つは、上記の第２のゲート導体層５ｂの役割を行う。
　また、上記のビット線ＢＬ、ソース線ＳＬ、第１および第２の選択ゲート線ＳＧ１とＳＧ２、プレート線ＰＬに印加する電圧条件と、フローティングボディの電圧は、消去動作、書き込み動作、読み出し動作の基本動作を行うための一例であり、本発明の基本動作を行うことができれば、他の電圧条件であってもよい。
　本実施形態は、下記の特徴を有する。
（特徴１）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルにおいて、第１及び第２の選択ゲート線ＳＧ１、ＳＧ２とプレート線ＰＬとの容量結合を利用して、フローティング状態の非選択ページのプレート線ＰＬを零ボルト以下の負電圧にすることが特徴である。これにより、非選択状態の全てのプレート線ＰＬは、例えば負電圧である－０．７Ｖとなる。この結果、非選択ページのメモリセルのチャネル領域７ａに蓄えられている正孔群１０は、プレート線ＰＬ側に主に存在させることができる。したがって、ビット線ＢＬとチャネル領域７ａと、ソース線ＳＬとチャネル領域７ａとの、ＰＮ接合での正孔と電子の再結合が抑制される。また、プレート線ＰＬには、負電圧を印加することにより、チャネル領域７ａの反転層の形成は無い。したがって、信号である正孔群１０の減少が防止される。この結果、チャネル領域７ａに蓄積された正孔群１０の“１”書込みの保持特性（Ｒｅｔｅｎｔｉｏｎ特性）が著しく改善される。
　なお、非特許文献８および非特許文献１６には、非選択ワード線ＷＬを－１．５Ｖにして、“１”書込みの保持特性を延ばす方法が記されている。しかし、書込み時にビット線ＢＬに１．８Ｖが印加されるため、ゲートとドレイン間に３．３Ｖの電圧が印加される。この場合、非選択ＷＬに接続するメモリセルでは、ゲート誘起ドレインリーク電流（ＧＩＤＬ電流）により、“０”記憶データの破壊が生じることが記されている。本発明では、非選択プレート線ＰＬに負電圧を印加しても、プレート線ＰＬは、直接ビット線ＢＬに接していない。また、本発明の非選択ページの第２の選択ゲート線ＳＧ２には、０Ｖが印加され、書込み時にビット線ＢＬが、例えば、０．８Ｖにしても、ゲートとドレイン間に僅か０．８Ｖの電圧しか印加されないため、ゲート誘起ドレインリーク電流は発生しない。したがって、非選択ページのプレート線ＰＬに負電圧を印加でき、“１”書込みの保持特性を著しく延ばすことが可能となり、信頼性の高いメモリ装置を提供できる。
（特徴２）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの非選択状態のプレート線ＰＬに印加する負電圧は、プレート線ＰＬに対する第１および第２の選択ゲート線ＳＧ１とＳＧ２との容量結合を利用し、ページ書込み動作およびページ読出し動作のリセット動作を用いて、自動的に生成している。このため、負電圧発生回路は必要なく、大幅な消費電力の削減が可能である。また、ロウデコーダ回路の設計においても、負電圧信号のデコードの必要が無いため、コンパクトなロウデコーダ回路が実現できる。この結果、チップサイズの低減が図られ、低コストで、低消費電力のメモリ装置を提供できる。
（特徴３）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのプレート線ＰＬの接続する第２のゲート導体層５ｂの役割に注目すると、ダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、第１および第２の選択ゲート線ＳＧ１とＳＧ２の電圧が上下に振幅する。この際に、プレート線ＰＬは、第１および第２の選択ゲート線ＳＧ１とＳＧ２と、チャネル領域７ａとの間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７ａの電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示す、第１および第２の選択ゲート線ＳＧ１とＳＧ２のＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（その他の実施形態）
　なお、本発明では、Ｓｉ柱を形成したが、Ｓｉ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１において、Ｎ+層３ａ、３ｂ、Ｐ層Ｓｉ柱２のそれぞれの導電型の極性を逆にした構造においても、ダイナミック フラッシュ メモリ動作がなされる。この場合、Ｎ型であるＳｉ柱２では、多数キャリアは電子になる。従って、インパクトイオン化により生成された電子群がチャネル領域７ａに蓄えられて、“１”状態が設定される。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いたメモリ装置によれば、高密度で、かつ高性能のＳＧＴを用いたメモリ装置であるダイナミック フラッシュ メモリが得られる。
１０：　ダイナミック フラッシュ メモリセル
２：　Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱
３ａ、３ｂ：　Ｎ+層
７ａ：　チャネル領域
４ａ、４ｂ：　ゲート絶縁層
５ａ、５ｂ：　ゲート導体層
６：　2層のゲート導体層を分離するための絶縁層
ＢＬ：　ビット線
ＳＬ：　ソース線
ＰＬ：　プレート線
ＳＧ１：　第１の選択ゲート線
ＳＧ２：　第２の選択ゲート線
ＦＢ：　フローティングボディ

１１１：　キャパシタを有しない、ＤＲＡＭメモリセル
１００：　ＳＯＩ基板
１０１：　ＳＯＩ基板のＳｉＯ2膜
１０２：　フローティングボディ（Floating Body）
１０３：　ソースＮ+層
１０４：　ドレインＮ+層
１０５：　ゲート導電層
１０６：　正孔
１０７：　反転層、電子のチャネル
１０８：　ピンチオフ点
１０９：　ゲート酸化膜
１１０：　スリット絶縁膜

Claims (15)

  1. 　基板上に行方向に配列された複数のメモリセルによってページが構成され、複数のページが列方向に配列されてメモリブロックが構成されたメモリ装置であって、
    　前記各ページに含まれる前記各メモリセルは、
    　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
    　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
    　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面を囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
    　前記半導体母体の側面を囲み、前記第１のゲート絶縁層に繋がり、近接した第２のゲート絶縁層と、
    　前記半導体母体の側面を囲み、前記第２のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第３のゲート絶縁層と、
    　前記第１のゲート絶縁層を覆う第１のゲート導体層と、
    　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
    　前記第３のゲート絶縁層を覆う第３のゲート導体層と、
    　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層と、前記第３のゲート絶縁層とで覆われたチャネル半導体層とを、有し、
    　前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層は、第１の選択ゲート線と接続し、前記第２のゲート導体層は、プレート線と接続し、前記第３のゲート導体層は、第２の選択ゲート線と接続し、
    　前記第１の選択ゲート線と前記プレート線との間には、第１の配線間容量が、前記第２の選択ゲート線と前記プレート線との間には、第２の配線間容量があり、
    　前記ソース線と、前記ビット線と、前記第１の選択ゲート線と、前記プレート線と、前記第２の選択ゲート線と、に印加する電圧を制御して、ページ消去動作と、ページ書込み動作と、ページ読出し動作とを行い、
    　前記ページ書込み動作と、前記ページ読出し動作との、一方もしくは両方の動作終了時に、前記第１の選択ゲート線と前記プレート線との間の前記第１の配線間容量と、前記第２の選択ゲート線と前記プレート線との間の前記第２の配線間容量との容量結合により、前記プレート線の電圧を接地電圧よりも低電圧にする、
    　ことを特徴とする半導体素子を用いたメモリ装置。
  2. 　前記ページ書込み動作と、前記ページ読出し動作の、一方もしくは両方の動作終了時の第１の時刻に前記プレート線の電圧を正の第１の電圧から前記接地電圧へ下降させ、
    　第２の時刻に前記プレート線の電圧は前記接地電圧を保持するフローティング状態として、
    　第３の時刻に前記第１の選択ゲート線と前記第２の選択ゲート線とを、それぞれ正の第２の電圧と正の第３の電圧から前記接地電圧へ下降させ、
    　前記第１の配線間容量と前記第２の配線間容量との容量結合により、前記プレート線の電圧を接地電圧よりも低電圧の負の第４の電圧にする、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  3. 　前記接地電圧は零ボルトである、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  4. 　平面視において、前記第１の選択ゲート線と、前記プレート線と、前記第２の選択ゲート線とは、平行に配設され、
    　前記ビット線は、平面視において、前記第１の選択ゲート線と、前記プレート線と、前記第２の選択ゲート線に対して、垂直方向に配設されている、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  5. 　前記第１のゲート導体層及び前記第３のゲート導体層と前記半導体母体との間のゲート容量の総和容量は、前記第２のゲート導体層と前記半導体母体との間のゲート容量よりも小さい、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  6. 　平面視において、前記ソース線は、前記列方向に配列された前記メモリセル毎に分離され、前記第１の選択ゲート線と、前記プレート線と、前記第２の選択ゲート線に平行に配設されている、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  7. 　平面視において、前記ソース線は、隣接する前記ページの全ての前記メモリセルに共通に繋がって配設されている、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  8. 　前記チャネル半導体層はＰ型半導体層であり、前記第１の不純物層と前記第２の不純物層はＮ型半導体層である、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  9. 　前記ページ消去動作時には、少なくとも２組の前記ページに繋がる全ての前記メモリセルを消去する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  10. 　前記ページ消去動作において、前記ページの前記メモリセルの前記チャネル半導体層の前記正孔群の一部を消滅させることにより、前記チャネル半導体層に残存する正孔数を減少させ、
    　前記ページ書込み動作において、前記ページの選択された前記メモリセルの前記チャネル半導体層に残存する正孔数をインパクトイオン化現象、又はゲート誘起リーク電流により増加させる、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  11. 　前記ページ書込み動作時には、前記第１のゲート導体層を有する第１のＮチャネルＭＯＳトランジスタ領域と、前記第３のゲート導体層を有する第３のＮチャネルＭＯＳトランジスタ領域は線形領域で動作させ、前記第２のゲート導体層を有する第２のＮチャネルＭＯＳトランジスタ領域は飽和領域で動作させる、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  12. 　前記ページ書込み動作時には、前記第２のゲート導体層を有する第２のＮチャネルＭＯＳトランジスタ領域と、前記第３のゲート導体層を有する第３のＮチャネルＭＯＳトランジスタ領域は線形領域で動作させ、前記第１のゲート導体層を有する第１のＮチャネルＭＯＳトランジスタ領域は飽和領域で動作させる、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  13. 　前記インパクトイオン化現象は、前記第２のゲート導体層と、前記第３のゲート導体層の間の近傍と、前記第１のゲート導体層と、前記第２のゲート導体層の間の近傍との、どちらか一方もしくは両方の前記チャネル半導体層の内部に生じ、前記正孔群を前記チャネル半導体層の内部に保持する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  14. 　前記ページの内、非選択の前記ページに接続する前記メモリセルの前記第１の選択ゲート線および前記第２の選択ゲート線には、前記プレート線に印加する電圧以上の電圧が印加される、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  15. 　前記第１のゲート導体層と、前記第２ゲート導体層と、前記第３ゲート導体層とは、同一の材料で構成されている、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
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