JP7381145B2 - メモリ素子を有する半導体装置 - Google Patents
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Description
CFB = CWL + CBL + CSL (1)
で表される。したがって、書込み時にワード線電圧VWLが振幅すると、メモリセルの記憶ノード(接点)となるフローティングボディ102の電圧も、その影響を受ける。その様子を図8(b)に示している。書込み時にワード線電圧VWLが0VからVProgWLに上昇すると、フローティングボディ102の電圧VFBは、ワード線電圧が変化する前の初期状態の電圧VFB1からVFB2へ、ワード線との容量結合によって上昇する。その電圧変化量ΔVFBは、
ΔVFB = VFB2 - VFB1
= CWL / (CWL + CBL + CSL) × VProgWL (2)
で表される。
ここで、
β= CWL / (CWL + CBL + CSL) (3)
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、CWLの寄与率が大きく、例えば、CWL:CBL:CSL=8:1:1である。この場合、β=0.8となる。ワード線が、例えば、書込み時の5Vから、書込み終了後に0Vになると、ワード線とフローティングボディ102との容量結合によって、フローティングボディ102が、5V×β=4Vも振幅ノイズを受ける。このため、書込み時のフローティングボディ“1”電位と“0”電位との電位差マージンを十分に取れない問題点があった。
基板に対して、中心軸が垂直方向、又は水平方向にある第1の半導体母体と、
前記第1の半導体母体の両端に繋がる第1の不純物層と、第2の不純物層と、
前記第1の半導体母体の一部を囲こむ、前記第1の不純物層側の第1のゲート絶縁層と、
前記第1のゲート絶縁層と、前記第2の不純物層と、の間の前記第1の半導体母体を囲こむ、前記第2の不純物層側の第2のゲート絶縁層と、
前記第1のゲート絶縁層の外周の第1の領域を囲んだ第1のゲート導体層と、
水平断面視において、前記第1のゲート導体層と分離して、前記第1のゲート絶縁層の外周の前記第1の領域と異なる第2の領域を囲んだ第2のゲート導体層と、
前記第2のゲート絶縁層を囲んだ第3のゲート導体層と、
前記第1のゲート導体層と前記第3のゲート導体層の間、及び、前記第2のゲート導体層と前記第3のゲート導体層との間にある第1の絶縁層と、を含み、
前記第1の不純物層と、前記第2の不純物層と、前記第1のゲート導体層と、前記第2のゲート導体層と、前記第3のゲート導体層に印加する電圧を制御して、前記第1の半導体柱内に、前記第1の不純物層と前記第2の不純物層との間に流す電流によるインパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生させた電子群及び正孔群の内、前記電子群を、前記第1の不純物層、または前記第2の不純物層の一方、又は両方から、除去してと、
前記正孔群の一部または全てを、前記第1の半導体母体内に残存させる、メモリ書き込み動作と、前記第1の不純物層と、前記第2の不純物層の一方もしくは両方から、前記正孔群のうちの残存正孔群を抜きとる、メモリ消去動作とを行う、
ことを特徴とする(第1発明)。
前記ソース線と、前記ビット線と、前記第1の駆動制御線と、前記第2の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作とを行う、ことを特徴とする(第3発明)。
それぞれが前記基板に対して垂直方向に形成された第1発明のメモリ装置からなる少なくとも第1乃至第4のメモリ装置を含み、前記第1及び第2のメモリ装置は、平面視において、第1の直線上に並び、前記第3のメモリ装置は、平面視において、前記第1の直線と平行な第2の直線上に並び、且つ前記第1のメモリ装置に隣接し、そして、前記第4のメモリ装置は、前記第2の直線上に、前記第3のメモリ装置と、前記第2のメモリ装置に隣接して並び、
前記第1乃至第4のメモリ装置の前記第1の不純物層は前記基板側において電気的に接続されており、
前記第1のメモリ装置の前記第1のゲート導体層と、前記第2のメモリ装置の前記第1のゲート導体層とを接続し、且つ前記第1の直線と平行に延伸する第4のゲート導体層と、
前記第1のメモリ装置の前記第2のゲート導体層と、前記第2のメモリ装置の前記第2のゲート導体層とを接続し、且つ前記第1の直線と平行に延伸する第5のゲート導体層と、
前記第3のメモリ装置の前記第1のゲート導体層と、前記第4のメモリ装置の前記第1のゲート導体層とを接続し、且つ前記第1の直線と平行に延伸する第6のゲート導体層と、
前記第3のメモリ装置の前記第2のゲート導体層と、前記第4のメモリ装置の前記第2のゲート導体層とを接続し、且つ前記第1の直線と平行に延伸する第7のゲート導体層と、
前記第1のメモリ装置の前記第3のゲート導体層と、前記第2のメモリ装置の前記第3のゲート導体層とを接続し、且つ前記第1の直線と平行に延伸する第8のゲート導体層と、
前記第3のメモリ装置の前記第3のゲート導体層と、前記第4のメモリ装置の前記第3のゲート導体層とを接続し、且つ前記第1の直線と平行に延伸する第9のゲート導体層と、
前記第1のメモリ装置の頂部の前記第2の不純物層と、前記第3のメモリ装置の頂部の前記第2の不純物層を接続する第1の導体配線層と、
前記第2のメモリ装置の頂部の前記第2の不純物層と、前記第4のメモリ装置の頂部の前記第2の不純物層を接続する第2の導体配線層と、を有する、
ことを特徴とする(第5発明)。
前記第5のゲート導体層と、前記第7のゲート導体層と、に供給される駆動電圧が前記第2のゲート導体層に供給される駆動電圧に同期していることを特徴とする(第6発明)。
図1~図4を用いて、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図1を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図2を用いてデータ消去メカニズムを、図3を用いてデータ書き込みメカニズムを、図4A、図4Bを用いてデータ読出しメカニズムを説明する。
ΔVFB = CWL/(CPL+CWL+CBL+CSL) × VReadWL (4)
となる。ここで、VReadWLはワード線WLの読出し時の振幅電位である。式(4)から明らかなようにチャネル領域7の全体の容量CPL+CWL+CBL+CSLに比べて、CWLの寄与率を小さくすれば、ΔVFBは小さくなることが分かる。CBL+CSLはPN接合の容量であり、大きくするためには、例えば、Si柱2の直径を大きくする。しかしメモリセルの微細化に対しては望ましくない。これに対して、プレート線PL1,PL2に接続する第1のゲート導体層5a、第2のゲート導体層5bの軸方向の長さを、ワード線WLの接続する第3のゲート導体層5cの軸方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなしに、ΔVFBを更に小さくできる。なお、上記のビット線BL、ソース線SL、ワード線WL、プレート線PL1,PL2に印加する電圧条件は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
(特徴1)
本発明の第1実施形態に係るダイナミック フラッシュ メモリセルは、書込み、読出し動作をする際に、ワード線WLの電圧が上下に振幅する。この際に、プレート線PL1、PL2に接続する第1のゲート導体層5a、第2のゲート導体層5bは、ワード線WLとチャネル領域7との間の容量結合比を低減させる役目を担う。この結果、ワード線WLの電圧が上下に振幅する際の、チャネル領域7の電圧変化の影響を著しく抑えることができる。これにより、論理“0”と“1”を示すワード線WLのSGTトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
本発明の第1実施形態では、プレート線PL1に接続する第1のゲート導体層5aと、プレート線PL2に接続する第2のゲート導体層5bと、が第1のゲート絶縁層4aを囲んで、分離して形成される。プレート線PL2に印加する電圧を、プレート線PL1に印加する電圧より低くすることにより、正孔群は、プレート線PL2に接続する第2のゲート導体層5b寄りのチャネル領域7aに蓄積される。これにより、チャネル領域7aの全体を1つのゲート電極で囲った構造と比べて、多くの正孔群を蓄積することができる。また、読み出し動作において、第2のゲート導体層5bに印加する電圧によりチャネル領域7aのフロティングボディ電圧を制御できる。これによって、読み出し動作において、より安定したバックバイアス効果を維持できる。これらにより、より広い動作マージンを持つダイナミック フラッシュ メモリセルが実現する。
図5を用いて、第2実施形態のダイナミック フラッシュ メモリのメモリセルの構造を説明する。図5(a)は、ダイナミック フラッシュ メモリの第1のプレート線導体層を横切った平面図である。図5(b)は図5(a)のX-X’線に沿った断面図である。図5(c)は図5(a)のY-Y’線に沿った断面図である。
本実施形態は、下記の特徴を供する。
(特徴1)
本実施形態では、Si柱22a、22bの外周部を囲み、且つX-X’線方向に繋がり、且つ分離した第1のプレート線PLa1に繋がったTiN層28a1と、第2のプレート線PLa2に繋がったTiN層28a2と、を設けた。同様に、Si柱22c、22dの外周部を囲み、且つX-X’線方向に繋がり、且つ分離した第1のプレート線PLb1に繋がったTiN層28b1と、第2のプレート線PLb2に繋がったTiN層28b2と、を設けた。そして、第2のプレート線PLa2、PLb2に印加する電圧を第1のプレート線PLa1、PLb1に印加する電圧より小さくすることにより、インパクトイオン化により生成した正孔群を、第2のTiN層28a2、28b2寄りのSi柱22a~22dに蓄積することが出来る。これにより、蓄積正孔群の量は、Si柱22a~22dの外周の全体をプレート線導体層で囲んだダイナミック フラッシュ メモリセルより大きくできる。これにより、ダイナミック フラッシュ メモリセルの動作マージンを拡大できる。
(特徴2)
例えば、ワード線WL1、プレート線PLa1にパルス電圧を印加して、ワード線WL1に繋がったメモリセルの読み出しを行う動作において、プレート線PLa2への印加電圧を固定させておくことにより、プレート線PLa2に繋がるTiN層28a2と、プレート線PLa1、PLb1間の容量カップリングノイズを減らすことが出来る。これにより、ダイナミック フラッシュ メモリセルの動作マージンを拡大できる。
図6を用いて、第3実施形態のダイナミック フラッシュ メモリのメモリセルの構造を説明する。図6(a)は、ダイナミック フラッシュ メモリの第1のプレート線導体層を横切った平面図である。図6(b)は図6(a)のX-X’線に沿った断面図である。図6(c)は図6(a)のY-Y’線に沿った断面図である。図6において、図5と同一構成部分には同一符号が付してある。
(特徴1)
第2実施形態において、TiN層28a2と、TiN層28b1と、は分離して形成されていた。これに対して、本実施形態では、TiN層28a2と、TiN層28b1と、の分離領域がない構造になっている。これにより、セル面積が第2実施形態のダイナミック フラッシュ メモリセルより小さくでき、ダイナミック フラッシュ メモリセルの高集積化が図れる。
なお、第1実施形態では、Si柱2を形成したが、これ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
20 P層
2、22a、22b、22c、22d Si柱
3a、3b、21、23a、23b、23c、23d N+層
4a 第1のゲート絶縁層
4b 第2のゲート絶縁層
5a 第1のゲート導体層
5b 第2のゲート導体層
5c 第3のゲート導体層
6 絶縁層
7 チャネル領域
7a 第1のチャネル層
7b 第2のチャネル層
11 正孔群
12a、12b 反転層
13 ピンチオフ点
SL ソース線
PL1 第1のプレート線
PL2 第2のプレート線
WL ワード線
BL ビット線
27a、27b HfO2層
28a1、28a2、28b1、28b2、28A1、28B1,28A2、36a、36b TiN層
26、33、37 SiO2層
40a、40b 配線金属層
Claims (9)
- 基板に対して、中心軸が垂直方向、又は水平方向にある第1の半導体母体と、
前記第1の半導体母体の両端に繋がる第1の不純物層と、第2の不純物層と、
前記第1の半導体母体の一部を囲こむ、前記第1の不純物層側の第1のゲート絶縁層と、
前記第1のゲート絶縁層と、前記第2の不純物層と、の間の前記第1の半導体母体を囲こむ、前記第2の不純物層側の第2のゲート絶縁層と、
前記第1のゲート絶縁層の外周の第1の領域を囲んだ第1のゲート導体層と、
水平断面視において、前記第1のゲート導体層と分離して、前記第1のゲート絶縁層の外周の前記第1の領域と異なる第2の領域を囲んだ第2のゲート導体層と、
前記第2のゲート絶縁層を囲んだ第3のゲート導体層と、
前記第1のゲート導体層と前記第3のゲート導体層の間、及び、前記第2のゲート導体層と前記第3のゲート導体層との間にある第1の絶縁層と、を含み、
前記第1の不純物層と、前記第2の不純物層と、前記第1のゲート導体層と、前記第2のゲート導体層と、前記第3のゲート導体層に印加する電圧を制御して、前記第1の半導体母体内に、前記第1の不純物層と前記第2の不純物層との間に流す電流によるインパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生させた電子群及び正孔群の内、前記電子群を、前記第1の不純物層、または前記第2の不純物層の一方、又は両方から、除去して、
前記正孔群の一部または全てを、前記第1の半導体母体内に残存させる、メモリ書き込み動作と、前記第1の不純物層と、前記第2の不純物層の一方もしくは両方から、前記正孔群のうちの残存正孔群を抜きとる、メモリ消去動作とを行う、
ことを特徴とする半導体素子を有したメモリ装置。 - 前記第2のゲート導体層に、前記第1のゲート導体層より低電圧を印加して、前記インパクトイオン化現象、または前記ゲート誘起ドレインリーク電流により発生させた前記正孔群を、前記第2のゲート導体層寄りの前記第1の半導体母体に蓄積させる動作を行う、
ことを特徴とする請求項1に記載の半導体素子を有したメモリ装置。 - 前記第1の不純物層に繋がる配線は、ソース線であり、前記第2の不純物層に繋がる配線はビット線であり、前記第1のゲート導体層に繋がる配線が、第1の駆動制御線であり、前記第2のゲート導体層に繋がる配線が、第2の駆動制御線であり、前記第3のゲート導体層に繋がる配線がワード線であり、
前記ソース線と、前記ビット線と、前記第1の駆動制御線と、前記第2の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作と、を行う、
ことを特徴とする請求項1に記載の半導体素子を有したメモリ装置。 - 前記第1のゲート導体層と前記第1の半導体母体との間のゲート容量と、前記第2のゲート導体層と前記第1の半導体母体との間のゲート容量とを合計した第1のゲート容量は、前記第3のゲート導体層と前記第1の半導体母体との間の第2のゲート容量よりも大きい、
ことを特徴とする請求項1に記載の半導体素子を有したメモリ装置。 - それぞれが前記基板に対して垂直方向に形成された請求項1に記載のメモリ装置からなる少なくとも第1乃至第4のメモリ装置を含み、前記第1及び第2のメモリ装置は、平面視において、第1の直線上に並び、前記第3のメモリ装置は、平面視において、前記第1の直線と平行な第2の直線上に並び、且つ前記第1のメモリ装置に隣接し、そして、前記第4のメモリ装置は、前記第2の直線上に、前記第3のメモリ装置と、前記第2のメモリ装置に隣接して並び、
前記第1乃至第4のメモリ装置の前記第1の不純物層は前記基板側において電気的に接続されており、
前記第1のメモリ装置の前記第1のゲート導体層と、前記第2のメモリ装置の前記第1のゲート導体層とを接続し、且つ前記第1の直線と平行に延伸する第4のゲート導体層と、
前記第1のメモリ装置の前記第2のゲート導体層と、前記第2のメモリ装置の前記第2のゲート導体層とを接続し、且つ前記第1の直線と平行に延伸する第5のゲート導体層と、
前記第3のメモリ装置の前記第1のゲート導体層と、前記第4のメモリ装置の前記第1のゲート導体層とを接続し、且つ前記第1の直線と平行に延伸する第6のゲート導体層と、
前記第3のメモリ装置の前記第2のゲート導体層と、前記第4のメモリ装置の前記第2のゲート導体層とを接続し、且つ前記第1の直線と平行に延伸する第7のゲート導体層と、
前記第1のメモリ装置の前記第3のゲート導体層と、前記第2のメモリ装置の前記第3のゲート導体層とを接続し、且つ前記第1の直線と平行に延伸する第8のゲート導体層と、
前記第3のメモリ装置の前記第3のゲート導体層と、前記第4のメモリ装置の前記第3のゲート導体層とを接続し、且つ前記第1の直線と平行に延伸する第9のゲート導体層と、
前記第1のメモリ装置の頂部の前記第2の不純物層と、前記第3のメモリ装置の頂部の前記第2の不純物層を接続する第1の導体配線層と、
前記第2のメモリ装置の頂部の前記第2の不純物層と、前記第4のメモリ装置の頂部の前記第2の不純物層を接続する第2の導体配線層と、を有する、
ことを特徴とする半導体素子を有したメモリ装置。 - 前記第4のゲート導体層と、前記第6のゲート導体層と、に供給される駆動電圧が前記第1のゲート導体層に供給される駆動電圧に同期し、
前記第5のゲート導体層と、前記第7のゲート導体層と、に供給される駆動電圧が前記第2のゲート導体層に供給される駆動電圧に同期している、
ことを特徴とする請求項5に記載の半導体素子を有したメモリ装置。 - 前記第5のゲート導体層と、前記第6のゲート導体層と、が繋がり第10のゲート導体層となり、
前記第4のゲート導体層と、前記第7のゲート導体層と、が前記第1のゲート導体層に供給される駆動電圧に同期し、前記第10のゲート導体層が、前記第2のゲート導体層に供給される駆動電圧に同期している、
ことを特徴とする請求項5に記載の半導体素子を有したメモリ装置 - 前記第1のゲート導体層は、前記第1のゲート絶縁層の前記第1の領域を覆った第1の導体層と、前記第1の導体層を覆った第1の配線導体層と、からなり、
前記第2のゲート導体層は、前記第1のゲート絶縁層の前記第2の領域を覆った第2の導体層と、前記第2の導体層を覆った第2の配線導体層からなる、
ことを特徴とする請求項1に記載の半導体素子を有したメモリ装置。 - 前記第3のゲート導体層は、前記第2のゲート絶縁層を覆った第3の導体層と、前記第3の導体層を覆った第3の配線導体層と、からなることを特徴とする請求項1に記載の半導体素子を有したメモリ装置。
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