WO2022180738A1 - 半導体素子を用いたメモリ装置 - Google Patents

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望 原田
康司 作井
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
望 原田
康司 作井
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    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET

Definitions

  • the present invention relates to a memory device using semiconductor elements.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • a PCM Phase Change Memory
  • Non-Patent Document 4 RRAM (Resistive Random Access Memory, see, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, see, for example, Non-Patent Document 5) that changes the resistance by changing the direction of the magnetic spin by current ) can be highly integrated.
  • DRAM memory cell see Non-Patent Document 6
  • the present application relates to a dynamic flash memory that does not have resistance change elements or capacitors and can be configured only with MOS transistors.
  • FIG. 8 shows the write operation of a DRAM memory cell composed of a single MOS transistor without the capacitor described above
  • FIG. 9 shows the problem in operation
  • FIG. 8 shows the write operation of the DRAM memory cell.
  • FIG. (a) shows a "1" write state.
  • the memory cell is formed on the SOI substrate 101 and includes a source N + layer 103 (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer”) to which a source line SL is connected, a bit line It is composed of a drain N + layer 104 to which BL is connected, a gate conductive layer 105 to which word line WL is connected, and a floating body 102 of MOS transistor 110a. constitutes a DRAM memory cell.
  • the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
  • the MOS transistor 110a When "1" is written to the memory cell constituted by one MOS transistor 110a, the MOS transistor 110a is operated in the linear region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line. In this way, both the bit line BL connected to the drain N + layer 104 and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the gate voltage is set to about 1/2 of the drain voltage. , the electric field strength is maximized at the pinch-off point 108 near the drain N + layer 104 .
  • the floating body 102 is filled with the generated hole group 106 , and when the voltage of the floating body 102 becomes higher than that of the source N + layer 103 by Vb or more, the generated holes are discharged to the source N + layer 103 . do.
  • Vb is the built-in voltage of the PN junction between the source N + layer 103 and the floating body 102 of the P layer, which is approximately 0.7V.
  • FIG. 8B shows the floating body 102 saturated with the generated hole groups 106 .
  • FIG. (c) shows how the "1" write state is rewritten to the "0" write state.
  • the voltage of the bit line BL is negatively biased, and the PN junction between the drain N + layer 104 and the floating body 102 of the P layer is forward biased.
  • the hole group 106 previously generated in the floating body 102 in the previous cycle flows to the drain N + layer 104 connected to the bit line BL.
  • ⁇ 0.8.
  • FIG. FIG. (a) shows a "1" write state
  • FIG. (b) shows a "0" write state
  • Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp. 179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F.
  • a memory device using a semiconductor element includes: a first semiconductor body on a substrate, standing vertically or extending horizontally with respect to the substrate; a second semiconductor matrix connected to the first semiconductor matrix and extending in the same direction as the first semiconductor matrix; a first impurity layer connected to the first semiconductor base; a second impurity layer connected to the second semiconductor base; a first gate insulating layer surrounding part or all of a side surface of the first semiconductor matrix and in contact with or in close proximity to the first impurity layer; a second gate insulating layer surrounding part or all of the side surface of the second semiconductor matrix, connected to the first gate insulating layer, and in contact with or close to the second impurity layer; a first gate conductor layer covering the first gate insulating layer; a second gate conductor layer covering the second gate insulation layer and having an area smaller than that of the first gate conductor layer; a first insulating layer between the first gate conductor layer and the second gate conductor layer; a first wiring conductor
  • the first impurity layer is formed by controlling the voltage applied to the first wiring conductor layer, the second wiring conductor layer, the third wiring conductor layer, and the fourth wiring conductor layer.
  • the first semiconductor base at the connection portion between the first semiconductor base and the second semiconductor base is the same as or outside the peripheral line of the second semiconductor substrate of the connection portion, and the peripheral portion of the second semiconductor substrate in a portion away from the connection portion is the first semiconductor substrate. being inside the outer circumference of the semiconductor base; (first invention).
  • the length of the first semiconductor base is longer than the length of the second semiconductor base in the extending direction in which the first semiconductor base and the second semiconductor base are connected. It is characterized (second invention).
  • the extending direction in which the first semiconductor base and the second semiconductor base are connected is a direction perpendicular to the substrate, and the portion in contact with the second impurity layer in plan view is the A peripheral line of the second semiconductor matrix is located inside a peripheral line of the second semiconductor matrix in a portion in contact with the first semiconductor matrix (a third aspect of the invention).
  • the extension direction in which the first semiconductor base and the second semiconductor base are connected is a direction perpendicular to the substrate, and the portion in contact with the first impurity layer in plan view is the A peripheral line of the first semiconductor matrix is located outside the peripheral line of the first semiconductor matrix in a portion in contact with the second semiconductor matrix (fourth invention).
  • the wiring connected to the first impurity layer is a source line
  • the wiring connected to the second impurity layer is a bit line
  • the wiring connected to the first gate conductor layer is A word line is a first drive control line
  • a wiring connected to the second gate conductor layer and the third gate conductor layer and the source line, the bit line, and the first drive control line.
  • the first gate capacitance between the first gate conductor layer and the first channel semiconductor layer is equal to the capacitance between the second gate conductor layer and the second channel semiconductor layer. is larger than the second gate capacitance between (sixth invention).
  • the first semiconductor base body standing perpendicular to the substrate; said first channel comprising said second semiconductor base standing on said first semiconductor base, said first impurity layer on said substrate, and said first semiconductor base on said first impurity layer; a semiconductor layer; the second channel semiconductor layer made of the second semiconductor matrix on the first channel semiconductor layer; the second impurity layer on the second channel semiconductor layer; said first gate insulating layer surrounding said channel semiconductor layer, said second gate insulating layer surrounding said second channel semiconductor layer, said first gate surrounding said first gate insulating layer a conductor layer, the second gate conductor layer surrounding the second gate insulation layer, the first gate conductor layer, and the first insulation layer between the second gate conductor layer and (7th invention).
  • FIG. 1 is a structural diagram of a memory device having SGTs according to the first embodiment
  • FIG. FIG. 3 is a diagram for explaining an erase operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 4 is a diagram for explaining a write operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 2 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 2 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment
  • FIG. 1 is a structural diagram of a memory device having SGTs according to the first embodiment
  • FIG. 3 is a diagram for explaining an erase operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 4 is a diagram for explaining a write operation mechanism of a memory device having SGTs according to the first
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment
  • FIG. 10 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the second embodiment
  • FIG. 11 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the third embodiment
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor
  • dynamic flash memory a memory device using semiconductor elements (hereinafter referred to as dynamic flash memory) according to the present invention will be described below with reference to the drawings.
  • FIG. 1 The structure, operation mechanism, and manufacturing method of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 5.
  • FIG. 1 The structure of a dynamic flash memory cell will be described with reference to FIG. Then, a data erasing mechanism will be described with reference to FIG. 2, a data writing mechanism will be described with reference to FIG. 3, and a data writing mechanism will be described with reference to FIG.
  • a method of manufacturing a dynamic flash memory will be described with reference to FIGS. 5A to 5H.
  • FIG. 1 shows the structure of a dynamic flash memory cell according to a first embodiment of the invention.
  • a first silicon pillar 2a having a conductivity type of P-type or i-type (intrinsic type) is placed on a substrate 1 (which is an example of the “substrate” in the claims) from the bottom (the “first silicon pillar” in the claims).
  • the silicon pillar is referred to as a "Si pillar"
  • a second Si pillar 2b connected to the first Si pillar on the first Si pillar (which is an example of a "second semiconductor matrix" of the range).
  • the diameter D1 of the first Si pillar 2a is larger than the diameter D2 of the second Si pillar 2b.
  • the vertical length of the first Si pillar 2a is greater than the vertical length of the second Si pillar 2b.
  • the N + layer 3a (which is an example of the “first impurity layer” in the claims) connected to the bottom of the first Si pillar 2a and the N + layer 3b connected to the top of the second Si pillar 2b (which is an example of the "second impurity layer” in the claims) is formed.
  • the other serves as a drain.
  • a portion of the first Si pillar 2a and the second Si pillar 2b between the N + layers 3a and 3b serving as the source and drain is the channel region 7 (an example of the "channel semiconductor layer” in the scope of claims). becomes.
  • a first gate insulating layer 4a (which is an example of the "first gate insulating layer” in the claims) surrounds the first Si pillar 2a, and a second gate insulating layer 4a surrounds the second Si pillar 2b.
  • a gate insulating layer 4b (which is an example of the "second gate insulating layer” in the scope of claims) is formed.
  • the first gate insulating layer 4a and the second gate insulating layer 4b are in contact with or close to the N + layers 3a and 3b serving as the source and drain, respectively.
  • a gate conductor layer 5b (which is an example of the "second gate conductor layer” in the claims) is formed respectively.
  • the first gate conductor layer 5a and the second gate conductor layer 5b are separated by an insulating layer 6 (which is an example of the "first insulating layer” in the claims).
  • the portion of the Si pillar 2 between the N + layers 3a and 3b is the first channel region 7a surrounded by the first gate insulating layer 4a (“first channel semiconductor” in the scope of claims).
  • a dynamic flash memory cell 9 is formed.
  • the N + layer 3a serving as the source is connected to the source line SL (an example of the "source line” in the scope of claims), and the N + layer 3b serving as the drain is connected to the bit line BL ("bit line" in the scope of claims).
  • the first gate conductor layer 5a is a plate line PL (an example of a “first drive control line” in the scope of claims)
  • the second gate conductor layer 5b is a word line WL (which is an example of "word line” in the scope of claims), respectively.
  • the gate capacitance of the first gate conductor layer 5a is proportional to the surface area of the side surface of the first Si pillar 2a
  • the gate capacitance of the second gate conductor layer 5b is proportional to the surface area of the side surface of the second Si pillar. . Therefore, by making the diameter D1 of the first Si pillar 2a larger than the diameter D2 of the second Si pillar 2b, the vertical lengths of the first Si pillar 2a and the second Si pillar 2b are made the same.
  • the gate capacitance of the first gate conductor layer 5a is equal to the gate capacitance of the second gate conductor layer 5b. get bigger.
  • the first gate conductor layer 5a connected to the plate line PL has a larger gate capacitance than the second gate conductor layer 5b connected to the word line WL.
  • the gate capacitance of the first gate conductor layer 5a is further reduced to that of the second gate conductor layer 5b. can be big.
  • the film thickness of each gate insulating layer is changed.
  • the thickness of the gate insulating film of the first gate insulating layer 4a is made thinner than the thickness of the gate insulating film of the second gate insulating layer 4b, and the gate capacitance of the first gate conductive layer 5a is increased. , can be made larger than the gate capacitance of the second gate conductor layer 5b. Further, by changing the dielectric constant of the material of each gate insulating layer, the dielectric constant of the gate insulating film of the first gate insulating layer 4a is made higher than that of the gate insulating film of the second gate insulating layer 4b.
  • the gate capacitance of the first gate conductor layer 5a is equal to that of the second gate conductor layer by combining any of the lengths of the gate conductor layers 5a and 5b, the film thicknesses of the gate insulating layers 4a and 4b, and the dielectric constants. It may be made larger than the gate capacitance of 5b.
  • FIG. (a) shows a state in which the hole groups 106 generated by impact ionization in the previous cycle are stored in the channel region 7 before the erasing operation. and.
  • the voltage of the bit line BL is set to the negative voltage V ERA during the erasing operation.
  • V ERA is, for example, -3V.
  • V FB V ERA +Vb.
  • the threshold voltage of the second gate conductor layer 5b to which the word line WL is connected is increased, as shown in FIG.
  • the erased state of this channel region 7 is logical storage data "0".
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are only examples for performing the erase operation, and other operating conditions that enable the erase operation may be used.
  • FIG. 3 shows the write operation of the dynamic flash memory cell according to the first embodiment of the invention.
  • 0 V is input to the N + layer 3a connected to the source line SL
  • 3 V is input to the N + layer 3b connected to the bit line BL
  • the plate line PL is connected.
  • 2 V for example, is input to the first gate conductor layer 5a connected to the word line WL
  • 5 V for example, is input to the second gate conductor layer 5b connected to the word line WL.
  • an inversion layer 12a is formed inside the first gate conductor layer 5a to which the plate line PL is connected, and the second gate conductor layer 5a having the first gate conductor layer 5a is formed.
  • One N-channel MOS transistor is operated in the linear region.
  • a pinch-off point 13 exists in the inversion layer 12a inside the second gate conductor layer 5b connected to the plate line PL.
  • the second N-channel MOS transistor having the second gate conductor layer 12b connected to the word line WL is operated in the saturation region.
  • the inversion layer 12b is formed on the entire surface inside the second gate conductor layer 5b to which the word line WL is connected, without any pinch-off point.
  • the inversion layer 12b formed entirely inside the second gate conductor layer 5b connected to the word line WL serves as a substantial drain of the second N-channel MOS transistor having the second gate conductor layer 5b. work.
  • the boundary of the channel region 7 between the first N-channel MOS transistor with the series-connected first gate conductor layer 5a and the second N-channel MOS transistor with the second gate conductor layer 5b The electric field is maximized in the region (which is an example of the "first boundary region" in the claims), and the impact ionization phenomenon occurs in this region.
  • this region is the region on the source side viewed from the second N-channel MOS transistor having the second gate conductor layer 5b connected to the word line WL, this phenomenon is called the source-side impact ionization phenomenon. Due to this source-side impact ionization phenomenon, electrons flow from the N + layer 3a connected to the source line SL toward the N + layer 3b connected to the bit line. Accelerated electrons collide with lattice Si atoms and their kinetic energy produces electron-hole pairs. Some of the generated electrons flow to the first gate conductor layer 5a and the second gate conductor layer 5b, but most of them flow to the N + layer 3b connected to the bit line BL.
  • Non-Patent Document 14 a GIDL (Gate Induced Drain Leakage) current is used to generate electron-hole pairs (see Non-Patent Document 14), and the generated holes fill the floating body FB. good too.
  • the generation of electron-hole pairs by the impact ionization phenomenon occurs at the boundary between the N + layer 3a and the channel region 7 (which is an example of the “second boundary region” in the scope of claims) or the N + layer 3b. It can also be performed at the boundary with the channel region 7 (which is an example of the "third boundary region” in the scope of claims).
  • the generated hole group 106 is majority carriers in the channel region 7 and charges the channel region 102 to a positive bias. Since the N + layer 3a connected to the source line SL is at 0V, the channel region 7 is at the built-in voltage Vb (approximately 0 V) of the PN junction between the N + layer 3a connected to the source line SL and the channel region 7. .7V).
  • Vb approximately 0 V
  • the threshold voltages of the first N-channel MOS transistor and the second N-channel MOS transistor are lowered due to the substrate bias effect. As a result, the threshold voltage of the N-channel MOS transistor in the second channel region 7b connected to the word line WL is lowered, as shown in FIG.
  • the write state of this channel area 7 is assigned to logical storage data "1".
  • Electron-hole pairs may be generated by the impact ionization phenomenon or the GIDL current in the third boundary region, and the channel region 7 may be charged with the generated hole groups 106 .
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are examples for performing the write operation, and other operating conditions that allow the write operation may be used.
  • FIGS. 4A and 4B The read operation of the dynamic flash memory cell according to the first embodiment of the present invention and the related memory cell structure will be described with reference to FIGS. 4A and 4B.
  • the read operation of the dynamic flash memory cell will be described with reference to FIGS. 4A(a) to 4(c).
  • FIG. (a) when channel region 102 is charged to built-in voltage Vb (approximately 0.7 V), the threshold voltage of the N-channel MOS transistor is lowered due to the substrate bias effect. This state is assigned to logical storage data "1".
  • FIG. 4B when the memory block selected before writing is in the erased state "0" in advance, the floating voltage V FB of the channel region 102 is V ERA +Vb.
  • a write operation randomly stores a write state of "1".
  • logical storage data of logical "0" and “1" are created for the word line WL.
  • FIG. 1(c) reading is performed by the sense amplifier using the level difference between the two threshold voltages for the word
  • the gate capacitance of the second gate conductor layer 5b connected to the word line WL is preferably designed to be smaller than the gate capacitance of the first gate conductor layer 5a connected to the plate line PL. As shown in FIG. 1A, the vertical length of the first gate conductor layer 5a connected to the plate line PL is longer than the vertical length of the second gate conductor layer 5b connected to the word line WL.
  • FIG. 4(b) shows an equivalent circuit of one cell of the dynamic flash memory of FIG. 4(a).
  • FIG. (c) shows the coupling capacity relationship of the dynamic flash memory.
  • CWL is the capacitance of the second gate conductor layer 5b
  • CPL is the capacitance of the first gate conductor layer 5a
  • CBL is the N + layer 3b serving as the drain and the second channel region 7b
  • C SL is the capacitance of the PN junction between the N + layer 3a serving as the source and the first channel region 7a.
  • V ReadWL is the amplitude potential at the time of reading the word line WL.
  • ⁇ V FB can be reduced by reducing the contribution of C WL compared to the overall capacitance C PL +C WL +C BL +C SL of the channel region 7 .
  • C BL +C SL is the capacity of the PN junction, and in order to increase it, for example, the diameter of the Si pillar 2 is increased.
  • the planar .DELTA.V.sub.FB can be made even smaller without reducing the density of the memory cells in view.
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are examples for performing the read operation, and other operating conditions that enable the read operation may be used.
  • FIGS. 5A to 5I A method of manufacturing the dynamic flash memory of this embodiment will be described with reference to FIGS. 5A to 5I.
  • (a) is a plan view
  • (b) is a cross-sectional view along the XX' line of (a)
  • (c) is a cross-sectional view along the YY' line of (a). .
  • an N + layer 11, a P layer 12 made of Si, and an N + layer 13 are formed on a substrate 10 from the bottom. Then, mask material layers 14a, 14b, 14c, and 14d that are circular in plan view are formed.
  • the substrate 10 may be formed of SOI (Silicon On Insulator), single-layered or multi-layered Si, or other semiconductor materials. Also, the substrate 10 may be a well layer composed of a single layer of N layers or P layers, or a plurality of layers.
  • Pillars 12a, 12c, 12d (not shown) and N + layers 13a, 13b, 13c, 13d (not shown) are formed.
  • a gate insulating layer HfO 2 layer 17 is formed covering the entire surface using, for example, ALD (Atomic Layer Deposition). Then, a TIN layer (not shown) serving as a gate conductor layer is formed to cover the entire surface. Then, by CMP (Chemical Mechanical Polishing), polishing is performed so that the upper surface position is the upper surface of the mask material layers 14a to 14d. Then, by RIE (Reactive Ion Etching), the TiN layer is etched so that the upper surface position in the vertical direction is near the intermediate positions of the Si pillars 12a to 12d, thereby forming the TiN layer 18. As shown in FIG.
  • the HfO 2 layer 17 may be a single layer or other insulating layer consisting of multiple layers as long as it functions as a gate insulating layer.
  • the TiN layer 18 may be formed of a single layer or other conductor layers comprising a plurality of layers as long as it has the function of a gate conductor layer.
  • a protective metal layer such as a TaN or W layer, or a wiring metal layer may be formed outside the TiN.
  • the Hf 2 O layer 17 above the upper surface of the TiN layer 18 in the vertical direction is removed to form the Hf 2 O layer 17a.
  • the side surfaces of the exposed Si pillars 12a to 12d are oxidized to form SiO 2 layers 20a, 20b, 20c and 20d (not shown).
  • Si pillars 12Ab, 12Bb, 12Cb, and 12Db having horizontal cross sections smaller than the Si pillars 12a to 12d are formed.
  • the Si pillars 12Aa, 12Ba, 12Ca, 12Da (not shown) below the Si pillars 12Ab-12Db have the same cross-sectional shape as the original Si pillars 12a-12d.
  • the SiO 2 layers 20a-20d are removed to expose the side surfaces of the Si pillars 12Ab, 12Bb, 12Cb and 12Db and the side surfaces of the N + layers 13a-13d.
  • a HfO 2 layer 17b is formed covering the entire surface.
  • a TiN layer 26 is formed surrounding the HfO 2 layer 17b and having an upper surface positioned near the lower ends of the N + layers 13a to 13d.
  • the planar shapes of the mask material layers 14a to 14d are reduced by etching the surface layer during cleaning before forming the HfO 2 layer 17b.
  • a TiN layer 26a connected between the Si pillars 12Ab and 12Bb and a TiN layer 26b connected between the Si pillars 12Cb and 12Db are formed surrounding the side surface of the HfO 2 layer 17b.
  • the TiN layer 26a is connected between the Si pillars 12Ab and 12Bb and separated between the Si pillars 12Ab and 12Cb.
  • the TiN layer 26b is connected between the Si pillars 12Cb and 12Db and separated between the Si pillars 12Bb and 12Db.
  • a SiN layer 27a is formed surrounding the side surfaces of the N + layers 13a to 13d and the mask material layers 14a to 14d.
  • the mask material layers 14a to 14d are etched and removed.
  • a bit BL1 conductor layer 32a connected to the N + layers 13a and 13c and a bit BL2 conductor layer 32b connected to the N + layers 13b and 13d are formed.
  • a SiO 2 layer 33 is formed surrounding the bit BL1 conductor layer 32a and the bit BL2 conductor layer 32b and containing holes 34a, 34b and 34c extending in the YY' direction.
  • a dynamic flash memory is thus formed on the substrate 10 .
  • the TiN layers 26a and 26b serve as word line conductor layers WL1 and WL2, the TiN layer 18 serves as a plate line conductor layer PL also serving as a gate conductor layer, and the N + layer 11a serves as a source line conductor layer SL serving also as a source impurity layer. .
  • the bottom diameter d3 and the top diameter d4 of the Si pillars 12Ab to 12Db are smaller than the top diameter d2 of the Si pillars 12Aa to 12Da.
  • the bottom diameter d1 of the Si pillars 12Aa to 12Da is equal to or larger than the top diameter d2. This indicates that, in plan view, the outer peripheral lines of the corresponding second Si pillars 12Ab to 12Db are present in the outer peripheral lines of the top portions of the first Si pillars 12Aa to 12Da.
  • FIG. 5H shows a schematic structural diagram of the dynamic flash memory shown in FIG. 5G.
  • the N + layer 11a of the source line conductor layer SL is formed continuously over the entire surface.
  • the plate line conductor layer PL is also formed so as to be connected to the whole.
  • the gate conductor TiN layer 26a connected to the word line conductor layer WL1 is formed to connect with each other in the X direction between the adjacent Si pillars 12Ab and 12Bb.
  • the gate conductor TiN layer 26b connected to the word line conductor layer WL2 is formed to connect with each other in the X direction between the adjacent Si pillars 12Cb and 12Db.
  • a bit line conductor layer BL1 connected to the N + layers 13a and 13c and a bit line conductor layer BL2 connected to the N + layers 13b and 13d are formed in the Y direction orthogonal to the X direction.
  • the dynamic flash memory operation described in this embodiment can be performed even if the horizontal cross-sectional shape of the first Si pillar 2a and the second Si pillar 2b is circular, elliptical, or rectangular. . Circular, elliptical, and rectangular dynamic flash memory cells may also be mixed on the same chip.
  • the gate of the first gate conductor layer 5a The capacitance is larger than the gate capacitance of the second gate conductor layer 5b.
  • a first gate insulating layer 4a and a second gate insulating layer 4b surrounding the entire side surface of the first Si pillar 2a standing vertically on the substrate 1 are provided to form the first gate insulating layer.
  • a dynamic flash memory device has been described with an example of an SGT having a first gate conductor layer 5a and a second gate conductor layer 5b surrounding the entire layer 4a and second gate insulating layer 4b.
  • the dynamic flash memory device has a structure that satisfies the condition that the hole groups 11 generated by the impact ionization phenomenon or the gate-induced drain leakage current are retained in the channel region 7 . good.
  • the channel region 7 may have a floating body structure separated from the substrate 1.
  • GAA Gate All Around: see, for example, Non-Patent Document 11
  • Nanosheet technology see, for example, Non-Patent Document 12
  • the semiconductor matrix in the channel region is formed into the substrate 1
  • SOI Silicon On Insulator
  • the channel region has a floating body structure.
  • the dynamic flash memory device provided by the present embodiment only needs to satisfy the condition that the channel region has a floating body structure. Further, even in a structure in which a Fin transistor (see, for example, Non-Patent Document 13) is formed on an SOI substrate, this dynamic flash operation can be performed if the channel region has a floating body structure.
  • the potential distributions of the first channel region 7a and the second channel region 7b are formed to be connected. Thereby, the channel regions 7 of the first channel region 7a and the second channel region 7b are connected in the region surrounded by the insulating layer 6 in the vertical direction.
  • the N + layer 11a also serves as a wiring conductor layer for the source line SL.
  • a conductor layer such as a W layer formed between the N + layers 11a at the bottoms of the Si pillars 12a to 12d may be used as the source line SL.
  • a conductor layer such as a W layer may be formed on the N + layer 11a outside the region where more Si pillars 12a to 12d are formed two-dimensionally.
  • the second Si pillars 12Ab, 12Bb, 12Cb, and 12Db were formed by removing the SiO 2 layers 20a to 20d formed by oxidizing the exposed side surfaces of the Si pillars 12a to 12d. .
  • the exposed side surfaces may be etched directly to form the second Si pillars 12Ab, 12Bb, 12Cb, and 12Db.
  • other methods may be used.
  • the voltage of the word line WL of the plate line PL of the dynamic flash memory cell according to the first embodiment of the present invention fluctuates up and down when the dynamic flash memory cell performs write and read operations.
  • the plate line PL serves to reduce the capacitive coupling ratio between the word line WL and the channel region 7 .
  • the influence of the voltage change in the channel region 7 when the voltage of the word line WL swings up and down can be significantly suppressed.
  • the threshold voltage difference between the SGT transistors of the word lines WL indicating logic "0" and "1” can be increased. This leads to increased operating margins for dynamic flash memory cells.
  • the gate capacitance of the first gate conductor layer is proportional to the surface area of the side surface of the first Si pillar 2a
  • the gate capacitance of the second gate conductor layer 5b is proportional to the surface area of the side surface of the second Si pillar 2b.
  • the surface area of the side surface of the first Si pillar 2a is reduced to that of the second Si pillar. It was made larger than the side surface area of 2b.
  • the gate capacitance of the first gate conductor layer 5a can be made larger than the gate capacitance of the second gate conductor layer 5b.
  • FIG. 6 (a) is a plan view, (b) is a cross-sectional view along the line XX' of (a), and (c) is a cross-sectional view along the line YY' of (a). .
  • a second Si pillar 12AB having a trapezoidal vertical cross section is formed on the first Si pillar 12Aa.
  • second Si pillars 12BB, 12CB, 12DB (not shown) having a trapezoidal vertical cross section are formed on the first Si pillars 12Ba, 12Ca, 12Da (not shown).
  • a dynamic flash memory is thus formed on the substrate 10 .
  • the bottom diameter d3 of the Si pillars 12AB to 12DB is larger than the top diameter d4.
  • the diameter d3 of the bottoms of the Si pillars 12AB-12DB is equal to or smaller than the diameter d2 of the tops of the Si pillars 12Aa-12Da. This allows more holes to be retained in the second Si pillars 12AB to 12DB on the bottom side thereof. As a result, leakage of hole groups to adjacent memory cells due to external noise via bit lines BL1 and BL2 can be suppressed.
  • FIG. 7 A dynamic flash memory according to the third embodiment will be described with reference to FIG.
  • (a) is a plan view
  • (b) is a sectional view taken along line XX' of (a)
  • (c) is a sectional view taken along line YY' of (a). .
  • a second Si pillar 12AB having a trapezoidal vertical cross section is formed on a first Si pillar 12AA having a trapezoidal vertical cross section.
  • second Si pillars 12BB, 12CB, 12DB (not shown) having trapezoidal vertical cross sections are formed on the first Si pillars 12BA, 12CA, 12DA (not shown) having trapezoidal vertical cross sections.
  • a dynamic flash memory is thus formed on the substrate 10 .
  • the bottom diameter d1 of the first Si pillars 12AA to 12DA is larger than the top diameter d2.
  • the potential distribution in the vertical direction in the first Si pillars 12AA to 12DA is lower at the bottom than at the top. Removal of pore clusters is facilitated. As a result, the erasing operation can be speeded up.
  • the Si pillars 2, 12a to 12d are formed in the present invention, the semiconductor pillars may be made of other semiconductor materials. This also applies to other embodiments according to the present invention.
  • the N + layers 3a, 3b, 11, 13 in the first embodiment may be formed of Si containing donor impurities or other semiconductor material layers.
  • the N + layers 3a, 3b, 11, 13 may be formed from different semiconductor material layers.
  • the N + layer may be formed by an epitaxial crystal growth method or another method.
  • the P + layers 15a-15b may also be formed of Si containing acceptor impurities or other semiconductor material layers.
  • the P + layer may be formed by an epitaxial crystal growth method or another method. This also applies to other embodiments according to the present invention.
  • the TiN layer 18 is used as the plate line PL and the gate conductor layer 5a connected to the plate line PL.
  • a single layer or a combination of multiple conductive material layers may be used instead of the TiN layer 18.
  • TiN layers 26a and 26b were used as a word line WL and a gate conductor layer 5b connected to the word line WL.
  • a single layer or a combination of multiple conductive material layers may be used instead of the TiN layers 18, 26a, 26b.
  • the gate TiN layer may be connected to a wiring metal layer such as W on the outside thereof. This also applies to other embodiments according to the present invention.
  • the shape of the Si pillars 12a to 12d in plan view was circular.
  • the shape of the Si pillars 12a to 12d in plan view may be a circle, an ellipse, or a shape elongated in one direction.
  • Si pillars having different plan view shapes can be mixed and formed in the logic circuit area according to the logic circuit design.
  • the dynamic flash memory cell in which the source and the drain are formed by using the N + layers 11a and 13a to 13d having the same polarity of conductivity above and below the Si pillars 12a to 12d has been described.
  • the present invention can also be applied to tunnel-type devices having sources and drains with different polarities. This also applies to other embodiments according to the present invention.
  • the source line SL is negatively biased during the erasing operation to pull out the group of holes in the channel region 7 which is the floating body FB.
  • the erase operation may be performed with a bias, or with the source line SL and the bit line BL negatively biased. Alternatively, the erase operation may be performed under other voltage conditions. This also applies to other embodiments according to the present invention.
  • the voltage V ErasePL of the plate line PL may be a fixed voltage of 2 V, for example, regardless of each operation mode. Also, the voltage V ErasePL of the plate line PL may be applied, for example, 0 V only during erasing. Also, the voltage V ErasePL of the plate line PL may be a fixed voltage or a voltage that varies with time as long as it satisfies the conditions for dynamic flash memory operation.
  • Substrate 2 12a, 12b, 12c, 12d Si pillar 12Aa, 12Ba, 12Ca, 12Da, 12AA, 12BA, 12CA, 12DA First Si pillar 12Ab, 12Bb, 12Cb, 12Db, 12AB, 12BB, 12CB, 12DB Second Si pillar 3a, 3b, 11, 11a, 13, 13a, 13b, 13c, 13d N + layer 4a First gate insulating layer 4b Second gate insulating layer 5a First gate conductor layer 5b Second Gate conductor layer 6 Insulating layer 7 Channel region 7a First channel region 7b Second channel region SL Source line PL Plate line WL, WL1, WL2 Word line BL, BL1, BL2 Bit line 12 P layer 14a, 14b, 14c, 14d mask material layers 17, 17a, 17b HfO2 layers 18, 26a, 26b TiN layers 20 , 20a, 20b, 20c, 20d, 23, 33 SiO2 layers 27a SiN layers 32a, 32b bit line

Landscapes

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Abstract

基板１上に、垂直方向に立つ第１のＳｉ柱２ａと、平面視において、その外周線が第１のＳｉ柱２ａの外周線より内側にある第２のＳｉ柱２ｂとがある。そして、第１のＳｉ柱２ａ、第２のＳｉ柱２ｂの両端にあるソース線ＳＬに繋がるＮ+層３ａと、ビット線ＢＬに繋がるＮ+層３ｂと、第１のＳｉ柱２ａを囲んだ第１のゲート絶縁層４ａと、第１のゲート絶縁層４ａを囲みプレート線ＰＬに繋がる第１のゲート導体層５ａと、第２のＳｉ柱２ｂを囲んだゲートＨｆＯ2層４ｂを囲んだワード線ＷＬに繋がる第２のゲート導体層５ｂがあり、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬに印加する電圧を制御して、Ｓｉ柱２のチャネル領域７の内部でインパクトイオン現象、またはゲート誘起ドレインリーク電流により発生した正孔群を保持するデータ保持動作と、そして、この正孔群を、チャネル領域７内から除去するデータ消去動作を行う。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置に関する。
　近年、ＬＳＩ（Large Scale Integration)技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図８に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作を、図９に、動作上の問題点を、図１０に、読出し動作を示す（非特許文献６～１０を参照）。
　図８にＤＲＡＭメモリセルの書込み動作を示す。図（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１０１に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０ａのフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０ａが１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。この１個のＭＯＳトランジスタ１１０ａで構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０ａを線形領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層１０４に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０ａを動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔群１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔群１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図８（ｂ）には、生成された正孔群１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図８の図（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０ａと“０”書込みのメモリセル１１０ｂが存在する。図（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔群１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔群１０６で満たされたメモリセル１１０ａ（図（ｂ））と、生成された正孔が吐き出されたメモリセル１１０ｂ（図（ｃ））の２つのメモリセルの状態が得られる。正孔群１０６で満たされたメモリセル１１０ａのフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、メモリセル１１０ａのしきい値電圧は、メモリセル１１０ｂのしきい値電圧よりも低くなる。その様子を図（ｄ）に示す。
　次に、この１個のＭＯＳトランジスタで構成されたメモリセルの動作上の問題点を、図９を用いて説明する。図（ａ）で示したように、フローティングボディ１０２の容量ＣFBは、ワード線の接続されたゲートとフローティングボディ１０２との間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（１）
で表される。したがって、書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図（ｂ）に示している。書込み時にワード線電圧ＶWLが０ＶからＶProgWLに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へ、ワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB1 － ＶFB2
       ＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) × VProgWL　（２）
で表される。
ここで、
β＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) （３）
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線とフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×β＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図１０に読出し動作を示す。図（ａ）は、“１”書込み状態を、図（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ない。この動作マージンが小さいことが、本ＤＲＡＭメモリセルの大きい問題であった。加えて、このＤＲＡＭメモリセルを高密度化する課題がある。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティングのＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。そして、上記問題を解決すると共に、ＤＲＡＭメモリセルを高密度化する必要がある。
　上記の課題を解決するために、本発明に係る、半導体素子を用いたメモリ装置は、
　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する第１の半導体母体と、
　前記第１の半導体母体に繋がり、且つ前記第１の半導体母体と同じ方向に伸延する第２の半導体母体と、
　前記第１の半導体母体に繋がる第１の不純物層と、
　前記第２の半導体母体に繋がる第２の不純物層と、
　前記第１の半導体母体の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
　前記第２の半導体母体の側面の一部または全てを囲こみ、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
　前記第１のゲート絶縁層を覆う第１のゲート導体層と、
　前記第２のゲート絶縁層を覆い、且つ前記第１のゲート導体層の面積より小さい面積を有する第２のゲート導体層と、
　前記第１のゲート導体層と、前記第２のゲート導体層との間にある第１の絶縁層と、
　前記第１の不純物層に接続した第１の配線導体層と、
　前記第２の不純物層に接続した第２の配線導体層と、
　前記第１のゲート導体層に接続した第３の配線導体層と、
　前記第２のゲート導体層に接続した第４の配線導体層と、
　前記第１の半導体母体よりなる第１のチャネル半導体層と、前記第２の半導体母体よりなる第２のチャネル半導体層と、からなるチャネル半導体層と、を有し、
　前記１の配線導体層と、前記２の配線導体層と、前記３の配線導体層と、前記４の配線導体層と、に印加する電圧を制御して、前記第１のチャネル半導体層と前記第２のチャネル半導体層との第１の境界領域、又は第１の不純物層と第１のチャネル半導体層との第２の境界領域、または、第２の不純物層と第２のチャネル半導体層との第３の境界領域で、前記第１の不純物層と前記第２の不純物層との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群及び正孔群を発生させる動作と、発生させた電子群と正孔群の内、前記電子群を、前記第１の不純物層、または前記第２の不純物層から、除去する動作と、前記正孔群の一部または全てを、前記第１のチャネル半導体層と前記第２のチャネル半導体層のいずれか一方または両方に残存させる、メモリ書き込み動作を行い、
　前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記第４の配線導体層とに印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群のうちの残存正孔群を抜きとる、メモリ消去動作を行い、
　前記第１の半導体母体と前記第２の半導体母体が繋がる延伸方向から見たときの断面視において、前記第１の半導体母体と前記第２の半導体母体の接続部の前記第１の半導体母体の外周線が、前記接続部の前記第２の半導体母体の外周線と同じか、または外側にあり、且つ前記接続部より離れた部分の前記第２の半導体母体の外周線が、前記第１の半導体母体の外周線より内側にあること、
　ことを特徴とする（第１発明）。
　上記の第１発明において、前記第１の半導体母体と前記第２の半導体母体が繋がる延伸方向において、前記第１の半導体母体の長さが、前記第２の半導体母体の長さより長い、ことを特徴とする（第２発明）。
　上記の第１発明において、前記第１の半導体母体と前記第２の半導体母体が繋がる延伸方向が前記基板に対して垂直方向であり、平面視において、前記第２の不純物層に接する部分の前記第２の半導体母体の外周線が、前記第１の半導体母体に接する部分の前記第２の半導体母体の外周線の内側にある、ことを特徴とする（第３発明）。
　上記の第１発明において、前記第１の半導体母体と前記第２の半導体母体が繋がる延伸方向が前記基板に対して垂直方向であり、平面視において、前記第１の不純物層に接する部分の前記第１の半導体母体の外周線が、前記第２の半導体母体に接する部分の前記第１の半導体母体の外周線の外側にある、ことを特徴とする（第４発明）。
　上記の第１発明において、前記第１の不純物層に繋がる配線は、ソース線であり、前記第２の不純物層に繋がる配線はビット線であり、前記第１のゲート導体層に繋がる配線が、第１の駆動制御線であり、前記第２のゲート導体層と前記第３のゲート導体層に繋がる配線がワード線であり、前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作とを行う、ことを特徴とする（第５発明）。
　上記の第１発明において、前記第１のゲート導体層と前記第１のチャネル半導体層との間の第１のゲート容量は、前記第２のゲート導体層と前記第２のチャネル半導体層との間の第２のゲート容量よりも大きい、ことを特徴とする（第６発明）。
　上記の第１発明において、前記基板に対して垂直に立つ前記第１の半導体母体と、
　前記第１の半導体母体上に立つ前記第２の半導体母体と、前記基板上の前記第１の不純物層と、前記第１の不純物層上の前記第１の半導体母体よりなる前記第１のチャネル半導体層と、前記第１のチャネル半導体層上の前記第２の半導体母体よりなる前記第２のチャネル半導体層と、前記第２のチャネル半導体層上の前記第２の不純物層と、前記第１のチャネル半導体層を囲んだ前記第１のゲート絶縁層と、前記第２のチャネル半導体層を囲んだ前記第２のゲート絶縁層と、前記第１のゲート絶縁層を囲んだ前記第１のゲート導体層と、前記第２のゲート絶縁層を囲んだ前記第２のゲート導体層と、前記第１のゲート導体層と、前記第２のゲート導体層との間にある前記第１の絶縁層と、を有することを特徴とする（第７発明）。
第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第３実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の構造、及び製造方法について、図面を参照しながら説明する。
（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムと製造方法とを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４を用いてデータ書き込みメカニズムを説明する。図５Ａ～図５Ｈを用いて、ダイナミック フラッシュ メモリの製造方法を説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板１（特許請求の範囲の「基板」の一例である）上に、下からＰ型又はｉ型（真性型）の導電型を有する第１のシリコン柱２ａ（特許請求の範囲の「第１の半導体母体」の一例である）（以下、シリコン柱を「Ｓｉ柱」と称する。）と、第１のＳｉ柱上に、第１のＳｉ柱と繋がる第２のＳｉ柱２ｂ（特許請求の範囲の「第２の半導体母体」の一例である）がある。第１のＳｉ柱２ａの直径Ｄ１は、第２のＳｉ柱２ｂの直径Ｄ２より大きい。そして、第１のＳｉ柱２ａの垂直方向の長さは、第２のＳｉ柱２ｂの垂直方向の長さより大きい。そして、第１のＳｉ柱２ａの底部に繋がるＮ+層３ａ（特許請求の範囲の「第１の不純物層」の一例である）と、第２のＳｉ柱２ｂの頂部に繋がるＮ+層３ｂ（特許請求の範囲の「第２の不純物層」の一例である）とが形成されている。Ｎ+層３ａとＮ+層３ｂは、一方がソースとなる場合に、他方がドレインとなる。このソース、ドレインとなるＮ+層３ａ、３ｂ間の第１のＳｉ柱２ａと第２のＳｉ柱２ｂとの部分がチャネル領域７（特許請求の範囲の「チャネル半導体層」の一例である）となる。この第１のＳｉ柱２ａを囲むように第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）と、第２のＳｉ柱２ｂとを囲む第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層４ａを囲む第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）と、第２のゲート絶縁層４ｂを囲む第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６（特許請求の範囲の「第１の絶縁層」の一例である）により分離されている。そして、Ｎ+層３ａ、３ｂ間のＳｉ柱２の部分がチャネル領域７は、第１のゲート絶縁層４ａで囲まれた第１のチャネル領域７ａ（特許請求の範囲の「第１のチャネル半導体層」の一例である）と、第２のゲート絶縁層４ｂで囲まれた第２のチャネル領域７ｂ（特許請求の範囲の「第２のチャネル半導体層」の一例である）と、よりなる。これによりソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセル９が形成される。そして、ソースとなるＮ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ドレインとなるＮ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａはプレート線ＰＬ（特許請求の範囲の「第１の駆動制御線」の一例である）に、第２のゲート導体層５ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。
　図１において、第１のゲート導体層５ａのゲート容量は第１のＳｉ柱２ａ側面の表面積に比例し、第２のゲート導体層５ｂのゲート容量は第２のＳｉ柱側面の表面積に比例する。このため、第１のＳｉ柱２ａの直径Ｄ１を第２のＳｉ柱２ｂの直径Ｄ２より大きくすることにより、第１のＳｉ柱２ａと第２のＳｉ柱２ｂの垂直方向の長さを同じにしても、第１のＳｉ柱２ａの側面の表面積は第２のＳｉ柱２ｂの側面の表面積より大きくなるので、第１のゲート導体層５ａのゲート容量は第２のゲート導体層５ｂのゲート容量より大きくなる。
　また、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬに接続された第２のゲート導体層５ｂのゲート容量よりも大きくなるように、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くすることにより、更に第１のゲート導体層５ａのゲート容量を、第２のゲート導体層５ｂのゲート容量よりも、大きく出来る。また、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くする、または長くしない構造においても、それぞれのゲート絶縁層の膜厚を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くして、更に第１のゲート導体層５ａのゲート容量を、第２のゲート導体層５ｂのゲート容量よりも、大きく出来る。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層４ｂのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層、５ａ、５ｂの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、第１のゲート導体層５ａのゲート容量が、第２のゲート導体層５ｂのゲート容量よりも、更に大きくしてもよい。
　図２を用いて、消去動作メカニズムを説明する。Ｎ+層３ａ、３ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１０６がチャネル領域７に蓄えられている状態を示す。そして。図（ｂ）に示すように、消去動作時には、ビット線ＢＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域７の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層３ａとチャネル領域７のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域７に蓄えられていた、正孔群１０６が、ソース部のＮ+層３ａに吸い込まれ、チャネル領域７の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域７の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域７の電位状態となる。このため、フローティングボディのチャネル領域７の電位が負の電圧になると、ダイナミック フラッシュ メモリセル９のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図（ｃ）に示すように、このワード線ＷＬが接続された第２のゲート導体層５ｂのしきい値電圧は高くなる。このチャネル領域７の消去状態は論理記憶データ“０”となる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
　図３に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。図（ａ）に示すように、ソース線ＳＬの接続されたＮ+層３ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層３ｂに例えば３Ｖを入力し、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、２Ｖを入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂに、例えば、５Ｖを入力する。その結果、図３（ａ）に示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内側には、反転層１２ａが形成され、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作させる。この結果、プレート線ＰＬの接続された第２のゲート導体層５ｂの内側の反転層１２ａには、ピンチオフ点１３が存在する。一方、ワード線ＷＬの接続された第２のゲート導体層１２ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作させる。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内側には、ピンチオフ点は存在せずに全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層５ｂの内側に全面に形成された反転層１２ｂは、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域７の境界領域（特許請求の範囲の「第１の境界領域」の一例である）で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線の接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる。また、“１”書込みにおいて、ＧＩＤＬ（Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ（非特許文献１４を参照）、生成された正孔群でフローティングボディＦＢ内を満たしてもよい。なお、インパクトイオン化現象による電子・正孔対の生成は、Ｎ+層３ａとチャネル領域７の境界（特許請求の範囲の「第２の境界領域」の一例である）、またはＮ+層３ｂとチャネル領域７との境界（特許請求の範囲の「第３の境界領域」の一例である）でも行うことが出来る。
　そして、図３において、図（ｂ）に示すように、生成された正孔群１０６は、チャネル領域７の多数キャリアであり、チャネル領域１０２を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ+層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図（ｃ）で示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂのＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域７の書込み状態を論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、第１の境界領域に替えて、第１の不純物層と第１のチャネル半導体層との第２の境界領域、または、第２の不純物層と第２のチャネル半導体層との第３の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１０６でチャネル領域７を充電しても良い。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作条件であってもよい。
　図４Ａ、図４Ｂを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作と、これに関係するメモリセル構造を説明する。図４Ａ（ａ）～図（ｃ）を用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図（ａ）に示すように、チャネル領域１０２がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域１０２がフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図４Ｂ（ａ）～（ｄ）を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作時の、２つの第１のゲート導体層５ａと第２のゲート導体層５ｂのゲート容量の大小関係と、これに関係する動作を説明する。ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量は、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さく設計することが望ましい。図（ａ）に示すように、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層５ｂの垂直方向の長さより長くして、ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量は、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さくする。図（ｂ）に図４（ａ）のダイナミック フラッシュ メモリの１セルの等価回路を示す。そして、図（ｃ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣWLは第２のゲート導体層５ｂの容量であり、CPLは第１のゲート導体層５ａの容量であり、ＣBLはドレインとなるＮ+層３ｂと第２のチャネル領域７ｂとの間のＰＮ接合の容量であり、CSLはソースとなるＮ+層３ａと第１のチャネル領域７ａとの間のＰＮ接合の容量である。図（ｄ）に示すように、ワード線ＷＬの電圧が振幅すると、その動作がチャネル領域７にノイズとして影響を与える。この時のチャネル領域７の電位変動ΔＶFBは、
ΔＶFB ＝ CWL/(CPL＋CWL＋CBL＋CSL) × ＶReadWL　　（１）
となる。ここで、ＶReadWLはワード線ＷＬの読出し時の振幅電位である。式（１）から明らかなようにチャネル領域７の全体の容量CPL＋CWL＋CBL＋CSLに比べて、CWLの寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。CBL＋CSLはＰＮ接合の容量であり、大きくするためには、例えば、Ｓｉ柱２の直径を大きくする。しかしメモリセルの微細化に対しては望ましくない。これに対して、プレートＰＬ接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなしに、ΔＶFBを更に小さくできる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
　図５Ａ～図５Ｉを用いて、本実施形態のダイナミック フラッシュ メモリの製造方法を説明する。各図において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿った断面図、（ｃ）は（ａ）のＹ－Ｙ’線に沿った断面図を示す。
　図５Ａに示すように、基板１０上に、下からＮ+層１１、ＳｉよりなるＰ層１２、Ｎ+層１３を形成する。そして、平面視において円形状のマスク材料層１４ａ、１４ｂ、１４ｃ、１４ｄを形成する。なお、基板１０はＳＯＩ（Silicon On Insulator）、単層または複数層よりなるＳｉまたは他の半導体材料より形成してもよい。また、基板１０はＮ層、またはＰ層の単層、又は複数層よりなるウエル層であってもよい。
　次に、図５Ｂに示すように、マスク材料層１４ａ～１４ｄをマスクにして、Ｎ+層１３、Ｐ層１２、そして、Ｎ+層１１の上部をエッチングして、Ｎ+層１１ａ上にＳｉ柱１２ａ、１２ｃ、１２ｄ（図示せず）、Ｎ+層１３ａ、１３ｂ、１３ｃ、１３ｄ（図示せず）を形成する。
　次に、図５Ｃに示すように、全体を覆ってゲート絶縁層ＨｆＯ2層１７を、例えばＡＬＤ（Atomic Layer Deposition）を用いて形成する。そして、全体にゲート導体層となるＴＩＮ層（図示せず）を覆って形成する。そして、ＣＭＰ（Chemical Mechanical Polishing）により、上面位置がマスク材料層１４ａ～１４ｄの上面になるように研磨する。そして、ＲＩＥ（Reactive Ion Etching）により、ＴｉＮ層を垂直方向における上面位置がＳｉ柱１２ａ～１２ｄの中間位置付近になるようにエッチングして、ＴｉＮ層１８を形成する。なお、ＨｆＯ2層１７は、ゲート絶縁層として機能するものであれば、単層、又は複数層よりなる他の絶縁層であってもよい。また、ＴｉＮ層１８はゲート導体層の機能を持つものであれば、単層、または複数層よりなる他の導体層を用いてもよい。また、ＴｉＮの外側にＴａＮ、Ｗ層などの保護金属層、または配線金属層を形成してもよい。また、ＴｉＮ層の垂直方向における上面位置はＳｉ柱１２ａ～１２ｄの中間位置より上になるようにエッチングするのが望ましい。
　次に、垂直方向におけるＴｉＮ層１８の上面より上のＨｆ2Ｏ層１７を除去してＨｆ2Ｏ層１７ａを形成する。そして、図５Ｄに示すように、露出したＳｉ柱１２ａ～１２ｄの側面を酸化してＳｉＯ2層２０ａ、２０ｂ、２０ｃ、２０ｄ（図示せず）を形成する。露出したＳｉ柱１２ａ～１２ｄのＳｉ面が酸化されることにより、水平断面がＳｉ柱１２ａ～１２ｄより小さいＳｉ柱１２Ａｂ、１２Ｂｂ、１２Ｃｂ、１２Ｄｂ（図示せず）が形成される。Ｓｉ柱１２Ａｂ～１２Ｄｂより下のＳｉ柱１２Ａａ，１２Ｂａ、１２Ｃａ、１２Ｄａ（図示せず）は、元のＳｉ柱１２ａ～１２ｄと同じ断面形状である。
　次に、図５Ｅに示すように、ＳｉＯ2層２０ａ～２０ｄを除去して、Ｓｉ柱１２Ａｂ、１２Ｂｂ、１２Ｃｂ、１２Ｄｂの側面と、Ｎ+層１３ａ～１３ｄの側面を露出させる。
　次に、図５Ｆに示すように、全体を覆ってＨｆＯ2層１７ｂを形成する。そして、ＨｆＯ2層１７ｂを囲み、上面位置がＮ+層１３ａ～１３ｄの下端付近にあるＴｉＮ層２６を形成する。なお、マスク材料層１４ａ～１４ｄの平面形状は、ＨｆＯ2層１７ｂの形成前の洗浄で、表層をエッチングして、縮小される。
　次に、図５Ｇに示すように、Ｓｉ柱１２Ａｂ、１２Ｂｂ間で繋がったＴｉＮ層２６ａと、Ｓｉ柱１２Ｃｂ、１２Ｄｂ間で繋がったＴｉＮ層２６ｂと、をＨｆＯ2層１７ｂの側面を囲んで形成する。ＴｉＮ層２６ａはＳｉ柱１２Ａｂ、１２Ｂｂ間で繋がり、且つＳｉ柱１２Ａｂ、１２Ｃｂ間で離れて形成される。同様に、ＴｉＮ層２６ｂはＳｉ柱１２Ｃｂ、１２Ｄｂ間で繋がり、且つＳｉ柱１２Ｂｂ、１２Ｄｂ間で離れて形成される。そして、Ｎ+層１３ａ～１３ｄ、マスク材料層１４ａ～１４ｄの側面を囲んでＳｉＮ層２７ａを形成する。そして、ＳｉＮ層２７ａをマスクにして、マスク材料層１４ａ～１４ｄをエッチングして除去する。そして、Ｎ+層１３ａ、１３ｃに繋がったビットＢＬ１導体層３２ａと、Ｎ+層１３ｂ、１３ｄに繋がったビットＢＬ２導体層３２ｂを形成する。そして、ビットＢＬ１導体層３２ａとビットＢＬ２導体層３２ｂを囲み、且つＹ－Ｙ’線方向に伸延した空孔３４ａ、３４ｂ、３４ｃを含んだＳｉＯ2層３３を形成する。
　これにより、基板１０上にダイナミック フラッシュ メモリが形成される。ＴｉＮ層２６ａ、２６ｂはワード線導体層ＷＬ１，ＷＬ２となり、ＴｉＮ層１８はゲート導体層を兼ね備えたプレート線導体層ＰＬとなり、Ｎ+層１１ａはソース不純物層を兼ね備えたソース線導体層ＳＬとなる。
　図５Ｇに示すように、Ｓｉ柱１２Ａｂ～１２Ｄｂの底部の直径ｄ３と、頂部の直径ｄ４は、Ｓｉ柱１２Ａａ～１２Ｄａの頂部の直径ｄ２より小さくなる。Ｓｉ柱１２Ａａ～１２Ｄａの底部の直径ｄ１は、頂部の直径ｄ２と同じか、大きい。このことは、平面視において、第１のＳｉ柱１２Ａａ～１２Ｄａそれぞれの頂部の外周線の中に、対応する第２のＳｉ柱１２Ａｂ～Ｄｂの外周線があることを示している。
　図５Ｈに、図５Ｇに示したダイナミック フラッシュ メモリの模式構造図を示す。ソース線導体層ＳＬのＮ+層１１ａは、全面に繋がって形成される。そして、プレート線導体層ＰＬも全体に繋がって形成される。そして、ワード線導体層ＷＬ１に繋がるゲート導体ＴｉＮ層２６ａが隣接したＳｉ柱１２Ａｂ、１２Ｂｂ間でＸ方向において互いに繋がり形成される。同じく、ワード線導体層ＷＬ２に繋がるゲート導体ＴｉＮ層２６ｂが隣接したＳｉ柱１２Ｃｂ、１２Ｄｂ間でＸ方向において互いに繋がり形成される。そして、Ｎ+層１３ａ、１３ｃに繋がるビット線導体層ＢＬ１と、Ｎ+層１３ｂ、１３ｄに繋がるビット線導体層ＢＬ２と、がＸ方向と直交するＹ方向に形成される。
　なお、図１において、第１のＳｉ柱２ａ、第２のＳｉ柱２ｂの水平断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。この場合、第１のＳｉ柱２ａの頂部の水平断面外周線の中に、第２のＳｉ柱２ｂの水平断面外周線がある条件を満たせしていれば、第１のゲート導体層５ａのゲート容量は第２のゲート導体層５ｂのゲート容量より大きくなる。
　また、図１では、基板１上に垂直方向に立った第１のＳｉ柱２ａの側面全体を囲んだ第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを設け、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂの全体を囲んで第１のゲート導体層５ａ、第２のゲート導体層５ｂを有するＳＧＴを例にダイナミック フラッシュ メモリ素子を説明した。本実施形態の説明で示したように、本ダイナミック フラッシュ メモリ素子は、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生した正孔群１１がチャネル領域７に保持される条件を満たす構造であればよい。このためには、チャネル領域７は基板１と分離されたフローティング・ボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around :例えば非特許文献１１を参照）技術、Nanosheet技術(例えば、非特許文献１２を参照）を用いて、チャネル領域の半導体母体を基板１に対して水平に形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造（例えば、非特許文献７～１０を参照）であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティング・ボディ構造となる。このように、本実施形態が提供するダイナミック フラッシュ メモリ素子では、チャネル領域がフローティング・ボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１３を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティング・ボディ構造であれば、本ダイナミック フラッシュ動作が出来る。
　また、図１において、垂直方向において、絶縁層６で囲まれた部分のチャネル領域７では、第１のチャネル領域７ａ、第２のチャネル領域７ｂの電位分布が繋がって形成されている。これにより、第１のチャネル領域７ａ、第２のチャネル領域７ｂのチャネル領域７が、垂直方向において、絶縁層６で囲まれた領域で繋がっている。
　なお、図５Ｇに示すように、Ｎ+層１１ａはソース線ＳＬの配線導体層を兼ねている。また、ソース線ＳＬとしてＳｉ柱１２ａ～１２ｄの底部のＮ+層１１ａ間に形成した例えばＷ層などの導体層を用いてもよい。また、Ｓｉ柱１２ａ～１２ｄが更に二次元状に多く形成した領域の外側のＮ+層１１ａに、例えばＷ層などの導体層を形成してもよい。
　なお、図５Ｄにおいて、第２のＳｉ柱１２Ａｂ、１２Ｂｂ、１２Ｃｂ、１２Ｄｂの形成を、Ｓｉ柱１２ａ～１２ｄの露出側面を酸化して形成したＳｉＯ2層２０ａ～２０ｄを除去することにより、行った。これに対し、露出側面を直接エッチングして第２のＳｉ柱１２Ａｂ、１２Ｂｂ、１２Ｃｂ、１２Ｄｂを形成してもよい。また、他の方法で行ってもよい。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのプレート線ＰＬはダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（特徴２）
　図１において、第１のゲート導体層のゲート容量は第１のＳｉ柱２ａ側面の表面積に比例し、第２のゲート導体層５ｂのゲート容量は第２のＳｉ柱２ｂ側面の表面積に比例する。平面視において、第１のＳｉ柱２ａの外周線が第２のＳｉ柱２ｂの外周線より外側になるように形成することにより、第１のＳｉ柱２ａの側面の表面積を第２のＳｉ柱２ｂの側面の表面積より大きくした。これにより、第１のゲート導体層５ａのゲート容量を第２のゲート導体層５ｂのゲート容量より大きくできた。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に寄与する。
（特徴３）
　図１において、第１のＳｉ柱２ａの高さを第２のＳｉ柱２ｂの高さより大きくすることにより、更に第１のゲート導体層５ａのゲート容量を第２のゲート導体層５ｂのゲート容量より大きくできた。これは、ダイナミック フラッシュ メモリセルの動作マージンの更なる拡大に寄与する。
（第２実施形態）
　図６を用いて、第２実施形態のダイナミック・フラッシュ・メモリについて説明する。図６において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿った断面図、（ｃ）は（ａ）のＹ－Ｙ’線に沿った断面図である。
　図６に示すように、第２実施形態では、第１のＳｉ柱１２Ａａ上に、垂直断面が台形状の第２のＳｉ柱１２ＡＢが形成される。同じく、第１のＳｉ柱１２Ｂａ、１２Ｃａ、１２Ｄａ（図示せず）上に、垂直断面が台形状の第２のＳｉ柱１２ＢＢ、１２ＣＢ，１２ＤＢ（図示せず）が形成される。それ以外は、図５で説明した第１実施形態と実質的に同じである。これにより、基板１０上にダイナミック・フラッシュ・メモリが形成される。
　本実施形態は、下記の特徴を供する。
　Ｓｉ柱１２ＡＢ～１２ＤＢの底部の直径ｄ３は、頂部の直径ｄ４よりも大きい。そして、Ｓｉ柱１２ＡＢ～１２ＤＢの底部の直径ｄ３はＳｉ柱１２Ａａ～１２Ｄａの頂部の直径ｄ２と同じか、もしくは小さい。これにより、第２のＳｉ柱１２ＡＢ～１２ＤＢ内に保持する正孔群を、その底部側により多く存在させることが出来る。これにより、ビット線ＢＬ１，ＢＬ２を介した外来ノイズによる正孔群の隣接メモリセルへのリークを抑えることができる。
（第３実施形態）
　図７を用いて、第３実施形態のダイナミック フラッシュ メモリについて説明する。図７において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿った断面図、（ｃ）は（ａ）のＹ－Ｙ’線に沿った断面図である。
　図７に示すように、第３実施形態では、垂直断面が台形状の第１のＳｉ柱１２ＡＡ上に、垂直断面が台形状の第２のＳｉ柱１２ＡＢが形成される。同じく、垂直断面が台形状の第１のＳｉ柱１２ＢＡ、１２ＣＡ、１２ＤＡ（図示せず）上に、垂直断面が台形状の第２のＳｉ柱１２ＢＢ、１２ＣＢ，１２ＤＢ（図示せず）が形成される。それ以外は、図５で説明した第１実施形態と実質的に同じである。これにより、基板１０上にダイナミック フラッシュ メモリが形成される。
　本実施形態は、下記の特徴を供する。
　第１のＳｉ柱１２ＡＡ～１２ＤＡの底部の直径ｄ１は、頂部の直径ｄ２よりも大きい。これにより、ソース線ＳＬに繋がったＮ+層１６より正孔群を除去する動作において、第１のＳｉ柱１２ＡＡ～１２ＤＡにおける垂直方向における垂直方向の電位分布が頂部より底部が低くなるので、正孔群の除去が容易になる。これにより消去動作の高速化が図られる。
（その他の実施形態）
　なお、本発明では、Ｓｉ柱２、１２ａ～１２ｄを形成したが、これ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態における、Ｎ+層３ａ、３ｂ、１１、１３は、ドナー不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。また、Ｎ+層３ａ、３ｂ、１１、１３は異なる半導体材料層より形成されてもよい。また、それらの形成方法はエピタキシャル結晶成長法、または、他の方法でＮ+層を形成してもよい。また、Ｐ+層１５ａ～１５ｂもアクセプタ不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。また、それらの形成方法はエピタキシャル結晶成長法、または、他の方法でＰ+層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、プレート線ＰＬと、このプレート線ＰＬに繋がるゲート導体層５ａとしてＴｉＮ層１８を用いた。これに対して、ＴｉＮ層１８に替えて、単層または複数の導体材料層を組み合わせて用いてもよい。同じく、ワード線ＷＬと、このワード線ＷLに繋がるゲート導体層５ｂとしてＴｉＮ層２６ａ、２６ｂを用いた。これに対して、ＴｉＮ層１８、２６ａ、２６ｂに替えて、単層または複数の導体材料層を組み合わせて用いてもよい。また、ゲートＴｉＮ層は、その外側を、例えばＷなどの配線金属層に繋がっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、Ｓｉ柱１２ａ～１２ｄの平面視における形状は、円形状であった。そして、Ｓｉ柱１２ａ～１２ｄの平面視における形状は、円形、楕円、一方方向に長く伸びた形状などであってもよい。そして、ダイナミック フラッシュ メモリセル領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるＳｉ柱を混在して形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、Ｓｉ柱１２ａ～１２ｄの上下に、同じ極性の導電性を有するＮ+層１１ａ、１３ａ～１３ｄを用いて、ソース、ドレインを構成するダイナミック フラッシュ メモリセルについて説明したが、極性が異なるソース、ドレインを有するトンネル型デバイスに対しても、本発明が適用できる。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、消去動作時にソース線ＳＬを負バイアスにして、フローティングボディＦＢであるチャネル領域７内の正孔群を引き抜いていたが、ソース線ＳＬに代わり、ビット線ＢＬを負バイアスにして、あるいは、ソース線ＳＬとビット線ＢＬを負バイアスにして、消去動作を行ってもよい。または、他の電圧条件により、消去動作を行ってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態において、プレート線ＰＬの電圧ＶErasePLは、各動作モードに関わらず、例えば、２Ｖの固定電圧を印加しても良い。また、プレート線ＰＬの電圧ＶErasePLは、消去時のみ、例えば、０Ｖを印加しても良い。また、プレート線ＰＬの電圧ＶErasePLは、ダイナミック フラッシュ メモリ動作ができる条件を満たす電圧であれば、固定電圧、または時間的に変化する電圧を与えてもよい。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いたメモリ装置によれば、高密度で、かつ高性能のダイナミック フラッシュ メモリが得られる。
　１、１０　基板
　２、１２ａ、１２ｂ、１２ｃ、１２ｄ　Ｓｉ柱
　１２Ａａ、１２Ｂａ、１２Ｃａ、１２Ｄａ、１２ＡＡ、１２ＢＡ，１２ＣＡ、１２ＤＡ　　第１のＳｉ柱
　１２Ａｂ，１２Ｂｂ、１２Ｃｂ、１２Ｄｂ、１２ＡＢ、１２ＢＢ、１２ＣＢ、１２ＤＢ　　第２のＳｉ柱
　３ａ、３ｂ、１１、１１ａ、１３、１３ａ、１３ｂ、１３ｃ、１３ｄ　Ｎ+層
　４ａ　第１のゲート絶縁層
　４ｂ　第２のゲート絶縁層
　５ａ　第１のゲート導体層
　５ｂ　第２のゲート導体層
　６　　絶縁層
　７　チャネル領域
　７ａ　第１のチャネル領域
　７ｂ　第２のチャネル領域
　ＳＬ　ソース線
　ＰＬ　プレート線
　ＷＬ、ＷＬ１、ＷＬ２　ワード線
　ＢＬ、ＢＬ１、ＢＬ２　ビット線
　１２　Ｐ層
　１４ａ、１４ｂ、１４ｃ、１４ｄ　マスク材料層
　１７、１７ａ、１７ｂ、　ＨｆＯ2層
　１８、２６ａ、２６ｂ　ＴｉＮ層
　２０、２０ａ、２０ｂ、２０ｃ、２０ｄ、２３、３３　ＳｉＯ2層
　２７ａ　ＳｉＮ層
　３２ａ、３２ｂ　ビット線導体層
　３４ａ、３４ｂ、３４ｃ　空孔

Claims (7)

  1. 　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する第１の半導体母体と、
    　前記第１の半導体母体に繋がり、且つ前記第１の半導体母体と同じ方向に伸延する第２の半導体母体と、
    　前記第１の半導体母体に繋がる第１の不純物層と、
    　前記第２の半導体母体に繋がる第２の不純物層と、
    　前記第１の半導体母体の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
    　前記第２の半導体母体の側面の一部または全てを囲こみ、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
    　前記第１のゲート絶縁層を覆う第１のゲート導体層と、
    　前記第２のゲート絶縁層を覆い、且つ前記第１のゲート導体層の面積より小さい面積を有する第２のゲート導体層と、
    　前記第１のゲート導体層と、前記第２のゲート導体層との間にある第１の絶縁層と、
    　前記第１の不純物層に接続した第１の配線導体層と、
    　前記第２の不純物層に接続した第２の配線導体層と、
    　前記第１のゲート導体層に接続した第３の配線導体層と、
    　前記第２のゲート導体層に接続した第４の配線導体層と、
    　前記第１の半導体母体よりなる第１のチャネル半導体層と、前記第２の半導体母体よりなる第２のチャネル半導体層と、からなるチャネル半導体層と、を有し、
    　前記１の配線導体層と、前記２の配線導体層と、前記３の配線導体層と、前記４の配線導体層と、に印加する電圧を制御して、前記第１のチャネル半導体層と前記第２のチャネル半導体層との第１の境界領域、又は第１の不純物層と第１のチャネル半導体層との第２の境界領域、または、第２の不純物層と第２のチャネル半導体層との第３の境界領域で、前記第１の不純物層と前記第２の不純物層との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群及び正孔群を発生させる動作と、発生させた電子群と正孔群の内、前記電子群を、前記第１の不純物層、または前記第２の不純物層から、除去する動作と、前記正孔群の一部または全てを、前記第１のチャネル半導体層と前記第２のチャネル半導体層のいずれか一方または両方に残存させる、メモリ書き込み動作を行い、
    　前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記第４の配線導体層とに印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群のうちの残存正孔群を抜きとる、メモリ消去動作を行い、
    　前記第１の半導体母体と前記第２の半導体母体が繋がる延伸方向から見たときの断面視において、前記第１の半導体母体と前記第２の半導体母体の接続部の前記第１の半導体母体の外周線が、前記接続部の前記第２の半導体母体の外周線と同じか、または外側にあり、且つ前記接続部より離れた部分の前記第２の半導体母体の外周線が、前記第１の半導体母体の外周線より内側にあること、
    　ことを特徴とする半導体素子を用いたメモリ装置。
  2. 　前記第１の半導体母体と前記第２の半導体母体が繋がる延伸方向において、前記第１の半導体母体の長さが、前記第２の半導体母体の長さより長い、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  3. 　前記第１の半導体母体と前記第２の半導体母体が繋がる延伸方向が前記基板に対して垂直方向であり、平面視において、前記第２の不純物層に接する部分の前記第２の半導体母体の外周線が、前記第１の半導体母体に接する部分の前記第２の半導体母体の外周線の内側にある、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  4. 　前記第１の半導体母体と前記第２の半導体母体が繋がる延伸方向が前記基板に対して垂直方向であり、平面視において、前記第１の不純物層に接する部分の前記第１の半導体母体の外周線が、前記第２の半導体母体に接する部分の前記第１の半導体母体の外周線の外側にある、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  5. 　前記第１の不純物層に繋がる配線は、ソース線であり、前記第２の不純物層に繋がる配線はビット線であり、前記第１のゲート導体層に繋がる配線が、第１の駆動制御線であり、前記第２のゲート導体層と前記第３のゲート導体層に繋がる配線がワード線であり、
    　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作と、を行う、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  6. 　前記第１のゲート導体層と前記第１のチャネル半導体層との間の第１のゲート容量は、前記第２のゲート導体層と前記第２のチャネル半導体層との間の第２のゲート容量よりも大きい、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  7. 　前記基板に対して垂直に立つ前記第１の半導体母体と、
    　前記第１の半導体母体上に立つ前記第２の半導体母体と、
    　前記基板上の前記第１の不純物層と、
    　前記第１の不純物層上の前記第１の半導体母体よりなる前記第１のチャネル半導体層と、
    　前記第１のチャネル半導体層上の前記第２の半導体母体よりなる前記第２のチャネル半導体層と、
    　前記第２のチャネル半導体層上の前記第２の不純物層と、
    　前記第１のチャネル半導体層を囲んだ前記第１のゲート絶縁層と、
    　前記第２のチャネル半導体層を囲んだ前記第２のゲート絶縁層と、
    　前記第１のゲート絶縁層を囲んだ前記第１のゲート導体層と、
    　前記第２のゲート絶縁層を囲んだ前記第２のゲート導体層と、
    　前記第１のゲート導体層と、前記第２のゲート導体層との間にある前記第１の絶縁層と、を有する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
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