WO2022208658A1 - メモリ素子を有する半導体装置 - Google Patents

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WO2022208658A1
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gate conductor
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conductor layer
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望 原田
康司 作井
Original Assignee
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
望 原田
康司 作井
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells

Definitions

  • the present invention relates to a semiconductor device having memory elements.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • a PCM Phase Change Memory
  • Non-Patent Document 4 RRAM (Resistive Random Access Memory, see, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, see, for example, Non-Patent Document 5) that changes the resistance by changing the direction of the magnetic spin by current ) can be highly integrated.
  • DRAM memory cell see Non-Patent Document 6
  • the present application relates to a semiconductor device having a dynamic flash memory that does not have resistance change elements or capacitors and can be configured only with MOS transistors.
  • FIG. 7 shows the write operation of a DRAM memory cell composed of a single MOS transistor without the capacitor described above
  • FIG. 8 shows the problem in operation
  • FIG. 7 shows the write operation of the DRAM memory cell.
  • FIG. 7(a) shows a "1" write state.
  • the memory cell is formed on the SOI substrate 101 and includes a source N + layer 103 (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer”) to which a source line SL is connected, a bit line A drain N + layer 104 to which BL is connected, a gate conductive layer 105 to which a word line WL is connected, and a floating body 102 of a MOS transistor 110a. constitutes a DRAM memory cell.
  • the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
  • the MOS transistor 110a When "1" is written to the memory cell constituted by one MOS transistor 110a, the MOS transistor 110a is operated in the linear region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line. In this way, both the bit line BL connected to the drain N + layer 104 and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the gate voltage is set to about 1/2 of the drain voltage. , the electric field strength is maximized at the pinch-off point 108 near the drain N + layer 104 .
  • the floating body 102 is filled with the generated holes 106, and when the voltage of the floating body 102 becomes higher than that of the source N + layer 103 by Vb or more, the generated holes are discharged to the source N + layer 103.
  • Vb is the built-in voltage of the PN junction between the source N + layer 103 and the floating body 102 of the P layer, which is about 0.7V.
  • FIG. 7B shows the floating body 102 saturated with the generated holes 106 .
  • FIG. 7(c) shows how the "1" write state is rewritten to the "0" write state.
  • the voltage of the bit line BL is negatively biased, and the PN junction between the drain N + layer 104 and the floating body 102 of the P layer is forward biased.
  • the holes 106 previously generated in the floating body 102 in the previous cycle flow to the drain N + layer 104 connected to the bit line BL.
  • FIG. 7(b) filled with the generated holes 106 and 110b (FIG. 7(c)) from which the generated holes are ejected are stored.
  • the state of the memory cell is obtained.
  • the floating body 102 potential of the memory cell 110a filled with holes 106 will be higher than the floating body 102 without the generated holes. Therefore, the threshold voltage of memory cell 110a is lower than that of memory cell 110b. This state is shown in FIG. 7(d).
  • ⁇ 0.8.
  • FIG. 9(a) shows the "1" write state
  • FIG. 9(b) shows the "0" write state.
  • Vb is written to the floating body 102 by writing "1”
  • the floating body 102 is pulled down to a negative bias when the word line returns to 0 V at the end of writing.
  • the potential difference margin between "1” and “0” cannot be made sufficiently large because the negative bias becomes even deeper.
  • This small operating margin is a major problem of the present DRAM memory cell.
  • the problem is how to form peripheral circuits for driving the DRAM memory cells on the same substrate.
  • Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp. 179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F.
  • the dynamic flash memory cell comprises: a first semiconductor pillar standing on a substrate in a direction perpendicular to the substrate; a first impurity layer connected to the bottom of the first semiconductor pillar; a second impurity layer on or connected to the top of the first semiconductor pillar; a first gate insulating layer surrounding a lower portion of the first semiconductor pillar and in contact with the first impurity layer; a second gate insulating layer in contact with the first gate insulating layer and surrounding an upper portion of the first semiconductor pillar; a first gate conductor layer surrounding part or all of the first gate insulating layer; a second gate conductor layer surrounding the second gate insulating layer; a first insulating layer between the first gate conductor layer and the second gate conductor layer; By controlling the voltage applied to the first impurity layer, the second impurity layer, the first gate conductor layer, and the second gate conductor layer, the second an
  • the Fin transistor is a second semiconductor pillar standing on the substrate in a direction perpendicular to the substrate; a second insulating layer surrounding the lower portion of the second semiconductor pillar; a third impurity layer and a fourth impurity layer respectively connected to both longitudinal side surfaces of an upper portion of the second semiconductor pillar above the second insulating layer; a third gate insulating layer surrounding the second semiconductor pillar between the third impurity layer and the fourth impurity layer; a third gate conductor layer surrounding the third gate insulating layer; the first semiconductor pillar and the second semiconductor pillar and bottom are substantially at the same position in the vertical direction; (first invention).
  • the position of the lower end of the second gate conductor layer and the position of the lower end of the third gate conductor layer are substantially the same in the vertical direction (second invention). .
  • the tops of the first semiconductor pillar and the top of the second semiconductor pillar are substantially at the same position in the vertical direction (third invention).
  • the second impurity layer, the third impurity layer, and the fourth impurity layer contain the same donor impurity atoms and are made of the same semiconductor matrix. (Fourth Invention).
  • the wiring connected to the first impurity layer is a source line
  • the wiring connected to the second impurity layer is a bit line
  • the wiring connected to the first gate conductor layer is A word line is a first drive control line
  • a wiring connected to the second gate conductor layer and the third gate conductor layer and the source line, the bit line, and the first drive control line.
  • the first gate capacitance between the first gate conductor layer and the first semiconductor pillar is the capacitance between the second gate conductor layer and the first semiconductor pillar. It is characterized by being larger than the second gate capacitance (sixth invention).
  • the first gate conductor layer is separated into two conductor layers surrounding the first gate insulating layer in plan view (seventh invention).
  • FIG. 1 is a structural diagram of a memory device having SGTs according to the first embodiment
  • FIG. FIG. 3 is a diagram for explaining an erase operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 4 is a diagram for explaining a write operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 2 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 2 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 2 is a diagram for explaining the structure of the dynamic flash memory cell according to the first embodiment and the Fin transistors used in the drive circuit and signal processing circuit of this dynamic flash memory cell;
  • FIG. 10 is a diagram for explaining a manufacturing method for forming a dynamic flash memory cell and a Fin transistor according to the second embodiment on the same substrate;
  • FIG. 10 is a diagram for explaining a manufacturing method for forming a dynamic flash memory cell and a Fin transistor according to the second embodiment on the same substrate;
  • FIG. 10 is a diagram for explaining a manufacturing method for forming a dynamic flash memory cell and a Fin transistor according to the second embodiment on the same substrate;
  • FIG. 10 is a diagram for explaining a manufacturing method for forming a dynamic flash memory cell and a Fin transistor according to the second embodiment on the same substrate;
  • FIG. 10 is a diagram for explaining a manufacturing method for forming a dynamic flash memory cell and a Fin transistor according to the second embodiment on the same substrate;
  • FIG. 10 is a diagram for explaining a manufacturing method for forming a dynamic flash memory cell and a Fin transistor according to the second embodiment on the same substrate;
  • FIG. 10 is a diagram for explaining a manufacturing method for forming a dynamic flash
  • FIG. 10 is a diagram for explaining a manufacturing method for forming a dynamic flash memory cell and a Fin transistor according to the second embodiment on the same substrate;
  • FIG. 10 is a diagram for explaining a manufacturing method for forming a dynamic flash memory cell and a Fin transistor according to the second embodiment on the same substrate;
  • FIG. 10 is a diagram for explaining a manufacturing method for forming a dynamic flash memory cell and a Fin transistor according to the second embodiment on the same substrate;
  • FIG. 10 is a diagram for explaining a manufacturing method for forming a dynamic flash memory cell and a Fin transistor according to the second embodiment on the same substrate;
  • FIG. 10 is a diagram for explaining a manufacturing method for forming a dynamic flash memory cell and a Fin transistor according to the second embodiment on the same substrate;
  • FIG. 10 is a diagram for explaining a manufacturing method for forming a dynamic flash memory cell and a Fin transistor according to the second embodiment on the same substrate;
  • FIG. 10 is a diagram for explaining a manufacturing method for forming a dynamic flash
  • FIG. 10 is a diagram for explaining a manufacturing method for forming a dynamic flash memory cell and a Fin transistor according to the second embodiment on the same substrate;
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor;
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor;
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor;
  • dynamic flash memory a memory device using semiconductor elements
  • the drawings show the structure and manufacturing method of the dynamic flash memory cell, the drive circuit connected to the dynamic flash memory cell, and the signal processing circuit when Fin transistors (see, for example, Non-Patent Document 12) are formed on the same substrate.
  • FIG. 1 The structure and operation mechanism of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 5.
  • FIG. 1 The structure of a dynamic flash memory cell will be described with reference to FIG. Then, a data erasing mechanism will be described with reference to FIG. 2, a data writing mechanism will be described with reference to FIG. 3, and a data writing mechanism will be described with reference to FIG.
  • the structure of a memory cell of a dynamic flash memory and a Fin transistor for driving this memory cell will be described with reference to FIG.
  • FIG. 1 shows the structure of a dynamic flash memory cell according to a first embodiment of the invention.
  • Silicon pillars 2 having a conductivity type of P-type or i-type (intrinsic type) are placed on a substrate 1 (which is an example of the “substrate” in the scope of claims) from the bottom (“first semiconductor pillars” in the scope of claims).
  • the silicon pillar (hereinafter, the silicon pillar is referred to as “Si pillar”)
  • the N + layer 3a (which is an example of the “first impurity layer” in the scope of claims) connected to the bottom of the Si pillar 2 ) and an N + layer 3b (which is an example of the “second impurity layer” in the scope of claims) connected to the top of the Si pillar 2 are formed.
  • N + layer 3a and N + layer 3b serves as a source
  • the other serves as a drain.
  • a channel region 7 is formed between the N + layer 3 a and the N + layer 3 b of the Si pillar 2 .
  • the first gate insulating layer 4a and the second gate insulating layer 4b are in contact with or close to the N + layers 3a and 3b that serve as the source and drain, respectively.
  • a gate conductor layer 5b (which is an example of the "second gate conductor layer” in the claims) is formed respectively.
  • the first gate conductor layer 5a and the second gate conductor layer 5b are separated by an insulating layer 6 (which is an example of the "first insulating layer” in the claims).
  • the channel region 7 consists of a first channel region 7a surrounded by the first gate insulating layer 4a and a second channel region 7b surrounded by the second gate insulating layer 4b.
  • a dynamic flash memory cell 9 is formed.
  • the N + layer 3a serves as a source line SL (an example of a “source line” in claims), and the N + layer 3b serves as a bit line BL (an example of a “bit line” in claims).
  • the first gate conductor layer 5a is connected to the plate line PL (an example of the "first drive control line” in the claims), and the second gate conductor layer 5b is connected to the word lines WL (claimed , which is an example of a "word line” of the
  • the substrate 1 is a base material layer connected to the Si pillars 2 standing in the vertical direction and having an upper surface extending in the horizontal direction. Accordingly, the portion of the N + layer 13 a below the surface of the substrate 1 in the vertical direction is referred to as the substrate 1 . The portion of the N + layer 13a within this substrate 1 may extend horizontally. Also, the substrate 1 may be formed of SOI (Silicon On Insulator), single-layered or multi-layered Si, or other semiconductor materials. Further, the substrate 1 may be a well layer composed of a single layer of N layers or P layers, or a plurality of layers.
  • FIG. 2(a) shows a state in which the hole groups 11 generated by impact ionization in the previous cycle are stored in the channel region 7 before the erasing operation. and.
  • VERA is, for example, -3V.
  • V FB V ERA +Vb.
  • the threshold voltage of the second gate conductor layer 5b connected to this word line WL is increased.
  • the erased state of this channel region 7 is logical storage data "0".
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are only examples for performing the erase operation, and other operating conditions that enable the erase operation may be used.
  • FIG. 3 shows the write operation of the dynamic flash memory cell according to the first embodiment of the invention.
  • 0 V for example, is input to the N + layer 3a connected to the source line SL
  • 3 V for example, is input to the N + layer 3b connected to the bit line BL
  • the plate line PL 2 V for example, is input to the connected first gate conductor layer 5a
  • 5 V for example, is input to the second gate conductor layer 5b connected to the word line WL.
  • an inversion layer 12a is formed inside the first gate conductor layer 5a to which the plate line PL is connected, and the second gate conductor layer 5a having the first gate conductor layer 5a is formed.
  • One N-channel MOS transistor is operated in the linear region.
  • a pinch-off point 13 exists in the inversion layer 12a inside the second gate conductor layer 5b connected to the plate line PL.
  • the second N-channel MOS transistor having the second gate conductor layer 12b connected to the word line WL is operated in the saturation region.
  • the inversion layer 12b is formed on the entire surface inside the second gate conductor layer 5b to which the word line WL is connected, without any pinch-off point.
  • the inversion layer 12b formed entirely inside the second gate conductor layer 5b connected to the word line WL serves as a substantial drain of the second N-channel MOS transistor having the second gate conductor layer 5b. work.
  • the boundary of the channel region 7 between the first N-channel MOS transistor with the series-connected first gate conductor layer 5a and the second N-channel MOS transistor with the second gate conductor layer 5b The electric field is maximum in the region and the impact ionization phenomenon occurs in this region. Since this region is the region on the source side viewed from the second N-channel MOS transistor having the second gate conductor layer 5b connected to the word line WL, this phenomenon is called the source-side impact ionization phenomenon. Due to this source-side impact ionization phenomenon, electrons flow from the N + layer 3a connected to the source line SL toward the N + layer 3b connected to the bit line.
  • the generated hole group 11 is majority carriers in the channel region 7 and charges the channel region 7 with a positive bias. Since the N + layer 3a connected to the source line SL is at 0 V, the channel region 7 has a built-in voltage Vb (about 0 V) of the PN junction between the N + layer 3a connected to the source line SL and the channel region 7. .7V).
  • Vb about 0 V
  • the threshold voltages of the first N-channel MOS transistor and the second N-channel MOS transistor are lowered due to the substrate bias effect. Thereby, as shown in FIG. 3(c), the threshold voltage of the N-channel MOS transistor in the second channel region 7b connected to the word line WL is lowered.
  • the write state of this channel area 7 is assigned to logical storage data "1".
  • Electron-hole pairs may be generated by the impact ionization phenomenon or the GIDL current in the third boundary region, and the channel region 7 may be charged with the generated hole groups 11 .
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are examples for performing the write operation, and other operating conditions that allow the write operation may be used.
  • FIGS. 4A and 4B The read operation of the dynamic flash memory cell according to the first embodiment of the present invention and the related memory cell structure will be described with reference to FIGS. 4A and 4B.
  • the read operation of the dynamic flash memory cell will be described with reference to FIGS. 4A(a) to 4(c).
  • FIG. 1(a) when channel region 7 is charged to built-in voltage Vb (approximately 0.7 V), the threshold voltage of the N-channel MOS transistor drops due to the substrate bias effect. This state is assigned to logical storage data "1".
  • FIG. 4B when a memory block selected before writing is in the erased state "0" in advance, the floating voltage VFB of the channel region 7 is VERA +Vb.
  • a write operation randomly stores a write state of "1".
  • logical storage data of logical "0" and "1" are created for the word line WL.
  • FIG. 1(c) reading is performed by the sense amplifier using the level difference between the two threshold voltages for the word line WL.
  • the gate capacitance of the second gate conductor layer 5b connected to the word line WL is preferably designed to be smaller than the gate capacitance of the first gate conductor layer 5a connected to the plate line PL. As shown in FIG. 1A, the vertical length of the first gate conductor layer 5a connected to the plate line PL is longer than the vertical length of the second gate conductor layer 5b connected to the word line WL.
  • FIG. 4(b) shows an equivalent circuit of one cell of the dynamic flash memory of FIG. 4(a).
  • FIG. (c) shows the coupling capacity relationship of the dynamic flash memory.
  • CWL is the capacitance of the second gate conductor layer 5b
  • CPL is the capacitance of the first gate conductor layer 5a
  • CBL is the capacitance of the N + layer 3b serving as the drain and the second channel region 7b
  • C SL is the capacitance of the PN junction between the N + layer 3a serving as the source and the first channel region 7a.
  • V ReadWL is the amplitude potential at the time of reading the word line WL.
  • ⁇ V FB can be reduced by reducing the contribution of C WL compared to the overall capacitance C PL +C WL +C BL +C SL of the channel region 7 .
  • C BL +C SL is the capacity of the PN junction, and in order to increase it, for example, the diameter of the Si pillar 2 is increased.
  • the planar .DELTA.V.sub.FB can be made even smaller without reducing the density of the memory cells in view.
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are examples for performing the read operation, and other operating conditions that enable the read operation may be used.
  • FIG. 5(a) is a cross-sectional view of the dynamic flash memory
  • FIG. 5(b) is a cross-sectional view along line Y-Y' of FIG. 5(a) and in the vertical direction of FIG. 5(a).
  • FIG. 5(c) is a cross-sectional view of the Fin transistor
  • FIG. 5(d) is a cross-sectional view along line Y1-Y1' of FIG. 5(c) and in the vertical direction of FIG. 5(c).
  • a memory cell of a dynamic flash memory and a Fin transistor are on the same P-layer substrate 10 .
  • a P layer 9 (hereinafter, a semiconductor region containing an acceptor impurity is referred to as a “P layer”) and an N + layer 13a connected to the P layer 9 ( (which is an example of the "first impurity layer” in the scope of claims).
  • a Si pillar 11A (which is an example of a "first semiconductor pillar” in the claims) is connected to the N + layer 13a.
  • N + layer 13b (which is an example of the "second impurity layer” in the claims) on the top of the Si pillar 11A.
  • a SiO 2 layer 14 is present on the N + layer 13a on the outer periphery of the Si pillar 11A.
  • HfO 2 layer 15 (which is an example of the "first gate insulating layer” in the claims) surrounding the lower side surface of the Si pillar 11A.
  • TiN layer 16 which is an example of the "first gate conductor layer” in the claims.
  • HfO 2 layer 18 (“second 2 gate insulating layer”).
  • TiN layer 19 which is an example of a " second gate conductor layer” in the claims.
  • the N + layer 13a is connected to the source line SL shown in FIG.
  • the N + layer 13b is connected to the bit line BL
  • the TiN layer 16 is connected to the plate line PL
  • the TiN layer 19 is connected to the word line WL.
  • the channel layer of the Si pillar 11A sandwiched between the N + layers 13a and 13b consists of the first channel layer 11a surrounded by the HfO 2 layer 15 and the second channel layer 11b surrounded by the HfO 2 layer 18. .
  • Si pillar 11B an example of the "second semiconductor pillar” in the claims
  • SiO 2 layer 20 an example of the "second insulating layer” in the claims
  • N + layer 13c an example of the “third impurity layer” in the claims
  • N + layer 13d the “fourth impurity layer” in the claims
  • the SiO 2 layer 14 in the dynamic flash memory cell may be present on the periphery of the bottom of the Si layer base 11c.
  • the HfO 2 layer 15 in the dynamic flash memory cell may be formed continuously on the side surface of the Si layer base 11c.
  • the Si pillars 11A of the dynamic flash memory shown in FIGS. 5(a) and 5(b) and the Si pillars 11B of the Fin transistors shown in FIGS. 5(c) and 5(d) are both on the substrate 10. .
  • the bottom positions A of the Si pillar 11A and the Si pillar 11B are the same.
  • Both the Si pillar 11A of the dynamic flash memory and the Si pillar 11B of the Fin transistor are divided into two regions near the position B in the vertical direction.
  • the Si pillar 11A consists of a first channel layer 11a surrounded by the HfO 2 layer 15 and a second channel layer 11b surrounded by the HfO 2 layer 18.
  • the Si pillar 11B is composed of the Si layer base 11c and the channel layer 11d of the Fin transistor.
  • the transistor of the dynamic flash memory is above the Si pillar 11A, and the Fin transistor is above the Si pillar 11B.
  • the height AC of the Si pillar 11A of the dynamic flash memory and the height of the Si pillar 11B of the Fin transistor are the same.
  • the dynamic flash memory operation described in this embodiment can be performed even if the horizontal cross-sectional shape of the Si pillar 2 in FIG. 1 and the Si pillar 11A in FIG. 5 is circular, elliptical, or rectangular. Circular, elliptical, and rectangular dynamic flash memory cells may also be mixed on the same chip.
  • the position of the upper surface of the Si pillar 11A is the position of the upper surface of the N + layer 13b .
  • the lower end of the N + layer 13b becomes the upper surface of the Si pillar 11A.
  • the first gate conductor layer 5a is connected to the plate line PL and the second gate conductor layer 5b is connected to the word line WL.
  • the N + layer 3a is connected to the source line SL
  • the N + layer 3b is connected to the bit line BL . Connecting layer 3b to source line SL also allows normal dynamic flash memory operation.
  • the first gate conductor layer 5a surrounds the entire first gate insulating layer 4a.
  • the first gate conductor layer 5a may have a structure surrounding part of the first gate insulating layer 4a in plan view.
  • the outside of the first gate insulating layer not covered with the first gate conductor layer 5a is covered with an insulating layer or a third gate conductor layer electrically isolated from the first gate conductor layer.
  • a third gate conductor layer is provided, a constant voltage or pulse voltage can be applied to the third gate conductor layer to perform dynamic flash memory operation.
  • many holes are accumulated in the first channel region 7a due to the structure in which the first gate conductor layer 5a surrounds part of the first gate insulating layer 4a in plan view. be able to.
  • the voltage of the word line WL of the plate line PL of the dynamic flash memory cell according to the first embodiment of the present invention fluctuates up and down when the dynamic flash memory cell performs write and read operations.
  • the plate line PL serves to reduce the capacitive coupling ratio between the word line WL and the channel region 7 .
  • the influence of the voltage change in the channel region 7 when the voltage of the word line WL swings up and down can be significantly suppressed.
  • the threshold voltage difference between the SGT transistors of the word lines WL indicating logic "0" and "1” can be increased. This leads to increased operating margins for dynamic flash memory cells.
  • the bottoms of the Si pillar 11A of the dynamic flash memory cell and the Si pillar 11B of the Fin transistor are the same at position A, and at the same height above the substrate 10 (between AC). It is formed.
  • the words of the dynamic flash memory cell are formed.
  • the TiN layer 19 of the line WL and the TiN layer 23, which is the gate of the Fin transistor are positioned at substantially the same height in the vertical direction.
  • the transistor connected to the word line WL of the dynamic flash memory and the Fin transistor are formed at substantially the same height.
  • dynamic flash memory cells and Fin transistor circuits can be easily formed on the substrate 10 . This leads to cost reduction in manufacturing semiconductor devices with dynamic flash memory.
  • FIGS. 6A to 6J A manufacturing method for forming a dynamic flash memory cell according to the second embodiment of the present invention and a Fin transistor on the same substrate 21 will be described with reference to FIGS. 6A to 6J.
  • (a) is a cross-sectional view of a dynamic flash memory cell
  • (b) is a cross-sectional view along line YY' of (a) and in the vertical direction of (a).
  • (c) is a cross-sectional view of a Fin transistor
  • (d) is a cross-sectional view taken along line Y1-Y1' of (c) and in the vertical direction of (c).
  • an N + layer 22 is formed in the upper layer of the P layer substrate 21 in the dynamic flash memory cell area by ion implantation of phosphorus (P) impurities.
  • the N + layer 22 may be formed by etching the surface layer of the P-layer substrate 21 in the dynamic flash memory cell area and forming the N + layer 22 there by epitaxial crystal growth.
  • the P-layer substrate 21 outside the dynamic flash memory cell area is first covered with a SiO 2 layer. Then, using the SiO 2 layer as a mask, the surface layer of the P layer substrate 21 is etched. Then, an N + layer is formed on the entire surface by an epitaxial crystal growth method.
  • the surface position is polished by the CMP (Chemical Mechanical Polishing) method so that the P layer substrate 21 is positioned.
  • the N + layer 22 is embedded in the P layer substrate 21 .
  • the surface position of the dynamic flash memory cell region N + layer 22 and the surface of the P layer substrate 21 in the Fin transistor region coincide at position A'.
  • a P layer 23 is formed over the entire dynamic flash memory cell area and Fin transistor area by epitaxial crystal growth. Then, a first mask material layer 24a is formed on the P layer 23 in the dynamic flash memory cell area, and a second mask material layer 24b is formed on the P layer 23 in the Fin transistor area.
  • the P layer 23 is etched until its bottom position is near the upper surface position of the N + layer 22a. Then, Si pillars 23a and 23b are formed.
  • a SiO 2 layer 26 is formed on the N + layer 22a in the dynamic flash memory cell area around the Si pillars 23a and 23b and the P layer substrate 21 in the Fin transistor area.
  • a HfO 2 layer 27 is formed over the entire surface.
  • a TiN layer (not shown) is then deposited over the entire surface.
  • the upper surface position is polished to the upper surface position of the mask material layers 24a and 24b.
  • a mask material layer 30a is then formed covering the dynamic flash memory cell area.
  • the TiN layer in the Fin transistor region is removed.
  • a TiN layer 28 is formed surrounding the HfO 2 layer 27 in the dynamic flash memory cell area.
  • the SiO 2 layer 26 and the HfO 2 layer 27 in the Fin transistor area may be removed.
  • the whole is then covered with a SiO 2 layer (not shown).
  • a SiO 2 layer (not shown).
  • the entire structure is polished by the CMP method until the upper surface positions are the upper surface positions of the mask material layers 24a and 24b, thereby forming the SiO 2 layer 31 in the Fin transistor region.
  • a mask material layer 30b is formed to cover the Fin transistor region.
  • the TiN layer 28 is etched up to the position B by the RIE method to form a TiN layer 28a.
  • the Si pillars 23a and 23b above the position B and the HfO 2 layer 27 covering the mask material layers 24a and 24b are removed, and the Si pillars 23a and 23b below the position B are removed. A surrounding HfO 2 layer 27a is formed. Then, the mask material layer 24b on the Si pillar 23b is removed.
  • lithography and RIE are used to etch the SiO 2 layer 35 to form an SiO 2 layer 35a surrounding the TiN layer 33 in the Fin transistor region.
  • the TiN layer 33 is etched to form a TiN layer 33b.
  • the whole is covered with an insulating layer (not shown).
  • This insulating layer is etched by RIE to form spacer layers 37a and 37b on the side surfaces of the TiN layer 33b and SiO 2 layer 35a, and spacer layers 37c and 37d on the upper side surfaces of the Si pillar 23b.
  • the SiO 2 layer 36 is formed by polishing up to the upper surface position of the mask material layer 24a by the CMP method.
  • a mask material layer 40 is then formed to cover the Fin transistor region.
  • the TiN layer 33 and the SiO 2 layer 35 are etched using the RIE method to form a TiN layer 33a and a SiO 2 layer 35b in the dynamic flash memory cell area.
  • mask material layer 40, SiO2 layer 36, and spacer layers 37c and 37d are removed as shown in FIG. 6J.
  • insulating layers 38a and 38b are formed around the Si pillars 23a and 23b.
  • the HfO 2 layer 32 exposed above the Si pillars 23a and 23b is removed.
  • the mask material layer 24a is removed.
  • N + layers 40a, 41a, 41b are formed by selective epitaxial crystal growth, surrounding the exposed tops of the Si pillars 23a.
  • a source line SL is connected to the N + layer 22a
  • a plate line PL is connected to the TiN layer 28a
  • a word line WL is connected to the TiN layer 33a
  • a bit line BL is connected to the N + layer 40a.
  • a dynamic flash memory cell is formed.
  • a Fin transistor is formed in which a gate line is connected to the TiN layer 33b, one of the N + layers 41a and 41b is connected to a source line, and the other is connected to a drain line.
  • the gate insulating layers of the dynamic flash memory cell and the Fin transistor are formed of the same HfO 2 layer 32, but the gate insulating layers of the dynamic flash memory cell and the Fin transistor are formed separately from different material layers. may be formed with The same applies to the TiN layer 33, which is the gate conductor layer in the dynamic flash memory cell.
  • the N + layers 40a, 41a and 41b when the N + layers 40a, 41a and 41b are formed at the same time, the N + layers 40a, 41a and 41b have the same semiconductor matrix and the same donor impurity atoms. be.
  • the N + layer 40a and the N + layers 41a and 41b may be formed from different semiconductor bases.
  • the N + layer 40a and the N + layers 41a and 41b may contain different donor impurity atoms.
  • the word line transistors and Fin transistors of the dynamic flash memory cell are formed at the same height in the vertical direction, which facilitates manufacturing.
  • the Si pillars 2, 11A, 11B, 23a, and 23b are formed in the present invention, the semiconductor pillars may be made of other semiconductor materials.
  • the N + layers 3a, 3b, 13a, 13b, 13c, and 13d in this embodiment may be formed of Si containing donor impurities or other semiconductor material layers. It may also be formed from different semiconductor material layers. Alternatively, the N+ layer may be formed by an epitaxial crystal growth method or another method.
  • the TiN layer 16 is used as the gate conductor layer 5a connected to the plate line PL.
  • a single layer or a combination of multiple conductive material layers may be used.
  • the TiN layer 19 was used as the word line WL and the gate conductor layer 5b connected to the word line WL.
  • the gate TiN layers 16 and 19 may be connected to a wiring metal layer such as W on the outside thereof. This also applies to other embodiments according to the present invention.
  • the shape of the Si pillars 2 and 11A in plan view was circular.
  • the shape of the Si pillars 2 and 11A in plan view may be a circle, an ellipse, a shape elongated in one direction, or the like.
  • Si pillars with different planar view shapes are mixed in the logic circuit area to form SGTs and Fin transistors. can be done.
  • the Si pillars 11A and 11B having a rectangular cross section are used for explanation, but they may be trapezoidal.
  • the cross section of the Si pillar 11A surrounded by the HfO 2 layer 15 and the cross section of the Si pillar 11A surrounded by the HfO 2 layer 18 are each rectangular and pedestal. They may differ in shape. These matters are the same in other embodiments according to the present invention.
  • the substrates 10 and 21 may be made of SOI (Silicon On Insulator), single-layered or multi-layered Si, or other semiconductor materials. Also, the substrates 10 and 21 may be well layers composed of a single layer of N layers or P layers, or a plurality of layers.
  • SOI Silicon On Insulator
  • the substrates 10 and 21 may be well layers composed of a single layer of N layers or P layers, or a plurality of layers.
  • the HfO 2 layers 15, 18, and 22 described in the first embodiment may be other insulating layers consisting of a single layer or multiple layers as long as they function as gate insulating layers.
  • the TiN layers 16, 19, and 23 may be formed of a single layer or other conductor layers having a plurality of layers as long as they have the function of a gate conductor layer.
  • each of the HfO 2 layers 15, 18, and 22 may be formed of material layers having different physical values such as material and thickness. This also applies to other embodiments according to the present invention.
  • a conductor layer such as a W layer may be used in connection with the N + layer 22a at the bottom of the Si pillar 23a in the second embodiment. This also applies to other embodiments according to the present invention.
  • the N + layers 22a, 40a, 41a, and 41b in the second embodiment may be formed of Si containing donor impurities or other semiconductor material layers.
  • the N + layer may be formed by an epitaxial crystal growth method or another method. This also applies to other embodiments according to the present invention.
  • the TiN layer 16 is used as the plate line PL and the gate conductor layer 5a connected to the plate line PL.
  • a single layer or a combination of multiple conductive material layers may be used.
  • a TiN layer 19 was used as the gate conductor layer 5b connected to this word line WL.
  • the gate TiN layers 16 and 19 may be connected to wiring metal layers such as TaN and W on the outside thereof. This also applies to other embodiments according to the present invention.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • the gate capacitance of the first gate conductor layer 5a is further reduced to the gate length of the second gate conductor layer 5b. Larger than capacity.
  • the film thickness of each gate insulating layer is changed.
  • the thickness of the gate insulating film of the first gate insulating layer 4a is made thinner than the thickness of the gate insulating film of the second gate insulating layer 4b, and the gate capacitance of the first gate conductive layer 5a is increased. , can be made larger than the gate capacitance of the second gate conductor layer 5b. Further, by changing the dielectric constant of the material of each gate insulating layer, the dielectric constant of the gate insulating film of the first gate insulating layer 4a is made higher than that of the gate insulating film of the second gate insulating layer 4b.
  • the gate capacitance of the first gate conductor layer 5a is determined by combining any one of the length of the gate conductor layers 5a and 5b, the film thickness of the gate insulating layers 4a and 4b, and the dielectric constant of the second gate conductor layer 5b. may be even larger than the gate capacitance of . This also applies to other embodiments according to the present invention.
  • the N + layer 13a also serves as a wiring conductor layer for the source line SL.
  • a conductor layer such as a W layer may be used as the source line SL on the outer periphery of the N + layer 13a at the bottom of the Si pillar 11A. This also applies to other embodiments according to the present invention.
  • the TiN layer 28a surrounding the HfO 2 layer 27 may be separated into two regions by lithography and RIE etching steps.
  • a semiconductor device having a memory element according to the present invention a semiconductor device having a high-density and high-performance dynamic flash memory can be obtained.
  • Reference Signs List 1 10 Substrate 21 P-layer substrate 2, 11A, 11B, 23a, 23b Si pillar 11c Si layer base 11d Channel layer 3a, 3b, 13a, 13b, 13c, 13d, 22, 22a, 40a, 41a, 41b N + layer 4a first gate insulating layer 4b second gate insulating layer 5a first gate conductor layer 5b second gate conductor layer 6 insulating layer 7 channel region 7a, 11a first channel layer 7b, 11b second channel layer 11d Fin transistor channel layer SL source line PL plate line WL word line BL bit line 21, 23 P layer 24a, 24b, 30a, 30b, 40 mask material layer 15, 18a, 18b, 27, 27a, 32 HfO 2 layer 16 , 19a, 19b, 23, 28, 28a, 33, 33a, 33b TiN layers 20, 26, 31, 35, 35a, 35b, 36 SiO 2 layers 27a SiN layers 37a, 37b, 37c, 37d Spacer layers 38a, 38b Insulation layer

Landscapes

  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

Ｐ層基板１０上に立つＳｉ柱１１Ａの下方を囲んだＨｆＯ2層１５とＴｉＮ層１６と、Ｓｉ柱１１Ａの上方を囲んだＨｆＯ2層１８と、ＴｉＮ層１９と、Ｓｉ柱１１Ａの底部と頂部に繋がるN+層１３ａ、１３ｂと、を有するダイナミック フラッシュ メモリセルと、同じＰ層基板１０上に立つＳｉ柱１１Ｂの下方を囲んだＳｉＯ2層２１と、Ｓｉ柱１１Ｂの上方を囲んだＨｆＯ2層２２と、ＴｉＮ層２３と、Ｓｉ柱１１Ｂの上部両側面に繋がるN＋層１３ｃ、１３ｄと、を有するＦｉｎトランジスタとにおいて、Ｓｉ柱１１ＡとＳｉ柱１１Ｂとの底部位置と、が同じＡ位置にあり、そして、Ｓｉ柱１１Ａの上方部の、ＨｆＯ2層１８と、ＴｉＮ層１９とよりなるＳＧＴトランジスタ部と、Ｓｉ柱１１Ｂの上方部の、ＨｆＯ2層２２と、ＴｉＮ層２３とよりなるＦｉｎトランジスタ部と、の底部が同じＢ位置にある。

Description

メモリ素子を有する半導体装置
　本発明は、メモリ素子を有する半導体装置に関する。
　近年、ＬＳＩ（Large Scale Integration)技術開発において、メモリ素子を有する半導体装置の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリを有する半導体装置に関する。
　図７に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作を、図８に、動作上の問題点を、図９に、読出し動作を示す（非特許文献６～１０を参照）。
　図７にＤＲＡＭメモリセルの書込み動作を示す。図７（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１０１に形成され、ソース線ＳＬが接続されるソースN+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「N+層」と称する）、ビット線ＢＬが接続されるドレインN+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０ａのフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０ａが１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。この１個のＭＯＳトランジスタ１１０ａで構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０ａを線形領域で動作させる。すなわち、ソースN+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインN+層１０４までには、到達していない。このようにドレインN+層１０４に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０ａを動作させると、ドレインN+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースN+層１０３からドレインN+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される。発生した大部分の電子（図示せず）は、ドレインN+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースN+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースN+層１０３に放電する。ここで、Ｖｂは、ソースN+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図７（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図７（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０ａと“０”書込みのメモリセル１１０ｂが存在する。図７（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインN+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインN+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０ａ（図７（ｂ））と、生成された正孔が吐き出されたメモリセル１１０ｂ（図７（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０ａのフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、メモリセル１１０ａのしきい値電圧は、メモリセル１１０ｂのしきい値電圧よりも低くなる。その様子を図７（ｄ）に示す。
　次に、この１個のＭＯＳトランジスタで構成されたメモリセルの動作上の問題点を、図８を用いて説明する。図８（ａ）で示したように、フローティングボディ１０２の容量ＣFBは、ワード線の接続されたゲートとフローティングボディ１０２との間の容量ＣWLと、ソース線の接続されたソースN+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインN+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL ＋ CBL ＋ CSL　（１）
で表される。したがって、書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図８（ｂ）に示している。書込み時にワード線電圧ＶWLが０ＶからＶProgWLに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へ、ワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) × VProgWL　（２）
で表される。
ここで、
β＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) （３）
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線とフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×β＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図９に読出し動作を示す。図９（ａ）は、“１”書込み状態を、図９（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ない。この動作マージンが小さいことが、本ＤＲＡＭメモリセルの大きい問題であった。そして、このＤＲＡＭメモリセルを駆動するための周辺回路を同一基板上に、如何に形成するかが課題である。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006. Asen Asenov, Binjie Cheng, XingshengWang, Andrew Robert Brown, Campbell Millar, Craig Alexander,　Salvatore Maria Amoroso, Jente B. Kuang, and Sani R. Nassif," Variability Aware Simulation Based Design-Technology Cooptimization (DTCO) Flow in 14 nm FinFET/SRAM Cooptimization,"IEEE Transaction on Electron Devices, Vol.62,No.6(2015)
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティングのＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。そして、上記問題を解決すると共に、メモリセルと、同一基板上に、メモリセルを駆動するための周辺回路を高密度で、且つ低コストで形成する必要がある。
　上記の課題を解決するために、本発明は、ダイナミック フラッシュ メモリセルとＦｉｎトランジスタとを含むメモリ素子を有した半導体装置であって、
　前記ダイナミック フラッシュ メモリセルは、
　基板上に、前記基板に対して、垂直方向に立つ第１の半導体柱と、
　前記第１の半導体柱の底部に繋がる第１の不純物層と、
　前記第１の半導体柱の頂部に、または前記頂部に繋がる第２の不純物層と、
　前記第１の半導体柱の下部を囲こみ、前記第１の不純物層に接する第１のゲート絶縁層と、
　前記第１のゲート絶縁層に接し、且つ前記第１の半導体柱の上部を囲こむ第２のゲート絶縁層と、
　前記第１のゲート絶縁層の一部または全体を囲んだ第１のゲート導体層と、
　前記第２のゲート絶縁層を囲んだ第２のゲート導体層と、
　前記第１のゲート導体層と、前記第２のゲート導体層との間にある第１の絶縁層と、を含み、
　前記１の不純物層と、前記２の不純物層と、前記１のゲート導体層と、前記２のゲート導体層と、に印加する電圧を制御して、前記第１の半導体柱内に、前記第１の不純物層と前記第２の不純物層との間に流す電流によるインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群及び正孔群を発生させる動作と、発生させた前記電子群と前記正孔群の内、前記電子群を、前記第１の不純物層、または前記第２の不純物層から、除去する動作と、前記正孔群の一部または全てを、前記第１の半導体柱内に残存させる、メモリ書き込み動作と、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群のうちの残存正孔群を抜きとる、メモリ消去動作とを行い、
　前記Ｆｉｎトランジスタは、
　前記基板上に、前記基板に対して、垂直方向に立つ第２の半導体柱と、
　前記第２の半導体柱の下部を囲んだ第２の絶縁層と、
　前記第２の絶縁層より上の、前記第２の半導体柱の上部の長手方向両側面にそれぞれ繋がる第３の不純物層と第４の不純物層と、
　前記第３の不純物層と、前記第４の不純物層と、間の前記第２の半導体柱を囲む第３のゲート絶縁層と、
　前記第３のゲート絶縁層を囲んだ第３のゲート導体層と、を含み、
　前記第１の半導体柱と、前記第２の半導体柱と底部が、垂直方向において実質的に同じ位置にある、
　ことを特徴とする（第１発明）。
　上記の第１発明において、垂直方向において、前記第２のゲート導体層の下端位置と、前記第３のゲート導体層の下端位置が実質的に同じであることを特徴とする（第２発明）。
　上記の第１発明において、前記第１の半導体柱と前記第２の半導体柱の頂部が、垂直方向において実質的に同じ位置にあることを特徴とする（第３発明）。
　上記の第１発明において、前記第２の不純物層と、前記第３の不純物層と、前記第４の不純物層と、が同じドナー不純物原子を含み、且つ同じ半導体母体よりなることを特徴とする（第４発明）。
　上記の第１発明において、前記第１の不純物層に繋がる配線は、ソース線であり、前記第２の不純物層に繋がる配線はビット線であり、前記第１のゲート導体層に繋がる配線が、第１の駆動制御線であり、前記第２のゲート導体層と前記第３のゲート導体層に繋がる配線がワード線であり、前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作と、を行うことを特徴とする（第５発明）。
　上記の第１発明において、前記第１のゲート導体層と前記第１の半導体柱との間の第１のゲート容量は、前記第２のゲート導体層と前記第１の半導体柱との間の第２のゲート容量よりも大きいことを特徴とする（第６発明）。
　上記の第１発明において、前記第１のゲート導体層が、平面視において、前記第１のゲート絶縁層を囲んで２つの導体層に分離していることを特徴とする（第７発明）。
第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュ メモリセルと、本ダイナミック フラッシュ メモリセルの駆動回路と信号処理回路に用いるＦｉｎトランジスタの構造を説明するための図である。 第２実施形態に係るダイナミック フラッシュ メモリセルと、Ｆｉｎトランジスタとを同一の基板上に形成する製造方法を説明するための図である。 第２実施形態に係るダイナミック フラッシュ メモリセルと、Ｆｉｎトランジスタとを同一の基板上に形成する製造方法を説明するための図である。 第２実施形態に係るダイナミック フラッシュ メモリセルと、Ｆｉｎトランジスタとを同一の基板上に形成する製造方法を説明するための図である。 第２実施形態に係るダイナミック フラッシュ メモリセルと、Ｆｉｎトランジスタとを同一の基板上に形成する製造方法を説明するための図である。 第２実施形態に係るダイナミック フラッシュ メモリセルと、Ｆｉｎトランジスタとを同一の基板上に形成する製造方法を説明するための図である。 第２実施形態に係るダイナミック フラッシュ メモリセルと、Ｆｉｎトランジスタとを同一の基板上に形成する製造方法を説明するための図である。 第２実施形態に係るダイナミック フラッシュ メモリセルと、Ｆｉｎトランジスタとを同一の基板上に形成する製造方法を説明するための図である。 第２実施形態に係るダイナミック フラッシュ メモリセルと、Ｆｉｎトランジスタとを同一の基板上に形成する製造方法を説明するための図である。 第２実施形態に係るダイナミック フラッシュ メモリセルと、Ｆｉｎトランジスタとを同一の基板上に形成する製造方法を説明するための図である。 第２実施形態に係るダイナミック フラッシュ メモリセルと、Ｆｉｎトランジスタとを同一の基板上に形成する製造方法を説明するための図である。 第２実施形態に係るダイナミック フラッシュ メモリセルと、Ｆｉｎトランジスタとを同一の基板上に形成する製造方法を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の実施形態の構造、及び動作について、図面を参照しながら説明する。そして、ダイナミック フラッシュ メモリセルと、ダイナミック フラッシュ メモリセルに繋がった駆動回路、信号処理回路をＦｉｎトランジスタ（例えば非特許文献１２を参照）を同一基板上に形成した場合の両者の構造、製造方法を図面を参照しながら説明する。
　（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４を用いてデータ書き込みメカニズムを説明する。図５を用いて、ダイナミック フラッシュ メモリのメモリセルと、本メモリセルを駆動するためのＦｉｎトランジスタ、の構造を説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板１（特許請求の範囲の「基板」の一例である）上に、下からＰ型又はｉ型（真性型）の導電型を有するシリコン柱２（特許請求の範囲の「第１の半導体柱」の一例である）（以下、シリコン柱を「Ｓｉ柱」と称する。）と、Ｓｉ柱２の底部に繋がるN+層３ａ（特許請求の範囲の「第１の不純物層」の一例である）と、Ｓｉ柱２の頂部に繋がるN+層３ｂ（特許請求の範囲の「第２の不純物層」の一例である）とが形成されている。N+層３ａとN+層３ｂは、一方がソースとなる場合に、他方がドレインとなる。そして、Ｓｉ柱２のN+層３ａとN+層３ｂの間がチャネル領域７となる。このＳｉ柱２の下部を囲む第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）と、Ｓｉ柱２の上部を囲む第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるN+層３ａ、３ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層４ａを囲む第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）と、第２のゲート絶縁層４ｂを囲む第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６（特許請求の範囲の「第１の絶縁層」の一例である）により分離されている。そして、チャネル領域７は、第１のゲート絶縁層４ａで囲まれた第１のチャネル領域７ａと、第２のゲート絶縁層４ｂで囲まれた第２のチャネル領域７ｂと、よりなる。これによりソース、ドレインとなるN+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセル９が形成される。そして、N+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、N+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａはプレート線ＰＬ（特許請求の範囲の「第１の駆動制御線」の一例である）に、第２のゲート導体層５ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。なお、基板１は垂直方向に立ったＳｉ柱２に繋がり、且つ水平方向に広がった上面を持つ母体材料層である。従って、垂直方向において、Ｎ+層１３ａの内、基板１表面より下方にある部分は基板１とする。この基板１内にあるＮ+層１３ａの部分は、水平方向に広がっていてもよい。また、基板１はＳＯＩ（Silicon On Insulator）、単層または複数層よりなるＳｉまたは他の半導体材料より形成してもよい。また、基板１はＮ層、またはＰ層の単層、又は複数層よりなるウエル層であってもよい。
　図２を用いて、消去動作メカニズムを説明する。N+層３ａ、３ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図２（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１１がチャネル領域７に蓄えられている状態を示す。そして。図２（ｂ）に示すように、消去動作時には、ビット線ＢＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域７の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるN+層３ａとチャネル領域７のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域７に蓄えられていた、正孔群１１が、ソース部のN+層３ａに吸い込まれ、チャネル領域７の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域７の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域７の電位状態となる。このため、フローティングボディのチャネル領域７の電位が負の電圧になると、ダイナミック フラッシュ メモリセル９のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図２（ｃ）に示すように、このワード線ＷＬが接続された第２のゲート導体層５ｂのしきい値電圧は高くなる。このチャネル領域７の消去状態は論理記憶データ“０”となる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
　図３に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。図３（ａ）に示すように、ソース線ＳＬの接続されたN+層３ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたN+層３ｂに例えば３Ｖを入力し、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、２Ｖを入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂに、例えば、５Ｖを入力する。その結果、図３（ａ）に示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内側には、反転層１２ａが形成され、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作させる。この結果、プレート線ＰＬの接続された第２のゲート導体層５ｂの内側の反転層１２ａには、ピンチオフ点１３が存在する。一方、ワード線ＷＬの接続された第２のゲート導体層１２ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作させる。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内側には、ピンチオフ点は存在せずに全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層５ｂの内側に全面に形成された反転層１２ｂは、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域７の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたN+層３ａからビット線の接続されたN+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線ＢＬの接続されたN+層３ｂに流れる。また、“１”書込みにおいて、ＧＩＤＬ（Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ（非特許文献１１を参照）、生成された正孔群でフローティングボディＦＢ内を満たしてもよい。なお、インパクトイオン化現象による電子・正孔対の生成は、N+層３ａとチャネル領域７の境界、またはN+層３ｂとチャネル領域７との境界でも行うことが出来る。
　そして、図３（ｂ）に示すように、生成された正孔群１１は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。ソース線ＳＬの接続されたN+層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたN+層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図３（ｃ）で示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂのＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域７の書込み状態を論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、第１の境界領域に替えて、第１の不純物層と第１のチャネル半導体層との第２の境界領域、または、第２の不純物層と第２のチャネル半導体層との第３の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１１でチャネル領域７を充電しても良い。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作条件であってもよい。
　図４Ａ、図４Ｂを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作と、これに関係するメモリセル構造を説明する。図４Ａ（ａ）～図（ｃ）を用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域７がフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図４Ｂ（ａ）～（ｄ）を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作時の、２つの第１のゲート導体層５ａと第２のゲート導体層５ｂのゲート容量の大小関係と、これに関係する動作を説明する。ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量は、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さく設計することが望ましい。図（ａ）に示すように、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層５ｂの垂直方向の長さより長くして、ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量を、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さくする。図（ｂ）に図４（ａ）のダイナミック フラッシュ メモリの１セルの等価回路を示す。そして、図（ｃ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣWLは第２のゲート導体層５ｂの容量であり、CPLは第１のゲート導体層５ａの容量であり、ＣBLはドレインとなるN+層３ｂと第２のチャネル領域７ｂとの間のＰＮ接合の容量であり、CSLはソースとなるN+層３ａと第１のチャネル領域７ａとの間のＰＮ接合の容量である。図（ｄ）に示すように、ワード線ＷＬの電圧が振幅すると、その動作がチャネル領域７にノイズとして影響を与える。この時のチャネル領域７の電位変動ΔＶFBは、
ΔＶFB ＝ CWL/(CPL＋CWL＋CBL＋CSL) × ＶReadWL　　（１）
となる。ここで、ＶReadWLはワード線ＷＬの読出し時の振幅電位である。式（１）から明らかなようにチャネル領域７の全体の容量CPL＋CWL＋CBL＋CSLに比べて、CWLの寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。CBL＋CSLはＰＮ接合の容量であり、大きくするためには、例えば、Ｓｉ柱２の直径を大きくする。しかしメモリセルの微細化に対しては望ましくない。これに対して、プレートＰＬ接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなしに、ΔＶFBを更に小さくできる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
　図５を用いて、本実施形態のダイナミック フラッシュ メモリのメモリセルと、このメモリセの駆動回路、及び信号処理回路に用いられるＦｉｎトランジスタと、の構造を説明する。図５（ａ）は、ダイナミック フラッシュ メモリの断面図、図５（ｂ）は図５（ａ）のY－Y’線に沿い、且つ図５（ａ）の垂直方向における断面図である。図５（ｃ）はＦｉｎトランジスタの断面図、図５（ｄ）は図５（ｃ）のY１－Y１’線に沿い、且つ図５（ｃ）の垂直方向における断面図を示す。ダイナミック フラッシュ メモリのメモリセルと、Ｆｉｎトランジスタが同じＰ層基板１０上にある。
　図５（ａ）、図５（ｂ）に示すように、Ｐ層９（以下、アクセプタ不純物を含む半導体領域を「Ｐ層」と称する）と、Ｐ層９に繋がるN+層１３ａ（特許請求の範囲の「第１の不純物層」の一例である）よりなる基板１０（特許請求の範囲の「基板」の一例である）がある。そして、N+層１３ａに繋がってＳｉ柱１１Ａ（特許請求の範囲の「第１の半導体柱」の一例である）がある。そして、Ｓｉ柱１１Ａの頂部にN+層１３ｂ（特許請求の範囲の「第２の不純物層」の一例である）がある。そして、Ｓｉ柱１１Ａの外周部のN+層１３ａ上にＳｉＯ2層１４がある。そして、Ｓｉ柱１１Ａの下方側面を囲みＨｆＯ2層１５（特許請求の範囲の「第１のゲート絶縁層」の一例である）がある。そして、ＨｆＯ2層１５側面を囲みＴｉＮ層１６（特許請求の範囲の「第１のゲート導体層」の一例である）がある。そして、Ｓｉ柱１１ＡのＨｆＯ2層１５の上端と、N+層１３ｂの下端の間のＳｉ柱１１Ａの側面と、ＴｉＮ層１６との上面に、ＨｆＯ2層１８（特許請求の範囲の「第２のゲート絶縁層」の一例である）がある。そして、ＨｆＯ2層を囲みＴｉＮ層１９（特許請求の範囲の「第２のゲート導体層」の一例である）がある。そして、N+層１３ａは図１に示したソース線ＳＬに接続し、N+層１３ｂはビット線ＢＬに接続し、ＴｉＮ層１６はプレート線ＰＬに接続し、ＴｉＮ層１９はワード線ＷＬに接続する。そして、N+層１３ａ、１３ｂで挟まれたＳｉ柱１１Ａのチャネル層はＨｆＯ2層１５で囲まれた第１のチャネル層１１ａとＨｆＯ2層１８で囲まれた第２のチャネル層１１ｂよりなる。
　図５（ｃ）、図５（ｄ）に示すように、Ｐ層よりなる基板１０上にＳｉ柱１１Ｂ（特許請求の範囲の「第２の半導体柱」の一例である）がある。そして、Ｓｉ柱１１Ｂの下部にあって、Ｓｉ柱１１Ｂの外周部のＰ層基板１０上にＳｉＯ2層２０（特許請求の範囲の「第２の絶縁層」の一例である）がある。そして、Ｓｉ柱１１Ｂの上部の両端にN+層１３ｃ（特許請求の範囲の「第３の不純物層」の一例である）と、N+層１３ｄ（特許請求の範囲の「第４の不純物層」の一例である）と、がある。そして、垂直方向において、ＳｉＯ2層２０より上のＳｉ柱１１Ｂの側面を囲みＨｆＯ2層１８ｂがある。そして、ＨｆＯ2層１８ｂを囲みＴｉＮ層１９ｂ（特許請求の範囲の「第３のゲート導体層」の一例である）がある。N+層１３ｃ、１３ｄで挟まれたＳｉ柱１１Ｂの上部がＦｉｎトランジスタのチャネル層１１ｄである。Ｓｉ柱１１Ｂは、Ｆｉｎトランジスタのチャネル層１１ｄと、チャネル層１１ｄの下にあるＳｉ層台１１ｃよりなる。なお、Ｓｉ層台１１ｃの底部の外周部には、ダイナミック フラッシュ メモリセルにおけるＳｉＯ2層１４があってもよい。また、Ｓｉ層台１１ｃの側面にダイナミック フラッシュ メモリセルにおけるＨｆＯ2層１５が繋がって形成されていてもよい。
　図５（ａ）、図５（ｂ）に示したダイナミック フラッシュ メモリのＳｉ柱１１Ａと、図５（ｃ）、図５（ｄ）に示したＦｉｎトランジスタのＳｉ柱１１Ｂは、共に基板１０上ある。そして、Ｓｉ柱１１Ａと、Ｓｉ柱１１Ｂの底面位置Ａは同じである。
　ダイナミック フラッシュ メモリのＳｉ柱１１Ａと、ＦｉｎトランジスタのＳｉ柱１１Ｂは、共に、垂直方向におけるＢ位置の近傍で２つの領域に分かれている。Ｓｉ柱１１Ａは、ＨｆＯ2層１５で囲まれた第１のチャネル層１１ａとＨｆＯ2層１８で囲まれた第２のチャネル層１１ｂよりなる。そして、Ｓｉ柱１１Ｂは、Ｓｉ層台１１ｃと、Ｆｉｎトランジスタのチャネル層１１ｄよりなる。Ｓｉ柱１１Ａの上部にダイナミック フラッシュ メモリのトランジスタが、Ｓｉ柱１１Ｂの上部にＦｉｎトランジスタがある。
　ダイナミック フラッシュ メモリのＳｉ柱１１Ａと、ＦｉｎトランジスタのＳｉ柱１１Ｂと、の高さＡ－Ｃ間は同じである。
　なお、図１において、Ｓｉ柱２、及び図５におけるＳｉ柱１１Ａの水平断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
　また、図５（ａ）、図５（ｂ）における説明では、Ｓｉ柱１１Ａの上面位置は、N+層１３ｂの上面位置としたが、N+層１３ｂをＴｉＮ層１９の形成後に、例えば、エピタキシャル結晶成長法により形成した場合は、N+層１３ｂの下端をＳｉ柱１１Ａの上面となる。
　また、図１において、第１のゲート導体層５ａはプレート線ＰＬに、第２のゲート導体層５ｂはワード線ＷＬに接続すると説明した。これに対し、第１のゲート導体層５ａはワード線ＷＬに、第２のゲート導体層５ｂをプレート線ＰＬに接続しても、正常なダイナミック フラッシュ メモリ動作ができる。同様に、図１において、N+層３ａはソース線ＳＬに接続し、N+層３ｂはビット線ＢＬに接続すると説明したのに対し、N+層３をビット線ＢＬに接続し、N+層３ｂをソース線ＳＬに接続しても、正常なダイナミック フラッシュ メモリ動作ができる。
　図１においては、第１のゲート導体層５ａは、第１のゲート絶縁層４ａの全体を囲んでいる。これに対して、第１のゲート導体層５ａは、平面視において、第１のゲート絶縁層４ａの一部を囲んでいる構造としてもよい。この場合、第１のゲート導体層５ａで覆われていない第１のゲート絶縁層の外側は、絶縁層、または第１のゲート導体層と電気的に分離した第３のゲート導体層で覆われていてもよい。なお、第３のゲート導体層を設ける場合は、第３のゲート導体層に、定電圧、またはパルス電圧を印加して、ダイナミック フラッシュ メモリ動作を行うことができる。また、上記のように、平面視において、第１のゲート導体層５ａが第１のゲート絶縁層４ａの一部を囲む構造によって、第１のチャネル領域７ａに、多くの正孔群を蓄積することができる。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのプレート線ＰＬはダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（特徴２）
　図５に示すように、ダイナミック フラッシュ メモリセルのＳｉ柱１１Ａと、ＦｉｎトランジスタのＳｉ柱１１Ｂと、の底部が位置Aで同じであり、且つ基板１０上の同じ高さ（Ａ－Ｃ間）で形成される。そして、基板１０上にあるダイナミック フラッシュ メモリの第１のチャネル層１１ａの頂部と、ＦｉｎトランジスタのＳｉ層台１１ｃの頂部と、の上面位置を、ほぼ同じにすることにより、ダイナミック フラッシュ メモリセルのワード線ＷＬのＴｉＮ層１９と、ＦｉｎトランジスタのゲートであるＴｉＮ層２３を、垂直方向において、ほぼ同じ高さに位置する。このように、ダイナミック フラッシュ メモリのワード線ＷＬに繋がるトランジスタと、Ｆｉｎトランジスタが、ほぼ同じ高さに形成される。これにより、ダイナミック フラッシュ メモリセルと、Ｆｉｎトランジスタ回路を、基板１０上に容易に形成することが出来る。これは、ダイナミック フラッシュ メモリを有した半導体装置製造の低コスト化に繋がる。
（第２実施形態）
　図６Ａ～図６Ｊを用いて、本発明の第２実施形態に係るダイナミック フラッシュ メモリセルと、Ｆｉｎトランジスタとを同一の基板２１上に形成する製造方法を説明する。各図において、（ａ）はダイナミック フラッシュ メモリセルの断面図、（ｂ）は（ａ）のＹ－Ｙ’線に沿い、且つ（ａ）の垂直方向における断面図である。（ｃ）はＦｉｎトランジスタの断面図、（ｄ）は（ｃ）のＹ１－Ｙ１’線に沿い、且つ（ｃ）の垂直方向における断面図である。
　図６Ａに示すように、ダイナミック フラッシュ メモリセル領域のＰ層基板２１の上層に燐（Ｐ）不純物をイオン注入法によりN+層２２を形成する。なお、N+層２２は、例えばダイナミック フラッシュ メモリセル領域のＰ層基板２１表層をエッチングして、ここにエピタキシャル結晶成長法によりN+層２２を形成してもよい。この工程では、最初ダイナミック フラッシュ メモリセル領域の外側のＰ層基板２１を、ＳｉＯ2層で覆う。そして、ＳｉＯ2層をマスクにして、Ｐ層基板２１の表層をエッチングする。そして、エピタキシャル結晶成長法により全体にN+層を形成する。そしてＣＭＰ（Chemical Mechanical Polishing）法により表面位置がＰ層基板２１になるように研摩する。これにより、N+層２２がＰ層基板２１に埋め込まれる。この場合、ダイナミック フラッシュ メモリセル領域N+層２２の表面位置と、Ｆｉｎトランジスタ領域のＰ層基板２１との表面はＡ’位置で一致する。
　次に、図６Ｂに示すように、ダイナミック フラッシュ メモリセル領域と、Ｆｉｎトランジスタ領域との全体に、エピタキシャル結晶成長法によりＰ層２３を形成する。そして、ダイナミック フラッシュ メモリセル領域のＰ層２３上に第１のマスク材料層２４ａを、Ｆｉｎトランジスタ領域のＰ層２３上に第２のマスク材料層２４ｂを形成する。
　次に、図６Ｃに示すように、第１のマスク材料層２４ａ、第２のマスク材料層２４ｂをマスクにして、Ｐ層２３を、その底部位置がN+層２２ａの上面位置の近傍までエッチングして、Ｓｉ柱２３ａ、２３ｂを形成する。
　次に、図６Ｄに示すように、Ｓｉ柱２３ａ、２３ｂの外周部のダイナミック フラッシュ メモリセル領域のN+層２２ａと、Ｆｉｎトランジスタ領域とのＰ層基板２１と、の上にＳｉＯ2層２６を形成する。そして、全体にＨｆＯ2層２７を形成する。そして、全体にＴｉＮ層（図示せず）を堆積する。そして、ＣＭＰ法により、その上面位置がマスク材料層２４ａ、２４ｂの上面位置まで研摩する。そして、ダイナミック フラッシュ メモリセル領域を覆って、マスク材料層３０ａを形成する。そして、マスク材料層３０ａをマスクにして、Ｆｉｎトランジスタ領域のＴｉＮ層を除去する。これにより、ダイナミック フラッシュ メモリセル領域のＨｆＯ2層２７を囲んでＴｉＮ層２８を形成する。なお、Ｆｉｎトランジスタ領域のＴｉＮ層の除去において、Ｆｉｎトランジスタ領域のＳｉＯ2層２６、ＨｆＯ2層２７を除去してもよい。
　次に、全体にＳｉＯ2層（図示せず）を被覆する。そして、図６Ｅに示すように、ＣＭＰ法により、全体を上面位置がマスク材料層２４ａ、２４ｂの上面位置まで研磨して、Ｆｉｎトランジスタ領域にＳｉＯ2層３１を形成する。そして、Ｆｉｎトランジスタ領域を覆ってマスク材料層３０ｂを形成する。そして、ＲＩＥ法により、ＴｉＮ層２８を、その上面が位置ＢまでエッチングしてＴｉＮ層２８ａを形成する。
　次に、図６Ｆに示すように、位置Ｂより上方のＳｉ柱２３a、２３ｂ、マスク材料層２４ａ、２４ｂを覆ったＨｆＯ2層２７を除去して、位置Ｂより下方のＳｉ柱２３ａ、２３ｂを囲んだＨｆＯ2層２７ａを形成する。そして、Ｓｉ柱２３ｂ上のマスク材料層２４ｂを除去する。
　次に、図６Ｇに示すように、そして、全体にＨｆＯ2層３２を被覆する。そして、全体にＴｉＮ層３３を被覆する。そして、全体にＳｉＯ2層３５を形成する。
　次に、図６Ｈに示すようにリソグラフィ技術とＲＩＥ法を用いて、ＳｉＯ2層３５をエッチングして、Ｆｉｎトランジスタ領域のＴｉＮ層３３を囲むＳｉＯ2層３５ａを形成する。そして、ＳｉＯ2層３５ａをマスクにして、ＴｉＮ層３３をエッチングしてＴｉＮ層３３ｂを形成する。そして、全体に絶縁層（図示せず）を被覆する。そしてＲＩＥ法を用いて、この絶縁層をエッチングして、ＴｉＮ層３３ｂ、ＳｉＯ2層３５ａの側面にスペーサ層３７ａ、３７ｂと、Ｓｉ柱２３ｂの上部側面にスペーサ層３７ｃ、３７ｄを形成する。
　次に、全体にＳｉＯ2層（図示せず）を被覆する。そして、図６Ｉに示すように、ＣＭＰ法により、上面位置がマスク材料層２４ａの上面位置まで研摩してＳｉＯ2層３６を形成する。そして、Ｆｉｎトランジスタ領域を覆ってマスク材料層４０を形成する。そして、ＲＩＥ法を用いてＴｉＮ層３３、ＳｉＯ2層３５をエッチングして、ダイナミック フラッシュ メモリセル領域におけるＴｉＮ層３３ａ、ＳｉＯ2層３５ｂを形成する。
　次に、図６Ｊに示すようにマスク材料層４０と、ＳｉＯ2層３６と、スペーサ層３７ｃ、３７ｄを除去する。そして、Ｓｉ柱２３ａ、２３ｂの外周部に絶縁層３８ａ、３８ｂを形成する。そして、Ｓｉ柱２３ａ、２３ｂの上部の露出しているＨｆＯ2層３２を除去する。そして、マスク材料層２４ａを除去する。
　次に、図６Ｋに示すように、露出しているＳｉ柱２３ａの頂部を囲んで選択エピタキシャル結晶成長法によりN+層４０ａ、４１ａ、４１ｂを形成する。そして、N+層２２ａにソース線ＳＬが接続し、ＴｉＮ層２８ａにプレート線ＰＬが接続し、ＴｉＮ層３３ａにワード線ＷＬが接続し、N+層４０ａにビット線ＢＬが接続することにより、ダイナミック フラッシュ メモリセルが形成される。そして、ＴｉＮ層３３ｂにゲート線が接続し、N+層４１ａ、４１ｂの一方がソース線に繋がると、他方がドレイン線に繋がったＦｉｎトランジスタが形成される。
　なお、第２実施形態では、ダイナミック フラッシュ メモリセルとＮチャネルＦｉＮトランジスタを、Ｐ層基板２１上に形成した例を説明した。通常Ｆｉｎトランジスタを用いた回路ではＣＭＯＳ回路が用いられるので、Ｐ層基板２１上に同じくＰチャネルＦｉｎトランジスタが形成される。
　また、本実施形態では、ダイナミック フラッシュ メモリセルと、Ｆｉｎトランジスタとのゲート絶縁層が同じＨｆＯ2層３２で形成したが、ダイナミック フラッシュ メモリセルと、Ｆｉｎトランジスタとのゲート絶縁層を別々に違う材料層で形成してもよい。また、ダイナミック フラッシュ メモリセルにおけるゲート導体層であるＴｉＮ層３３の関係においても同じである。
　また、図６Kで示したように、N+層４０ａ、４１ａ、４１ｂを同時に形成する場合は、N+層４０ａ、４１ａ、４１ｂの半導体母体は同じであり、そして含まれるドナー不純物原子は同じである。これに対して、N+層４０ａと、Ｎ+層４１ａ、４１ｂと、を異なる半導体母体で形成してもよい。また、N+層４０ａと、Ｎ+層４１ａ、４１ｂと、に異なるドナー不純物原子を含ませてもよい。
　本実施形態は、下記の特徴を供する。
（特徴１）
　ダイナミック フラッシュ メモリセルのＳｉ柱２３ａと、ＦｉｎトランジスタのＳｉ柱２３ｂと、が同時に形成されるので、製造工程が簡易化される。
（特徴２）
　ダイナミック フラッシュ メモリセルのワード線ゲートのＴｉＮ層３２と、ＦｉｎトランジスタのゲートＴｉＮ層３３と、が同時に形成されるので、製造工程が簡易化される。
（特徴３）
　ダイナミック フラッシュ メモリセルのビット線ＢＬに繋がるN+層４０ａと、Ｆｉｎトランジスタのソース、ドレインとなるN+層４１ａ、４１ｂと、が同時に形成されるので、製造工程が簡易化される。
（特徴４）
　ダイナミック フラッシュ メモリセルのワード線トランジスタと、Ｆｉｎトランジスタとが、垂直方向において、同じ高さに形成されるので、製造が容易になる。
（その他の実施形態）
　なお、本発明では、Ｓｉ柱２、１１A、１１Ｂ、２３ａ、２３ｂを形成したが、これ以外の半導体材料よりなる半導体柱であってもよい。
　また、本実施形態における、N+層３ａ、３ｂ、１３ａ、１３ｂ、１３ｃ、１３ｄは、ドナー不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。また、異なる半導体材料層より形成されてもよい。また、それらの形成方法はエピタキシャル結晶成長法、または、他の方法でN＋層を形成してもよい。
　また、第１実施形態では、プレート線ＰＬに繋がるゲート導体層５ａとしてＴｉＮ層１６を用いた。これに対して、ＴｉＮ層１６に替えて、単層または複数の導体材料層を組み合わせて用いてもよい。同じく、ワード線ＷＬと、このワード線ＷLに繋がるゲート導体層５ｂとしてＴｉＮ層１９を用いた。これに対して、ＴｉＮ層１６、１９に替えて、単層または複数の導体材料層を組み合わせて用いてもよい。また、ゲートＴｉＮ層１６、１９は、その外側が、例えばＷなどの配線金属層に繋がっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、Ｓｉ柱２、１１Aの平面視における形状は、円形状であった。そして、Ｓｉ柱２，１１Aの平面視における形状は、円形、楕円、一方向に長く伸びた形状などであってもよい。そして、ダイナミック フラッシュ メモリセル領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるＳｉ柱を混在してＳＧＴ、Ｆｉｎトランジスタを形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。
　また、図５では、矩形状の断面を有するＳｉ柱１１Ａ、１１Ｂを用いて説明したが、台形状であってもよい。また、ダイナミック フラッシュ メモリセルのＳｉ柱１１Ａでの、ＨｆＯ2層１５で囲まれたＳｉ柱１１Ａの断面と、ＨｆＯ2層１８で囲まれたＳｉ柱１１Ａの断面と、のそれぞれが矩形状、台形状に異なっていてもよい。これらのこのことは、本発明に係るその他の実施形態においても同様である。
　なお、基板１と同様に、基板１０、２１はＳＯＩ（Silicon On Insulator）、単層または複数層よりなるＳｉまたは他の半導体材料より形成してもよい。また、基板１０、２１はＮ層、またはＰ層の単層、又は複数層よりなるウエル層であってもよい。
　なお、第１実施形態で説明した、ＨｆＯ2層１５、１８、２２は、ゲート絶縁層として機能するものであれば、単層、又は複数層よりなる他の絶縁層であってもよい。また、ＴｉＮ層１６、１９、２３はゲート導体層の機能を持つものであれば、単層、または複数層よりなる他の導体層を用いてもよい。また、ＨｆＯ2層１５、１８、２２のそれぞれは、材料、厚さなどの物理値が異なる材料層より形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第２実施形態における、Ｓｉ柱２３ａの底部のN+層２２ａに接続して例えばＷ層などの導体層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第２実施形態における、N+層２２ａ、４０ａ、４１ａ、４１ｂは、ドナー不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。また、それらの形成方法はエピタキシャル結晶成長法、または、他の方法でN+層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、プレート線ＰＬと、このプレート線ＰＬに繋がるゲート導体層５ａとしてＴｉＮ層１６を用いた。これに対して、ＴｉＮ層１６に替えて、単層または複数の導体材料層を組み合わせて用いてもよい。同じく、このワード線ＷLに繋がるゲート導体層５ｂとしてＴｉＮ層１９を用いた。これに対して、ＴｉＮ層１９に替えて、単層または複数の導体材料層を組み合わせて用いてもよい。また、ゲートＴｉＮ層１６、１９は、その外側を、例えばＴａＮ、Ｗなどの配線金属層に繋がっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１において、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬに接続された第２のゲート導体層５ｂのゲート容量よりも大きくなるように、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くすることにより、更に第１のゲート導体層５ａのゲート容量を、第２のゲート導体層５ｂのゲート容量よりも、大きく出来る。また、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くする、または長くしない構造においても、それぞれのゲート絶縁層の膜厚を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くして、更に第１のゲート導体層５ａのゲート容量を、第２のゲート導体層５ｂのゲート容量よりも、大きく出来る。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層４ｂのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層５ａ、５ｂの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、第１のゲート導体層５ａのゲート容量が、第２のゲート導体層５ｂのゲート容量よりも、更に大きくしてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　なお、第１実施形態の図５に示すように、N+層１３ａはソース線ＳＬの配線導体層を兼ねている。また、ソース線ＳＬとしてＳｉ柱１１Ａの底部のN+層１３ａの外周部に、例えばＷ層などの導体層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図６Ｅにおいて、ＴｉＮ層２８ａを形成した後、リソグラフィ、ＲＩＥエッチング工程により、ＨｆＯ2層２７を囲んだＴｉＮ層２８ａを２つの領域に分離してもよい。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、メモリ素子を有する半導体装置によれば、高密度で、かつ高性能のダイナミック フラッシュ メモリを有する半導体装置が得られる。
　１、１０　基板
　２１　Ｐ層基板
　２、１１Ａ、１１Ｂ、２３ａ、２３ｂ　Ｓｉ柱
　１１ｃ　Ｓｉ層台
　１１ｄ　チャネル層
　３ａ、３ｂ、１３ａ、１３ｂ、１３ｃ、１３ｄ、２２、２２ａ、４０ａ、４１ａ、４１ｂ　N+層
　４ａ　第１のゲート絶縁層
　４ｂ　第２のゲート絶縁層
　５ａ　第１のゲート導体層
　５ｂ　第２のゲート導体層
　６　　絶縁層
　７　チャネル領域
　７ａ、１１ａ　第１のチャネル層
　７ｂ、１１ｂ　第２のチャネル層
　１１ｄ　Ｆｉｎトランジスタのチャネル層
　ＳＬ　ソース線
　ＰＬ　プレート線
　ＷＬ　ワード線
　ＢＬ　ビット線
　２１，２３　Ｐ層
　２４ａ、２４ｂ、３０ａ、３０ｂ、４０　マスク材料層
　１５、１８ａ、１８ｂ、２７、２７ａ、３２　ＨｆＯ2層
　１６、１９ａ、１９ｂ、２３、２８、２８ａ、３３、３３ａ、３３ｂ　ＴｉＮ層
　２０，２６、３１，３５、３５ａ、３５ｂ、３６　ＳｉＯ2層
　２７ａ　ＳｉＮ層
　３７ａ、３７ｂ、３７ｃ、３７ｄ　スペーサ層
　３８ａ、３８ｂ　絶縁層

Claims (7)

  1. 　ダイナミック フラッシュ メモリセルとＦｉｎトランジスタとを含むメモリ素子を有した半導体装置であって、
    　前記ダイナミック フラッシュ メモリセルは、
    　基板上に、前記基板に対して、垂直方向に立つ第１の半導体柱と、
    　前記第１の半導体柱の底部に繋がる第１の不純物層と、
    　前記第１の半導体柱の頂部に、または前記頂部に繋がる第２の不純物層と、
    　前記第１の半導体柱の下部を囲こみ、前記第１の不純物層に接する第１のゲート絶縁層と、
    　前記第１のゲート絶縁層に接し、且つ前記第１の半導体柱の上部を囲こむ第２のゲート絶縁層と、
    　前記第１のゲート絶縁層の一部または全体を囲んだ第１のゲート導体層と、
    　前記第２のゲート絶縁層を囲んだ第２のゲート導体層と、
    　前記第１のゲート導体層と、前記第２のゲート導体層との間にある第１の絶縁層と、を含み、
    　前記１の不純物層と、前記２の不純物層と、前記１のゲート導体層と、前記２のゲート導体層と、に印加する電圧を制御して、前記第１の半導体柱内に、前記第１の不純物層と前記第２の不純物層との間に流す電流によるインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群及び正孔群を発生させる動作と、発生させた前記電子群と前記正孔群の内、前記電子群を、前記第１の不純物層、または前記第２の不純物層から、除去する動作と、前記正孔群の一部または全てを、前記第１の半導体柱内に残存させる、メモリ書き込み動作と、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群のうちの残存正孔群を抜きとる、メモリ消去動作とを行い、
    　前記Ｆｉｎトランジスタは、
    　前記基板上に、前記基板に対して、垂直方向に立つ第２の半導体柱と、
    　前記第２の半導体柱の下部を囲んだ第２の絶縁層と、
    　前記第２の絶縁層より上の、前記第２の半導体柱の上部の長手方向両側面にそれぞれ繋がる第３の不純物層と第４の不純物層と、
    　前記第３の不純物層と、前記第４の不純物層と、間の前記第２の半導体柱を囲む第３のゲート絶縁層と、
    　前記第３のゲート絶縁層を囲んだ第３のゲート導体層と、を含み、
    　前記第１の半導体柱と、前記第２の半導体柱と底部が、垂直方向において実質的に同じ位置にある、
    　ことを特徴とするメモリ素子を有した半導体装置。
  2. 　垂直方向において、前記第２のゲート導体層の下端位置と、前記第３のゲート導体層の下端位置が実質的に同じである、
    　ことを特徴とする請求項１に記載のメモリ素子を有した半導体装置。
  3. 　前記第１の半導体柱と、前記第２の半導体柱と頂部が、垂直方向において実質的に同じ位置にある、
    　ことを特徴とする請求項１に記載のメモリ素子を有した半導体装置。
  4. 　前記第２の不純物層と、前記第３の不純物層と、前記第４の不純物層と、が同じドナー不純物原子を含み、且つ同じ半導体母体よりなる、
    　ことを特徴とする請求項１に記載のメモリ素子を有した半導体装置。
  5. 　前記第１の不純物層に繋がる配線は、ソース線であり、前記第２の不純物層に繋がる配線はビット線であり、前記第１のゲート導体層に繋がる配線が、第１の駆動制御線であり、前記第２のゲート導体層と前記第３のゲート導体層に繋がる配線がワード線であり、
    　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作と、を行う、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  6. 　前記第１のゲート導体層と前記第１の半導体柱との間の第１のゲート容量は、前記第２のゲート導体層と前記第１の半導体柱との間の第２のゲート容量よりも大きい、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  7. 　前記第１のゲート導体層が、平面視において、前記第１のゲート絶縁層を囲んで２つの導体層に分離している、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024116244A1 (ja) * 2022-11-28 2024-06-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド メモリ素子を有した半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003188279A (ja) * 2001-12-14 2003-07-04 Toshiba Corp 半導体メモリ装置およびその製造方法
JP2006080280A (ja) * 2004-09-09 2006-03-23 Toshiba Corp 半導体装置およびその製造方法
JP2008124209A (ja) * 2006-11-10 2008-05-29 Toshiba Corp 半導体記憶装置
JP2008147514A (ja) * 2006-12-12 2008-06-26 Renesas Technology Corp 半導体記憶装置
JP2008218556A (ja) * 2007-03-01 2008-09-18 Toshiba Corp 半導体記憶装置
WO2016162927A1 (ja) * 2015-04-06 2016-10-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体メモリ装置と、その製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020043277A (ja) * 2018-09-13 2020-03-19 キオクシア株式会社 半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003188279A (ja) * 2001-12-14 2003-07-04 Toshiba Corp 半導体メモリ装置およびその製造方法
JP2006080280A (ja) * 2004-09-09 2006-03-23 Toshiba Corp 半導体装置およびその製造方法
JP2008124209A (ja) * 2006-11-10 2008-05-29 Toshiba Corp 半導体記憶装置
JP2008147514A (ja) * 2006-12-12 2008-06-26 Renesas Technology Corp 半導体記憶装置
JP2008218556A (ja) * 2007-03-01 2008-09-18 Toshiba Corp 半導体記憶装置
WO2016162927A1 (ja) * 2015-04-06 2016-10-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体メモリ装置と、その製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024116244A1 (ja) * 2022-11-28 2024-06-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド メモリ素子を有した半導体装置
WO2024116436A1 (ja) * 2022-11-28 2024-06-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド メモリ素子を有する半導体装置

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