WO2022239237A1 - 半導体素子を用いたメモリ装置 - Google Patents

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望 原田
康司 作井
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
望 原田
康司 作井
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    • H10B12/05—Making the transistor

Definitions

  • the present invention is a memory device using semiconductor elements.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • a PCM Phase Change Memory
  • Non-Patent Document 4 RRAM (Resistive Random Access Memory, see, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, see, for example, Non-Patent Document 5) that changes the resistance by changing the direction of the magnetic spin by current ) can be highly integrated.
  • DRAM memory cell see Non-Patent Document 6
  • the present application relates to a dynamic flash memory that does not have resistance change elements or capacitors and can be configured only with MOS transistors.
  • FIG. 8 shows the write operation of a DRAM memory cell composed of a single MOS transistor without the capacitor described above
  • FIG. 9 shows the problem in operation
  • FIG. 8 shows the write operation of the DRAM memory cell.
  • FIG. 8(a) shows a "1" write state.
  • the memory cell is formed on the SOI substrate 101 and includes a source N + layer 103 (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer”) to which a source line SL is connected.
  • the drain N + layer 104 connected to the line BL, the gate conductive layer 105 connected to the word line WL, and the floating body 102 of the MOS transistor 110a.
  • a memory cell of the DRAM is composed of these pieces.
  • the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
  • the MOS transistor 110a When "1" is written to the memory cell composed of one MOS transistor 110a, the MOS transistor 110a is operated in the linear region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line. In this way, both the bit line BL connected to the drain N + layer 104 and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the gate voltage is set to about 1/2 of the drain voltage. , the electric field strength is maximized at the pinch-off point 108 near the drain N + layer 104 .
  • the holes 106 generated at the same time charge the floating body 102 . In this case, the generated holes contribute as increments of majority carriers because the floating body 102 is P-type Si.
  • the floating body 102 is filled with the generated holes 106, and when the voltage of the floating body 102 becomes higher than that of the source N + layer 103 by Vb or more, the generated holes are discharged to the source N + layer 103.
  • Vb is the built-in voltage of the PN junction between the source N + layer 103 and the floating body 102 of the P layer, which is about 0.7V.
  • FIG. 8B shows the floating body 102 saturated with the generated holes 106 .
  • FIG. 8(c) shows how the "1" write state is rewritten to the "0" write state.
  • the voltage of the bit line BL is negatively biased, and the PN junction between the drain N + layer 104 and the floating body 102 of the P layer is forward biased.
  • the holes 106 previously generated in the floating body 102 in the previous cycle flow to the drain N + layer 104 connected to the bit line BL.
  • the capacitance CFB of the floating body 102 is composed of the capacitance CWL between the gate connected to the word line and the floating body 102, and the source N + layer 103 connected to the source line.
  • FIG. 10(a) shows a "1" write state
  • FIG. 10(b) shows a "0" write state.
  • Vb is written to the floating body 102 by writing "1”
  • the floating body 102 is pulled down to a negative bias when the word line returns to 0V at the end of writing.
  • the negative bias becomes even deeper. Therefore, as shown in FIG. do not have.
  • This small operating margin is a major problem of the present DRAM memory cell.
  • the memory device includes: a first semiconductor matrix extending in parallel and horizontally with respect to the substrate; a second semiconductor matrix vertically separated from the first semiconductor matrix and overlapping the first semiconductor matrix in plan view; a first impurity layer connected to one end of the first semiconductor matrix and a second impurity layer connected to the other end; a third impurity layer connected to the one end of the second semiconductor matrix; a fourth impurity layer connected to the other end; a first region of the first semiconductor matrix connected to the first impurity layer; and a first gate insulating layer covering the first region of the second semiconductor matrix connected to the third impurity layer.
  • a second gate insulating layer connected to the first gate insulating layer and covering the second region of the first semiconductor base and the second region of the second semiconductor base; a first gate conductor layer surrounding the first gate insulating layer and serving as a common gate for the first semiconductor base and the second semiconductor base; a second gate conductor layer surrounding the second gate insulating layer surrounding the second region of the first semiconductor matrix; a third gate conductor layer surrounding the second gate insulating layer surrounding the second region of the second semiconductor matrix and electrically separated from the second gate conductor layer; The first impurity layer, the second impurity layer, the third impurity layer, the fourth impurity layer, the first gate conductor layer, the second gate conductor layer, and the third impurity layer.
  • the electron group or the hole group of the minority carriers of the first semiconductor matrix or the second semiconductor matrix is transferred to one or both of the first impurity layer and the second impurity layer.
  • the first impurity layer and the third impurity layer are connected to a first wiring conductor layer connected to a source line (second invention).
  • the second impurity layer and the fourth impurity layer are connected to a second wiring conductor layer connected to the first bit line, and are connected to the second gate conductor layer. , and the third gate conductor layer (third invention).
  • the second gate conductor layer and the third gate conductor layer are connected, and the second impurity layer and the fourth impurity layer are separated from each other. It is characterized by being connected to the first bit line (fourth invention).
  • the second gate conductor layer is connected to a plate line (fifth invention).
  • a third semiconductor base body extending parallel to and at the same height as the first semiconductor base body in a vertical direction; a fourth semiconductor base body extending parallel to and at the same height as the second semiconductor base body in a vertical direction; a fifth impurity layer connected to one end of the third semiconductor matrix and a sixth impurity layer connected to the other end; a seventh impurity layer connected to the one end of the fourth semiconductor matrix, and an eighth impurity layer connected to the other end of the fourth semiconductor matrix; the first gate insulation covering a first region of the third semiconductor matrix connected to the fifth impurity layer and a first region of the fourth semiconductor matrix connected to the seventh impurity layer; layer and a second gate insulating layer connected to the first gate insulating layer and covering a second region of the third semiconductor base and a second region of the fourth semiconductor base; the first gate conductor surrounding the first gate insulating layer and serving as a common gate for the first semiconductor base, the second semiconductor base, the third semiconductor base, and the fourth semiconductor base; layer and the second gate
  • the first semiconductor base and the second gate conductor face each other in a direction perpendicular to the substrate, which is twice a first length, which is the thickness of the second gate conductor layer. is smaller than a second length which is the distance between the second gate insulating layers 27b surrounding the semiconductor base and surrounds the first semiconductor base and the third semiconductor base facing each other in the horizontal direction It is characterized by being larger than the third length, which is the distance between the second gate insulating layers 27b (seventh invention).
  • the first wiring connects the first impurity layer, the third impurity layer, the fifth impurity layer, and the seventh impurity layer to the source line. It is characterized in that it is connected to a conductor layer (8th invention).
  • the sixth impurity layer and the eighth impurity layer are connected to a third wiring conductor layer separated from the second wiring conductor layer.
  • the first wiring conductor layer of the first dynamic flash memory cell shares the source line with the adjacent second dynamic flash memory cell (second 10 Invention).
  • the second wiring conductor layer of the first dynamic flash memory cell shares the first bit line with the adjacent third dynamic flash memory cell. (11th invention).
  • FIG. 1 is a structural diagram of a memory cell having an SGT according to the first embodiment
  • FIG. FIG. 4 is a diagram for explaining an erase operation mechanism of a memory cell having SGTs according to the first embodiment
  • FIG. 4 is a diagram for explaining a write operation mechanism of a memory cell having an SGT according to the first embodiment
  • FIG. FIG. 4 is a diagram for explaining a read operation mechanism of a memory cell having an SGT according to the first embodiment
  • FIG. FIG. 4 is a diagram for explaining a read operation mechanism of a memory cell having an SGT according to the first embodiment
  • FIG. 1 is a structural diagram of a memory device having SGTs according to the first embodiment
  • FIG. 1 is a schematic structural diagram of a memory device having SGTs according to a first embodiment
  • FIG. 4 is a schematic structural diagram of a memory device having SGTs according to a second embodiment;
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor;
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor;
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor;
  • dynamic flash memory The structure and driving method of a memory device using semiconductor elements (hereinafter referred to as dynamic flash memory) according to the present invention will be described below with reference to the drawings.
  • FIG. 1 The structure, operation mechanism, and manufacturing method of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 5.
  • FIG. 1 The structure of a dynamic flash memory cell will be described with reference to FIG. Then, a data erasing mechanism will be described with reference to FIG. 2, a data writing mechanism will be described with reference to FIG. 3, and a data writing mechanism will be described with reference to FIG. Then, the method of manufacturing the dynamic flash memory will be explained with reference to FIG.
  • FIG. 1 shows the structure of a dynamic flash memory cell according to a first embodiment of the invention.
  • the substrate 1 which is an example of the "substrate” in the claims
  • an N + layer 3a which is an example of the "first impurity layer” in the claims.
  • a silicon semiconductor base 2 (which is an example of a "first semiconductor base” in the claims) (hereinafter referred to as a "Si base”) is connected to the N + layer 3a.
  • Si base silicon semiconductor base 2
  • the Si matrix 2 there is an N + layer 3b (which is an example of the "second impurity layer” in the scope of claims).
  • the Si matrix 2 between the N + layers 3a and 3b becomes a channel region 7 (an example of the "channel region” in the claims).
  • a first gate insulating layer 4a (which is an example of the "first gate insulating layer” in the scope of claims) surrounds the first channel region 7a connected to one end of the Si matrix 2 . And there is a second channel region 7b connected to the first Si channel region 7a. One end of the second channel region 7b is connected to the N + layer 3b.
  • a second gate insulating layer 4b Surrounding the second channel region 2b is a second gate insulating layer 4b (which is an example of the "second gate insulating layer” in the claims).
  • Surrounding the first gate insulating layer 4a is a first gate conductor layer 5a (which is an example of the "first gate conductor layer” in the claims), and surrounding the second gate insulating layer 4b.
  • a second gate conductor layer 5b (which is an example of the "second gate conductor layer” in the claims).
  • the first gate conductor layer 5 a and the second gate conductor layer 5 b are separated by an insulating layer 6 .
  • the N + layers 3a and 3b, the first channel region 7a, the second channel region 7b, the first gate insulating layer 4a, the second gate insulating layer 4b, the first gate conductor layer 5a, and the second gate insulating layer 5a are formed.
  • a dynamic flash memory cell 9 consisting of gate conductor layer 5b is formed.
  • the N + layer 3a serves as a source line SL (an example of a "source line” in the scope of claims), and the N + layer 3b serves as a bit line BL (an example of a "bit line” in the scope of claims).
  • the first gate conductor layer 5a is connected to the plate line PL (an example of the "first drive control line” in the claims), and the second gate conductor layer 5b is connected to the word lines WL (claimed , which is an example of a "word line” of the
  • the structure is such that the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL. is desirable.
  • a plurality of the dynamic flash memory cells 9 described above are arranged vertically and horizontally with respect to the substrate 1 to form a dynamic flash memory.
  • the first gate conductor layer 5a connected to the plate line PL has a larger gate capacitance than the second gate conductor layer 5b connected to the word line WL.
  • the gate length in the horizontal direction of one gate conductor layer 5a is made longer than the gate length of the second gate conductor layer 5b.
  • the gate length of the first gate conductor layer 5a is not made longer than the gate length of the second gate conductor layer 5b, and the thickness of the gate insulation film of the first gate insulation layer 4a is increased. , may be thinner than the thickness of the gate insulating film of the second gate insulating layer 4b.
  • the dielectric constant of the first gate insulating layer 4a may be higher than that of the second gate insulating layer 4b.
  • the gate capacitance of the first gate conductor layer 5a is determined by combining any one of the length of the gate conductor layers 5a and 5b, the film thickness of the gate insulating layers 4a and 4b, and the dielectric constant of the second gate conductor layer 5b. may be larger than the gate capacitance of
  • first gate conductor layer 5a may be divided into two or more, and each of them may be operated synchronously or asynchronously as a conductor electrode of a plate line.
  • second gate conductor layer 5b may be divided into two or more and each may be operated synchronously or asynchronously as a conductor electrode of a word line. This also provides dynamic flash memory operation.
  • FIG. 2(a) shows a state in which the hole groups 11 generated by impact ionization in the previous cycle are stored in the channel region 7 before the erasing operation.
  • the voltage of the source line SL is set to the negative voltage V ERA during the erasing operation.
  • V ERA is, for example, -3V.
  • V FB V ERA +Vb.
  • the threshold voltage of the second gate conductor layer 5b connected to this word line WL is increased.
  • the erased state of this channel region 7 is logical storage data "0". Note that the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL and the potential of the floating body described above are only examples for performing the erase operation, and other operating conditions under which the erase operation can be performed. may be
  • FIG. 3 shows the write operation of the dynamic flash memory cell according to the first embodiment of the invention.
  • 0 V for example, is input to the N + layer 3a connected to the source line SL
  • 3 V for example, is input to the N + layer 3b connected to the bit line BL
  • the plate line PL 2 V for example, is input to the connected first gate conductor layer 5a
  • 5 V for example, is input to the second gate conductor layer 5b connected to the word line WL.
  • an inversion layer 12a is formed in the channel region 7 inside the first gate conductor layer 5a connected to the plate line PL, and the first gate conductor layer 5a is A first N-channel MOS transistor having a voltage is operated in the linear region.
  • a pinch-off point 13 exists in the inversion layer 12a inside the first gate conductor layer 5a to which the plate line PL is connected.
  • the second N-channel MOS transistor having the second gate conductor layer 5b connected to the word line WL is operated in the saturation region.
  • the inversion layer 12b is formed on the entire surface inside the second gate conductor layer 5b to which the word line WL is connected, without any pinch-off point.
  • the inversion layer 12b formed entirely inside the second gate conductor layer 5b connected to the word line WL serves as a substantial drain of the first N-channel MOS transistor having the first gate conductor layer 5a. work.
  • the channel region 7 between the first N-channel MOS transistor having the first gate conductor layer 5a and the second N-channel MOS transistor having the second gate conductor layer 5b, which are connected in series has a second
  • the electric field is maximum at the boundary region of 1 and the impact ionization phenomenon occurs in this region. Since this region is the region on the source side viewed from the second N-channel MOS transistor having the second gate conductor layer 5b connected to the word line WL, this phenomenon is called the source-side impact ionization phenomenon.
  • Non-Patent Document 7 Due to this source-side impact ionization phenomenon, electrons flow from the N + layer 3a connected to the source line SL toward the N + layer 3b connected to the bit line BL. Accelerated electrons collide with lattice Si atoms and their kinetic energy produces electron-hole pairs. Some of the generated electrons flow into the first gate conductor layer 5a and the second gate conductor layer 5b, but most of them flow into the N + layer 3b connected to the bit line BL. Further, in writing "1", a gate induced drain leakage (GIDL) current may be used to generate electron-hole pairs, and the generated hole groups may fill the floating body FB ( See Non-Patent Document 7).
  • GIDL gate induced drain leakage
  • the generated hole group 11 is majority carriers in the channel region 7 and charges the channel region 7 with a positive bias. Since the N + layer 3a connected to the source line SL is at 0V, the channel region 7 is at the built-in voltage Vb (approximately 0 V) of the PN junction between the N + layer 3a connected to the source line SL and the channel region 7. .7V).
  • Vb approximately 0 V
  • the threshold voltages of the first N-channel MOS transistor and the second N-channel MOS transistor are lowered due to the substrate bias effect. Thereby, as shown in FIG. 3(c), the threshold voltage of the second N-channel MOS transistor connected to the word line WL is lowered.
  • the write state of this channel area 7 is assigned to logical storage data "1".
  • a second boundary region between the N + layer 3a and the channel region 7 or a second boundary region between the N + layer 3b and the channel region 7 is used. Electron-hole pairs may be generated in the boundary region 3 by impact ionization or GIDL current, and the channel region 7 may be charged with the generated hole groups 11 .
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are examples for performing the write operation, and other operating conditions that allow the write operation may be used.
  • FIGS. 4A and 4B A read operation of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 4A and 4B.
  • the read operation of the dynamic flash memory cell will be described with reference to FIGS. 4A(a) to 4A(c).
  • FIG. 4A(a) when channel region 7 is charged to built-in voltage Vb (approximately 0.7 V), the threshold voltage of the N-channel MOS transistor is lowered due to the substrate bias effect. This state is assigned to logical storage data "1".
  • FIG. 4A(b) when the memory block selected before writing is in the erased state "0" in advance, the floating voltage VFB of the channel region 7 is VERA +Vb.
  • a write operation randomly stores a write state of "1". As a result, logical storage data of logical "0" and “1" are created for the word line WL.
  • FIG. 4A(c) reading is performed by the sense amplifier using the level difference between the two threshold voltages for the word
  • FIG. 4B(a) shows an equivalent circuit of one cell of the dynamic flash memory.
  • FIG. 4B(b) shows the coupling capacitance relationship of the dynamic flash memory.
  • CWL is the capacitance of the second gate conductor layer 5b
  • CPL is the capacitance of the first gate conductor layer 5a
  • CBL is the capacitance between the N + layer 3b serving as the drain and the channel region 7.
  • C SL is the capacitance of the PN junction between the N + layer 3 a serving as the source and the channel region 7 .
  • V ReadWL is the amplitude potential at the time of reading the word line WL.
  • ⁇ V FB can be reduced by reducing the contribution of C WL compared to the overall capacitance C PL +C WL +C BL +C SL of the channel region 7 .
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL, and the potential of the floating body described above are examples for performing the read operation, and other operating conditions under which the read operation can be performed. may be
  • FIG. 1 A structural diagram of the dynamic flash memory of the first embodiment is shown using FIG.
  • the dynamic flash memory cells described with reference to FIG. 1 are formed in two columns in plan view and four stages in the vertical direction.
  • (a) is a plan view of a dynamic flash memory cell viewed horizontally along line A-A' in (b).
  • FIG. (b) is a cross-sectional view taken along line X-X' in FIG. (a).
  • FIG. (c) is a cross-sectional view taken along line Y-Y' in FIG. (a).
  • these dynamic flash memory cells are arranged in multiple stages and many are arranged two-dimensionally.
  • a substrate 20 which is an example of a "substrate” in the claims
  • a SiO2 layer 25 vertically separated from each other, in the first row Si matrix from below.
  • 24aa which is an example of the "first semiconductor matrix” in the scope of claims
  • 24ab which is an example of the "second semiconductor matrix” in the scope of claims
  • 24ac, and 24ad are formed.
  • Si bases 24ba, 24bb, 24bc and 24bd are formed in the columns from the bottom.
  • N + layers 30aa (an example of the "first impurity layer” in the claims), 30ab (the “third 30ac, 30ad, 30ba (an example of the "second impurity layer” in the claims), 30bb (an example of the "fourth impurity layer” in the claims).
  • 30bc and 30bd are formed.
  • N + layers 30ca (not shown), 30cb (not shown), 30cc (not shown), 30cd, 30da (not shown), and 30db are formed on both ends of the Si base bodies 24ba, 24bb, 24bc, and 24bd, respectively. (not shown), 30dc (not shown) and 30dd are formed.
  • Spacer material layers 26a and 26b are formed to support the Si matrix 24aa to 24bd and the N + layers 30aa to 30bd. Then, the N + layers 30aa to 30ad connected to the Si bases 24aa to 24ad in the first row and one part of the Si bases 24aa to 24bd on the side of the N + layers 30ca to 30dd connected to the Si bases 24ba to 24bd in the second row.
  • a HfO 2 layer 27a (which is an example of the "first gate insulating layer" in the scope of claims) is formed surrounding the .
  • a HfO 2 layer 27b (an example of a “second gate insulating layer” in the claims) is formed so as to connect to the HfO 2 layer 27a and surround the Si matrix 24aa to 24bd on the other side.
  • a TiN layer 33 (which is an example of the "first gate conductor layer” in the claims) surrounds the HfO 2 layer 27a and is connected between the Si bases 24aa to 24bd.
  • the TiN layer 34a (which is an example of the “second gate conductor layer” in the claims) surrounding and connecting the HfO 2 layer 27b covering the Si bases 24aa and 24ba, and the Si bases 24ab and 24bb are formed.
  • a TiN layer 34b (which is an example of a "third gate conductor layer” in the claims) that surrounds and is connected to the HfO2 layer 27b that surrounds the HfO2 layer 27b that surrounds the HfO2 layer 27b that surrounds the Si matrix 24ac , 24bc . , and a connected TiN layer 34c, and a TiN layer 34d surrounding and connected to the HfO 2 layer 27b covering the Si bases 24ad and 24bd.
  • a metal electrode layer 40 connected to the N + layers 30aa to 30ad and 30ca to 30cd is formed.
  • a metal electrode layer 41a connected to the N + layers 30ba to 3bd and a metal electrode layer 41b connected to the N + layers 30da to 30dd are formed.
  • a SiO 2 layer 37a surrounding the N + layers 30aa to 30ad and 30ca to 30cd and a SiO 2 layer 37b surrounding the N + layers 30aa to 30ad and 30ca to 30cd are formed.
  • a SiO 2 layer 38 is then formed over the entire surface.
  • the metal electrode layer 40 is connected to the source line SL.
  • TiN layer 33 is connected to plate line PL.
  • the TiN layer 34a is connected to the first word line WL1, the TiN layer 34b is connected to the second word line WL2, the TiN layer 34c is connected to the third word line WL3, and the TiN layer 34d is connected to the fourth word line WL4.
  • the metal electrode layer 41a is connected to the first bit line BL1, and the metal electrode layer 41b is connected to the second bit line BL2.
  • a HfO 2 layer (not shown) is coated all around the Si matrix 24aa-24bd.
  • a TiN layer (not shown) having the same film thickness is formed surrounding the HfO 2 layer by ALD (Atomic Layer Deposition), for example.
  • ALD Atomic Layer Deposition
  • the HfO 2 layer near the metal electrode and the TiN layer are removed by etching to form the HfO 2 layer 27b and the TiN layers 34a to 34d.
  • the distance L2 between the HfO 2 layers 27b surrounding the Si base bodies 24aa-24bd is more than twice the film thickness L1 of the TiN layers 34a-34d.
  • the TiN layers 34a to 34d can be formed apart in the direction perpendicular to the substrate 20.
  • the distance L3 between the HfO 2 layers 27b surrounding the Si bases 24aa to 24bd is smaller than twice the film thickness L1 of the TiN layers 34a to 34d.
  • the TiN layers 34a to 34d can be formed so as to be connected in the horizontal direction.
  • FIG. 6 schematically shows the appearance of the memory device shown in FIG.
  • the X-axis direction of the coordinates shown in FIG. 6 corresponds to the XX' direction in FIG. 5, the Y-axis direction to the YY' direction in FIG. do.
  • each of the Si bases 24aa, 24ab, 24ac, 24ad, 24ba, 24bb, 24bc, and 24bd shown in FIG. and extends in the X-axis direction.
  • the metal electrode layers 40 connected to the N + layers 30aa, 30ab, 30ac, 30ad, 30ca, 30cb, 30cc and 30cd shown in FIG. 5 are connected to the source line SL.
  • a TiN layer 33 surrounding and connecting the Si bases 24aa, 24ab, 24ac, 24ad, 24ba, 24bb, 24bc, and 24bd shown in FIG. 5 is connected to the plate line PL.
  • the TiN layer 34a surrounding and connecting the Si bases 24aa and 24ba is connected to the first word line WL1
  • the TiN layer 34b surrounding and connecting the Si bases 24ab and 24bb is connected to the second word line WL2.
  • a TiN layer 34c surrounding and connected to the Si bases 24ac and 24bc is connected to the third word line WL3.
  • a TiN layer 34d surrounding and connected to the Si bases 24ad and 24bd is connected to the fourth word line WL4.
  • a metal electrode layer 41a connected to the N + layers 30ba to 30bd in FIG. 5 is connected to the first bit line BL1.
  • a metal electrode layer 41b connected to the N + layers 30da to 30dd is connected to the second bit line BL2.
  • the TiN layers 34a-34d connected to the word lines WL1-WL4 are parallel to the substrate 20.
  • Metal electrode layers 41 a and 41 b connected to bit lines BL 1 and BL 2 are formed extending in the direction perpendicular to substrate 20 . When viewed in the ZY plane, the TiN layers 34a-34d and the metal electrode layers 41a and 41b are orthogonal.
  • two 2-row, 4-stage dynamic flash memories shown in FIG. 6 can be arranged in the X direction so as to share the metal electrode layers 34a to 34d connected to the bit lines BL1 and BL2 of both.
  • the bit lines BL1 and BL2 are arranged in the center, and the source lines SL are arranged on both sides.
  • the number of word lines WL1 to WL4 connected to the bit lines BL1 and BL2 can be increased from four in FIG. 5 to eight by this arrangement.
  • high integration of dynamic flash memory can be achieved.
  • by connecting two or more dynamic flash memories high integration can be achieved.
  • TiN layers 34a to 34d connected to word lines WL1 to WL4 in FIG. 6 are rotated by 90 degrees to form TiN layers 34A, 34B, 34C, and 34D extending in the Z direction.
  • the metal electrode layers 41a and 41b connected to the bit lines BL1 and BL2 in FIG. 6 are rotated by 90 degrees to form the metal electrode layers 41A and 41B extending in the X direction.
  • a dynamic flash memory with 4 columns and 2 stages can be formed as in FIG.
  • a plurality of dynamic flash memory cells can be connected to increase the number of word lines WL connected to one bit line BL.
  • high integration can be achieved by sharing the adjacent dynamic flash memory cells of the source line SL and the bit line BL.
  • FIG. 1 has been described using the first channel region 7a and the second channel region 7b having rectangular vertical cross sections, but these vertical cross sections may be trapezoidal. Further, each of the vertical cross sections of the first channel region 7a and the second channel region 7b may be rectangular or trapezoidal.
  • the dynamic flash memory operation can be performed.
  • the dynamic flash memory operation can also be performed by dividing the first gate conductor layer 5a into a plurality of conductor layers and driving each one synchronously or asynchronously.
  • the second gate conductor layer 5b can be divided into multiple conductor layers and driven synchronously or asynchronously to achieve dynamic flash memory operation.
  • a dynamic flash memory operation is also performed in a structure in which the conductivity of each of the N + layers 3a and 3b and the Si matrix 2 of the P layer is reversed.
  • electrons are the majority carriers in the N-type Si matrix 2a. Therefore, the electron group generated by impact ionization is stored in the channel region 7, and the "1" state is set.
  • the impurity concentration of the first channel region 7a and the second channel region 7b may be different. Also, different semiconductor materials may be used for the first channel region 7a and the second channel region 7b.
  • the voltage of the word line WL of the plate line PL of the dynamic flash memory cell according to the embodiment of the present invention fluctuates up and down when the dynamic flash memory cell performs write and read operations.
  • the plate line PL serves to reduce the capacitive coupling ratio between the word line WL and the channel region 7 .
  • the influence of the voltage change in the channel region 7 when the voltage of the word line WL swings up and down can be significantly suppressed.
  • the threshold voltage difference indicating logic "0" and "1” can be increased. This leads to increased operating margins for dynamic flash memory cells.
  • the distance L2 between the HfO 2 layers 27b surrounding the Si base bodies 24aa to 24bd in the direction perpendicular to the substrate 20 is twice the thickness L1 of the TiN layers 34a to 34d.
  • the TiN layers 34a-34d can be formed apart in the direction perpendicular to the substrate 20.
  • the distance L3 between the HfO 2 layers 27b surrounding the Si bases 24aa-24bd is less than twice the film thickness L1 of the TiN layers 34a-34d.
  • the TiN layers 34a to 34d can be formed by connecting them in the horizontal direction.
  • the TiN layers 34a to 34d are connected and extended in the horizontal direction and connected to the word lines WL1 to WL4 separated from each other in the vertical direction.
  • 34a-34d can be easily formed. As a result, the manufacturing method can be simplified.
  • the dynamic flash memory can be highly integrated by sharing the source line SL of the adjacent dynamic flash memory cells.
  • the gate conductor layer 5a connected to the plate line PL may be a single layer or a combination of multiple conductor material layers.
  • the gate conductor layer 5b connected to the word line WL may be a single layer or a combination of multiple conductor material layers.
  • the outside of the gate conductor layer may be connected to a wiring metal layer such as W, for example. This also applies to other embodiments according to the present invention.
  • the horizontal length of the first gate conductor layer 5a connected to the plate line PL is made longer than the horizontal length of the first gate conductor layer 5b connected to the word line WL.
  • the addition of the plate line PL alone reduces the capacitive coupling ratio (C WL /(C PL +C WL +C BL +C SL )) of the word line WL to the channel region 7 .
  • the potential variation ⁇ V FB of the channel region 7 of the floating body becomes small.
  • the voltage of the plate line PL in the description of the first embodiment may be applied with a fixed voltage of 2 V, for example, regardless of each operation mode. Also, the voltage of the plate line PL may be applied, for example, 0 V only when erasing. Also, the voltage of the plate line PL may be a fixed voltage or a voltage that varies with time as long as it satisfies the conditions for dynamic flash memory operation.
  • the shape of the vertical cross section of the first channel region 7a and the second channel region 7b was circular.
  • the shape of the cross section may be a circular shape, a rectangular shape, an elliptical shape, or a shape elongated in one direction as shown in FIG.
  • Si base bodies having different shapes in the logic circuit area according to the logic circuit design.
  • the source line SL is negatively biased during the erasing operation to pull out the group of holes in the channel region 7 which is the floating body FB. may be negatively biased, or the source line SL and the bit line BL may be negatively biased to perform the erase operation. Alternatively, the erase operation may be performed under other voltage conditions. This also applies to other embodiments according to the present invention.
  • FIG. 1 there may be an N-type or P-type impurity layer between the N + layer 3a and the first channel region 7a.
  • An N-type or P-type impurity layer may be provided between the N + layer 3b and the second channel region 7b. This also applies to other embodiments according to the present invention.
  • the acceptor impurity concentration may be different between the first channel region 7a and the second channel region 7b. This also applies to other embodiments according to the present invention.
  • the N + layers 3a and 3b in the first embodiment may be formed of other semiconductor material layers containing donor impurities.
  • the N + layer 3a and the N + layer 3b may be formed of different semiconductor material layers. This also applies to other embodiments according to the present invention.
  • the boundary between the first channel region 7a and the second channel region 7b in the horizontal direction in FIG. 2 may be on the channel region 7a side. The same applies to other embodiments according to the present invention.

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Abstract

基板１に平行して、Ｎ+層３ａと、第１のＳｉ母体２ａと第２のＳｉ母体２ｂからなるＳｉ母体２と、Ｎ+層３ｂと、が繋がってある。そして、第１のＳｉ母体２ａを囲んだ第１のゲート絶縁層４ａと、第２のＳｉ母体２ｂを囲んだ第２のゲート絶縁層４ｂと、がある。そして、第１のゲート絶縁層４ａを囲んだ第１のゲート導体層５ａと、第２のゲート絶縁層４ｂを囲んだ第２のゲート導体層５ｂと、がある。そして、第１のゲート導体層５ａはプレート線ＰＬに接続され、第２のゲート導体層５ｂはワード線５ｂに接続されている。Ｎ+層３ａはソース線に接続され、Ｎ+層３ｂはビット線ＢＬに接続されている。これにより、１つのダイナミック フラッシュ メモリセル９が形成されている。そして、基板１に対して、垂直方向、及び水平方向に複数のセルが配置されて、ダイナミック フラッシュ メモリが形成される。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置。
　近年、ＬＳＩ（Large Scale Integration)技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図８に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作を、図９に、動作上の問題点を、図１０に、読出し動作を示す（非特許文献７～１０を参照）。
　図８にＤＲＡＭメモリセルの書込み動作を示す。図８（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１０１に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０ａのフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０ａが１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。このＭＯＳトランジスタ１１０ａ、１個で構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０ａを線形領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層１０４に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０ａを動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される（インパクトイオン化現象）。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図８（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図８（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０ａと“０”書込みのメモリセル１１０ｂが存在する。図８（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０ａ（図８（ｂ））と、生成された正孔が吐き出されたメモリセル１１０ｂ（図８（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０ａのフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、メモリセル１１０ａのしきい値電圧は、メモリセル１１０ｂのしきい値電圧よりも低くなる。その様子を図８（ｄ）に示す。
　次に、この１個のＭＯＳトランジスタで構成されたメモリセルの動作上の問題点を図９を用いて、説明する。図９（ａ）に示したように、フローティングボディ１０２の容量ＣFBは、ワード線の接続されたゲートとフローティングボディ１０２間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（２）
で表される。したがって、書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図９（ｂ）に示している。書込み時にワード線電圧ＶWLが０ＶからＶProgWLに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へのワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) × VProgWL　（３）
で表される。
ここで、
β＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) 　　　　　　　　　（４）
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線とフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×β＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図１０に読出し動作を示す。図１０（ａ）は、“１”書込み状態を、図１０（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、図１０（ｃ）に示すように、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ない。この動作マージンが小さいことが、本ＤＲＡＭメモリセルの大きい問題であった。加えて、このＤＲＡＭメモリセルを高密度化する課題がある。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態のＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。そして、上記問題を解決すると共に、ＤＲＡＭメモリセルを高性能化と、高密度化する必要がある。
　上記の課題を解決するために、本発明に係るメモリ装置は、
　基板に対して、平行して、且つ水平方向に伸延した第１の半導体母体と、
　前記第１の半導体母体と垂直方向に離れてあり、且つ平面視で前記第１の半導体母体と重なった第２の半導体母体と、
　前記第１の半導体母体の一方の端に繋がる第１の不純物層と、他方の端に繋がる第２の不純物層と、
　前記第２の半導体母体の前記一方の端に繋がる第３の不純物層と、前記他方の端に繋がる第４の不純物層と、
　前記第１の不純物層に繋がる前記第１の半導体母体の第１の領域と、前記第３の不純物層に繋がる前記第２の半導体母体の第１の領域を覆った第１のゲート絶縁層と、
　前記第１のゲート絶縁層に繋がり、前記第１の半導体母体の第２の領域と、前記第２の半導体母体の第２の領域を覆った第２のゲート絶縁層と、
　前記第１のゲート絶縁層を囲み、かつ前記第１の半導体母体と前記第２の半導体母体の共通ゲートとなる第１のゲート導体層と、
　前記第１の半導体母体の前記第２の領域を囲んだ前記第２のゲート絶縁層を囲んだ第２のゲート導体層と、
　前記第２の半導体母体の前記第２の領域を囲んだ前記第２のゲート絶縁層を囲み、前記第２のゲート導体層と電気的に離間した第３のゲート導体層と、
　前記１の不純物層と、前記２の不純物層と、前記第３の不純物層と、前記第４の不純物層と、前記１のゲート導体層と、前記２のゲート導体層と、前記第３のゲート導体層に印加する電圧を制御して、前記第１の半導体母体内、前記第２の半導体母体内に流す電流によるインパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生させた電子群及び正孔群の内、前記第１の半導体母体、前記第２の半導体母体の少数キャリアの前記電子群または前記正孔群を、前記第１の不純物層、または前記第２の不純物層の一方、又は両方から、そして、前記第３の不純物層、または前記第４の不純物層の一方、又は両方から、除去するメモリ書き込み動作と、
　前記第１の半導体母体と前記第２の半導体母体の多数キャリアである前記正孔群または前記電子群の一部または全てを、前記第１の半導体母体内と前記第２の半導体母体内に残存させる、メモリ書き込み動作と、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方、そして前記第３の不純物層と、前記第４の不純物層の一方もしくは両方から、多数キャリアである前記正孔群または前記電子群のうちの残存する前記正孔群または前記電子群を抜きとる、メモリ消去動作とを行う、
　ことを特徴とする（第１発明）。
　上記の第１発明において、前記第１の不純物層と前記第３の不純物層が、ソース線に繋がる第１の配線導体層に接続していることを特徴とする（第２発明）
　上記の第１発明において、前記第２の不純物層と、前記第４の不純物層とが、第１のビット線に繋がる第２の配線導体層に接続し、且つ前記第２のゲート導体層と、前記第３のゲート導体層とが分離していることを特徴とする（第３発明）。
　上記の第１発明において、前記第２のゲート導体層と、前記第３のゲート導体層と、が接続し、且つ前記第２の不純物層と、前記第４の不純物層とが、互いに分離した前記第１のビット線に接続していることを特徴とする（第４発明）。
　前記第２のゲート導体層がプレート線につながっていることを特徴とす（第５発明）。
　上記の第１発明において、
　垂直方向において、前記第１の半導体母体と同じ高さで、且つ平行して伸延した第３の半導体母体と、
　垂直方向において、前記第２の半導体母体と同じ高さで、且つ平行して伸延した第４の半導体母体と、
　前記第３の半導体母体の一方の端に繋がる第５の不純物層と、他方の端に繋がる第６の不純物層と、
　前記第４の半導体母体の前記一方の端に繋がる第７の不純物層と、前記他方の端に繋がる第８の不純物層と、
　前記第５の不純物層に繋がる前記第３の半導体母体の第１の領域と、前記第７の不純物層に繋がる前記第４の半導体母体の第１の領域とを覆った前記第１のゲート絶縁層と、
　前記第１のゲート絶縁層に繋がり、前記第３の半導体母体の第２の領域と、前記第４の半導体母体の第２の領域を覆った前記第２のゲート絶縁層と、
　前記第１のゲート絶縁層を囲み、前記第１の半導体母体と、前記第２の半導体母体と、前記第３半導体母体と、前記第４お半導体母体の共通ゲートとなる前記第１のゲート導体層と、
　前記第３の半導体母体の前記第２の領域を囲んだ前記第２のゲート絶縁層を囲み、前記第１の半導体母体と、前記第３の半導体母体の共通ゲートとなる前記第２のゲート導体層と、
　前記第４の半導体母体の前記第２の領域を囲んだ前記第２のゲート絶縁層を囲み、前記第２の半導体母体と、前記第４の半導体母体の共通ゲートとなる前記第３のゲート導体層と、を有して、第１のダイナミック フラッシュ メモリを構成する、
　ことを特徴とする（第６発明）。
　上記の第６発明において、前記基板に対し、垂直方向において、前記第２のゲート導体層の厚さである第１の長さの２倍が、対面した前記第１の半導体母体と前記第２の半導体母体とを囲む前記第２のゲート絶縁層２７ｂ間の距離である第２の長さより小さく、且つ、水平方向において、対面した前記第１の半導体母体と前記第３の半導体母体とを囲む前記第２のゲート絶縁層２７ｂ間の距離である第３の長さより大きいことを特徴とする（第７発明）。
　上記の第６発明において、前記第１の不純物層と、前記第３の不純物層と、前記第５の不純物層と、前記第７の不純物層と、が前記ソース線に繋がる前記第１の配線導体層に接続していることを特徴とする（第８発明）。
　上記の第６発明において、前記第６の不純物層と、前記第８の不純物層とが、前記第２の配線導体層と分離した第３の配線導体層に接続していることを特徴とする（第９発明）。
　上記の第２発明において、前記第１のダイナミック フラッシュ メモリセルの前記第１の配線導体層が、隣接する第２のダイナミック フラッシュメモリセルと前記ソース線を共有していることを特徴とする（第１０発明）。
　上記の第３発明において、前記第１のダイナミック フラッシュ メモリセルの前記第２の配線導体層が隣接する第３のダイナミック フラッシュメモリセルと前記第１のビット線を共有していることを特徴とする（第１１発明）。
第１実施形態に係るＳＧＴを有するメモリセルの構造図である。 第１実施形態に係るＳＧＴを有するメモリセルの消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリセルの書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリセルの読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリセルの読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置の模式構造図である。 第２実施形態に係るＳＧＴを有するメモリ装置の模式構造図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の構造、駆動方式について、図面を参照しながら説明する。
　（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムと製造方法とを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４を用いてデータ書き込みメカニズムを説明する。そして、図５を用いてダイナミック フラッシュ メモリの製造方法を説明する
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板１（特許請求の範囲の「基板」の一例である）に平行に、Ｎ+層３ａ（特許請求の範囲の「第１の不純物層」の一例である）がある。そして、Ｎ+層３ａに繋がってシリコン半導体母体２（特許請求の範囲の「第１の半導体母体」の一例である）（以下、シリコン半導体母体を「Ｓｉ母体」と称する。）がある。そして、Ｓｉ母体２に繋がって、Ｎ+層３ｂ（特許請求の範囲の「第２の不純物層」の一例である）がある。Ｎ+層３ａ、３ｂ間のＳｉ母体２がチャネル領域７（特許請求の範囲の「チャネル領域」の一例である）となる。Ｓｉ母体２の一端に繋がる部分の第１のチャネル領域７ａを囲んで第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）がある。そして、第１のＳｉチャネル領域７ａに繋がった、第２のチャネル領域７ｂがある。第２のチャネル領域７ｂの一端はＮ+層３ｂに繋がっている。そして、第２のチャネル領域２ｂを囲んで第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）がある。そして、第１のゲート絶縁層４ａを囲んで第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）があり、第２のゲート絶縁層４ｂを囲んで、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がある。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６により分離されている。これによりＮ+層３ａ、３ｂ、第１のチャネル領域７ａ、第２のチャネル領域７ｂ、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセル９が形成される。そして、Ｎ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、Ｎ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａはプレート線ＰＬ（特許請求の範囲の「第１の駆動制御線」の一例である）に、第２のゲート導体層５ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。プレート線ＰＬに接続している、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬに接続している、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。メモリ装置では、上述のダイナミック フラッシュ メモリセル９が、基板１に対して、垂直方向、及び水平方向に複数配置されて、ダイナミック フラッシュ メモリが形成される。
　なお、図１では、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量より、大きくなるように第１のゲート導体層５ａの水平方向におけるゲート長を、第２のゲート導体層５ｂのゲート長より長くしている。しかし、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くせずに、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くしてもよい。また、第１のゲート絶縁層４ａの誘電率を、第２のゲート絶縁層４ｂの誘電率より高くしてもよい。また、ゲート導体層５ａ、５ｂの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、第１のゲート導体層５ａのゲート容量が、第２のゲート導体層５ｂのゲート容量より、大きくしてもよい。
　また、第１のゲート導体層５ａを２つ以上に分割して、それぞれをプレート線の導体電極として、同期または非同期で動作させてもよい。同様に、第２のゲート導体層５ｂを２つ以上に分割して、それぞれをワード線の導体電極として、同期または非同期で動作させてもよい。これによっても、ダイナミック フラッシュ メモリ動作がなされる。
　図２を参照して、第１実施形態に係るダイナミック フラッシュ メモリセルの消去動作メカニズムを説明する。Ｎ+層３ａ、３ｂ間のチャネル領域７は、電気的に基板１から分離され、フローティングボディとなっている。図２（ａ）に、消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１１がチャネル領域７に蓄えられている状態を示す。そして。図２（ｂ）に示すように、消去動作時には、ソース線ＳＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域７の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層３ａとチャネル領域７のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域７に蓄えられていた、正孔群１１が、ソース部のＮ+層３ａに吸い込まれ、チャネル領域７の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域７の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域７の電位状態となる。このため、フローティングボディのチャネル領域７の電位が負の電圧になると、ダイナミック フラッシュ メモリセル９のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図２（ｃ）に示すように、このワード線ＷＬが接続された第２のゲート導体層５ｂのしきい値電圧は高くなる。このチャネル領域７の消去状態は論理記憶データ“０”となる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件と、フローティングボディの電位は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
　図３に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。図３（ａ）に示すように、ソース線ＳＬの接続されたＮ+層３ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層３ｂに例えば３Ｖを入力し、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、２Ｖを入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂに、例えば、５Ｖを入力する。その結果、図３（ａ）で示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内側のチャネル領域７に反転層１２ａが形成され、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作させる。この結果、プレート線ＰＬの接続された第１のゲート導体層５ａの内側の反転層１２ａには、ピンチオフ点１３が存在する。一方、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作させる。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内側には、ピンチオフ点は存在せずに全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層５ｂの内側に全面に形成された反転層１２ｂは、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域７の第１の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線ＢＬの接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる。また、“１”書込みにおいて、ゲート誘起ドレインリーク（ＧＩＤＬ：Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ、生成された正孔群でフローティングボディＦＢ内を満たしてもよい（非特許文献７を参照）。
　そして、図３（ｂ）に示すように、生成された正孔群１１は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ+層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図３（ｃ）に示すように、ワード線ＷＬの接続された第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域７の書込み状態を論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、上記の第１の境界領域に替えて、Ｎ+層３ａとチャネル領域７との間の第２の境界領域、または、Ｎ+層３ｂとチャネル領域７との間の第３の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１１でチャネル領域７を充電しても良い。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作条件であってもよい。
　図４Ａ、図４Ｂを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作を説明する。図４Ａ（ａ）～図４Ａ（ｃ）を用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図４Ａ（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図４Ａ（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域７がフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図４Ａ（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図４Ｂ（ａ）～図４Ｂ（ｃ）を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作時の、２つの第１のゲート導体層５ａと第２のゲート導体層５ｂとのゲート容量の大小関係と、これに関係する動作を説明する。ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量は、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さく設計することが望ましい。図４Ｂ（ａ）にダイナミック フラッシュ メモリの１セルの等価回路を示す。そして、図４Ｂ（ｂ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣWLは第２のゲート導体層５ｂの容量であり、CPLは第１のゲート導体層５ａの容量であり、ＣBLはドレインとなるＮ+層３ｂとチャネル領域７との間のＰＮ接合の容量であり、CSLはソースとなるＮ+層３ａとチャネル領域７との間のＰＮ接合の容量である。図４Ｂ（ｃ）に示すように、ワード線ＷＬの電圧が振幅すると、その動作がチャネル領域７にノイズとして影響を与える。この時のチャネル領域７の電位変動ΔＶFBは、
ΔＶFB ＝ CWL/(CPL＋CWL＋CBL＋CSL) × ＶReadWL　　（１）
となる。ここで、ＶReadWLはワード線ＷＬの読出し時の振幅電位である。式（１）から明らかなようにチャネル領域７の全体の容量CPL＋CWL＋CBL＋CSLに比べて、CWLの寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件と、フローティングボディの電位は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
　図５を用いて第１実施形態のダイナミック フラッシュ メモリの構造図を示す。ここでは、図１で説明したダイナミック フラッシュ メモリセルが平面視において２列、垂直方向に４段に形成されている。（ａ）図は（ｂ）図をＡ－Ａ’線に沿った水平面で見たダイナミック フラッシュ メモリセルの平面図である。そして、（ｂ）図は（ａ）図におけるＸ－Ｘ’線に沿った断面図である。そして、（ｃ）図は（ａ）図におけるＹ－Ｙ’線に沿った断面図である。実際のダイナミック フラッシュ メモリでは、これらダイナミック フラッシュ メモリセルが多段で、且つ多く２次元状に配置して形成される。
　図５に示すように、基板２０（特許請求の範囲の「基板」の一例である）とＳｉＯ2層２５との上に、垂直方向に互いに分離して、第１の列に下からＳｉ母体２４ａａ（特許請求の範囲の「第１の半導体母体」の一例である）、２４ａｂ（特許請求の範囲の「第２の半導体母体」の一例である）、２４ａｃ、２４ａｄが形成され、第２の列に、下からＳｉ母体２４ｂａ、２４ｂｂ、２４ｂｃ、２４ｂｄが形成されている。そして、Ｓｉ母体２４ａａ、２４ａｂ、２４ａｃ、２４ａｄのそれぞれの両端にＮ+層３０ａａ（特許請求の範囲の「第１の不純物層」の一例である）、３０ａｂ（特許請求の範囲の「第３の不純物層」の一例である）、３０ａｃ、３０ａｄ、３０ｂａ（特許請求の範囲の「第２の不純物層」の一例である）、３０ｂｂ（特許請求の範囲の「第４の不純物層」の一例である）、３０ｂｃ、３０ｂｄが形成されている。そして、Ｓｉ母体２４ｂａ、２４ｂｂ、２４ｂｃ、２４ｂｄのそれぞれの両端にＮ+層３０ｃａ（図示せず）、３０ｃｂ（図示せず）、３０ｃｃ（図示せず）、３０ｃｄ、３０ｄａ（図示せず）、３０ｄｂ（図示せず）、３０ｄｃ（図示せず）、３０ｄｄが形成されている。そして、Ｓｉ母体２４ａａ～２４ｂｄとＮ+層３０ａａ～３０ｂｄを支えるスペーサ材料層２６ａ、２６ｂが形成されている。そして、第１の列のＳｉ母体２４ａａ～２４ａｄに繋がるＮ+層３０ａａ～３０ａｄと、第２の列のＳｉ母体２４ｂａ～２４ｂｄに繋がるＮ+層３０ｃａ～３０ｄｄ側のＳｉ母体２４ａａ～２４ｂｄの片方部分を囲んでＨｆＯ2層２７ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）が形成されている。そして、ＨｆＯ2層２７ａに繋がり、且つ他方側のＳｉ母体２４ａａ～２４ｂｄを囲んでＨｆＯ2層２７ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。そして、ＨｆＯ2層２７ａを囲みＴｉＮ層３３（特許請求の範囲の「第１のゲート導体層」の一例である）が、Ｓｉ母体２４ａａ～２４ｂｄ間に繋がって形成されている。そして、Ｓｉ母体２４ａａ、２４ｂａを覆ったＨｆＯ2層２７ｂを囲み、且つ繋がったＴｉＮ層３４ａ（特許請求の範囲の「第２のゲート導体層」の一例である）と、Ｓｉ母体２４ａｂ、２４ｂｂを覆ったＨｆＯ2層２７ｂを囲み、且つ繋がったＴｉＮ層３４ｂ（特許請求の範囲の「第３のゲート導体層」の一例である）と、Ｓｉ母体２４ａｃ、２４ｂｃを覆ったＨｆＯ2層２７ｂを囲み、且つ繋がったＴｉＮ層３４ｃと、Ｓｉ母体２４ａｄ、２４ｂｄを覆ったＨｆＯ2層２７ｂを囲み、且つ繋がったＴｉＮ層３４ｄと、が形成されている。そして、Ｎ+層３０ａａ～３０ａｄ、３０ｃａ～３０ｃｄに繋がった金属電極層４０が形成されている。そして、Ｎ+層３０ｂａ～３ｂｄに繋がった金属電極層４１ａと、Ｎ+層３０ｄａ～３０ｄｄに繋がった金属電極層４１ｂと、が形成されている。そして、Ｎ+層３０ａａ～３０ａｄ、３０ｃａ～３０ｃｄを囲んだＳｉＯ2層３７ａと、Ｎ+層３０ａａ～３０ａｄ、３０ｃａ～３０ｃｄを囲んだＳｉＯ2層３７ｂと、が形成されている。そして、ＳｉＯ2層３８が全体を覆って形成されている。
　図５において、金属電極層４０はソース線ＳＬに接続されている。ＴｉＮ層３３はプレート線ＰＬに接続されている。ＴｉＮ層３４ａは第１のワード線ＷＬ１に、ＴｉＮ層３４ｂは第２のワード線ＷＬ２に、ＴｉＮ層３４ｃは第３のワード線ＷＬ３に、ＴｉＮ層３４ｄは第４のワード線ＷＬ４に、それぞれ接続されている。そして、金属電極層４１ａは第１のビット線ＢＬ１に、金属電極層４１ｂは第２のビット線ＢＬ２に接続されている。これにより、基板２０上に、平面視において２列、垂直方向に４段のメモリセルよりなるダイナミック フラッシュ メモリが形成される。
　図５において、Ｓｉ母体２４ａａ～２４ｂｄの全体を囲んで、ＨｆＯ2層（図示せず）を被覆する。そして、このＨｆＯ2層を囲んで全体を同じ膜厚のＴｉＮ層（図示せず）を、例えばＡＬＤ（Atomic Layer Deposition）法で形成する。そして、金属電極寄りのＨｆＯ2層と、ＴｉＮ層と、をエッチングにより除去することにより、ＨｆＯ2層２７ｂとＴｉＮ層３４ａ～３４ｄを形成する。図５（ｃ）に示すように、基板２０に対して垂直方向において、Ｓｉ母体２４ａａ～２４ｂｄ間を囲んだＨｆＯ2層２７ｂ間の距離Ｌ２がＴｉＮ層３４ａ～３４ｄの膜厚Ｌ１の２倍より大きくすることにより、基板２０に対して垂直方向においてＴｉＮ層３４ａ～３４ｄ間を離して形成することができる。そして、基板２０に対して、水平方向において、Ｓｉ母体２４ａａ～２４ｂｄ間を囲んだＨｆＯ2層２７ｂ間の距離Ｌ３がＴｉＮ層３４ａ～３４ｄの膜厚Ｌ１の２倍より小さくすることにより、基板２０に対して水平方向においてＴｉＮ層３４ａ～３４ｄ間を繋げて形成することができる。
　図６に、図５に示したメモリ装置の外観を模式的に示す。図６に示した座標のＸ軸方向は、図５のＸ－Ｘ’方向に、Ｙ軸方向は図５のＹ－Ｙ’方向に、Ｚ軸方向は、基板２０に垂直な方向にそれぞれ対応する。図６では見えないが、図５に示したＳｉ母体２４ａａ、２４ａｂ、２４ａｃ、２４ａｄ、２４ｂａ、２４ｂｂ、２４ｂｃ、２４ｂｄのそれぞれは、ＴｉＮ層３３と、ＴｉＮ層３４ａ～３４ｄのうち対応するものの内部にあって、Ｘ軸方向に延在する。図５に示したＮ+層３０ａａ、３０ａｂ、３０ａｃ、３０ａｄ、３０ｃａ、３０ｃｂ、３０ｃｃ、３０ｃｄに接続した金属電極層４０はソース線ＳＬに繋がる。そして、図５に示したＳｉ母体２４ａａ、２４ａｂ、２４ａｃ、２４ａｄ、２４ｂａ、２４ｂｂ、２４ｂｃ、２４ｂｄを囲み、且つ繋がっているＴｉＮ層３３はプレート線ＰＬに繋がる。そして、Ｓｉ母体２４ａａ、２４ｂａを囲み、且つ繋がったＴｉＮ層３４ａが第１のワード線ＷＬ１に繋がり、Ｓｉ母体２４ａｂ、２４ｂｂを囲み、且つ繋がったＴｉＮ層３４ｂが第２のワード線ＷＬ２に繋がる。そして、Ｓｉ母体２４ａｃ、２４ｂｃを囲み、且つ繋がったＴｉＮ層３４ｃが第３のワード線ＷＬ３に繋がる。そして、Ｓｉ母体２４ａｄ、２４ｂｄを囲み、且つ繋がったＴｉＮ層３４ｄが第４のワード線ＷＬ４に繋がる。そして、図５における、Ｎ+層３０ｂａ～３０ｂｄに繋がった金属電極層４１ａが第１のビット線ＢＬ１に繋がっている。そして、Ｎ+層３０ｄａ～３０ｄｄに繋がった金属電極層４１ｂが第２のビット線ＢＬ２に繋がっている。図６に示すように、ワード線ＷＬ１～ＷＬ４に繋がるＴｉＮ層３４ａ～３４ｄは基板２０に対して平行してある。そして、ビット線ＢＬ１，ＢＬ２に繋がる金属電極層４１ａ、４１ｂは、基板２０に対して垂直方向に伸延して形成される。Ｚ－Ｙ面で見ると、ＴｉＮ層３４ａ～３４ｄと、金属電極層４１ａ、４１ｂとは直交してある。
　基板２０上に、２つの図６に示した２列４段ダイナミック フラッシュ メモリをＸ方向に、両者のソース線ＳＬに繋がる金属電極層４０を共有するように配置することができる。この場合、平面視（Ｘ－Ｙ面）で見ると、中央にソース線ＳＬが配置され、両側にビット線ＢＬ１，ＢＬ２が配置される。これにより、ダイナミック フラッシュ メモリの高集積化が図れる。
　また、２つの図６に示した２列４段ダイナミック フラッシュ メモリをＸ方向に、両者のビット線ＢＬ１，ＢＬ２に繋がる金属電極層３４ａ～３４ｄを共有するように配置することができる。この場合、平面視（Ｘ－Ｙ面）で見ると、中央にビット線ＢＬ１，ＢＬ２が配置され、両側にソース線ＳＬが配置される。これにより、図５では各ビット線ＢＬ１、ＢＬ２に繋がるワード線ＷＬ１～ＷＬ４の数が４つに対して、この配置により８個に増やすことができる。加えて、ダイナミック フラッシュ メモリの高集積化が図れる。なお、２つ以上のダイナミック フラッシュ メモリを繋げて、同じく高集積化が図れる。
　図７に示すように、図６おけるワード線ＷＬ１～ＷＬ４に繋がるＴｉＮ層３４ａ～３４ｄを、９０度回転させて、Ｚ方向に伸延するＴｉＮ層３４Ａ、３４Ｂ，３４Ｃ，３４Ｄを形成する。そして、図６おけるビット線ＢＬ１、ＢＬ２に繋がる金属電極層４１ａ，４１ｂを、９０度回転させて、Ｘ方向に伸延する金属電極層４１Ａ、４１Ｂを形成する。これによっても、図６と同じく４列２段のダイナミック フラッシュ メモリを形成することができる。そして、図６と同じ方法により、複数のダイナミック フラッシュ メモリセルを繋げて、１つのビット線ＢＬに繋がるワード線ＷＬの数を増やすことができる。また、図６と同様に、ソース線ＳＬ、ビット線ＢＬの隣接ダイナミック フラッシュ メモリセルの共有化により高集積化が図れる。
　また、図１は、矩形状の垂直断面を有する第１のチャネル領域７ａ、第２チャネル領域７ｂを用いて説明したが、これらの垂直断面形状は台形状であってもよい。また、第１のチャネル領域７ａ、第２チャネル領域７ｂの垂直断面のそれぞれが矩形状と、台形状とに異なっていてもよい。
　また、図１における、第１のゲート導体層５ａは、第１のゲート絶縁層４ａの一部を囲んでいても、ダイナミック フラッシュ メモリ動作を行うことができる。また、第１のゲート導体層５ａを複数の導体層に分割して、それぞれを同期、または非同期で駆動してもダイナミック フラッシュ メモリ動作を行うことができる。同様に、第２のゲート導体層５ｂを複数の導体層に分割して、それぞれを同期、または非同期で駆動してもダイナミック フラッシュ メモリ動作を行うことができる。
　また、Ｎ+層３ａ、３ｂ、Ｐ層のＳｉ母体２のそれぞれの導電性を逆にした構造においても、ダイナミック フラッシュ メモリ動作がなされる。この場合、Ｎ型のＳｉ母体２ａでは、多数キャリアは電子になる。従って、インパクトイオン化により生成された電子群がチャネル領域７に蓄えられて、“１”状態が設定される。
　また、第１のチャネル領域７ａと、第２のチャネル領域７ｂの不純物濃度が異なってもよい。また、第１のチャネル領域７ａと、第２のチャネル領域７ｂに異なる半導体材料を用いてもよい。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本発明の実施形態に係るダイナミック フラッシュ メモリセルのプレート線ＰＬはダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（特徴２）
　図５を用いて示したように、基板２０に対して、垂直方向において、Ｓｉ母体２４ａａ～２４ｂｄ間を囲んだＨｆＯ2層２７ｂ間の距離Ｌ２がＴｉＮ層３４ａ～３４ｄの膜厚Ｌ１の２倍より大きくすることにより、基板２０に対する垂直方向においてＴｉＮ層３４ａ～３４ｄ間を離して形成することができる。そして、基板２０に対する水平方向において、Ｓｉ母体２４ａａ～２４ｂｄ間を囲んだＨｆＯ2層２７ｂ間の距離Ｌ３がＴｉＮ層３４ａ～３４ｄの膜厚Ｌ１の２倍より小さくすることにより、基板２０に対して水平方向においてＴｉＮ層３４ａ～３４ｄ間を繋げて形成することができる。これは、例えばＴｉＮ層３４ａ～３４ｄを同じ膜厚で堆積出来るＡＬＤ法で形成することにより、水平方向に繋がり、且つ伸延し、且つ垂直方向において、互いに分離したワード線ＷＬ１～ＷＬ４に繋がるＴｉＮ層３４ａ～３４ｄを容易に形成することができる。これにより、製造方法の簡易化が図れる。
（特徴３）
　図６で説明したように、隣接して設けたダイナミック フラッシュ メモリセルのソース線ＳＬを共有することにより、ダイナミック フラッシュ メモリの高集積化が図れる。
　（特徴４）
　図６で説明したように、隣接して設けたダイナミック フラッシュ メモリセルのビット線ＢＬを共有することにより、各ビット線ＢＬに繋がるワード線ＷＬの数を増やすと共に、ダイナミック フラッシュ メモリの高集積化が図れる。
　（その他の実施形態）
　なお、第１実施形態では、プレート線ＰＬに繋がるゲート導体層５ａは、単層または複数の導体材料層を組み合わせて用いてもよい。同じく、ワード線ＷLに繋がるゲート導体層５ｂは、単層または複数の導体材料層を組み合わせて用いてもよい。また、ゲート導体層の外側を、例えばＷなどの配線金属層に繋がっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　なお、図１において、プレート線ＰＬの接続する第１のゲート導体層５ａの水平方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの水平方向の長さより更に長くして、CPL＞CWLとした。しかし、プレート線ＰＬを付加することだけでも、ワード線WLのチャネル領域７に対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域７の電位変動ΔＶFBは、小さくなる。
　また、第１実施形態の説明におけるプレート線ＰＬの電圧は、各動作モードに関わらず、例えば、２Ｖの固定電圧を印加しても良い。また、プレート線ＰＬの電圧は、消去時のみ、例えば、０Ｖを印加しても良い。また、プレート線ＰＬの電圧は、ダイナミック フラッシュ メモリ動作ができる条件を満たす電圧であれば、固定電圧、または時間的に変化する電圧を与えてもよい。
　また、第１実施形態では、第１のチャネル領域７ａ、第２のチャネル領域７ｂの垂直断面の形状は、円形状であったが、第１のチャネル領域７ａ、第２のチャネル領域７ｂの垂直断面の形状は、円形の他、図５に示したように四角形、楕円、一方方向に長く伸びた形状などであってもよい。そして、ダイナミック フラッシュ メモリセル領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、形状の異なるＳｉ母体を混在して形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態の説明では、消去動作時にソース線ＳＬを負バイアスにして、フローティングボディＦＢであるチャネル領域７内の正孔群を引き抜いていたが、ソース線ＳＬに代わり、ビット線ＢＬを負バイアスにして、あるいは、ソース線ＳＬとビット線ＢＬを負バイアスにして、消去動作を行ってもよい。または、他の電圧条件により、消去動作を行ってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１において、Ｎ+層３ａと、第１のチャネル領域７ａとの間に、Ｎ型、またはＰ型の不純物層があってもよい。また、Ｎ+層３ｂと、第２のチャネル領域７ｂとの間に、Ｎ型、またはＰ型の不純物層があってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１において、第１のチャネル領域７ａ、第２のチャネル領域７ｂでアクセプタ不純物濃度が異なっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態における、Ｎ+層３ａ、３ｂは、ドナー不純物を含んだ、他の半導体材料層より形成されてもよい。また、Ｎ+層３ａと、Ｎ+層３ｂは異なる半導体材料層で形成されてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１における、水平方向における、第１のチャネル領域７ａ、第２のチャネル領域７ｂの境界は、絶縁層６の位置にあってもよいし、または第１のチャネル領域７ａ側、または第２のチャネル領域７ａ側にあってもよい。のことは、本発明に係るその他の実施形態においても同様である。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いたメモリ装置によれば、高密度で、かつ高性能のダイナミック フラッシュ メモリが得られる。
１、２０　基板
２，２４ａａ、２４ａｂ、２４ａｃ、２４ａｄ、２４ｂａ、２４ｂｂ、２４ｂｃ、２４ｂｄ　Ｓｉ母体
３ａ、３ｂ、３０ａａ、３０ａｂ、３０ａｃ、３０ａｄ、３０ｂａ、３０ｂｂ、３０ｂｃ、３０ｂｄ、３０ｃａ、３０ｃｂ、３０ｃｃ、３０ｃｄ、３０ｄａ、３０ｄｂ、３０ｃｄ、３０ｄｄ　Ｎ+層
４ａ　第１のゲート絶縁層
４ｂ　第２のゲート絶縁層
５ａ　第１のゲート導体層
５ｂ　第２のゲート導体層
６　絶縁層
７　チャネル領域
７ａ　第１のチャネル領域
７ｂ　第２のチャネル領域
９　ダイナミック フラッシュ メモリセル
１１　正孔群
１２ａ、１２ｂ　反転層
１３　ピンチオフ点
ＳＬ　ソース線
ＰＬ　プレート線
ＷＬ、ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４　ワード線
ＢＬ、ＢＬ１，ＢＬ２　ビット線
２６ａ、２６ｂ　スペーサ材料層
２５、３１，３８　ＳｉＯ2層
２７ａ、２７ｂ　ＨｆＯ2層
３３，３４ａ、３４ｂ、３４ｃ、３４ｄ　ＴｉＮ層
４０，４１ａ、４１ｂ　金属電極層

Claims (11)

  1. 　基板に対して、平行して、且つ水平方向に伸延した第１の半導体母体と、
    　前記第１の半導体母体と垂直方向に離れてあり、且つ平面視で前記第１の半導体母体と重なった第２の半導体母体と、
    　前記第１の半導体母体の一方の端に繋がる第１の不純物層と、他方の端に繋がる第２の不純物層と、
    　前記第２の半導体母体の前記一方の端に繋がる第３の不純物層と、前記他方の端に繋がる第４の不純物層と、
    　前記第１の不純物層に繋がる前記第１の半導体母体の第１の領域と、前記第３の不純物層に繋がる前記第２の半導体母体の第１の領域を覆った第１のゲート絶縁層と、
    　前記第１のゲート絶縁層に繋がり、前記第１の半導体母体の第２の領域と、前記第２の半導体母体の第２の領域を覆った第２のゲート絶縁層と、
    　前記第１のゲート絶縁層を囲み、かつ前記第１の半導体母体と前記第２の半導体母体の共通ゲートとなる第１のゲート導体層と、
    　前記第１の半導体母体の前記第２の領域を囲んだ前記第２のゲート絶縁層を囲んだ第２のゲート導体層と、
    　前記第２の半導体母体の前記第２の領域を囲んだ前記第２のゲート絶縁層を囲み、前記第２のゲート導体層と電気的に離間した第３のゲート導体層と、
    　前記１の不純物層と、前記２の不純物層と、前記第３の不純物層と、前記第４の不純物層と、前記１のゲート導体層と、前記２のゲート導体層と、前記第３のゲート導体層に印加する電圧を制御して、前記第１の半導体母体内、前記第２の半導体母体内に流す電流によるインパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生させた電子群及び正孔群の内、前記第１の半導体母体、前記第２の半導体母体の少数キャリアの前記電子群または前記正孔群を、前記第１の不純物層、または前記第２の不純物層の一方、又は両方から、そして、前記第３の不純物層、または前記第４の不純物層の一方、又は両方から、除去するメモリ書き込み動作と、
    　前記第１の半導体母体と前記第２の半導体母体の多数キャリアである前記正孔群または前記電子群の一部または全てを、前記第１の半導体母体内と前記第２の半導体母体内に残存させる、メモリ書き込み動作と、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方、そして前記第３の不純物層と、前記第４の不純物層の一方もしくは両方から、多数キャリアである前記正孔群または前記電子群のうちの残存する前記正孔群または前記電子群を抜きとる、メモリ消去動作とを行う、
    　ことを特徴とする半導体素子を用いたメモリ装置。
  2. 　前記第１の不純物層と前記第３の不純物層が、ソース線に繋がる第１の配線導体層に接続している、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置
  3. 　前記第２の不純物層と、前記第４の不純物層とが、第１のビット線に繋がる第２の配線導体層に接続し、且つ前記第２のゲート導体層と、前記第３のゲート導体層と、が分離している、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  4. 　前記第２のゲート導体層と、前記第３のゲート導体層と、が接続し、且つ前記第２の不純物層と、前記第４の不純物層とが、互いに分離した前記第１のビット線に接続している、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  5. 　前記第２のゲート導体層がプレート線に繋がっている、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  6. 　垂直方向において、前記第１の半導体母体と同じ高さで、且つ平行して伸延した第３の半導体母体と、
    　垂直方向において、前記第２の半導体母体と同じ高さで、且つ平行して伸延した第４の半導体母体と、
    　前記第３の半導体母体の一方の端に繋がる第５の不純物層と、他方の端に繋がる第６の不純物層と、
    　前記第４の半導体母体の前記一方の端に繋がる第７の不純物層と、前記他方の端に繋がる第８の不純物層と、
    　前記第５の不純物層に繋がる前記第３の半導体母体の第１の領域と、前記第７の不純物層に繋がる前記第４の半導体母体の第１の領域とを覆った前記第１のゲート絶縁層と、
    　前記第１のゲート絶縁層に繋がり、前記第３の半導体母体の第２の領域と、前記第４の半導体母体の第２の領域を覆った前記第２のゲート絶縁層と、
    　前記第１のゲート絶縁層を囲み、前記第１の半導体母体と、前記第２の半導体母体と、前記第３半導体母体と、前記第４お半導体母体の共通ゲートとなる前記第１のゲート導体層と、
    　前記第３の半導体母体の前記第２の領域を囲んだ前記第２のゲート絶縁層を囲み、前記第１の半導体母体と、前記第３の半導体母体の共通ゲートとなる前記第２のゲート導体層と、
    　前記第４の半導体母体の前記第２の領域を囲んだ前記第２のゲート絶縁層を囲み、前記第２の半導体母体と、前記第４の半導体母体の共通ゲートとなる前記第３のゲート導体層と、を有して、第１のダイナミック フラッシュ メモリを構成する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  7. 　前記基板に対し、垂直方向において、前記第２のゲート導体層の厚さである第１の長さの２倍が、対面した前記第１の半導体母体と前記第２の半導体母体とを囲む前記第２のゲート絶縁層２７ｂ間の距離である第２の長さより小さく、且つ、水平方向において、対面した前記第１の半導体母体と前記第３の半導体母体とを囲む前記第２のゲート絶縁層２７ｂ間の距離である第３の長さより大きい、
    　ことを特徴とする請求項６に記載の半導体素子を用いたメモリ装置。
  8. 　前記第１の不純物層と、前記第３の不純物層と、前記第５の不純物層と、前記第７の不純物層と、が前記ソース線に繋がる前記第１の配線導体層に接続している、
    　ことを特徴とする請求項６に記載の半導体素子を用いたメモリ装置。
  9. 　前記第６の不純物層と、前記第８の不純物層とが、前記第２の配線導体層と分離した第３の配線導体層に接続している、
    　ことを特徴とする請求項６に記載の半導体素子を用いたメモリ装置。
  10. 　前記第１のダイナミック フラッシュ メモリセルの前記第１の配線導体層が、隣接する第２のダイナミック フラッシュメモリセルと前記ソース線を共有している、
    　ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
  11. 　前記第１のダイナミック フラッシュ メモリセルの前記第２の配線導体層が隣接する第３のダイナミック フラッシュメモリセルと前記第１のビット線を共有している、
    　ことを特徴とする請求項３に記載の半導体素子を用いたメモリ装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080280A (ja) * 2004-09-09 2006-03-23 Toshiba Corp 半導体装置およびその製造方法
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