JP7057035B1 - 半導体素子を用いたメモリ装置 - Google Patents

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Abstract

半導体素子を用いたメモリ装置は、プレート線PLと、ワード線WLと、ソース線SLと、ビット線BLと、に印加する電圧を制御して、チャネル半導体層の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により形成した正孔群を保持するデータ保持動作と、プレート線PLと、ワード線WLと、ソース線SLと、ビット線BLと、に印加する電圧を制御して、正孔群を前記チャネル半導体層の内部から除去するデータ消去動作と、を行う、複数のメモリセルCL11~CL33がブロック内に行列状に配列され、コントローラ回路33と、論物変換テーブル32により、論理ブロックアドレス36に記憶しているデータがダイナミック フラッシュ メモリのどの物理ブロックアドレス37に対応しているかを常に管理する。

Description

本発明は、半導体素子を用いたメモリ装置に関する。
近年、LSI(Large Scale Integration) 技術開発において、メモリ素子の高集積化と高性能化が求められている。
通常のプレナー型MOSトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、SGTのチャネルは、半導体基板の上表面に対して垂直な方向に延在する(例えば、特許文献1、非特許文献1を参照)。このため、SGTはプレナー型MOSトランジスタと比べ、半導体装置の高密度化が可能である。このSGTを選択トランジスタとして用いて、キャパシタを接続したDRAM(Dynamic Random Access Memory、例えば、非特許文献2を参照)、抵抗変化素子を接続したPCM(Phase Change Memory、例えば、非特許文献3を参照)、RRAM(Resistive Random Access Memory、例えば、非特許文献4を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるMRAM(Magneto-resistive Random Access Memory、例えば、非特許文献5を参照)などの高集積化を行うことができる。また、キャパシタを有しない、1個のMOSトランジスタで構成された、DRAMメモリセル(非特許文献7を参照)などがある。本願は、抵抗変化素子やキャパシタを有しない、MOSトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
図8(a)~(d)に、前述したキャパシタを有しない、1個のMOSトランジスタで構成された、DRAMメモリセルの書込み動作と、図9(a)と(b)に、動作上の問題点と、図10(a)~(c)に、読出し動作を示す(例えば、非特許文献7~10を参照)。図8(a)は、“1”書込み状態を示している。ここで、メモリセルは、SOI基板100に形成され、ソース線SLが接続されるソースN+層103(以下、ドナー不純物を高濃度で含む半導体領域を「N+層」と称する。)、ビット線BLが接続されるドレインN+層104、ワード線WLが接続されるゲート導電層105、MOSトランジスタ110のフローティングボディ(Floating Body)102により構成され、キャパシタを有さず、MOSトランジスタ110が1個でDRAMのメモリセルが構成されている。なお、フローティングボディ102直下には、SOI基板のSiO2層101が接している。このMOSトランジスタ110、1個で構成されたメモリセルの“1”書込みを行う際には、MOSトランジスタ110を飽和領域で動作させる。すなわち、ソースN+層103から延びる電子のチャネル107には、ピンチオフ点108があり、ビット線が接続しているドレインN+層104までには、到達していない。このようにドレインN+層に接続されたビット線BLとゲート導電層105に接続されたワード線WLを共に高電圧にして、ゲート電圧をドレイン電圧の約1/2程度で、MOSトランジスタ110を動作させると、ドレインN+層104近傍のピンチオフ点108において、電界強度が最大となる。この結果、ソースN+層103からドレインN+層104に向かって流れる加速された電子は、Siの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される。発生した大部分の電子(図示せず)は、ドレインN+層104に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜109を飛び越えて、ゲート導電層105に到達する。そして、同時に発生した正孔106は、フローティングボディ102を充電する。この場合、発生した正孔は、フローティングボディ102がP型Siのため、多数キャリアの増分として、寄与する。フローティングボディ102は、生成された正孔106で満たされ、フローティングボディ102の電圧がソースN+層103よりもVb以上に高くなると、さらに生成された正孔は、ソースN+層103に放電する。ここで、Vbは、ソースN+層103とP層のフローティングボディ102との間のPN接合のビルトイン電圧であり、約0.7Vである。図8(b)には、生成された正孔106でフローティングボディ102が飽和充電された様子を示している。
次に、図8(c)を用いて、メモリセル110の“0”書込み動作を説明する。共通な選択ワード線WLに対して、ランダムに“1”書込みのメモリセル110と“0”書込みのメモリセル110が存在する。図8(c)では、“1”書込み状態から“0”書込み状態に書き換わる様子を示している。“0”書込み時には、ビット線BLの電圧を負バイアスにして、ドレインN+層104とP層のフローティングボディ102との間のPN接合を順バイアスにする。この結果、フローティングボディ102に予め前サイクルで生成された正孔106は、ビット線BLに接続されたドレインN+層104に流れる。書込み動作が終了すると、生成された正孔106で満たされたメモリセル110(図8(b))と、生成された正孔が吐き出されたメモリセル110(図6(c))の2つのメモリセルの状態が得られる。正孔106で満たされたメモリセル110のフローティングボディ102の電位は、生成された正孔がいないフローティングボディ102よりも高くなる。したがって、“1”書込みのメモリセル110のしきい値電圧は、“0”書込みのメモリセル110のしきい値電圧よりも低くなる。その様子を図8(d)に示している。
次に、この1個のMOSトランジスタ110で構成されたメモリセルの動作上の問題点を図9(a)と(b)を用いて、説明する。図9(a)に示すように、フローティングボディの容量CFBは、ワード線の接続されたゲートとフローティングボディとの間の容量CWLと、ソース線の接続されたソースN+層103とフローティングボディ102との間のPN接合の接合容量CSLと、ビット線の接続されたドレインN+層104とフローティングボディ102との間のPN接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL (7)
で表される。また、ワード線の接続されたゲートとフローティングボディとの間の容量結合比βWLは、
βWL=CWL/(CWL + CBL + CSL) (8)
で表される。したがって、読出し時または書込み時にワード線電圧VWLが振幅すると、メモリセルの記憶ノード(接点)となるフローティングボディ102の電圧も、その影響を受ける。その様子を図9(b)に示している。読出し時、または、書込み時にワード線電圧VWLが0VからVWLHに上昇すると、フローティングボディ102の電圧VFBは、ワード線電圧が変化する前の初期状態の電圧VFB1からVFB2へのワード線との容量結合によって上昇する。その電圧変化量ΔVFBは、
ΔVFB = VFB2 - VFB1
= βWL ×VWLH (9)
で表される。
ここで、式(8)のβWLにおいて、CWLの寄与率が大きく、例えば、CWL:CBL:CSL=8:1:1である。この場合、β=0.8となる。ワード線が、例えば、書込み時の5Vから、書込み終了後に0Vになると、ワード線WLとフローティングボディ102との容量結合によって、フローティングボディ102が、5V×βWL=4Vも振幅ノイズを受ける。このため、書込み時のフローティングボディ102の“1”電位と“0”電位との電位差マージンを十分に取れない問題点があった。
図10(a)~(c)は読出し動作を示しており、図10(a)は、“1”書込み状態を、図10(b)は、“0”書込み状態を示している。しかし、実際には、“1”書込みでフローティングボディ102にVbが書き込まれていても、書込み終了でワード線が0Vに戻ると、フローティングボディ102は、負バイアスに引き下げられる。“0”が書かれる際には、さらに深く負バイアスになってしまうため、図10(c)に示すように、書込みの際に“1”と“0”との電位差マージンを十分に大きく出来ないため、実際にキャパシタを有しない、DRAMメモリセルの製品化が困難な状況にあった。
特開平2-188966号公報 特開平3-171768号公報 特許第3957774号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor (VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: "Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-69, Apr. 2006.
SGTを用いたメモリ装置でキャパシタを無くした、1個のトランジス型のDRAM(ゲインセル)では、ワード線とフローティング状態のSGTのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接SGTボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした1トランジス型のDRAM(ゲインセル)の実用化が困難となっていた。
上記の課題を解決するために、本発明に係る半導体素子を用いたメモリ装置は、
複数の半導体メモリセルが行列状に配列されたブロックを備え、
前記各半導体メモリセルに含まれる半導体素子は、
基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
前記半導体母体の両端にある第1の不純物層と、第2の不純物層と、
前記第1の不純物層と前記第2の不純物層の間の前記半導体母体の側面の一部または全てを囲こみ、前記第1の不純物層に接するか、または、近接した第1のゲート絶縁層と、
前記半導体母体の側面の一部または全てを囲み、前記第1のゲート絶縁層に繋がり、且つ前記第2の不純物層に接するか、または、近接した第2のゲート絶縁層と、
前記第1のゲート絶縁層を覆う第1のゲート導体層と、
前記第2のゲート絶縁層を覆う第2のゲート導体層と、
前記半導体母体が前記第1のゲート絶縁層と、前記第2のゲート絶縁層とで覆われたチャネル半導体層と、を有し、
前記第1のゲート導体層と、前記第2のゲート導体層と、前記第1の不純物領域と、前記第2の不純物領域と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により形成した正孔群を保持し、
前記チャネル半導体層の電圧を、前記第1の不純物層と、前記第2の不純物層の一方もしくは両方の電圧より、第1のデータ保持電圧とする、メモリ書込み動作を行い、
前記第1の不純物層と、前記第2の不純物層と、前記第1のゲート導体層と、前記第2のゲート導体層とに印加する電圧を制御して、前記第1の不純物層と、前記第2の不純物層の一方もしくは両方から、前記正孔群のうちの残存正孔群を抜きとり、前記チャネル半導体層の電圧を、前記第1のデータ保持電圧よりも低い、第2のデータ保持電圧とする、メモリ消去動作を行い、
前記メモリ消去動作の際に前記ブロック内の全ての前記半導体母体に対して、前記第1の不純物層と、前記第2の不純物層との、一方もしくは両方から、前記正孔群を抜きとる、ブロック消去動作を行い、
メモリ装置の内部又は外部に設けられた論物変換テーブルによって、前記ブロックの物理アドレスと論理アドレスとを相互に変換する、ことを特徴とする(第1発明)。
上記の第1発明において、
前記物理アドレスが構成する物理アドレス空間と、前記論理アドレスが構成する論理アドレス空間とを、有し、前記物理アドレス空間が前記論理アドレス空間よりも、大きい、ことを特徴とする(第2発明)。
上記の第1発明において、前記論理アドレス空間は、2進数で構成されている、ことを特徴とする(第3発明)置。
上記の第1発明において、前記論物変換テーブルは、前記論理アドレスと、アドレス変換テーブルと、物理アドレスと、とで構成されている、ことを特徴とする(第4発明)。
上記の第1発明において、前記論物変換テーブルはコントローラ回路によって管理され、前記論物変換テーブル及び前記コントローラ回路の一方もしくは両方は、前記メモリ装置の内部又は外部に設けられている、ことを特徴とする(第5発明)。
上記の第1発明において、前記論理アドレス空間の第1のブロック内のデータの書き換えは、前記第1のブロックの前記物理アドレスとは異なる前記物理アドレスの第2のブロックに対して行い、前記物理アドレスの前記第2のブロックを新しい前記論理アドレス空間の第1のブロックとして、前記論物変換テーブルに登録する、ことを特徴とする(第6発明)。
上記の第1発明において、前記ブロック含まれる各半導体メモリセルは、前記第1の不純物層にソース線が接続し、前記第2の不純物層にビット線が接続し、前記第1のゲート導体層及び前記第2のゲート導体層の一方にワード線、他方に第1の駆動制御線が接続し、前記ソース線と、前記ビット線と、前記第1の駆動制御線と、前記ワード線とに印加する電圧により、選択的に前記メモリ消去動作および前記メモリ書き込み動作を行う、ことを特徴とする(第7発明)。
上記の第3発明において、前記ブロック含まれる各半導体メモリセルは、平面視において、前記ビット線は、前記ワード線に直交している、ことを特徴とする(第8発明)。
上記の第1発明において、前記ブロック含まれる各半導体メモリセルは、前記第1のゲート導体層と前記チャネル半導体層との間の第1のゲート容量は、前記第2のゲート導体層と前記チャネル半導体層との間の第2のゲート容量よりも大きい、ことを特徴とする(第9発明)。
上記の第9発明において、前記第1及び第2のゲート容量は、前記第1及び第2のゲート導体層のチャネル長、前記第1及び第2のゲート絶縁層の厚さ、前記第1及び第2のゲート絶縁層の比誘電率のうちの一つを変えることにより前記第1のゲート容量を、前記第2のゲート容量よりも大きくした、ことを特徴とする(第10発明)。
上記の第1発明において、前記ブロック含まれる各半導体メモリセルは、前記半導体母体が基板に対して垂直に形成され、前記半導体母体の前記基板近傍に形成された前記第1の不純物層と、前記半導体母体の前記第1の不純物層の上に形成された前記第1のチャネル半導体層と、前記半導体母体の前記第1のチャネル半導体層の上に形成された前記第2のチャネル半導体層と、前記半導体母体の前記第2のチャネル半導体層の上に形成された前記第2の不純物層と、前記第1のチャネル半導体層を囲んだ前記第1のゲート絶縁層と、前記第2のチャネル半導体層を囲んだ前記第2のゲート絶縁層と、前記第1のゲート絶縁層を囲んだ前記第1のゲート導体層と、前記第2のゲート絶縁層を囲んだ前記第2のゲート導体層と、前記第1のゲート導体層と、前記第2のゲート導体層との間にある前記第1の絶縁層とを有する、ことを特徴とする(第11発明)。
第1実施形態に係るSGTを有するメモリ装置の構造図である。 第1実施形態に係るSGTを有するメモリ装置のプレート線PLに接続された第1のゲート導体層5aのゲート容量が、ワード線WLが接続された、第2のゲート導体層5bのゲート容量よりも、大きくなるようにした場合の効果を説明する図である。 第1実施形態に係るSGTを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第1実施形態に係るSGTを有するメモリ装置の消去動作メカニズムを説明するための図である。 第1実施形態に係るSGTを有するメモリ装置の消去動作メカニズムを説明するための図である。 第1実施形態に係るSGTを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第1実施形態に係るSGTを有するメモリ装置のブロック消去動作を説明するための図である。 第1実施形態に係るSGTを有するメモリ装置のブロック消去動作を説明するための図である。 第1実施形態に係るSGTを有するメモリ装置のブロック書き換え動作とブロック消去動作を説明するための図である。 第1実施形態に係るSGTを有するメモリ装置のブロック書き換え動作とブロック消去動作を説明するための図である。 第1実施形態に係るSGTを有するメモリ装置のブロック書き換え動作とブロック消去動作を説明するための図である。 第1実施形態に係るSGTを有するメモリ装置のブロック書き換え動作とブロック消去動作を説明するための図である。 第1実施形態に係るSGTを有するメモリ装置のブロック書き換え動作とブロック消去動作を説明するための図である。 第1実施形態に係るSGTを有するメモリ装置のブロック書き換え動作とブロック消去動作を説明するための図である。 従来例のキャパシタを有しない、DRAMメモリセルの書込み動作を説明するための図である。 従来例のキャパシタを有しない、DRAMメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、DRAMメモリセルの読出し動作を示す図である。
以下、本発明に係る、半導体素子を用いたメモリ装置(以後、ダイナミック フラッシュ メモリとも呼ぶ)の実施形態について、図面を参照しながら説明する。
(第1実施形態)
図1、図2、図3、図4A、図4Bと図5を用いて、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図1を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図2を用いて、プレート線PLに接続された第1のゲート導体層5aのゲート容量が、ワード線WLが接続された、第2のゲート導体層5bのゲート容量よりも、大きくなるようにした場合の効果を説明する。そして、図3を用いてデータ書込み動作メカニズムを、図4Aと図4Bを用いてデータ消去動作メカニズムを、図5を用いてデータ読出し動作メカニズムを説明する。
図1に、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板1(特許請求の範囲の「基板」の一例である)上に形成した、P型又はi型(真性型)の導電型を有するシリコン半導体柱2(以下、シリコン半導体柱を「Si柱」と称する。)(特許請求の範囲の「半導体母体」の一例である)内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるN+層3a、3b(特許請求の範囲の「第1の不純物層」、「第2の不純物層」の一例である)が形成されている。このソース、ドレインとなるN+層3a、3b間のSi柱2の部分がチャネル領域7(特許請求の範囲の「チャネル半導体層」の一例である)となる。このチャネル領域7を囲むように第1のゲート絶縁層4a(特許請求の範囲の「第1のゲート絶縁層」の一例である)、第2のゲート絶縁層4b(特許請求の範囲の「第2のゲート絶縁層」の一例である)が形成されている。この第1のゲート絶縁層4a、第2のゲート絶縁層4bは、このソース、ドレインとなるN+層3a、3bに、それぞれ接する、または近接している。第1のゲート絶縁層4a、第2のゲート絶縁層4bを囲むように第1のゲート導体層5a(特許請求の範囲の「第1のゲート導体層」の一例である)、第2のゲート導体層5b(特許請求の範囲の「第2のゲート導体層」の一例である)がそれぞれ形成されている。そして、第1のゲート導体層5a、第2のゲート導体層5bは絶縁層6(特許請求の範囲の「第1の絶縁層」の一例である)により分離されている。そして、N+層3a、3b間のSi柱2の部分であるチャネル領域7は、第1のゲート絶縁層4aで囲まれた第1のチャネルSi層7a(特許請求の範囲の「第1のチャネル半導体層」の一例である)と、第2のゲート絶縁層4bで囲まれた第2のチャネルSi層7b(特許請求の範囲の「第2のチャネル半導体層」の一例である)と、よりなる。これによりソース、ドレインとなるN+層3a、3b、チャネル領域7、第1のゲート絶縁層4a、第2のゲート絶縁層4b、第1のゲート導体層5a、第2のゲート導体層5bからなるダイナミック フラッシュ メモリセル10が形成される。そして、ソースとなるN+層3aはソース線SL(特許請求の範囲の「ソース線」の一例である)に、ドレインとなるN+層3bはビット線BL(特許請求の範囲の「ビット線」の一例である)に、第1のゲート導体層5aは第1の駆動制御線(特許請求の範囲の「第1の駆動制御線」の一例である)であるプレート線PLに、第2のゲート導体層5bはワード線WL(特許請求の範囲の「ワード線」の一例である)に、それぞれ接続している。プレート線PLが接続された、第1のゲート導体層5aのゲート容量は、ワード線WLが接続された、第2のゲート導体層5bのゲート容量よりも、大きくなるような構造を有することが望ましい。
なお、図1では、プレート線PLに接続された第1のゲート導体層5aのゲート容量が、ワード線WLが接続された、第2のゲート導体層5bのゲート容量よりも、大きくなるように第1のゲート導体層5aのゲート長を、第2のゲート導体層5bのゲート長よりも長くしている。しかし、その他にも、第1のゲート導体層5aのゲート長を、第2のゲート導体層5bのゲート長よりも長くせずに、それぞれのゲート絶縁層の膜厚を変えて、第1のゲート絶縁層4aのゲート絶縁膜の膜厚を、第2のゲート絶縁層4bのゲート絶縁膜の膜厚よりも薄くしてもよい。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第1のゲート絶縁層4aのゲート絶縁膜の誘電率を、第2のゲート絶縁層4bのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層、5a、5bの長さ、ゲート絶縁層4a、4bの膜厚、誘電率のいずれかを組み合わせて、プレート線PLに接続された第1のゲート導体層5aのゲート容量が、ワード線WLが接続された、第2のゲート導体層5bのゲート容量よりも、大きくしてもよい。
図2(a)~(c)は、プレート線PLに接続された第1のゲート導体層5aのゲート容量が、ワード線WLが接続された、第2のゲート導体層5bのゲート容量よりも、大きくなるようにした場合の効果を説明する図である。
図2(a)は、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの構造図を主要部分のみを簡略化して示している。ダイナミック フラッシュ メモリセルには、ビット線BL、ワード線WL、プレート線PL、ソース線SLが接続されており、その電圧状態によって、チャネル領域7の電位状態が決まる。
図2(b)は、それぞれの容量関係を説明するための図である。チャネル領域7の容量CFBは、ワード線WLの接続されたゲート5bとチャネル領域7との間の容量CWLと、プレート線PLの接続されたゲート5aとチャネル領域7との間の容量CPLと、ソース線SLの接続されたソースN+層3aとチャネル領域7との間のPN接合の接合容量CSLと、ビット線BLの接続されたドレインN+層3bとチャネル領域7との間のPN接合の接合容量CBLとの総和で、
CFB = CWL + CPL + CBL + CSL (1)
で表される。
したがって、ワード線WLとチャネル領域7との間のカップリング率βWL、プレート線PLとチャネル領域7との間のカップリング率βPL、ビット線BLとチャネル領域7との間のカップリング率βBL、ソース線SLとチャネル領域7間のカップリング率βSLは、以下でそれぞれ表される。
βWL= CWL / (CWL + CPL+ CBL + CSL) (2)
βPL= CPL / (CWL + CPL+ CBL + CSL) (3)
βBL= CBL / (CWL + CPL+ CBL + CSL) (4)
βSL= CSL / (CWL + CPL+ CBL + CSL) (5)
ここで、CPL >CWL であるため、βPL>βWLとなる。
図2(c)は、ワード線WLの電圧VWLが、読出し動作と書込み動作で、上昇し、その後に下降する時のチャネル領域7の電圧VFBの変化を説明するための図である。ここで、ワード線WLの電圧VWLが、0Vから高電圧状態VWLHに上がった時に、チャネル領域7の電圧VFBが、低電圧状態VFBLから高出圧状態VFBHの電位差ΔVFBは、以下となる。
ΔVFB=VFBH-VFBL
=βWL×VWLH (6)
ワード線WLとチャネル領域7との間のカップリング率βWLが小さく、プレート線PLとチャネル領域7との間のカップリング率βPLが大きいため、ΔVFBは、小さく、ワード線WLの電圧VWLが、読出し動作と書込み動作で、上下しても、チャネル領域7の電圧VFBは、殆ど変化しない。
図3(a)~(d)に、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。図3(a)に書込み動作のメカニズム、図3(b)にビット線BL、ソース線SL、プレート線PL、ワード線WL、とフローティングボディFBとなっているチャネル領域7の動作波形を示す。時刻T0で、ダイナミック フラッシュ メモリセルは、“0”消去状態にあり、チャネル領域7の電圧は、VFB“0”となっている。また、ビット線BL、ソース線SL、ワード線WLには、Vssが、プレート線PLには、VPLLが印加している。ここで、例えば、Vssは0Vで、VPLLは、2Vである。次に時刻T1~T2で、ビット線BLがVssからVBLHへ上がると、例えば、Vssが0Vの場合、チャネル領域7の電圧は、ビット線BLとチャネル領域7との容量結合により、VFB“0”+βBL×VBLHとなる。
引き続き、図3(a)と(b)を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻T3~T4で、ワード線WLの電圧がVssからVWLHへと上がる。これにより、ワード線WLの接続された第2のゲート導体層5bがチャネル領域7を取り囲む第2のNチャネルMOSトランジスタの“0”消去のしきい値電圧をVtWL“0”とすると、ワード線WLの電圧上昇に伴い、VssからVtWL“0”までは、ワード線WLとチャネル領域7との容量結合により、チャネル領域7の電圧は、VFB“0”+βBL×VBLH+βWL×VtWL“0”となる。ワード線WLがVtWL“0”以上に上昇すると、第2のゲート導体層5bの内側のチャネル領域7には環状の反転層12bが形成され、ワード線WLとチャネル領域7との第2の容量結合を遮る。
引き続き、図3(a)と(b)を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻T3~T4で、プレート線PLの接続された第1のゲート導体層5aに、例えば、VPLL=2Vを固定入力し、ワード線WLの接続された第2のゲート導体層5bが、例えば、VWLH=4Vまで上がる。その結果、図3(a)で示したように、プレート線PLの接続された第1のゲート導体層5aの内側のチャネル領域7には環状の反転層12aが形成され、その反転層12aには、ピンチオフ点13が存在する。この結果、第1のゲート導体層5aを有する第1のNチャネルMOSトランジスタは線形領域で動作する。一方、ワード線WLの接続された第2のゲート導体層12bを有する第2のNチャネルMOSトランジスタは飽和領域で動作する。この結果、ワード線WLの接続された第2のゲート導体層5bの内側の反転層にはピンチオフ点は存在せずに全面に反転層12bが形成される。このワード線WLの接続された第2のゲート導体層5bの内周に全面に形成された反転層12bは、第2のゲート導体層5bを有する第2のNチャネルMOSトランジスタの実質的なドレインとして働く。この結果、直列接続された第1のゲート導体層5aを有する第1のNチャネルMOSトランジスタと、第2のゲート導体層5bを有する第2のNチャネルMOSトランジスタとの間のチャネル領域7の第1の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線WLの接続された第2のゲート導体層5bを有する第2のNチャネルMOSトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線SLの接続されたN+層3aからビット線の接続されたN+層3bに向かって電子が流れる。加速された電子が格子Si原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第1のゲート導体層5aと第2のゲート導体層5bに流れるが、大半はビット線BLの接続されたN+層3bに流れる(図示せず)。
そして、図3(c)に示すように、生成された正孔群9(特許請求の範囲の「正孔群」の一例である)は、チャネル領域7の多数キャリアであり、チャネル領域7を正バイアスに充電する。ソース線SLの接続されたN+層3aは、0Vであるため、チャネル領域7はソース線SLの接続されたN+層3aとチャネル領域7との間のPN接合のビルトイン電圧Vb(約0.7V)まで充電される。チャネル領域7が正バイアスに充電されると、第1のNチャネルMOSトランジスタと第2のNチャネルMOSトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。
引き続き、図3(b)を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻T6~T7で、ワード線WLの電圧がVWLHからVssに低下する。その際にワード線WLとチャネル領域7とは、第2の容量結合をするが、ワード線WLの電圧VWLHが、チャネル領域7の電圧がVbの時の、第2のNチャネルMOSトランジスタのしきい値電圧VtWL“1”以下になるまでは、反転層12bが、この第2の容量結合を遮る。したがって、ワード線WLとチャネル領域7との、実質的な容量結合は、ワード線WLがVtWL“1”以下になり、Vssまで下降する時のみである。この結果、チャネル領域7の電圧は、Vb-βWL×VtWL“1”となる。ここで、VtWL“1”は、前記VtWL“0”よりも低く、βWL×VtWL“1”は小さい。
引き続き、図3(b)を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻T8~T9で、ビット線BLが、VBLHからVssへと低下する。ビット線BLとチャネル領域7とは、容量結合しているため、最終的にチャネル領域7の“1”書込み電圧VFB“1”は、以下のようになる。
FB“1”=Vb-βWL×VtWL“1”-βBL×VBLH (7)
ここで、ビット線BLとチャネル領域7とのカップリング比βBLも小さい。これにより、図3(d)に示すように、ワード線WLの接続された第2のチャネル領域7bの第2のNチャネルMOSトランジスタのしきい値電圧は、低くなる。このチャネル領域7の“1”書込み状態を第1のデータ保持電圧(特許請求の範囲の「第1のデータ保持電圧」の一例である)とする、メモリ書込み動作(特許請求の範囲の「メモリ書込み動作」の一例である)を行い、論理記憶データ“1”に割り当てる。
なお、書込み動作時に、上記の第1の境界領域に替えて、第1の不純物層3aと第1のチャネル半導体層7aとの間の第2の境界領域、または、第2の不純物層3bと第2のチャネル半導体層7bとの間の第3の境界領域で、インパクトイオン化現象で、電子・正孔対を発生させ、発生した正孔群9でチャネル領域7を充電しても良い。
なお、上記のビット線BL、ソース線SL、ワード線WL、プレート線PLに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作条件であってもよい。
図4A(a)~(c)と図4Bを用いて、メモリ消去動作(特許請求の範囲の「メモリ消去動作」の一例である)メカニズムを説明する。N+層3a、3b間のチャネル領域7は、電気的に基板から分離され、フローティングボディとなっている。図4A(a)に消去動作前に、前のサイクルでゲート誘起ドレインリーク電流により生成された正孔群9がチャネル領域7に蓄えられている状態を示す。そして、図4A(b)に示すように、消去動作時には、ソース線SLの電圧を、負電圧VERAにする。ここで、VERAは、例えば、-3Vである。その結果、チャネル領域7の初期電位の値に関係なく、ソース線SLが接続されているソースとなるN+層3aとチャネル領域7のPN接合が順バイアスとなる。その結果、前のサイクルでゲート誘起ドレインリーク電流により生成された、チャネル領域7に蓄えられていた、正孔群9が、ソース部のN+層3aに吸い込まれ、チャネル領域7の電位VFBは、VFB=VERA+Vbとなり、この電圧値が、第2のデータ保持電圧(特許請求の範囲の「第2のデータ保持電圧」の一例である)となる。ここで、VbはPN接合のビルトイン電圧であり、約0.7Vである。したがって、VERA=-3Vの場合、チャネル領域7の電位は、-2.3Vになる。この値が、消去状態のチャネル領域7の電位状態となる。このため、フローティングボディのチャネル領域7の電位が負の電圧になると、NチャネルMOSトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。
これにより、図4A(c)に示すように、このワード線WLが接続された第2のゲート導体層5bのしきい値電圧は高くなる。このチャネル領域7の消去状態は論理記憶データ“0”となる。なお、図4Bに上記消去動作時の各主要ノード接点の電圧条件例を示す。メモリ消去動作が終了すると、ソース線SLは、0Vに戻る。この結果、第1のPN接合と、第2のPN接合は、共に逆バイアスとなり、チャネル領域7の電位VFBは、保持される。
なお、上記のビット線BL、ソース線SL、ワード線WL、プレート線PLに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
図5(a)~(c)は、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの読出し動作を説明するための図である。図5(a)に示すように、チャネル領域7がビルトイン電圧Vb(約0.7V)まで充電されると、ワード線WLの接続された第2のゲート導体層5bを有する第2のNチャネルMOSトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“1”に割り当てる。図5(b)に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“0”になっており、チャネル領域7の電圧VFBはVFB“0”となっている。書込み動作によってランダムに書込み状態“1”が記憶される。この結果、ワード線WLに対して、論理“0”と“1”の論理記憶データが作成される。図5(c)に示すように、このワード線WLに対する2つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
なお、上記のビット線BL、ソース線SL、ワード線WL、プレート線PLに印加する電圧条件は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
図6A(a)~(d)と図6Bを参照して、ブロック消去動作を説明する。
図6A(a)に、ブロック消去のために選択されたメモリブロックの回路図を示す。ここでは説明の都合上、3行×3列の計9個のメモリセルCL11~CL33からなるメモリブロックを示しているが、実際のメモリブロックは、この行列よりも大きい。各メモリセルには、ソース線SL1~SL3、ビット線BL1~BL3、プレート線PL1~PL3、ワード線WL1~WL3が接続されている。図6A(b)~(d)と図6Bに示すように、ブロック消去のために選択されたメモリブロックのソース線SL1~SL3には、消去電圧VERAが印加される。この時、ビット線BL1~BL3は、VSS、ワード線WL1~WL3は、VSSとなる。例えば、VSSは、0Vである。また、プレート線PL1~PL3には、ブロック消去選択の有無に関わらず、固定の電圧VPLLが印加されているが、選択されたブロックのプレート線PL1~PL3には、VPLLが印加され、非選択ブロックのプレート線PL1~PL3には、VSSが印加されても良い。このように信号線の電圧設定が制御されることにより、各メモリセルのフローティングボディFBに蓄積された論理記憶データ“1”および“0”が全て“0”となる。したがって、論理記憶データが書込み状態“1”と消去状態“0”の如何によらない。消去状態“0”のフローティングボディのチャネル領域7の電位は、VERA+Vbとなる。ここで、例えば、VERA=-3V、Vb=0.7Vとすると、フローティングボディのチャネル領域7の電位は、-2.3Vとなる。なお、Vbは、ソース線SLとなるN+層とフローティングボディのチャネル領域7との間のPN接合のビルトイン電圧であり、約0.7Vである。チャネル領域7が、-2.3Vに負バイアスされると、バックバイアス効果によって、ワード線WL入力の第2のNチャネルMOSトランジスタのしきい値電圧が上昇する。
また、消去はメモリブロック単位で行われるため、メモリブロックのデータを一時記憶するためのキャッシュメモリと、メモリブロックの論理アドレス物理アドレス変換テーブルが必要となるが、これらは、ダイナミック フラッシュ メモリ装置内に設けても、それを取り扱うシステム内に設けても良い。
図7A~図7Fを参照して、ブロック書き換え動作とブロック消去動作を説明する。
図7Aに論理・物理ブロックアドレス変換・ルックアップ・テーブル(省略形は、論物変換テーブル(特許請求の範囲の「論物変換テーブル」の一例である)32を示す。論物変換テーブル32は、論理アドレス(特許請求の範囲の「論理アドレス」の一例である)41と、アドレス変換テーブル(特許請求の範囲の「アドレス変換テーブル」の一例である)42と、物理アドレス(特許請求の範囲の「物理アドレス」の一例である)43とで構成している。アドレス変換テーブルは、例えば、高速仕様で設計したダイナミック フラッシュ メモリセルを用いた半導体メモリ回路とロジック回路とから構成されている。
そして、例えば、CPU/GPU/MPUからの論理アドレスがアドレス変換テーブルに入力すると、対応する物理アドレスが出力される。また、逆に物理アドレスがアドレス変換テーブルに入力すると、対応する論理アドレスが出力される。そして、ダイナミック フラッシュ メモリ装置内で書き換えするブロックの物理アドレスが変わるたびにアドレス変換テーブルの半導体メモリ回路で記憶されている対応表も更新される。
また、論理アドレス41により、論理アドレス空間44が構成され、論理アドレス空間内の論理ブロックアドレス36に対して、メモリ消去動作と、メモリ書込み動作と、メモリ読出し動作と、とを行う。また、物理アドレス43により、物理アドレス空間45が構成され、物理アドレス空間45内の物理ブロックアドレス37に対して、メモリ消去動作と、メモリ書込み動作と、メモリ読出し動作と、とを行う。
そして、本発明の第1実施形態に係る半導体素子を用いたメモリ装置および、論物変換テーブルおよびコントローラ回路を含むシステムの半導体メモリ装置は、2進数のアドレス空間で構成されているDRAMを置き換えることが可能であり、論理アドレス空間44は、2進数で構成している。このように上記メモリ装置は、ダイナミック フラッシュ メモリセルというハードウェアと、CPU/GPU/MPU(Central Processing Unit、あるいは、Graphics Processing Unit、あるいは、Micro-Processing Unit)からの命令や論物変換テーブルのソフトウェアによって、システムを構成している。
また、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルが構成する半導体メモリ装置は、ブロック35単位(図7C~図7F参照)での書換えおよび消去動作を行うため、物理アドレス43が構成する物理アドレス空間45は、論理アドレス41が構成する論理アドレス空間44よりも、大きい。
図7B(a)と(b)は、CPU/GPU/MPU51と、コントローラ回路(特許請求の範囲の「コントローラ回路」の一例である)33との関係を示す。図7B(a)は、コントローラ回路33が、CPU/GPU/MPU51に包含され、混載されている例を示している。また、図7B(b)は、コントローラ回路33が、CPU/GPU/MPU51のチップとは、別に配置されている例を示している。いずれの場合においても、コントローラ回路33の内に論理アドレス空間44があり、そして、論理アドレス空間44の内に論理ブロック36がある。
次に図7C~図7Fを参照して、第1実施形態に係るダイナミック フラッシュ メモリセルのブロック書き換え動作とブロック消去動作を説明する。
図7Cにおいて、コントローラ回路33と、論物変換テーブル32により、論理ブロックアドレスに記憶しているデータは、ダイナミック フラッシュ メモリのどの物理ブロックアドレスに対応しているかを常に管理している。これは、ダイナミック フラッシュ メモリでは、フラッシュメモリと同様にブロックのデータ書き換えに関して、既に消去しているブロックを用いて書き換えるため、論理ブロックアドレスと物理ブロックアドレスとの対応関係を常に管理する必要があるためである。このコントローラ回路33と、論物変換テーブル32は、ダイナミック フラッシュ メモリのチップ内に設けても良いが、図7Cに示すようにチップ外に設けても良い。論物変換テーブル32からの命令は、ブロックアドレスデコーダー回路34に入力し、書き換えを行うブロックと、消去を行うブロックとが、ブロックBLK00~BLK33の中から、選択される。
図7D、図7Eと図7Fを用いて、記憶データの書き換えに伴う、消去動作を具体的に説明する。図7Dにおいて、ダイナミック フラッシュ メモリのブロックBLK00~BLK33の4×4=16ブロックの内、ブロックBLK01とBLK13は、既に消去されているブロックであり、その他のブロックには、データが記憶されている。例えば、ブロックBLK21の記憶データを書き換える命令がコントローラ回路33から出た場合を想定する。最初にコントローラ回路33は、論物変換テーブル32を参照して、どのブロックが消去済ブロックであるかを探す。次に所望の消去済ブロックBLK01を見つける。
その後、図7Eに示すように、書き換えを行うブロックBLK21内の書き換えを行わないデータは、消去済ブロックBLK01にコピーされ、書き換えを行うワード線WLに関するページデータをブロックBLK01に新たに書き込む。
その後、図7Fに示すように、ブロックBLK21からブロックBLK01へのデータコピーと、ブロックBLK01内の新規データの書込みが終了すると、ブロックBLK21内の古い記憶データは、ブロック消去される。そして、物理ブロックBLK01が、コントローラ回路33を通して、論物変換テーブル32に登録される。
なお、図7D、図7Eと図7Fにおいて、1個のブロックBLK21を選択して、ブロックBLK21からブロックBLK01へのデータコピーと、ブロックBLK01内の新規データの書込みが終了すると、ブロックBLK21内の古い記憶データは、ブロック消去を行っているが、ブロック消去は、少なくとも1個以上の複数個のブロックを同時に選択して、ブロック消去を行っても良い。
なお、フラッシュメモリでは、図7D、図7Eと図7Fで説明したブロック書き換えとブロック消去と同様な動作を行うが、フラッシュメモリでは、それに加えて、ブロック毎に何回書き換えたかをコントローラ回路でモニター管理している。それは、フラッシュメモリでは、高電界を印加して、トンネル酸化膜を通して、ストレージノードに蓄積される電子の出し入れを行っている。このため、トンネル酸化膜に関する、書き換えの寿命がスペック上定められている。しかし、本実施形態のダイナミック・フラッシュ・メモリセルにおいては、フラッシュメモリに比べて、遥かに低電界で書き換えを行っている。このため、信頼性上、ブロック毎の書き換え回数制限を定める必要がない。
なお、図7D、図7Eと図7Fで説明したブロック書き換えとブロック消去動作において、書き換えを行うブロックの記憶データを一時保管するキャッシュメモリ(図示せず)が必要な場合がある。そのキャッシュメモリは、本実施形態のダイナミック フラッシュ メモリのチップ内、あるいは、チップ外に設けても良い。
また、論物変換テーブル32、または、前記キャッシュメモリは、ダイナミック フラッシュ メモリセルを高速にアクセス可能にしたメモリセルアレイで構成しても良い。
また、ブロック内の記憶データの保持のため、ブロック毎のリフレッシュ動作を行っても良い。この場合には、当該物理アドレスのブロック内でリフレッシュを行うため、ブロック書換え動作、または、ブロック消去動作をしなくても良い。
なお、図1において、プレート線PLの接続する第1のゲート導体層5aの垂直方向の長さを、ワード線WLの接続する第1のゲート導体層5bの垂直方向の長さより更に長くし、CPL>CWLとすることが、望ましい。しかし、プレート線PLを付加することだけで、ワード線WLのチャネル領域7に対する、容量結合のカップリング比(CWL/(CPL+CWL+CBL+CSL))が小さくなる。その結果、フローティングボディのチャネル領域7の電位変動ΔVFBは、小さくなる。
また、プレート線PLの電圧VPLLは、例えば、2Vの固定電圧を印加しても良い。
また、図1において、Si柱2の水平断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
また、図1では、基板1上に垂直方向に立ったSi柱2の側面全体を囲んだ第1のゲート絶縁層4a、第2のゲート絶縁層4bを設け、第1のゲート絶縁層4a、第2のゲート絶縁層4bそれぞれの側面全体を囲んで第1のゲート導体層5a、第2のゲート導体層5bを有するSGTを例にダイナミック フラッシュ メモリ素子を説明した。本実施形態の説明で示したように、本ダイナミック フラッシュ メモリ素子は、インパクトイオン化現象により発生した正孔群9がチャネル領域7に保持される条件を満たす構造であればよい。このためには、チャネル領域7は基板1と分離されたフローティング・ボディ構造であればよい。これより、例えばSGTの1つであるGAA(Gate All Around : 例えば非特許文献10を参照)技術、Nanosheet技術(例えば、非特許文献11を参照)を用いて、チャネル領域の半導体母体を基板1に対して水平に形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、SOI(Silicon On Insulator)を用いたデバイス構造(例えば、非特許文献7~10を参照)であってもよい。このデバイス構造ではチャネル領域の底部がSOI基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティング・ボディ構造となる。このように、本実施形態が提供するダイナミック フラッシュ メモリ素子では、チャネル領域がフローティング・ボディ構造である条件を満足すればよい。また、Finトランジスタ(例えば非特許文献13を参照)をSOI基板上に形成した構造であっても、チャネル領域がフローティング・ボディ構造であれば、本ダイナミック・フラッシュ動作が出来る。
また、“1”書込みにおいて、GIDL(Gate Induced Drain Leakage)電流(例えば非特許文献14を参照)を用いて、電子・正孔対を発生させ、生成された正孔群でチャネル領域7内を満たしてもよい。
また、本明細書及び図面の式(1)~(12)は、現象を定性的に説明するために用いた式であり、現象がそれらの式でよって限定されるものではない。
なお、図3Aと図3Bの説明において、ワード線WL、ビット線BL、ソース線SLのリセット電圧をVssと記載しているが、それぞれを異なる電圧にしても良い。
また、図4Bに消去動作条件の一例を示した。これに対して、チャネル領域7にある正孔群9を、N+層3a、N+層3bのいずれか、または両方から除去する状態が実現できれば、ソース線SL、プレート線PL、ビット線BL、ワード線WLに印加する電圧を変えてもよい。また、ブロック消去動作において、選択されたブロックのソース線SLに消去電圧を印加し、ビット線BLはフローティング状態にしても良い。
また、図1において、垂直方向において、第1の絶縁層である絶縁層6で囲まれた部分のチャネル領域7では、第1のチャネル領域7a、第2のチャネル領域7bの電位分布が繋がって形成されている。これにより、第1のチャネル領域7a、第2のチャネル領域7bのチャネル領域7が、垂直方向において、第1の絶縁層である絶縁層6で囲まれた領域で繋がっている。
本実施形態は、下記の特徴を供する。
(特徴1)
本実施形態のダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるN+層3a、3b、チャネル領域7、第1のゲート絶縁層4a、第2のゲート絶縁層4b、第1のゲート導体層5a、第2のゲート導体層5bが、全体として柱状に形成される。また、ソースとなるN+層3aはソース線SLに、ドレインとなるN+層3bはビット線BLに、第1のゲート導体層5aはプレート線PLに、第2のゲート導体層5bはワード線WLに、それぞれ接続している。プレート線PLが接続された、第1のゲート導体層5aのゲート容量は、ワード線WLが接続された、第2のゲート導体層5bのゲート容量よりも、大きくなるような構造を特徴としている。本ダイナミック フラッシュ メモリセルでは、垂直方向に第1のゲート導体層5aと、第2のゲート導体層5bが、積層されている。このため、プレート線PLが接続された、第1のゲート導体層5aのゲート容量が、ワード線WLが接続された、第2のゲート導体層5bのゲート容量よりも、大きくなるような構造にしても、平面視において、メモリセル面積を大きくさせない。これによりダイナミック フラッシュ メモリセルの高性能化と高集積化が同時に実現できる。
(特徴2)
本発明の第1実施形態に係るダイナミック フラッシュ メモリセルが構成する半導体メモリ装置は、ブロック35単位での書換えおよび消去動作を行うため、物理アドレス43が構成する物理アドレス空間45は、論理アドレス41が構成する論理アドレス空間44よりも、大きい。この結果、消去済のブロック35を数多く持つことが可能であり、CPU/GPU/MPU51からの連続するデータ書換えの命令に十分に高スピードで対応できる。
(特徴3)
本発明の第1実施形態に係るダイナミック フラッシュ メモリセルが構成する半導体メモリ装置の論理アドレス空間44は、2進数で構成している。ダイナミック フラッシュ メモリセルが構成する半導体メモリ装置は、DRAMを置き換えることが容易に可能となる。
(特徴4)
本発明の第1実施形態のダイナミック フラッシュ メモリセルでは、揮発性メモリでありながら、従来、不揮発性メモリのフラッシュメモリにしか無かった機能である、ブロック書き換え動作とブロック消去動作を実現し、より高集積化が可能なメモリセルを提供することが可能となる。
(特徴5)
本発明の第1実施形態に係るダイナミック フラッシュ メモリセルにおいて、ソース線SLを始めとして、他の制御線である、ワード線WL、ビット線BL、プレート線PLが、ブロック毎で独立に制御可能であるため、ブロック消去するブロックと、ブロック消去しないブロックを容易に選択し、ブロック消去するブロックのみを消去することが可能となる。
(特徴6)
本発明の第1実施形態に係るダイナミック フラッシュ メモリセルは、消去時にソース線SLに負電圧を印加するが、ビット線BLは特定のDC電圧を印加せずに、フローティング状態にしておける。この結果、ビット線BLからソース線SLへの電流は流れない。また、ソース線SLが消去電圧VERAに印加され、チャネル領域7の電位VFBは、VFB=VERA+Vbとなっているため、P層のチャネル領域7と、ビット線BLのN+層との間のPN接合は、逆バイアス状態になる。したがって、ビット線BLにも例えば、消去電圧VERAの負電圧を印加する必要がなくなる。この結果、ビット線BLに接続する回路、例えば、センスアンプ回路とビット線BL間に負電圧をブロックして、センスアンプ回路をプロテクトするバッファ回路が要らなくなり、回路設計が非常に容易にできる。また、バッファ回路が無くなることで、チップ面積もその分、縮小でき、ダイナミック フラッシュ メモリを安価に提供可能となる。さらに、バッファ回路が無いために、センスアンプ回路の高速なセンス動作が可能となる。
(特徴7)
本発明の第1実施形態に係るダイナミック フラッシュ メモリセルのプレート線PLの接続する第1のゲート導体層5aの役割に注目すると、ダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線WLの電圧が上下に振幅する。この際に、プレート線PLは、ワード線WLとチャネル領域7との間の容量結合比を低減させる役目を担う。この結果、ワード線WLの電圧が上下に振幅する際の、チャネル領域7の電圧変化の影響を著しく抑えることができる。これにより、論理“0”と“1”を示すワード線WLのSGTトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
(その他の実施形態)
なお、本発明では、Si柱を形成したが、Si以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、縦型NAND型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、1つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型NAND型フラッシュメモリ回路はSGT回路の1つである。従って、本発明はNAND型フラッシュメモリ回路との混在回路に対しても適用することができる。
また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
本発明に係る、SGTを用いたメモリ装置によれば、高密度で、かつ高性能のSGTを用いたメモリ装置であるダイナミック フラッシュ メモリが得られる。
10:ダイナミック フラッシュ メモリセル
2:P型又はi型(真性型)の導電型を有するSi柱
3a、3b:N+
7:チャネル領域
4a、4b:ゲート絶縁層
5a、5b:ゲート導体層
6:2層のゲート導体層を分離するための絶縁層
BL:ビット線
SL:ソース線
PL:プレート線
WL:ワード線
FB:フローティングボディ

CL11~CL33、CL0~CL3:メモリセル
SL1~SL3、SL:ソース線
BL1~BL3、BL0~BL3:ビット線
PL1~PL3、PL:プレート線
WL1~WL3、WL:ワード線
35、BLK00~BLK33:ブロック
34:ブロックアドレスデコーダー回路
33:コントローラ回路
32:論物変換テーブル
31:メモリアレイ回路

110:キャパシタを有しない、DRAMメモリセル
100:SOI基板
101:SOI基板のSiO2
102:フローティングボディ(Floating Body)
103:ソースN+
104:ドレインN+
105:ゲート導電層
106:正孔
107:反転層、電子のチャネル
108:ピンチオフ点
109:ゲート酸化膜

Claims (11)

  1. 複数の半導体メモリセルが行列状に配列されたブロックを備え、
    前記各半導体メモリセルに含まれる半導体素子は、
    基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
    前記半導体母体の両端にある第1の不純物層と、第2の不純物層と、
    前記第1の不純物層と前記第2の不純物層の間の前記半導体母体の側面の一部または全てを囲こみ、前記第1の不純物層に接するか、または、近接した第1のゲート絶縁層と、
    前記半導体母体の側面の一部または全てを囲み、前記第1のゲート絶縁層に繋がり、且つ前記第2の不純物層に接するか、または、近接した第2のゲート絶縁層と、
    前記第1のゲート絶縁層を覆う第1のゲート導体層と、
    前記第2のゲート絶縁層を覆う第2のゲート導体層と、
    前記半導体母体が前記第1のゲート絶縁層と、前記第2のゲート絶縁層とで覆われたチャネル半導体層と、を有し、
    前記第1のゲート導体層と、前記第2のゲート導体層と、前記第1の不純物領域と、前記第2の不純物領域と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により形成した正孔群を保持し、
    前記チャネル半導体層の電圧を、前記第1の不純物層と、前記第2の不純物層の一方もしくは両方の電圧より、第1のデータ保持電圧とする、メモリ書込み動作を行い、
    前記第1の不純物層と、前記第2の不純物層と、前記第1のゲート導体層と、前記第2のゲート導体層とに印加する電圧を制御して、前記第1の不純物層と、前記第2の不純物層と一方もしくは両方から、前記正孔群のうちの残存正孔群を抜きとり、前記チャネル半導体層の電圧を、前記第1のデータ保持電圧よりも低い、第2のデータ保持電圧とする、メモリ消去動作を行い、
    前記メモリ消去動作の際に前記ブロック内の全ての前記半導体母体に対して、前記第1の不純物層と、前記第2の不純物層との、一方もしくは両方から、前記正孔群を抜きとる、ブロック消去動作を行い、
    メモリ装置の内部又は外部に設けられた論物変換テーブルによって、前記ブロックの物理アドレスと論理アドレスとを相互に変換する、
    ことを特徴とする半導体素子を用いたメモリ装置。
  2. 前記物理アドレスが構成する物理アドレス空間と、前記論理アドレスが構成する論理アドレス空間とを、有し、前記物理アドレス空間が前記論理アドレス空間よりも、大きい、
    ことを特徴とする請求項1に記載の半導体素子を用いたメモリ装置。
  3. 前記論理アドレス空間は、2進数で構成されている、ことを特徴とする請求項1に記載の半導体素子を用いたメモリ装置。
  4. 前記論物変換テーブルは、前記論理アドレスと、アドレス変換テーブルと、物理アドレスと、とで構成されている、
    ことを特徴とする請求項1に記載の半導体素子を用いたメモリ装置。
  5. 前記論物変換テーブルはコントローラ回路によって管理され、前記論物変換テーブル及び前記コントローラ回路の一方もしくは両方は、前記メモリ装置の内部又は外部に設けられている、
    ことを特徴とする請求項1に記載の半導体素子を用いたメモリ装置。
  6. 前記論理アドレス空間の第1のブロック内のデータの書き換えは、前記第1のブロックの前記物理アドレスとは異なる前記物理アドレスの第2のブロックに対して行い、前記物理アドレスの前記第2のブロックを新しい前記論理アドレス空間の第1のブロックとして、前記論物変換テーブルに登録する、
    ことを特徴とする請求項1に記載の半導体素子を用いたメモリ装置。
  7. 前記ブロック含まれる各半導体メモリセルは、
    前記第1の不純物層にソース線が接続し、前記第2の不純物層にビット線が接続し、前記第1のゲート導体層及び前記第2のゲート導体層の一方にワード線、他方に第1の駆動制御線が接続し、
    前記ソース線と、前記ビット線と、前記第1の駆動制御線と、前記ワード線とに印加する電圧により、選択的に前記メモリ消去動作および前記メモリ書き込み動作を行う、
    ことを特徴とする請求項1に記載の半導体素子を用いたメモリ装置。
  8. 前記ブロック含まれる各半導体メモリセルは、
    平面視において、前記ビット線は、前記ワード線に直交している、
    ことを特徴とする請求項3に記載の半導体素子を用いたメモリ装置。
  9. 前記ブロック含まれる各半導体メモリセルは、
    前記第1のゲート導体層と前記チャネル半導体層との間の第1のゲート容量は、前記第2のゲート導体層と前記チャネル半導体層との間の第2のゲート容量よりも大きい、
    ことを特徴とする請求項1に記載の半導体素子を用いたメモリ装置。
  10. 前記第1及び第2のゲート容量は、
    前記第1及び第2のゲート導体層のチャネル長、前記第1及び第2のゲート絶縁層の厚さ、前記第1及び第2のゲート絶縁層の比誘電率のうちの一つを変えることにより前記第1のゲート容量を、前記第2のゲート容量よりも大きくした、
    ことを特徴とする請求項9に記載の半導体素子を用いたメモリ装置。
  11. 前記ブロック含まれる各半導体メモリセルは、
    前記半導体母体が基板に対して垂直に形成され、
    前記半導体母体の前記基板近傍に形成された前記第1の不純物層と、
    前記半導体母体の前記第1の不純物層の上に形成された前記第1のチャネル半導体層と、
    前記半導体母体の前記第1のチャネル半導体層の上に形成された前記第2のチャネル半導体層と、
    前記半導体母体の前記第2のチャネル半導体層の上に形成された前記第2の不純物層と、
    前記第1のチャネル半導体層を囲んだ前記第1のゲート絶縁層と、
    前記第2のチャネル半導体層を囲んだ前記第2のゲート絶縁層と、
    前記第1のゲート絶縁層を囲んだ前記第1のゲート導体層と、
    前記第2のゲート絶縁層を囲んだ前記第2のゲート導体層と、
    前記第1のゲート導体層と、前記第2のゲート導体層との間にある前記第1の絶縁層と、を有する、
    ことを特徴とする請求項1に記載の半導体素子を用いたメモリ装置。
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