WO2023199474A1 - 半導体素子を用いたメモリ装置 - Google Patents

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WO2023199474A1
WO2023199474A1 PCT/JP2022/017819 JP2022017819W WO2023199474A1 WO 2023199474 A1 WO2023199474 A1 WO 2023199474A1 JP 2022017819 W JP2022017819 W JP 2022017819W WO 2023199474 A1 WO2023199474 A1 WO 2023199474A1
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康司 作井
望 原田
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
康司 作井
望 原田
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    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells

Definitions

  • the present invention relates to a memory device using a semiconductor element.
  • the channel In a typical planar MOS transistor, the channel extends in the horizontal direction along the upper surface of the semiconductor substrate. In contrast, the channel of the SGT extends in a direction perpendicular to the upper surface of the semiconductor substrate (see, for example, Patent Document 1 and Non-Patent Document 1). Therefore, the SGT allows higher density semiconductor devices than planar MOS transistors.
  • This SGT is used as a selection transistor to create a DRAM (Dynamic Random Access Memory) connected to a capacitor (see, for example, Non-Patent Document 2), a PCM (Phase Change Memory) connected to a variable resistance element (see, for example, Non-Patent Document 3). ), RRAM (Resistive Random Access Memory, see e.g.
  • Non-Patent Document 4 MRAM (Magneto-resistive Random Access Memory, see e.g. Non-Patent Document 5) that changes the resistance by changing the direction of magnetic spin by electric current. ) etc. can be highly integrated. Furthermore, there is a DRAM memory cell (see Non-Patent Document 7) that is configured with one MOS transistor and does not have a capacitor. The present application relates to a dynamic flash memory that does not have a variable resistance element or a capacitor and can be configured only with MOS transistors.
  • FIGS. 6(a) to 6(d) show the write operation of a DRAM memory cell configured with one MOS transistor without the aforementioned capacitor
  • FIGS. 7(a) and 7(b) show the operational The problem is shown in FIGS. 8(a) to 8(c) in the read operation (see Non-Patent Documents 7 to 10).
  • FIG. 6(a) shows a "1" write state.
  • the memory cell includes a source N + layer 103 (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an "N + layer”) formed on an SOI substrate 100 and to which a source line SL is connected, a bit It is composed of a drain N + layer 104 to which the line BL is connected, a gate conductive layer 105 to which the word line WL is connected, and a floating body 102 of the MOS transistor 110.
  • a DRAM memory cell is made up of these. Note that the SiO 2 layer 101 of the SOI substrate is in contact with the floating body 102 directly below it.
  • the bit line BL connected to the drain N + layer and the word line WL connected to the gate conductive layer 105 are both set to a high voltage, and the MOS transistor 110 is operated with the gate voltage at about 1/2 of the drain voltage. When operated, the electric field strength is maximum at the pinch-off point 108 near the drain N + layer 104.
  • the floating body 102 is filled with generated holes 106, and when the voltage of the floating body 102 becomes higher than the source N + layer 103 by Vb or more, the generated holes are further discharged to the source N + layer 103.
  • Vb is a built-in voltage of the PN junction between the source N + layer 103 and the floating body 102 of the P layer, and is approximately 0.7V.
  • FIG. 6B shows a state in which the floating body 102 is saturated charged with the generated holes 106.
  • FIG. 6C shows how the "1" write state is rewritten to the "0" write state.
  • the voltage of the bit line BL is set to a negative bias, and the PN junction between the drain N + layer 104 and the floating body 102 of the P layer is set to a forward bias.
  • the holes 106 generated in the floating body 102 in the previous cycle flow to the drain N + layer 104 connected to the bit line BL.
  • the memory cell 110 is filled with the generated holes 106 (FIG.
  • the capacitance C FB of the floating body is the capacitance C WL between the gate connected to the word line and the floating body, and the capacitance C WL between the gate connected to the word line and the source N + layer 103 connected to the source line.
  • FIGS. 8(a) to 8(c) show the read operation, with FIG. 8(a) showing the "1” write state and FIG. 8(b) showing the "0” write state.
  • Vb is written into the floating body 102 by writing "1”
  • the word line returns to 0V at the end of writing
  • the floating body 102 is pulled down to negative bias.
  • the negative bias becomes even deeper, so the potential difference margin between “1” and “0” can be made sufficiently large during writing, as shown in Figure 7(c). Therefore, it has been difficult to commercialize a DRAM memory cell that does not actually have a capacitor.
  • Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp. 179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F.
  • a memory device using a semiconductor element includes: A memory device in which a page is configured by a plurality of memory cells arranged in a row direction on a substrate, and the plurality of pages are arranged in a column direction when viewed from above, Each memory cell included in each page is a semiconductor body on a substrate, standing vertically or extending horizontally with respect to the substrate; a first impurity layer and a second impurity layer at both ends of the semiconductor matrix; a first gate insulating layer that surrounds a part or all of the side surface of the semiconductor matrix between the first impurity layer and the second impurity layer, and is in contact with or close to the first impurity layer; and, a second gate insulating layer surrounding the side surface of the semiconductor base body, connected to the first gate insulating layer, and in contact with or close to the second impurity layer; a first gate conductor layer that partially or entirely covers the first gate insulating layer; a second gate conductor layer covering the
  • One side is connected to the word line, the other side is connected to the plate line, During the page erase operation, a positive voltage pulse is applied to one or both of the word line and the plate line of the page to be selectively erased, and a ground voltage is applied to the word line and the plate line of the unselected page. , applying the ground voltage to all the source lines and the bit lines; (first invention).
  • the word line and the plate line are arranged parallel to the page in plan view, the bit line is arranged perpendicularly to the page; (Second invention).
  • a first gate capacitance between the first gate conductor layer or the second gate conductor layer and the channel semiconductor layer to which the plate line is connected is connected to the word line. is larger than a second gate capacitance between the first gate conductor layer or the second gate conductor layer and the channel semiconductor layer, (Third invention).
  • the ground voltage is zero volts (fourth invention).
  • the source line is separated for each of the memory cells arranged in the column direction and is arranged parallel to the word line and the plate line when viewed in plan. (fifth invention).
  • the source line is provided in common to the adjacent pages in plan view (sixth invention).
  • At least two of the plate lines of the adjacent pages are disposed in common in a plan view (seventh invention).
  • the channel semiconductor layer is P-type silicon
  • the first impurity layer and the second impurity layer are N-type silicon (eighth invention).
  • the first invention described above is characterized in that, during the page erasing operation, at least two sets of the pages are selectively erased (ninth invention).
  • the word line and the plate line are connected to a row decoder circuit, a row address is input to the row decoder circuit, and the page is selected according to the row address. (10th invention).
  • the bit line is connected to a sense amplifier circuit
  • the sense amplifier circuit is connected to a column decoder circuit
  • a column address is inputted to the column decoder circuit
  • the bit line is connected to a sense amplifier circuit
  • the sense amplifier circuit is connected to a column decoder circuit.
  • the present invention is characterized in that the sense amplifier circuit is selectively connected to the input/output circuit (eleventh invention).
  • FIG. 1 is a structural diagram of a memory device having an SGT according to a first embodiment
  • FIG. The gate capacitance of the first gate conductor layer 5a connected to the plate line PL of the memory device having the SGT according to the first embodiment is larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • FIG. 10 is a diagram illustrating the effect when both are made larger.
  • FIG. 3 is a diagram for explaining a page write operation mechanism of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining a page write operation mechanism of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining a page erase operation mechanism of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining a page erase operation mechanism of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining a page erase operation mechanism of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining a page erase operation mechanism of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining a page erase operation mechanism of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining a page erase operation mechanism of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining a page erase operation mechanism of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining a page erase operation mechanism of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining a page erase operation mechanism of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining a page erase operation mechanism of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining a read operation mechanism of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining a read operation mechanism of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining a write operation of a conventional DRAM memory cell without a capacitor.
  • FIG. 2 is a diagram for explaining operational problems of a conventional DRAM memory cell without a capacitor.
  • FIG. 2 is a diagram illustrating a read operation of a DRAM memory cell without a conventional capacitor.
  • a memory device using a semiconductor element (hereinafter referred to as a dynamic flash memory) according to an embodiment of the present invention will be described with reference to the drawings.
  • FIGS. 1 to 5 The structure and operating mechanism of the dynamic flash memory cell according to the first embodiment of the present invention will be explained using FIGS. 1 to 5.
  • the structure of a dynamic flash memory cell will be explained using FIG. 1.
  • FIG. 2 the gate capacitance of the first gate conductor layer 5a connected to the plate line PL becomes larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • the data write operation mechanism will be explained using FIG. 3
  • the data erase operation mechanism will be explained using FIG. 4
  • the data read operation mechanism will be explained using FIG.
  • FIG. 1 shows the structure of a dynamic flash memory cell according to a first embodiment of the present invention.
  • a silicon semiconductor pillar 2 formed on a substrate and having a conductivity type of P type or i type (intrinsic type) (hereinafter, a silicon semiconductor pillar is referred to as a "Si pillar") (a “semiconductor matrix” in the claims)
  • N + layers 3a and 3b (the “first impurity layer” and “second impurity layer” in the claims) are located above and below the N + layers 3a and 3b, where one becomes the source and the other becomes the drain. ”) is formed.
  • a first gate insulating layer 4a (which is an example of a “first gate insulating layer” in the claims) and a second gate insulating layer 4b (an example of a “first gate insulating layer” in the claims) surround this channel region 7. 2) is formed.
  • the first gate insulating layer 4a and the second gate insulating layer 4b are in contact with or close to the N + layers 3a and 3b, which serve as the source and drain, respectively.
  • a first gate conductor layer 5a (which is an example of a "first gate conductor layer” in the claims) and a second gate conductor layer surround the first gate insulating layer 4a and the second gate insulating layer 4b.
  • a gate conductor layer 5b (which is an example of a "second gate conductor layer” in the claims) is formed respectively.
  • the first gate conductor layer 5a and the second gate conductor layer 5b are separated by an insulating layer 6.
  • the channel region 7 between the N + layers 3a and 3b includes a first channel Si layer 7a surrounded by the first gate insulating layer 4a and a second channel surrounded by the second gate insulating layer 4b. It consists of a Si layer 7b.
  • a dynamic flash memory cell 10 is formed.
  • the N + layer 3a serving as a source is connected to a source line SL (an example of a "source line” in the claims), and the N + layer 3b serving as a drain is connected to a bit line BL (an example of a "bit line” in the claims).
  • the first gate conductor layer 5a is connected to the plate line PL (which is an example of the "plate line” in the claims), and the second gate conductor layer 5b is connected to the word line WL (which is an example of the "plate line” in the claims).
  • the first gate capacitance (which is an example of the "first gate capacitance” in the claims) of the first gate conductor layer 5a to which the plate line PL is connected is the same as that of the first gate conductor layer 5a to which the word line WL is connected. It is desirable to have a structure that is larger than the second gate capacitance (which is an example of the "second gate capacitance” in the claims) of the second gate conductor layer 5b.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • the gate length of the first gate conductor layer 5a (the gate dimension in the central axis direction of the Si semiconductor column 2) is made longer than the gate length of the second gate conductor layer 5b.
  • the gate length of the first gate conductor layer 5a is not made longer than the gate length of the second gate conductor layer 5b, and the film thickness of each gate insulating layer is changed.
  • the film thickness of the gate insulating film of the gate insulating layer 4a may be made thinner than the film thickness of the gate insulating film of the second gate insulating layer 4b.
  • the dielectric constant of the gate insulating film of the first gate insulating layer 4a is made higher than that of the gate insulating film of the second gate insulating layer 4b. It's okay.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is determined by combining any of the lengths of the gate conductor layers 5a and 5b, the film thicknesses of the gate insulating layers 4a and 4b, and the dielectric constant. The gate capacitance may be larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected.
  • FIG. 2A to 2C show that the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is higher than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • FIG. 2A to 2C is a diagram illustrating the effect of increasing the size.
  • FIG. 2(a) shows a structural diagram of a dynamic flash memory cell according to the first embodiment of the present invention, with only the main parts simplified.
  • a bit line BL, a word line WL, a plate line PL, and a source line SL are connected to the dynamic flash memory cell, and the potential state of the channel region 7 is determined by the voltage state of the bit line BL, word line WL, plate line PL, and source line SL.
  • FIG. 2(b) is a diagram for explaining the respective capacity relationships.
  • the capacitance C FB of the channel region 7 is the capacitance C WL between the gate conductor layer 5b connected to the word line WL and the channel region 7, and the capacitance C WL between the gate conductor layer 5a connected to the plate line PL and the channel region 7.
  • C PL >C WL ⁇ PL > ⁇ WL .
  • FIG. 2C is a diagram for explaining changes in the voltage V FB of the channel region 7 when the voltage V WL of the word line WL rises in a read operation and a write operation and then falls.
  • the potential difference ⁇ V when the voltage V FB of the channel region 7 changes from the low voltage state V FBL to the high voltage state V FBH FB is as follows.
  • FIG. 3A (a) to (c) and FIG. 3B show a page write operation (which is an example of a "page write operation” in the claims) of the dynamic flash memory cell according to the first embodiment of the present invention.
  • FIG. 3A(a) shows the mechanism of the write operation
  • FIG. 3A(b) shows the operation waveforms of the bit line BL, source line SL, plate line PL, word line WL, and the channel region 7 serving as the floating body FB.
  • the dynamic flash memory cell is in the "0" erased state, and the voltage of the channel region 7 is V FB "0".
  • Vss is applied to the bit line BL, source line SL, and word line WL
  • V PLL is applied to the plate line PL.
  • Vss is 0V and V PLL is 2V.
  • V PLL is 2V.
  • an annular inversion layer 12b is formed in the channel region 7 on the inner periphery of the second gate conductor layer 5b, and the connection between the word line WL and the channel region 7 is Blocks the capacitive coupling of 2.
  • V PLL 2V
  • the second gate conductor layer 5b to which the word line WL is connected is , increase V WLH to 4V.
  • an annular inversion layer 12a is formed in the channel region 7 on the inner periphery of the first gate conductor layer 5a to which the plate line PL is connected. , there is a pinch-off point 13.
  • the first N-channel MOS transistor region having the first gate conductor layer 5a operates in the saturated region.
  • the second N-channel MOS transistor region having the second gate conductor layer 5b connected to the word line WL operates in a linear region.
  • the inversion layer 12b is formed over the entire inner periphery of the gate conductor layer 5b.
  • the inversion layer 12b formed entirely on the inner periphery of the second gate conductor layer 5b connected to the word line WL serves as a substantial drain of the first N-channel MOS transistor region.
  • the electric field is at its maximum in the first boundary region, and an impact ionization phenomenon occurs in this region. Since this region is a region on the source side as seen from the second N-channel MOS transistor region having the second gate conductor layer 5b connected to the word line WL, this phenomenon is called a source-side impact ionization phenomenon. Due to this source-side impact ionization phenomenon, electrons flow from the N + layer 3a connected to the source line SL toward the N + layer 3b connected to the bit line.
  • the accelerated electrons collide with lattice Si atoms, and their kinetic energy generates electron-hole pairs. A part of the generated electrons flows to the first gate conductor layer 5a and the second gate conductor layer 5b, but most of them flow to the N + layer 3b connected to the bit line BL (not shown).
  • the generated hole group 9 (which is an example of the "hole group” in the claims) is the majority carrier in the channel region 7, and Charge to positive bias. Since the N + layer 3a to which the source line SL is connected has a voltage of 0 V, the channel region 7 has a built-in voltage Vb (about 0 V) of the PN junction between the N + layer 3a to which the source line SL is connected and the channel region 7. .7V). When channel region 7 is charged to a positive bias, the threshold voltages of the first N-channel MOS transistor region and the second N-channel MOS transistor region become lower due to the substrate bias effect.
  • the write operation of the dynamic flash memory cell will be explained using FIG. 3A(b).
  • the voltage of word line WL decreases from V WLH to Vss.
  • the word line WL and the channel region 7 have a second capacitive coupling, and when the voltage V WLH of the word line WL is Vb, the voltage of the channel region 7 is Vb.
  • the inversion layer 12b blocks this second capacitive coupling until the threshold voltage VtWL of VtWL becomes "1" or less. Therefore, substantial capacitive coupling between the word line WL and the channel region 7 occurs only when the word line WL becomes below Vt WL "1" and drops to Vss.
  • Vt WL "1" is lower than the Vt WL "0", and ⁇ WL ⁇ Vt WL "1" is smaller.
  • bit line BL drops from V BLH to Vss. Since the bit line BL and the channel region 7 are capacitively coupled, the final "1" write voltage V FB “1" of the channel region 7 is as follows.
  • V FB “1” Vb- ⁇ WL ⁇ Vt WL “1”- ⁇ BL ⁇ V BLH (7)
  • the coupling ratio ⁇ BL between the bit line BL and the channel region 7 is also small.
  • the threshold voltage of the second N-channel MOS transistor region of the second channel region 7b connected to the word line WL becomes low.
  • a memory write operation is performed to set the "1" write state of the channel region 7 as a first data holding voltage (which is an example of the "first data holding voltage” in the claims), and logical storage data "1" is performed. ”. Furthermore, in the "0" erased state of the channel region 7, the first N-channel MOS transistor region of the first channel region 7a connected to the plate line PL and the second channel region 7b connected to the word line WL Since the threshold voltage of the second N-channel MOS transistor region becomes high, if the applied voltage of the plate line PL is set below the threshold voltage, the cell current Icell will not flow even if the voltage of the word line WL is increased. do not have.
  • bit line BL bit line
  • source line SL word line
  • word line WL word line
  • plate line PL potential of the floating body
  • FIG. 4A shows a memory block circuit diagram for explaining the page erase operation.
  • a total of nine memory cells C00 to C22 in 3 rows and 3 columns are shown in a plan view, but the actual memory block is larger than this matrix.
  • the rows direction or “column shape”
  • the direction perpendicular to this is called the “column direction” (or “column shape”).
  • a source line SL, bit lines BL0 to BL2, plate lines PL0 to PL2, and word lines WL0 to WL2 are connected to each memory cell.
  • the source line SL, the plate lines PL0 to PL2, and the word lines WL0 to WL2 are arranged in parallel, and the bit lines BL0 to BL2 are arranged in a direction perpendicular to them.
  • memory cells C10 to C12 connected to the plate line PL1, word line WL1, and source line SL of an arbitrary page (which is an example of a "page" in the claims) P1 are selected, and the page is erased. Assume that you are performing an action.
  • FIG. 4B shows an operational waveform diagram of a page erase operation.
  • a page erase operation starts and, for example, page P1 is selectively erased.
  • the word line WL1 and the plate line PL1 rise from the ground voltage (which is an example of the "ground voltage” in the claims) Vss to the first voltage V1 and the second voltage V2, respectively.
  • the ground voltage Vss is, for example, 0V.
  • the first voltage V1 and the second voltage V2 are each 1.5V, for example.
  • the hole group 9 accumulated in the channel region 7, which is a P layer is discharged to the first impurity layer 3a and the second impurity layer 3b, which are N + layers.
  • one of the word line WL1 and the plate line PL1 may rise from the ground voltage Vss to the first voltage V1 or the second voltage V2 before or after the first time T1. Further, one of the word line WL1 and the plate line PL1 may return to the ground voltage Vss from the first voltage V1 or the second voltage V2 before or after the second time T2.
  • FIG. 4C(a) shows a state in which hole groups 9 generated by impact ionization are stored in the channel region 7 before the erase operation.
  • the hole group 9 in the channel region 7 is discharged to the N + layer 3a of the source line SL and the N + layer 3b of the bit line BL, as shown in FIG. 4C(b).
  • the voltage V FB of the channel region 7 becomes the built-in voltage Vb of the PN junction formed by the N + layer 3a of the source line SL, the N + layer 3b of the bit line BL, and the channel region 7 of the P layer.
  • the above voltage conditions applied to the bit line BL, source line SL, word line WL, and plate line PL and the potential of the floating body are examples for performing the page erase operation, and other It may be an operating condition.
  • the hole group and the electron group may be recombined to eliminate the hole group while flowing a current between the bit line BL and the source line SL.
  • FIG. 4D shows an example in which the word line WL1 rises from the ground voltage Vss to the first voltage V1 at the first time T1 when selective erasing of the page P1 is performed.
  • Plate line PL1 maintains ground voltage Vss. Even under this operating condition, the page erase operation is possible.
  • FIG. 4E shows an example in which the plate line PL1 rises from the ground voltage Vss to the second voltage V2 at the first time T1 when selective erasing of the page P1 is performed.
  • Word line WL1 maintains ground voltage Vss. Even under this operating condition, the page erase operation is possible.
  • FIG. 4F illustrates, for example, a case where at least two sets of pages P1 and P2 are selectively erased.
  • the word lines WL1 and WL2 and the plate lines PL1 and PL2 rise from the ground voltage Vss to the first voltage V1 and the second voltage V2, respectively.
  • the ground voltage Vss is, for example, 0V.
  • the first voltage V1 and the second voltage V2 are each 1.5V, for example.
  • the hole group 9 accumulated in the channel region 7 which is the P layer of pages P1 and P2 is discharged to the first impurity layer 3a and the second impurity layer 3b which are the N + layer.
  • the word lines WL1 and WL2 and the plate lines PL1 and PL2 reach the first voltage V1 and the second voltage V2, respectively, at a second time T2.
  • the voltage returns to the ground voltage Vss, and the page erase operation ends. In this way, at least two sets of pages are simultaneously selected and a page erase operation is possible.
  • FIG. 4G shows a memory block circuit diagram with source lines separated.
  • the source lines SL0 to SL2 are arranged parallel to the plate lines PL0 to PL2 and the word lines WL0 to WL2, and the bit lines BL0 to BL2 are arranged perpendicularly thereto.
  • memory cells C10 to C12 to which the plate line PL1, word line WL1, and source line SL1 of an arbitrary page P1 are connected are selected, and a page erase operation can be performed.
  • FIG. 4H shows a memory block circuit diagram when at least two or more plate lines PL of adjacent pages are commonly arranged.
  • the plate line PL of the three pages P0 to P2 is common.
  • FIG. 4I shows a memory block diagram including main circuits.
  • the word lines WL0 to WL2 and the plate lines PL0 to PL2 are connected to a row decoder circuit RDEC (which is an example of a "row decoder circuit” in the claims), and the row decoder circuit has a row address RAD (in the claims). is an example of a "row address"), and pages P0 to P2 are selected according to the row address RAD.
  • the bit lines BL0 to BL2 are connected to a sense amplifier circuit SA (which is an example of a "sense amplifier circuit” in the claims), and the sense amplifier circuit SA is connected to a column decoder circuit CDEC (an example of a "sense amplifier circuit” in the claims).
  • a column address CAD (an example of a "column address” in the claims) is input to the column decoder circuit CDEC, and the sense amplifier circuit SA is connected to the column decoder circuit CDEC according to the column address CAD. is selectively connected to the input/output circuit IO (which is an example of the "input/output circuit" in the claims).
  • FIG. 5A and 5B are diagrams for explaining a read operation of the dynamic flash memory cell according to the first embodiment of the present invention.
  • a memory cell current flows, that is, logic "1" and "0" is determined by AND logic between word line WL and plate line PL.
  • the threshold voltages of word line WL and plate line PL are determined in level by the voltage of floating body FB.
  • the presence or absence of a memory cell current is determined by whether the voltages of the word line WL and plate line PL exceed their respective threshold voltages and are conductive or non-conductive. That is, as shown in FIG.
  • bit line BL bit line
  • source line SL word line WL
  • plate line PL potential of the floating body
  • the dynamic flash memory operation described in this embodiment can be performed.
  • circular, elliptical, and rectangular dynamic flash memory cells may be mixed on the same chip.
  • a first gate insulating layer 4a and a second gate insulating layer 4b are provided that surround the entire side surface of the Si pillar 2 standing vertically on the substrate.
  • the dynamic flash memory device has been described using as an example an SGT having a first gate conductor layer 5a and a second gate conductor layer 5b surrounding the entirety of the second gate insulating layer 4b.
  • the present dynamic flash memory element may have any structure as long as it satisfies the condition that the hole group 9 generated by the impact ionization phenomenon is retained in the channel region 7.
  • the channel region 7 may have a floating body structure separated from the substrate 1.
  • the semiconductor matrix of the channel region is The above-mentioned dynamic flash memory operation is possible even if the semiconductor matrix is formed horizontally to the substrate (so that the central axis of the semiconductor matrix is parallel to the substrate).
  • a structure in which a plurality of GAA or Nanosheets formed in the horizontal direction are stacked may be used.
  • SOI Silicon On Insulator
  • the bottom of the channel region is in contact with the insulating layer of the SOI substrate, and the other channel region is surrounded by a gate insulating layer and an element isolation insulating layer.
  • the channel region has a floating body structure.
  • the dynamic flash memory device provided by this embodiment only needs to satisfy the condition that the channel region has a floating body structure. Further, even in a structure in which a Fin transistor (see, for example, Non-Patent Document 13) is formed on an SOI substrate, this dynamic flash operation can be performed if the channel region has a floating body structure.
  • equations (1) to (11) in this specification and drawings are equations used to qualitatively explain the phenomenon, and the phenomenon is not limited by these equations.
  • the reset voltages of the word line WL, bit line BL, and source line SL are described as Vss, but each may be set to a different voltage.
  • FIGS. 4A to 4I and their explanations examples of page erase operation conditions are shown.
  • the voltage applied to the word line WL may be changed.
  • a voltage may be applied to the source line SL of the selected page, and the bit line BL may be placed in a floating state.
  • a voltage may be applied to the bit line BL of the selected page, and the source line SL may be placed in a floating state.
  • the potential distribution of the first channel region 7a and the second channel region 7b is are connected and formed.
  • the channel regions 7 of the first channel region 7a and the second channel region 7b are connected in the vertical direction in a region surrounded by the insulating layer 6, which is the first insulating layer.
  • the vertical length of the first gate conductor layer 5a connected to the plate line PL is made longer than the vertical length of the second gate conductor layer 5b connected to the word line WL, It is desirable that C PL > C WL .
  • simply adding the plate line PL reduces the capacitive coupling ratio (C WL /(C PL +C WL +C BL +C SL )) of the word line WL to the channel region 7. As a result, the potential fluctuation ⁇ V FB in the channel region 7 of the floating body becomes smaller.
  • the first gate conductor layer 5a entirely surrounds the first gate insulating layer 4a.
  • the first gate conductor layer 5a may have a structure in which it partially surrounds the first gate insulating layer 4a in plan view.
  • This first gate conductor layer 5a may be divided into at least two gate conductor layers, each of which may be operated as a plate line PL electrode.
  • the second gate conductor layer 5b may be divided into two or more parts, each of which may be operated synchronously or asynchronously as a word line conductor electrode. This allows dynamic flash memory operation.
  • the first gate conductor layer 5a may be connected to the word line WL, and the second gate conductor layer 5b may be connected to the plate line PL. This also enables the dynamic flash memory operation described above.
  • the word line WL and the plate line PL are arranged parallel to the page P. Further, the bit line BL is arranged perpendicularly to the page P. As a result, it becomes possible to independently control the word line WL and plate line PL that control the page for each page P.
  • the erase voltage can be applied only to the word line WL and plate line PL of the page P to be selectively erased, and the ground voltage Vss can be applied to the word line WL and plate line PL of the non-selected page. As a result, disturbance caused by the selected page P to the non-selected pages P during the page erase operation can be completely prevented.
  • the dynamic flash memory cell of this embodiment includes N + layers 3a and 3b serving as sources and drains, a channel region 7, a first gate insulating layer 4a, a second gate insulating layer 4b, a first gate conductor layer 5a,
  • the second gate conductor layer 5b is formed into a columnar shape as a whole. Further, the N + layer 3a serving as a source is connected to the source line SL, the N + layer 3b serving as a drain is connected to the bit line BL, the first gate conductor layer 5a is connected to the plate line PL, and the second gate conductor layer 5b is connected to the word line SL. They are each connected to the line WL.
  • the structure is characterized in that the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected is larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected. .
  • a first gate conductor layer and a second gate conductor layer are stacked vertically.
  • the structure is such that the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected is larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected.
  • the memory cell area does not increase in plan view. This allows dynamic flash memory cells to achieve higher performance and higher integration at the same time.
  • the voltage applied to the first plate line PL1 is set higher than the threshold voltage when the logic storage data is “1” and the threshold voltage when the logic storage data is “0". By setting it lower, a characteristic is obtained in which no current flows even if the word line WL voltage is increased. This leads to further expansion of the operating margin of dynamic flash memory cells.
  • Si pillars are formed in the present invention, semiconductor pillars made of a semiconductor material other than Si may also be used. This also applies to other embodiments of the present invention.
  • a dynamic flash memory operation can also be performed in a structure in which the polarities of the conductivity types of the N + layers 3a, 3b and the P layer Si pillar 2 are reversed.
  • the majority carriers are electrons. Therefore, a group of electrons generated by impact ionization is stored in the channel region 7, and a "1" state is set.
  • a memory block may be formed by arranging the Si columns of memory cells two-dimensionally, in a square lattice shape, or in an orthorhombic lattice shape.
  • the Si pillars connected to one word line may be arranged in a zigzag shape or a sawtooth shape, with a plurality of Si pillars on one side. This also applies to other embodiments.
  • a dynamic flash memory which is a memory device using a high-density and high-performance SGT, can be obtained.
  • Dynamic flash memory cell 2 Si pillars 3a, 3b having conductivity type of P type or i type (intrinsic type): N + layer 7: Channel regions 4a, 4b: Gate insulating layers 5a, 5b: Gate conductor layer 6 : Insulating layer 9 for separating two gate conductor layers: Hole BL: Bit line SL: Source line PL: Plate line WL: Word line FB: Floating body C00 to C22: Memory cells SL0 to SL2, SL01, SL23: Source lines BL0 to BL2: Bit lines PL0 to PL2: Plate lines WL0 to WL2: Word lines RDEC: Row address circuit RAD: Row address SA: Sense amplifier circuit CDEC: Column decoder circuit CAD: Column address IO: Input/output circuit 110: DRAM memory cell without a capacitor 100: SOI substrate 101: SiO 2 film of SOI substrate 102: Floating body 103: Source N + layer 104: Drain N + layer 105: Gate

Landscapes

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Abstract

メモリ装置は、基板上に平面視において列状に配列された複数のメモリセルからなるページを備え、ページ消去動作時には、第１の不純物層と、第２の不純物層と、第１のゲート導体層と、第２のゲート導体層に印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から正孔群を抜きとり、チャネル半導体層の電圧を、第１のデータ保持電圧よりも低い第２のデータ保持電圧とする。前記第１の不純物層はソース線と接続し、前記第２の不純物層はビット線と接続し、前記第１のゲート導体層はプレート線と接続し、前記第２のゲート導体層はワード線と接続する。前記ページ消去動作時には、選択消去する前記ページの前記ワード線及び前記プレート線の一方もしくは両方に正電圧パルスを印加し、非選択の前記ページの前記ワード線及び前記プレート線に接地電圧を印加し、全ての前記ソース線及び前記ビット線に接地電圧を印加する。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置に関する。
　近年、ＬＳＩ（Large Scale Integration）技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献７を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図６（ａ）～（ｄ）に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作を、図７（ａ）と（ｂ）に、動作上の問題点を、図８（ａ）～（ｃ）に、読出し動作を示す（非特許文献７～１０を参照）。図６（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１００に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０のフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０が１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。このＭＯＳトランジスタ１１０、１個で構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０を飽和領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０を動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される（インパクトイオン化現象）。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図６（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図６（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０と“０”書込みのメモリセル１１０が存在する。図６（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０（図６（ｂ））と、生成された正孔が吐き出されたメモリセル１１０（図６（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０のフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、“１”書込みのメモリセル１１０のしきい値電圧は、“０”書込みのメモリセル１１０のしきい値電圧よりも低くなる。その様子を図６（ｄ）に示している。
　次に、この１個のＭＯＳトランジスタ１１０で構成されたメモリセルの動作上の問題点を図７（ａ）と（ｂ）を用いて、説明する。図７（ａ）に示したように、フローティングボディの容量ＣFBは、ワード線の接続されたゲートとフローティングボディとの間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０４とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（９）
で表される。また、ワード線の接続されたゲートとフローティングボディ間の容量結合比βWLは、
βWL＝ＣWL／（CWL + CBL + CSL）　（１０）
で表される。したがって、読出し時または書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図７（ｂ）に示している。読出し時、または、書込み時にワード線電圧ＶWLが０ＶからＶWLHに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ βWL ×ＶWLH　（１１）
で表される。
ここで、式（１１）のβWLにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、βWL＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線ＷＬとフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×βWL＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ１０２の“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図８（ａ）～（ｃ）に読出し動作を示しており、図８（ａ）は、“１”書込み状態を、図８（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、図７（ｃ）に示すように、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ないため、実際にキャパシタを有しない、ＤＲＡＭメモリセルの製品化が困難な状況にあった。
　また、ＳＯＩ（Silicon on Insulator）層に、２つのＭＯＳトランジスタを用いて１つのメモリセルを形成したTwin-Transistorメモリ素子がある（例えば、特許文献４、５を参照）。これらの素子では、２つのＭＯＳトランジスタのフローティングボディチャネルを分ける、ソース、またはドレインとなるＮ+層が絶縁層に接して形成されている。このＮ+層が絶縁層に接してあることにより、２つのＭＯＳトランジスタのフローティングボディ チャネルは、電気的に分離される。信号電荷である正孔群は、一方のトランジスタのフローティングボディ チャネルに蓄積される。正孔が蓄積されているフローティングボディ チャネルの電圧は、前述のように、隣接したＭＯＳトランジスタのゲート電極へのパルス電圧印加により、（１１）式で示されたと同様に、大きく変化する。これにより、図６～図８を用いて説明したように、書込みの際の“１”と“０”との動作マージンを十分に大きく出来ない（例えば、非特許文献１５、Fig.8を参照）。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報 ＵＳ２００８／０１３７３９４　Ａ１ ＵＳ２００３／０１１１６８１　Ａ１
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor (VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: "Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-69, Apr. 2006. F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: " Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,"IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007)
　キャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティングボディとの容量結合が大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接フローティングボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。
　上記の課題を解決するために、本発明に係る半導体素子を用いたメモリ装置は、
　基板上に平面視において、行方向に配列された複数のメモリセルによってページが構成され、複数のページが列方向に配列されたメモリ装置であって、
　前記各ページに含まれる各メモリセルは、
　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
　前記半導体母体の側面を囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
　前記第１のゲート絶縁層の一部または全体を覆う第１のゲート導体層と、
　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層とを、有し、
　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象により形成した正孔群を保持し、
　ページ書込み動作時には、前記チャネル半導体層の電圧を、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方の電圧より高い、第１のデータ保持電圧とし、
　ページ消去動作時には、前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層とに印加する電圧を制御して、前記チャネル半導体層の前記正孔群を消滅させ、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とし、
　前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層と前記第２のゲート導体層のうちの一方はワード線と接続し、他方はプレート線と接続し、
　前記ページ消去動作時には、選択消去する前記ページの前記ワード線及び前記プレート線の一方もしくは両方に正電圧パルスを印加し、非選択の前記ページの前記ワード線及び前記プレート線に接地電圧を印加し、全ての前記ソース線及び前記ビット線に前記接地電圧を印加する、
　ことを特徴とする（第１発明）。
　上記の第１発明において、平面視において、前記ワード線と前記プレート線は、前記ページに対して、平行に配設され、
　前記ビット線は、前記ページに対して、垂直方向に配設されている、
　ことを特徴とする（第２発明）。
　上記の第１発明において、前記プレート線の接続する、前記第１のゲート導体層もしくは前記第２のゲート導体層と前記チャネル半導体層との間の第１のゲート容量が、前記ワード線の接続する、前記第１のゲート導体層もしくは前記第２のゲート導体層と前記チャネル半導体層との間の第２のゲート容量よりも大きい、
　ことを特徴とする（第３発明）。
　上記の第１発明において、前記接地電圧は零ボルトであることを特徴とする（第４発明）。
　上記の第１発明において、平面視において、前記ソース線は、前記列方向に配列された前記メモリセル毎に分離され、前記ワード線と前記プレート線に平行に配設されていることを特徴とする（第５発明）。
　上記の第１発明において、平面視において、前記ソース線は、隣接する前記ページに共通に配設されていることを特徴とする（第６発明）。
　上記の第１発明において、平面視において、隣接する前記ページの前記プレート線は、少なくとも２本以上を共通に配設されていることを特徴とする（第７発明）。
　上記の第１発明において、前記チャネル半導体層はＰ型シリコンであり、前記第１の不純物層と前記第２の不純物層はＮ型シリコンであることを特徴とする（第８発明）。
　上記の第１発明において、前記ページ消去動作時には、少なくとも２組の前記ページを選択消去することを特徴とする（第９発明）。
　上記の第１発明において、前記ワード線と前記プレート線は、ロウデコーダ回路に接続し、前記ロウデコーダ回路にはロウアドレスを入力し、前記ロウアドレスに従って、前記ページを選択することを特徴とする（第１０発明）。
　上記の第１発明において、前記ビット線は、センスアンプ回路に接続し、前記センスアンプ回路は、カラムデコーダ回路に接続し、前記カラムデコーダ回路にはカラムアドレスを入力し、前記カラムアドレスに従って、前記センスアンプ回路が入出力回路に選択的に接続することを特徴とする（第１１発明）。
第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置のプレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する図である。 第１実施形態に係るメモリ装置のページ書込み動作メカニズムを説明するための図である。 第１実施形態に係るメモリ装置のページ書込み動作メカニズムを説明するための図である。 第１実施形態に係るメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るメモリ装置の読出し動作メカニズムを説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの書込み動作を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明の実施形態に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）について、図面を参照しながら説明する。
　（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する。そして、図３を用いてデータ書込み動作メカニズムを、図４を用いてデータ消去動作メカニズムを、図５を用いてデータ読出し動作メカニズムを説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板上に形成した、Ｐ型又はｉ型（真性型）の導電型を有するシリコン半導体柱２（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）（特許請求の範囲の「半導体母体」の一例である）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層３ａ、３ｂ（特許請求の範囲の「第１の不純物層」、「第２の不純物層」の一例である）が形成されている。このソース、ドレインとなるＮ+層３ａ、３ｂ間のＳｉ柱２の部分がチャネル領域７（特許請求の範囲の「チャネル半導体層」の一例である）となる。このチャネル領域７を囲むように第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）、第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを囲むように第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６により分離されている。そして、Ｎ+層３ａ、３ｂ間のチャネル領域７は、第１のゲート絶縁層４ａで囲まれた第１のチャネルＳｉ層７ａと、第２のゲート絶縁層４ｂで囲まれた第２のチャネルＳｉ層７ｂと、よりなる。これによりソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセル１０が形成される。そして、ソースとなるＮ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ドレインとなるＮ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａはプレート線ＰＬ（特許請求の範囲の「プレート線」の一例である）に、第２のゲート導体層５ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａの第１のゲート容量（特許請求の範囲の「第１のゲート容量」の一例である）は、ワード線ＷＬが接続された、第２のゲート導体層５ｂの第２のゲート容量（特許請求の範囲の「第２のゲート容量」の一例である）よりも、大きくなるような構造を有することが望ましい。
　なお、図１では、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも大きくなるように、第１のゲート導体層５ａのゲート長（Ｓｉ半導体柱２の中心軸方向のゲートの寸法）を、第２のゲート導体層５ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くせずに、それぞれのゲート絶縁層の膜厚を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くしてもよい。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層４ｂのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層５ａ、５ｂの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくしてもよい。
　図２（ａ）～（ｃ）は、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する図である。
　図２（ａ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造図を主要部分のみを簡略化して示している。ダイナミック フラッシュ メモリセルには、ビット線ＢＬ、ワード線ＷＬ、プレート線ＰＬ、ソース線ＳＬが接続されており、その電圧状態によって、チャネル領域７の電位状態が決まる。
　図２（ｂ）は、それぞれの容量関係を説明するための図である。チャネル領域７の容量ＣFBは、ワード線ＷＬの接続されたゲート導体層５ｂとチャネル領域７の間の容量ＣWLと、プレート線ＰＬの接続されたゲート導体層５ａとチャネル領域７の間の容量ＣPLと、ソース線ＳＬの接続されたソースＮ+層３ａとチャネル領域７の間のＰＮ接合の接合容量CSLと、ビット線ＢＬの接続されたドレインＮ+層３ｂとチャネル領域７の間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CPL + CBL + CSL　（１）
で表される。
したがって、ワード線ＷＬとチャネル領域７の間のカップリング率βWL、プレート線ＰＬとチャネル領域７の間のカップリング率βPL、ビット線ＢＬとチャネル領域７の間のカップリング率βBL、ソース線ＳＬとチャネル領域７の間のカップリング率βSLは、それぞれ以下のように表される。
βWL＝ ＣWL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　（２）
βPL＝ ＣPL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　（３）
βBL＝ ＣBL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　（４）
βSL＝ ＣSL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　（５）
ここで、ＣPL ＞ＣWL であるため、βPL＞βWLとなる。
　図２（ｃ）は、ワード線ＷＬの電圧ＶWLが、読出し動作と書込み動作で、上昇し、その後に下降する時のチャネル領域７の電圧ＶFBの変化を説明するための図である。ここで、ワード線ＷＬの電圧ＶWLが、０Ｖから高電圧状態ＶWLHに上がった時に、チャネル領域７の電圧ＶFBが、低電圧状態ＶFBLから高電圧状態ＶFBHになるときの電位差ΔＶFBは、以下となる。
ΔＶFB＝ＶFBH－ＶFBL
　　　　＝βWL×ＶWLH　（６）
ワード線ＷＬとチャネル領域７の間のカップリング率βWLが小さく、プレート線ＰＬとチャネル領域７の間のカップリング率βPLが大きいため、ΔＶFBは、小さく、ワード線ＷＬの電圧ＶWLが、読出し動作と書込み動作で、上下しても、チャネル領域７の電圧ＶFBは、殆ど変化しない。
　図３Ａ（ａ）～（ｃ）と図３Ｂに、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのページ書込み動作（特許請求の範囲の「ページ書込み動作」の一例である）を示す。図３Ａ（ａ）に書込み動作のメカニズム、図３Ａ（ｂ）にビット線ＢＬ、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬと、フローティングボディＦＢとなっているチャネル領域７の動作波形を示す。時刻Ｔ０で、ダイナミック フラッシュ メモリセルは、“０”消去状態にあり、チャネル領域７の電圧は、ＶFB“０”となっている。また、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬには、Ｖｓｓが、プレート線ＰＬには、ＶPLLが印加されている。ここで、例えば、Ｖｓｓは０Ｖで、ＶPLLは、２Ｖである。次に時刻Ｔ１～Ｔ２で、ビット線ＢＬがＶｓｓからＶBLHへと上がると、例えば、Ｖｓｓが０Ｖの場合、チャネル領域７の電圧は、ビット線ＢＬとチャネル領域７との容量結合により、ＶFB“０”＋βBL×ＶBLHとなる。
　引き続き、図３Ａ（ａ）と（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ３～Ｔ４で、ワード線ＷＬがＶｓｓからＶWLHへと上がる。これにより、ワード線ＷＬの接続された第２のゲート導体層５ｂがチャネル領域７を取り囲む第２のＮチャネルＭＯＳトランジスタ領域の“０”消去のしきい値電圧をＶｔWL“０”とすると、ワード線ＷＬの電圧上昇に伴い、ＶｓｓからＶｔWL“０”までは、ワード線ＷＬとチャネル領域７との第２の容量結合により、チャネル領域７の電圧は、ＶFB“０”＋βBL×ＶBLH＋βWL×ＶｔWL“０”となる。ワード線ＷＬの電圧がＶｔWL“０”以上に上昇すると、第２のゲート導体層５ｂの内周のチャネル領域７に環状の反転層１２ｂが形成され、ワード線ＷＬとチャネル領域７との第２の容量結合を遮る。
　引き続き、図３Ａ（ａ）と（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ３～Ｔ４で、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、ＶPLL＝２Ｖを固定入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂを、例えば、ＶWLH＝４Ｖまで上げる。その結果、図３Ａ（ａ）で示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内周のチャネル領域７に環状の反転層１２ａが形成され、その反転層１２ａには、ピンチオフ点１３が存在する。この結果、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタ領域は飽和領域で動作する。一方、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域は線形領域で動作する。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内周のチャネル領域７にピンチオフ点は存在せずにゲート導体層５ｂの内周全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層５ｂの内周に全面に形成された反転層１２ｂは、第１のＮチャネルＭＯＳトランジスタ領域の実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタ領域と、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域との間のチャネル領域７の第１の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域から見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線の接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる（図示せず）。
　そして、図３Ａ（ｃ）に示すように、生成された正孔群９（特許請求の範囲の「正孔群」の一例である）は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ+層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタ領域と第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧は、基板バイアス効果によって、低くなる。
　引き続き、図３Ａ（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ６～Ｔ７で、ワード線ＷＬの電圧がＶWLHからＶｓｓに低下する。その際にワード線ＷＬとチャネル領域７とは、第２の容量結合をするが、ワード線ＷＬの電圧ＶWLHが、チャネル領域７の電圧がＶｂの時の、第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧ＶｔWL“１”以下になるまでは、反転層１２ｂが、この第２の容量結合を遮る。したがって、ワード線ＷＬとチャネル領域７との、実質的な容量結合は、ワード線ＷＬがＶｔWL“１”以下になり、Ｖｓｓまで下降する時のみである。この結果、チャネル領域７の電圧は、Ｖｂ－βWL×ＶｔWL“１”となる。ここで、ＶｔWL“１”は、前記ＶｔWL“０”よりも低く、βWL×ＶｔWL“１”は小さい。
　引き続き、図３Ａ（ｂ）を用いて、ダイナミック フラッシュ メモリセルのページ書込み動作を説明する。時刻Ｔ８～Ｔ９で、ビット線ＢＬが、ＶBLHからＶｓｓへと低下する。ビット線ＢＬとチャネル領域７とは、容量結合しているため、最終的にチャネル領域７の“１”書込み電圧ＶFB“１”は、以下のようになる。
ＶFB“１”＝Ｖｂ－βWL×ＶｔWL“１”－βBL×ＶBLH　　　　　（７）
ここで、ビット線ＢＬとチャネル領域７とのカップリング比βBLも小さい。これにより、図３Ｂに示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂの第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧は、低くなる。このチャネル領域７の“１”書込み状態を第１のデータ保持電圧（特許請求の範囲の「第１のデータ保持電圧」の一例である）とする、メモリ書込み動作を行い、論理記憶データ“１”に割り当てる。また、チャネル領域７の“０”消去状態では、プレート線ＰＬの接続された第１のチャネル領域７ａの第１のＮチャネルＭＯＳトランジスタ領域と、ワード線ＷＬの接続された第２のチャネル領域７ｂの第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧は高くなるため、プレート線ＰＬの印加電圧をしきい値電圧以下に設定すると、ワード線ＷＬの電圧を高くしてもセル電流Ｉｃｅｌｌは流れない。
　なお、書込み動作時に、第１の境界領域に替えて、第１の不純物層３ａと第１のチャネル半導体層７ａとのあいだの第２の境界領域、または、第２の不純物層３ｂと第２のチャネル半導体層７ｂとのあいだの第３の境界領域において、インパクトイオン化現象で、電子・正孔対を発生させ、発生した正孔群９でチャネル領域７を充電しても良い。
　なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件と、フローティングボディの電位は、書込み動作を行うための一例であり、書込み動作ができる他の動作条件であってもよい。
　図４Ａ～図４Ｉを用いて、ページ消去動作（特許請求の範囲の「ページ消去動作」の一例である）メカニズムを説明する。
　図４Ａに、ページ消去動作を説明するためのメモリブロック回路図を示す。ここでは、平面視において、３行×３列の計９個のメモリセルＣ００～Ｃ２２を示しているが、実際のメモリブロックは、この行列よりも大きい。メモリセルが行列状に配列されているときに、その配列の一方の方向を「行方向」（もしくは「行状」）、これに垂直な方向を「列方向」（もしくは「列状」）という。各メモリセルには、ソース線ＳＬ、ビット線ＢＬ０～ＢＬ２、プレート線ＰＬ０～ＰＬ２、ワード線ＷＬ０～ＷＬ２が接続されている。また、ソース線ＳＬ、プレート線ＰＬ０～ＰＬ２、ワード線ＷＬ０～ＷＬ２は、平行に配設され、それらに垂直な方向にビット線ＢＬ０～ＢＬ２が配設されている。例えば、このブロックにおいて、任意のページ（特許請求の範囲の「ページ」の一例である）Ｐ１のプレート線ＰＬ１とワード線ＷＬ１とソース線ＳＬが接続するメモリセルＣ１０～Ｃ１２が選択され、ページ消去動作を行うことを想定する。
　図４Ｂは、ページ消去動作の動作波形図を示している。ページ消去動作が始まり、例えば、ページＰ１の選択消去が行われる場合を説明する。第１の時刻Ｔ１で、ワード線ＷＬ１とプレート線ＰＬ１が接地電圧（特許請求の範囲の「接地電圧」の一例である）Ｖｓｓから、それぞれ第１の電圧Ｖ１と第２の電圧Ｖ２へ上昇する。ここで接地電圧Ｖｓｓは例えば、０Ｖである。また、第１の電圧Ｖ１と第２の電圧Ｖ２は、例えば、それぞれ１．５Ｖである。この結果、Ｐ層であるチャネル領域７に蓄積された正孔群９がＮ+層である第１の不純物層３ａ及び第２の不純物層３ｂへ排出する。チャネル領域７に蓄積された正孔群９の排出が飽和すると、第２の時刻Ｔ２で、ワード線ＷＬ１とプレート線ＰＬ１が、それぞれ第１の電圧Ｖ１と第２の電圧Ｖ２から接地電圧Ｖｓｓに戻り、ページ消去動作が終了する。このチャネル領域７の“０”消去状態の電圧ＶFB“０”を第２のデータ保持電圧（特許請求の範囲の「第２のデータ保持電圧」の一例である）とする、ページ消去動作を行い、論理記憶データ“０”に割り当てる。このように選択消去ページＰ１のワード線ＷＬ１とプレート線ＰＬ１に正電圧パルス（特許請求の範囲の「正電圧パルス」の一例である）を印加し、ページ消去動作が可能となる。
　なお、ワード線ＷＬ１とプレート線ＰＬ１のうち、一方は第１の時刻Ｔ１の前後で接地電圧Ｖｓｓから第１の電圧Ｖ１、もしくは第２の電圧Ｖ２へ上昇しても良い。また、ワード線ＷＬ１とプレート線ＰＬ１とのうち、一方は第２の時刻Ｔ２の前後で第１の電圧Ｖ１、もしくは第２の電圧Ｖ２から接地電圧Ｖｓｓへ戻っても良い。
　図４Ｃを用いて、消去動作中の半導体母体の状態を説明する。図４Ｃ（ａ）に消去動作前に、インパクトイオン化により生成された正孔群９がチャネル領域７に蓄えられている状態を示す。ページ消去動作が始まると、図４Ｃ（ｂ）に示すように、チャネル領域７の正孔群９は、ソース線ＳＬのＮ+層３ａ及びビット線ＢＬのＮ+層３ｂに排出する。その結果、チャネル領域７の電圧ＶFBは、ソース線ＳＬのＮ+層３ａ及びビット線ＢＬのＮ+層３ｂとＰ層のチャネル領域７とが形成するＰＮ接合のビルトイン電圧Ｖｂとなる。
　引き続き、選択消去するワード線ＷＬとプレート線ＰＬとが第１の電圧Ｖ１と第２の電圧Ｖ２から接地電圧Ｖｓｓへ戻ると、チャネル領域７の電圧ＶFBは、ワード線ＷＬとプレート線ＰＬと、チャネル領域７との容量結合によって、ＶｂからＶFB“０”となる。この状態を図４Ｃ（ｃ）に示す。
　なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件と、フローティングボディの電位は、ページ消去動作を行うための一例であり、ページ消去動作ができる他の動作条件であってもよい。例えば、ビット線ＢＬとソース線ＳＬの間に電流を流しながら、正孔群と電子群を再結合させて正孔群を消滅させても良い。
　図４Ｄは、ページＰ１の選択消去が行われる場合、第１の時刻Ｔ１で、ワード線ＷＬ１が接地電圧Ｖｓｓから第１の電圧Ｖ１へ上昇する例を示している。プレート線ＰＬ１は、接地電圧Ｖｓｓを維持する。この動作条件においても、ページ消去動作が可能である。
　図４Ｅは、ページＰ１の選択消去が行われる場合、第１の時刻Ｔ１で、プレート線ＰＬ１が接地電圧Ｖｓｓから第２の電圧Ｖ２へ上昇する例を示している。ワード線ＷＬ１は、接地電圧Ｖｓｓを維持する。この動作条件においても、ページ消去動作が可能である。
　図４Ｆは、例えば、少なくとも２組のページＰ１及びＰ２の選択消去が行われる場合を説明している。第１の時刻Ｔ１で、ワード線ＷＬ１及びＷＬ２と、プレート線ＰＬ１及びＰＬ２が接地電圧Ｖｓｓから、それぞれ第１の電圧Ｖ１と第２の電圧Ｖ２へ上昇する。ここで接地電圧Ｖｓｓは例えば、０Ｖである。また、第１の電圧Ｖ１と第２の電圧Ｖ２は、例えば、それぞれ１．５Ｖである。この結果、ページＰ１及びＰ２のＰ層であるチャネル領域７に蓄積された正孔群９がＮ+層である第１の不純物層３ａ及び第２の不純物層３ｂへ排出する。チャネル領域７に蓄積された正孔群９の排出が飽和すると、第２の時刻Ｔ２で、ワード線ＷＬ１及びＷＬ２と、プレート線ＰＬ１及びＰＬ２が、それぞれ第１の電圧Ｖ１と第２の電圧Ｖ２から接地電圧Ｖｓｓに戻り、ページ消去動作が終了する。このように、少なくとも２組のページが同時に選択され、ページ消去動作が可能である。
　図４Ｇに、ソース線を分離したメモリブロック回路図を示している。ソース線ＳＬ０～ＳＬ２は、プレート線ＰＬ０～ＰＬ２、ワード線ＷＬ０～ＷＬ２に平行に配設され、それらに垂直方向にビット線ＢＬ０～ＢＬ２が配設されている。例えば、このブロックにおいて、任意のページＰ１のプレート線ＰＬ１とワード線ＷＬ１とソース線ＳＬ１が接続するメモリセルＣ１０～Ｃ１２が選択され、ページ消去動作を行うことが可能である。
　図４Ｈは、隣接するページのプレート線ＰＬは、少なくとも２本以上を共通に配設する場合のメモリブロック回路図を示す。３つのページＰ０～Ｐ２のプレート線ＰＬは、共通になっている。
　図４Ｉは、主要回路を含めたメモリブロック図を示す。ワード線ＷＬ０～ＷＬ２とプレート線ＰＬ０～ＰＬ２は、ロウデコーダ回路ＲＤＥＣ（特許請求の範囲の「ロウデコーダ回路」の一例である）に接続し、ロウデコーダ回路にはロウアドレスＲＡＤ（特許請求の範囲の「ロウアドレス」の一例である）を入力し、ロウアドレスＲＡＤに従って、ページＰ０～Ｐ２を選択する。また、ビット線ＢＬ０～ＢＬ２は、センスアンプ回路ＳＡ（特許請求の範囲の「センスアンプ回路」の一例である）に接続し、センスアンプ回路ＳＡは、カラムデコーダ回路ＣＤＥＣ（特許請求の範囲の「カラムデコーダ回路」の一例である）に接続し、カラムデコーダ回路ＣＤＥＣにはカラムアドレスＣＡＤ（特許請求の範囲の「カラムアドレス」の一例である）を入力し、カラムアドレスＣＡＤに従って、センスアンプ回路ＳＡが入出力回路ＩＯ（特許請求の範囲の「入出力回路」の一例である）に選択的に接続する。
　図５Ａと図５Ｂは、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作を説明するための図である。図５Ａを用いて、メモリセル電流が流れるか否かは、すなわち論理「１」と「０」は、ワード線ＷＬとプレート線ＰＬとのアンドロジックで決定されることを説明する。図５Ａ（ａ）に示すようにワード線ＷＬとプレート線ＰＬのしきい値電圧は、フローティングボディＦＢの電圧によって、その高低が決まる。そして、メモリセル電流の有無は、ワード線ＷＬとプレート線ＰＬの電圧がそれぞれのしきい値電圧以上になり、導通か非導通かにより、決定される。すなわち、図５Ａ（ｂ）に示すようにメモリセル電流Ｉｃｅｌｌは、ワード線ＷＬの導通「１」か非導通「０」かと、プレート線ＰＬの導通「１」か非導通「０」かとの、アンドロジックで（８）式で表される。
　　　　Ｉｃｅｌｌ　＝　ＷＬ・ＰＬ　　（８）
　図５Ｂ（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図５Ｂ（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”になっており、チャネル領域７の電圧ＶFBはＶFB“０”となっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と論理“１”の論理記憶データが作成される。図５Ｂ（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件と、フローティングボディの電位は、読出し動作を行うための一例であり、読出し動作ができる他の動作条件であってもよい。
　図１において、Ｓｉ柱２の水平断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
　また、図１では、基板上に垂直方向に立ったＳｉ柱２の側面全体を囲んだ第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを設け、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂの全体を囲んで第１のゲート導体層５ａ、第２のゲート導体層５ｂを有するＳＧＴを例にダイナミック フラッシュ メモリ素子を説明した。本実施形態の説明で示したように、本ダイナミック フラッシュ メモリ素子は、インパクトイオン化現象により発生した正孔群９がチャネル領域７に保持される条件を満たす構造であればよい。このためには、チャネル領域７は基板１と分離されたフローティング ボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around :例えば非特許文献１０を参照）技術、Nanosheet技術(例えば、非特許文献１１を参照）を用いて、チャネル領域の半導体母体を基板１に対して水平に（半導体母体の中心軸が基板と平行になるように）形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、水平方向に形成されたＧＡＡやNanosheetを複数本積層させた構造であってもよい。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造（例えば、非特許文献７～１０を参照）であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティング ボディ構造となる。このように、本実施形態が提供するダイナミック フラッシュ メモリ素子では、チャネル領域がフローティング ボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１３を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティング ボディ構造であれば、本ダイナミック・フラッシュ動作が出来る。
　また、本明細書及び図面の式（１）～（１１）は、現象を定性的に説明するために用いた式であり、現象がそれらの式によって限定されるものではない。
　なお、図３Ａと図３Ｂの説明において、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬのリセット電圧をＶｓｓと記載しているが、それぞれを異なる電圧にしても良い。
　また、図４Ａ～図４Ｉ及びその説明において、ページ消去動作条件の一例を示した。これに対して、チャネル領域７にある正孔群９を、Ｎ+層３ａ、Ｎ+層３ｂのいずれか、または両方から除去する状態が実現できれば、ソース線ＳＬ、プレート線ＰＬ、ビット線ＢＬ、ワード線ＷＬに印加する電圧を変えてもよい。また、ページ消去動作において、選択されたページのソース線ＳＬに電圧を印加し、ビット線ＢＬはフローティング状態にしても良い。また、ページ消去動作において、選択されたページのビット線ＢＬに電圧を印加し、ソース線ＳＬはフローティング状態にしても良い。
　また、図１において、基板に垂直な方向において、第１の絶縁層である絶縁層６で囲まれた部分のチャネル領域７では、第１のチャネル領域７ａ、第２のチャネル領域７ｂの電位分布が繋がって形成されている。これにより、第１のチャネル領域７ａ、第２のチャネル領域７ｂのチャネル領域７が、垂直方向において、第１の絶縁層である絶縁層６で囲まれた領域で繋がっている。
　なお、図１において、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層５ｂの垂直方向の長さより更に長くし、CPL＞CWLとすることが、望ましい。しかし、プレート線ＰＬを付加することだけで、ワード線WLのチャネル領域７に対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域７の電位変動ΔＶFBは、小さくなる。
　なお、本明細書及び特許請求の範囲において「ゲート絶縁層やゲート導体層等がチャネル等を覆う」と言った場合の「覆う」の意味として、ＳＧＴやＧＡＡのように全体を囲む場合、Ｆｉｎトランジスタのように一部を残して囲む場合、さらにプレナー型トランジスタのように平面的なものの上に重なるような場合も含む。
　図１においては、第１のゲート導体層５ａは、第１のゲート絶縁層４ａの全体を囲んでいる。これに対して、第１のゲート導体層５ａは、平面視において、第１のゲート絶縁層４ａの一部を囲んでいる構造としてもよい。この第１のゲート導体層５ａを少なくとも２つのゲート導体層に分割して、それぞれをプレート線ＰＬ電極として、動作させても良い。同様に、第２のゲート導体層５ｂを２つ以上に分割して、それぞれをワード線の導体電極として、同期または非同期で動作させてもよい。これにより、ダイナミック フラッシュ メモリ動作を行うことができる。
　また、図１において、第１のゲート導体層５ａはワード線ＷＬに接続し、第２のゲート導体層５ｂはプレート線ＰＬに接続してもよい。これによっても、上述の本ダイナミック フラッシュ メモリ動作が出来る。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルにおいて、ワード線ＷＬとプレート線ＰＬは、ページＰに対して、平行に配設されている。また、ビット線ＢＬは、ページＰに対して、垂直方向に配設されている。この結果、ページＰごとにページを制御するワード線ＷＬとプレート線ＰＬを独立に制御することが可能となる。ページ消去動作時には、選択消去するページＰのワード線ＷＬとプレート線ＰＬにのみ消去電圧を印加し、非選択のページのワード線ＷＬとプレート線ＰＬに接地電圧Ｖｓｓを印加出来る。これにより、選択ページＰがページ消去動作中に非選択ページＰに与えるディスターバンス（Ｄｉｓｔｕｒｂａｎｃｅ）を完全に防止できる。したがって、特定ページＰを複数回選択して、そのページＰのメモリセルの記憶データを繰り返し書き換えても、その他のページＰのメモリセルにディスターバンスの影響が一切なく、ディスターバンスサイクル（Ｄｉｓｔｕｒｂａｎｃｅ　Ｃｙｃｌｅ）耐性の著しく強い、信頼性の高いメモリ装置を提供できる。
（特徴２）
　本実施形態のダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂが、全体として柱状に形成される。また、ソースとなるＮ+層３ａはソース線ＳＬに、ドレインとなるＮ+層３ｂはビット線ＢＬに、第１のゲート導体層５ａはプレート線ＰＬに、第２のゲート導体層５ｂはワード線ＷＬに、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を特徴としている。本ダイナミック フラッシュ メモリセルでは、垂直方向に第１のゲート導体層と、第２のゲート導体層が、積層されている。このため、プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造にしても、平面視において、メモリセル面積は大きくならない。これによりダイナミック フラッシュ メモリセルの高性能化と高集積化が同時に実現できる。
（特徴３）
　図１に示したダイナミック フラッシュ メモリセルのプレート線ＰＬの接続する第１のゲート導体層５ａの役割に注目すると、ダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と論理“１”を示すワード線ＷＬのＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。そして、論理“０”データ読み出しにおいて、第１のプレート線ＰＬ１に印加する電圧を、論理記憶データ“１”時のしきい値電圧より高く、且つ論理記憶データ“０”時のしきい値電圧より低く設定することにより、ワード線ＷＬ電圧を高くしても電流が流れない特性が得られる。これは、更なるダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（その他の実施形態）
　なお、本発明では、Ｓｉ柱を形成したが、Ｓｉ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、“１”書込みにおいて、非特許文献１０と非特許文献１４に記載されているゲート誘起ドレインリーク（ＧＩＤＬ:Gate Induced Drain Leakage）電流を用いた、インパクトイオン化現象により、電子・正孔対を発生させ、生成された正孔群でフローティングボディＦＢ内を満たしてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１において、Ｎ+層３ａ、３ｂ、Ｐ層Ｓｉ柱２のそれぞれの導電型の極性を逆にした構造においても、ダイナミック フラッシュ メモリ動作がなされる。この場合、Ｎ型であるＳｉ柱２では、多数キャリアは電子になる。従って、インパクトイオン化により生成された電子群がチャネル領域７に蓄えられて、“１”状態が設定される。
　また、メモリセルのＳｉ柱を２次元状に、正方格子状、または斜方格子状に配列させてメモリブロックを形成しても良い。Ｓｉ柱を斜方格子状に配置した場合、１つのワード線に繋がるＳｉ柱は複数個を１辺としてジグザグ状、またはのこぎり状に配置されてもよい。このことは、他の実施形態においても同様である。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いたメモリ装置によれば、高密度で、かつ高性能のＳＧＴを用いたメモリ装置であるダイナミック フラッシュ メモリが得られる。
１０：　ダイナミック フラッシュ メモリセル
２：　Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱
３ａ、３ｂ：　Ｎ+層
７：　チャネル領域
４ａ、４ｂ：　ゲート絶縁層
５ａ、５ｂ：　ゲート導体層
６：　２層のゲート導体層を分離するための絶縁層
９：　正孔
ＢＬ：　ビット線
ＳＬ：　ソース線
ＰＬ：　プレート線
ＷＬ：　ワード線
ＦＢ：　フローティングボディ

Ｃ００～Ｃ２２：　メモリセル
ＳＬ０～ＳＬ２、ＳＬ０１、ＳＬ２３：　ソース線
ＢＬ０～ＢＬ２：　ビット線
ＰＬ０～ＰＬ２：　プレート線
ＷＬ０～ＷＬ２：　ワード線
ＲＤＥＣ：ロウアドレス回路
ＲＡＤ：ロウアドレス
ＳＡ：　センスアンプ回路
ＣＤＥＣ：カラムデコーダ回路
ＣＡＤ：カラムアドレス
ＩＯ：入出力回路

１１０：　キャパシタを有しない、ＤＲＡＭメモリセル
１００：　ＳＯＩ基板
１０１：　ＳＯＩ基板のＳｉＯ2膜
１０２：　フローティングボディ（Floating Body）
１０３：　ソースＮ+層
１０４：　ドレインＮ+層
１０５：　ゲート導電層
１０６：　正孔
１０７：　反転層、電子のチャネル
１０８：　ピンチオフ点
１０９：　ゲート酸化膜

Claims (11)

  1. 　基板上に平面視において、行方向に配列された複数のメモリセルによってページが構成され、複数のページが列方向に配列されたメモリ装置であって、
    　前記各ページに含まれる各メモリセルは、
    　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
    　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
    　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
    　前記半導体母体の側面を囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
    　前記第１のゲート絶縁層の一部または全体を覆う第１のゲート導体層と、
    　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
    　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層とを、有し、
    　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象により形成した正孔群を保持し、
    　ページ書込み動作時には、前記チャネル半導体層の電圧を、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方の電圧より高い、第１のデータ保持電圧とし、
    　ページ消去動作時には、前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層とに印加する電圧を制御して、前記チャネル半導体層の前記正孔群を消滅させ、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とし、
    　前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層と前記第２のゲート導体層のうちの一方はワード線と接続し、他方はプレート線と接続し、
    　前記ページ消去動作時には、選択消去する前記ページの前記ワード線及び前記プレート線の一方もしくは両方に正電圧パルスを印加し、非選択の前記ページの前記ワード線及び前記プレート線に接地電圧を印加し、全ての前記ソース線及び前記ビット線に前記接地電圧を印加する、
    　ことを特徴とする半導体素子を用いたメモリ装置。
  2. 　平面視において、前記ワード線と前記プレート線は、前記ページに対して、平行に配設され、
    　前記ビット線は、前記ページに対して、垂直方向に配設されている、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  3. 　前記プレート線の接続する、前記第１のゲート導体層もしくは前記第２のゲート導体層と前記チャネル半導体層との間の第１のゲート容量が、前記ワード線の接続する、前記第１のゲート導体層もしくは前記第２のゲート導体層と前記チャネル半導体層との間の第２のゲート容量よりも大きい、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  4. 　前記接地電圧は零ボルトである、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  5. 　平面視において、前記ソース線は、前記列方向に配列された前記メモリセル毎に分離され、前記ワード線と前記プレート線に平行に配設されている、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  6. 　平面視において、前記ソース線は、隣接する前記ページに共通に配設されている、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  7. 　平面視において、隣接する前記ページの前記プレート線は、少なくとも２本以上を共通に配設されている、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  8. 　前記チャネル半導体層はＰ型シリコンであり、前記第１の不純物層と前記第２の不純物層はＮ型シリコンである、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  9. 　前記ページ消去動作時には、少なくとも２組の前記ページを選択消去する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  10. 　前記ワード線と前記プレート線は、ロウデコーダ回路に接続し、前記ロウデコーダ回路にはロウアドレスを入力し、前記ロウアドレスに従って、前記ページを選択する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  11. 　前記ビット線は、センスアンプ回路に接続し、前記センスアンプ回路は、カラムデコーダ回路に接続し、前記カラムデコーダ回路にはカラムアドレスを入力し、前記カラムアドレスに従って、前記センスアンプ回路が入出力回路に選択的に接続する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
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