WO2024053014A1 - 半導体素子を用いたメモリ装置 - Google Patents

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WO2024053014A1
WO2024053014A1 PCT/JP2022/033565 JP2022033565W WO2024053014A1 WO 2024053014 A1 WO2024053014 A1 WO 2024053014A1 JP 2022033565 W JP2022033565 W JP 2022033565W WO 2024053014 A1 WO2024053014 A1 WO 2024053014A1
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康司 作井
正一 各務
望 原田
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
康司 作井
正一 各務
望 原田
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    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Definitions

  • the present invention relates to a memory device using a semiconductor element.
  • SGT Short Gate Transistor
  • Non-Patent Document 1 is used as a selection transistor to connect a DRAM (Dynamic Random Access Memory, see Non-Patent Document 2) with a capacitor connected, and a variable resistance element.
  • PCM Phase Change Memory, see e.g. Non-Patent Document 3
  • RRAM Resistive Random Access Memory
  • MRAM Magneto-resistive Random Access Memory
  • DRAM memory cell (see Patent Document 2, Non-Patent Document 6 to Non-Patent Document 10), which is configured with one MOS transistor and does not have a capacitor. For example, holes, electron groups, or part or all of the hole groups generated in the channel by the impact ionization phenomenon due to the current between the source and drain of an N-channel MOS transistor are held in the channel to store logic storage data. 1” is written. Then, the hole group is removed from the channel to write logical storage data "0". In this memory cell, there are randomly written "1" memory cells and "0" written memory cells with respect to a common selected word line.
  • the floating body channel voltage of the selected memory cell connected to the selected word line varies greatly due to capacitive coupling between the gate electrode and the channel.
  • the challenges of this memory cell are to improve the reduction in operating margin due to floating body channel voltage fluctuations, and to improve the reduction in data retention characteristics due to the removal of part of the hole group, which is the signal charge accumulated in the channel. It is.
  • Twin-Transistor MOS transistor memory element in which one memory cell is formed using two MOS transistors in an SOI layer (see, for example, Patent Documents 3 and 4, and Non-Patent Document 11).
  • an N + layer that serves as a source or drain that separates floating body channels of two MOS transistors is formed in contact with an insulating layer on the substrate side.
  • This N + layer electrically isolates the floating body channels of the two MOS transistors.
  • a group of holes, which are signal charges, are accumulated only in the floating body channel of one MOS transistor.
  • the other MOS transistor serves as a switch for reading out the hole group of the signal accumulated in one MOS transistor.
  • a group of holes, which are signal charges are accumulated in the channel of one MOS transistor. The problem is to improve the deterioration in data retention characteristics caused by the removal of part of the hole group, which is the signal charge.
  • a dynamic flash memory cell 111 shown in FIG. 3 that is configured with a MOS transistor and does not have a capacitor (see Patent Document 5 and Non-Patent Document 12).
  • a floating body semiconductor matrix 102 is provided on the SiO 2 layer 101 of the SOI substrate.
  • N + layer 103 connected to the source line SL
  • N + layer 104 connected to the bit line BL.
  • the first gate insulating layer 109a is connected to the N + layer 103 and covers the floating body semiconductor base body 102, and is connected to the first gate insulating layer 109a via the N + layer 104 and the slit insulating film 110.
  • a second gate insulating layer 109b covering the floating body semiconductor base body 102.
  • There is a first gate conductor layer 105a covering the first gate insulating layer 109a and connected to the plate line PL, and a second gate conductor layer covering the second gate insulating layer 109b and connected to the word line WL.
  • a slit insulating layer 110 is provided between the first gate conductor layer 105a and the second gate conductor layer 105b.
  • a memory cell 111 of a DFM Dynamic Flash Memory
  • the configuration may be such that the source line SL is connected to the N + layer 104 and the bit line BL is connected to the N + layer 103.
  • the floating body semiconductor base body 102 covered with the first gate conductor layer 105a is operated in the linear region.
  • an inversion layer 107b is formed over the entire surface of the second N-channel MOS transistor region without a pinch-off point.
  • the inversion layer 107b formed under the second gate conductor layer 105b connected to the word line WL serves as a substantial drain of the first N-channel MOS transistor region.
  • the electric field becomes maximum in the boundary region of the channel region between the first N-channel MOS transistor region and the second N-channel MOS transistor region, and an impact ionization phenomenon occurs in this region.
  • the electron group among the electron/hole groups generated by the impact ionization phenomenon is removed from the floating body semiconductor matrix 102, and part or all of the hole group 106 is transferred to the floating body semiconductor matrix 102.
  • a memory write operation is performed by holding it in the body semiconductor matrix 102. This state becomes logical storage data "1".
  • the hole group 106 is moved into a floating body. It is removed from the semiconductor matrix 102 to perform an erasing operation. This state becomes logical storage data "0". Then, in data reading, the voltage applied to the first gate conductor layer 105a connected to the plate line PL is set higher than the threshold voltage when the logical storage data is "1" and higher than the threshold voltage when the logical storage data is "0".
  • the operating margin can be significantly expanded compared to a memory cell.
  • the channels of the first and second N-channel MOS transistor regions whose gates are the first gate conductor layer 105a connected to the plate line PL and the second gate conductor layer 105b connected to the word line WL are floating.
  • Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp. 179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F.
  • Dynamic flash memory cells require a refresh operation to retain logical data in the memory cell.
  • a memory device using a semiconductor element includes: A memory device in which a page is configured by a plurality of memory cells arranged in a row direction on a substrate, and the plurality of pages are arranged in a column direction when viewed from above,
  • the memory cells included in each page are: a semiconductor body standing vertically or extending horizontally on the substrate; a first impurity layer and a second impurity layer at both ends of the semiconductor matrix; surrounds a part or all of the side surface of the semiconductor matrix on the first impurity layer side between the first impurity layer and the second impurity layer, and is in contact with the first impurity layer, or a first gate insulating layer in close proximity; a second gate insulating layer surrounding a side surface of the semiconductor base body on the second impurity layer side, connected to the first gate insulating layer, and in contact with or close to the second impurity layer; a first gate conductor layer that partially or entirely covers the first gate insulating layer
  • One side is connected to the word line, the other side is connected to the plate line, During a page erase operation, a first voltage higher than a ground voltage is applied to the plate line of the page, a second voltage equal to or higher than the ground voltage is applied to the word line, and the second voltage is applied to the word line. applying a third voltage that is the same as the ground voltage to the source line, and applying a fourth voltage higher than the ground voltage to all the bit lines; During a page write operation, a fifth voltage higher than the ground voltage is applied to the plate line, a sixth voltage higher than the ground voltage is applied to the word line, and the same voltage as the ground voltage is applied to the source line.
  • An eighth voltage which is the same as the ground voltage, is applied to the bit line of the memory cell to maintain the erased state, and the bit line of the memory cell to be set to the written state is grounded. applying a ninth voltage higher than the voltage; The page erase operation and the page write operation operate continuously without performing a reset operation to return the voltage applied to the plate line to the ground voltage. (first invention).
  • the first invention described above is characterized in that the ground voltage is zero volts (second invention).
  • the method in the page erase operation, a part of the hole group in the channel semiconductor layer of the memory cell of the page is annihilated to reduce the number of holes, and in the page write operation,
  • the method is characterized in that the number of holes in the channel semiconductor layer of the memory cell selected in the page is increased by an impact ionization phenomenon (third invention).
  • the word line and the plate line are arranged in parallel in a plan view, and the bit line is arranged in a direction perpendicular to the word line and the plate line in a plan view. (fourth invention).
  • a first gate capacitance between the first gate conductor layer or the second gate conductor layer connected to the plate line and the channel semiconductor layer is the same as that of the word line. (fifth invention), the capacitance is larger than a second gate capacitance between the first gate conductor layer or the second gate conductor layer and the channel semiconductor layer, which are connected to each other.
  • the source line is separated for each of the memory cells arranged in the column direction and is arranged parallel to the word line and the plate line when viewed in plan. (Sixth invention).
  • the source line is arranged to be commonly connected to all the memory cells of the adjacent page in plan view (seventh invention).
  • the channel semiconductor layer is a P-type semiconductor layer
  • the first impurity layer and the second impurity layer are N-type semiconductor layers (eighth invention).
  • the memory cells connected to at least two sets of the pages are selectively erased (ninth invention).
  • the word line and the plate line are connected to a row decoder circuit, a row address is input to the row decoder circuit, and the page is selected according to the row address. (10th invention).
  • the bit line is connected to a sense amplifier circuit via a switch circuit, the sense amplifier circuit is connected to a column decoder circuit, and a column address is input to the column decoder circuit, The sense amplifier circuit is selectively connected to an input/output circuit according to the column address (eleventh invention).
  • the first invention described above is characterized in that the first voltage and the fifth voltage are the same (thirteenth invention).
  • FIG. 2 is a structural diagram of a memory cell having an SGT according to the first embodiment.
  • FIG. 3 is a diagram for explaining continuous operations of a page erase operation and a page write operation of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining continuous operations of a page erase operation and a page write operation of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining continuous operations of a page erase operation and a page write operation of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining continuous operations of a page erase operation and a page write operation of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining continuous operations of a page erase operation and a page write operation of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining continuous operations of a page erase operation and a page write operation of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining continuous operations of a page erase operation and a page write operation of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining continuous operations of a page erase operation and a page write operation of the memory device according to the first embodiment.
  • FIG. 3 is a diagram for explaining continuous operations of a page erase operation and a page write operation of the memory device according to the first embodiment.
  • FIG. 2 is a diagram for explaining a conventional dynamic flash memory.
  • a memory device using a semiconductor element (hereinafter referred to as a dynamic flash memory) according to an embodiment of the present invention will be described with reference to the drawings.
  • FIG. 1 The structure and operating mechanism of the dynamic flash memory cell according to the first embodiment of the present invention will be explained using FIG. 1 and FIGS. 2A to 2H.
  • the structure of a dynamic flash memory cell will be explained using FIG. 1.
  • a page read operation mechanism capable of refreshing logic "1" data and logic "0" data will be explained using FIGS. 2A to 2H.
  • FIG. 1 shows the structure of a dynamic flash memory cell according to a first embodiment of the present invention.
  • a silicon semiconductor pillar 2 formed on a substrate and having a conductivity type of P type or i type (intrinsic type) (hereinafter, a silicon semiconductor pillar is referred to as a "Si pillar") (a “semiconductor matrix” in the claims)
  • N + layers 3a and 3b (the “first impurity layer” and “second impurity layer” in the claims) are located above and below the N + layers 3a and 3b, where one becomes the source and the other becomes the drain. ”) is formed.
  • a first gate insulating layer 4a (which is an example of a “first gate insulating layer” in the claims) and a second gate insulating layer 4b (an example of a “first gate insulating layer” in the claims) surround this channel region 7. 2) is formed.
  • the first gate insulating layer 4a and the second gate insulating layer 4b are in contact with or close to the N + layers 3a and 3b, which become the source and drain, respectively.
  • a first gate conductor layer 5a (which is an example of a "first gate conductor layer” in the claims) and a second gate conductor layer surround the first gate insulating layer 4a and the second gate insulating layer 4b.
  • a gate conductor layer 5b (which is an example of a "second gate conductor layer” in the claims) is formed respectively.
  • the first gate conductor layer 5a and the second gate conductor layer 5b are separated by an insulating layer 6.
  • the channel region 7 between the N + layers 3a and 3b includes a first channel region 7a surrounded by the first gate insulating layer 4a and a second channel region surrounded by the second gate insulating layer 4b. 7b and more.
  • a dynamic flash memory cell 10 is formed.
  • the N + layer 3a serving as a source is connected to a source line SL (an example of a "source line” in the claims), and the N + layer 3b serving as a drain is connected to a bit line BL (an example of a "bit line” in the claims).
  • the first gate conductor layer 5a is connected to the plate line PL (which is an example of the "plate line” in the claims), and the second gate conductor layer 5b is connected to the word line WL (which is an example of the "plate line” in the claims).
  • the first gate capacitance (which is an example of the "first gate capacitance” in the claims) of the first gate conductor layer 5a to which the plate line PL is connected is the same as that of the first gate conductor layer 5a to which the word line WL is connected.
  • the Si pillars 2 may be formed horizontally with respect to the substrate.
  • a gate conductor layer connected to the plate line PL is provided on the N + layer 3b side connected to the bit line BL, and a gate conductor layer connected to the word line WL is provided on the N + layer 3a side connected to the source line SL side. It's okay.
  • FIGS. 2A to 2H illustrate a page read operation, a page erase operation (which is an example of a "page erase operation” in the claims), and a page write operation of the dynamic flash memory cell according to the first embodiment of the present invention. (which is an example of the "page write operation" in the claims) will be explained. In this operation, a page erase operation and a page write operation are performed successively.
  • FIG. 2A shows a memory block diagram including main circuits for explaining continuous operations of page erase operation and page write operation.
  • the word lines WL0 to WL2 and the plate lines PL0 to PL2 are connected to a row decoder circuit RDEC (which is an example of a "row decoder circuit” in the claims), and the row decoder circuit has a row address RAD (in the claims). is an example of a "row address"), and pages P0 to P2 are selected according to the row address RAD.
  • RDEC row decoder circuit
  • bit lines BL0 to BL2 are connected to a sense amplifier circuit SA (which is an example of a "sense amplifier circuit” in the claims), and the sense amplifier circuit SA is connected to a column decoder circuit CDEC (an example of a "sense amplifier circuit” in the claims).
  • a column address CAD (an example of a "column address” in the claims) is input to the column decoder circuit CDEC, and the sense amplifier circuit SA is connected to the column decoder circuit CDEC according to the column address CAD.
  • the input/output circuit IO which is an example of the "input/output circuit” in the claims).
  • plate lines PL0 to PL2 are provided on the bit lines BL0 to BL2 side, and word lines WL0 to WL2 are provided on the source lines SL0 to SL2 side. That is, the first gate conductor layer 5a is connected to the word line, and the second gate conductor layer 5b is connected to the plate line.
  • a total of nine memory cells C00 to C22 in 3 rows x 3 columns are shown in a plan view, but the number of memory cells in an actual memory block is larger than this.
  • source lines SL0 to SL2 When memory cells are arranged in rows and columns, one direction of the arrangement is called the “row direction” (or “column shape”), and the direction perpendicular to this is called the “column direction” (or “column shape”). Further, source lines SL0 to SL2, plate lines PL0 to PL2, and word lines WL0 to WL2 are arranged in parallel, and bit lines BL0 to BL2 are arranged in a direction perpendicular to them. For example, in this block, memory cells C10 to C12 to which the plate line PL1, word line WL1, and source line SL1 of an arbitrary page P1 are connected are selected, and a continuous page erase operation and page write operation are performed.
  • FIG. 2B more specifically shows an equivalent circuit of the memory cell block of FIG. 2A.
  • the transistors T0C to T2C to whose gates the transfer signal FT is input, constitute a switch circuit (an example of a "switch circuit" in the claims).
  • the drains of the transistors T0D to T2D whose gates are connected to the bit line supply signal FP are connected to the bit line supply voltage VP, and the sources are connected to the respective bit lines BL0 to BL2.
  • Each bit line BL0 to BL2 is connected to sense amplifier circuits SA0 to SA2 via a switch circuit.
  • Sense amplifier circuits SA0-SA2 are connected to a pair of complementary input/output lines IO and /IO via transistors T0A-T2B whose gates are connected to column selection lines CSL0-CSL2.
  • FIG. 2C shows a state in which "1" is randomly written to memory cells C01, C02, C10, C12, and C21 among memory cells C00 to C22 at an arbitrary timing.
  • the channel semiconductor layer 7 is in a write state (which is an example of a “write state” in the claims) in which hole groups 9 are accumulated.
  • the hole group 9 is not accumulated in the channel semiconductor layer 7 of the memory cells C00, C11, C20, and C22 to which "1” is not written, and the erased state in which logic "0" data is stored (as claimed in the patent) (This is an example of the "erased state” of a range).
  • successive page erase operations and page write operations are performed on the memory cell groups C01, C11, and C21 selected by the word line WL1.
  • the bit line supply signal FP rises from the ground voltage Vss to the high voltage VFP.
  • VFP is, for example, 2.0V
  • the bit line supply voltage VP is, for example, 1.0V.
  • N-type MOS transistors T0D to T2D operate in a linear region.
  • the transfer signal FT rises from the ground voltage Vss to the high voltage VFT.
  • VFT is, for example, 2.0V.
  • the bit lines BL0 to BL2 are charged from the ground voltage Vss to the fourth voltage V4.
  • the fourth voltage V4 is the same voltage as the bit line supply voltage VP.
  • the bit lines BL0 to BL2 maintain the fourth voltage V4. It remains in a floating state.
  • the plate line PL1 rises from the ground voltage Vss to the first voltage V1 while the word line WL1 maintains the second voltage V2.
  • the first voltage V1 and the second voltage V2 are 1.5V and the ground voltage Vss (0V), respectively.
  • the main part of the positively charged hole group 9 is transferred from the plate line PL1 side to which 1.5V is applied to the first word line WL1 to which 0V is applied. It gathers toward the gate conductor layer 5a side. Therefore, the voltage of the channel semiconductor layer 7 surrounded by the word line WL1 increases.
  • the PN junction between the N + layer 3a of the source line SL1 and the P channel semiconductor layer 7 becomes forward biased, and the excess hole group 9 is discharged to the N + layer 3a of the source line SL1. Since the concentration of the hole group 9 gathered in the channel semiconductor layer 7 of the P layer on the word line WL1 side is sufficiently higher than the concentration of holes facing the N + layer 3a, the hole group 9 is concentrated due to the concentration gradient. 9 diffusion occurs, and the hole group 9 flows into the N + layer 3a. Conversely, since the electron concentration in the N + layer 3a is higher than the electron concentration in the P channel semiconductor layer 7, electrons flow into the P channel semiconductor layer 7 by diffusion due to the concentration gradient.
  • the electrons flowing into the P-layer channel semiconductor layer 7 recombine with holes in the P-layer channel semiconductor layer 7 and disappear. However, all of the injected electrons do not disappear, and the unannihilated electrons drift into the N + layers 3b of the bit lines BL0 to BL2 and flow into the N + layers 3b of the bit lines BL0 to BL2. Since electrons are supplied one after another from the source line SL1, excess holes recombine with electrons in a very short time and return to the initial state. The power consumed here is only due to the electrons flowing in from the source line SL1, and since no current normally flows between the N + layers 3a and 3b, the power consumption is extremely low compared to the power consumption during page write operation. small.
  • an inversion layer 8 is formed at the outer periphery of the channel semiconductor layer 7 surrounded by the second gate conductor layer 5b connected to the plate line PL1.
  • This inversion layer 8 is connected to the N + layer 3b and has many electrons.
  • data for the page write operation is written into the sense amplifier circuits SA0 to SA2 by the fourth time T4.
  • the data for this page write operation is the opposite logic data (which is an example of the "page read operation” in the claims) from the data read out to the sense amplifier circuits SA0 to SA2 in the page read operation (which is an example of the "page read operation” in the claims). (This is an example of "reverse logic data" in the range).
  • the memory cell in which the hole group 9 exists in the channel semiconductor layer 7 is a memory cell to which logical data "1" is written, and the bit line BL is discharged by the memory cell current, and the bit line BL is The voltage on the line BL becomes a low voltage, and a memory cell in which there is no hole group 9 in the channel semiconductor layer 7 is a memory cell whose logic data is "0" erased, and no memory cell current flows, and the voltage on the bit line BL decreases. maintains high voltage.
  • the transfer signal FT rises from the ground voltage Vss to the high voltage VFT.
  • the bit lines BL0 and BL2 drop from the fourth voltage V4 to the eighth voltage V8, and the bit lines BL0 and BL2 fall from the fourth voltage V4 to the eighth voltage V8, and
  • the line BL1 rises from the fourth voltage V4 to the ninth voltage V9.
  • the eighth voltage V8 and the ninth voltage V9 are, for example, the ground voltage Vss (0V) and 1.2V, respectively.
  • the plate line PL1 and the word line WL1 rise from the first voltage V1 to the fifth voltage V5 and from the ground voltage Vss to the sixth voltage V6, respectively.
  • the fifth voltage V5 may be the same as the first voltage V1, for example, 1.5V.
  • the sixth voltage V6 is, for example, 1.5V.
  • bit lines BL0 and BL2 are at 0V and bit line BL1 is at 1.2V, so no memory cell current flows through memory cells C01 and C21, and as shown in FIG. Memory cell current flows only through C11.
  • the electric field becomes maximum in the boundary region of the channel region between the first N-channel MOS transistor region and the second N-channel MOS transistor region, and an impact ionization phenomenon occurs in this region.
  • a hole group 9 is generated, and "1" is written to the memory cell C11.
  • the transfer signal FT falls from the high voltage VFT to the ground voltage Vss, but the page write operation continues.
  • the plate line PL1 and the word line WL1 fall from the fifth voltage V5 to the ground voltage Vss and from the sixth voltage V6 to the ground voltage Vss, respectively.
  • the bit line BL1 drops from the ninth voltage V9 to the ground voltage Vss. This completes the page write operation. Note that a reset circuit that lowers the bit line BL1 to the ground voltage Vss is not shown. In this way, from the first time T1 to the eighth time T8, the page erase operation is performed from T1 to T4, and the page write operation is performed continuously from T4 to T8.
  • the page erase operation and the page write operation operate continuously without performing a reset operation (which is an example of a "reset operation" in the claims) to return the voltage applied to the plate line PL1 to the ground voltage Vss.
  • Memory cells can be rewritten at high speed. Further, the power required for selecting and resetting plate line PL1 can be reduced.
  • the source line SL may be arranged to be commonly connected to all the memory cells of the adjacent page. This results in greater design and process freedom.
  • the dynamic flash memory operation described in this embodiment can be performed.
  • circular, elliptical, and rectangular dynamic flash memory cells may be mixed on the same chip.
  • a first gate insulating layer 4a and a second gate insulating layer 4b are provided that surround the entire side surface of the Si pillar 2 standing vertically on the substrate.
  • the dynamic flash memory device has been described using as an example an SGT having a first gate conductor layer 5a and a second gate conductor layer 5b surrounding the entirety of the second gate insulating layer 4b.
  • the present dynamic flash memory element may have any structure as long as it satisfies the condition that the hole group 9 generated by the impact ionization phenomenon is retained in the channel region 7.
  • the channel region 7 may have a floating body structure electrically isolated from the substrate 1.
  • the semiconductor matrix of the channel region is formed on the substrate 1.
  • GAA Gate All Around: see non-patent document 13
  • Nanosheet technology see, for example, non-patent document 14
  • the semiconductor matrix of the channel region is formed on the substrate 1.
  • the above-mentioned dynamic flash memory operation is possible even if the semiconductor matrix is formed horizontally to the substrate (so that the central axis of the semiconductor matrix is parallel to the substrate).
  • a structure in which a plurality of GAA or Nanosheets formed in the horizontal direction are stacked may be used.
  • SOI Silicon On Insulator
  • the bottom of the channel region is in contact with the insulating layer of the SOI substrate, and the other channel region is surrounded by a gate insulating layer and an element isolation insulating layer.
  • the channel region has a floating body structure.
  • the dynamic flash memory device provided by this embodiment only needs to satisfy the condition that the channel region has a floating body structure.
  • the present dynamic flash memory operation can be performed if the channel region has a floating body structure.
  • the potential distributions of the first channel region 7a and the second channel region 7b are connected. .
  • the channel regions 7 of the first channel region 7a and the second channel region 7b are connected in the region surrounded by the insulating layer 6 in the vertical direction.
  • the vertical length of the first gate conductor layer 5a connected to the plate line PL is made longer than the vertical length of the second gate conductor layer 5b connected to the word line WL, and C It is desirable that PL > C WL .
  • simply adding the plate line PL reduces the capacitive coupling ratio (C WL /(C PL +C WL +C BL +C SL )) of the word line WL to the channel region 7. As a result, the potential fluctuation ⁇ V FB in the channel region 7 of the floating body becomes smaller.
  • the first gate conductor layer 5a entirely surrounds the first gate insulating layer 4a.
  • the first gate conductor layer 5a may have a structure in which it partially surrounds the first gate insulating layer 4a in plan view.
  • This first gate conductor layer 5a may be divided into at least two gate conductor layers, each of which may be operated as a plate line PL electrode.
  • the second gate conductor layer 5b may be divided into two or more parts, each of which may be operated synchronously or asynchronously as a word line conductor electrode. This allows dynamic flash memory operation.
  • the dynamic flash memory cell according to the first embodiment of the present invention is characterized by continuous page erase operation and page write operation. That is, since the page erase operation and the page write operation are performed continuously without performing a reset operation to return the voltage applied to the plate line PL to the ground voltage Vss, memory cells can be rewritten at high speed. Further, the power required for selecting and resetting the plate line PL can be reduced. As a result, high-speed page rewriting of data stored in memory cells becomes possible, resulting in higher speed and lower power consumption than conventional dynamic flash memory cells.
  • Si pillars are formed in the present invention, semiconductor pillars made of a semiconductor material other than Si may also be used. This also applies to other embodiments of the present invention.
  • a dynamic flash memory operation can also be performed in a structure in which the polarities of the conductivity types of the N + layers 3a, 3b and the P layer Si pillar 2 are reversed.
  • the majority carriers are electrons. Therefore, a group of electrons generated by impact ionization is stored in the channel region 7, and a "1" state is set.
  • a memory block may be formed by arranging the Si columns of memory cells two-dimensionally, in a square lattice shape, or in an orthorhombic lattice shape.
  • the Si pillars connected to one word line may be arranged in a zigzag shape or a sawtooth shape, with a plurality of Si pillars on one side. This also applies to other embodiments.
  • a dynamic flash memory which is a memory device using a high-density and high-performance SGT, can be obtained.
  • Dynamic flash memory cell 2 Si pillars 3a, 3b having conductivity type of P type or i type (intrinsic type): N + layer 7: Channel regions 4a, 4b: Gate insulating layers 5a, 5b: Gate conductor layer 6 : Insulating layer 9 for separating two gate conductor layers: Hole BL: Bit line SL: Source line PL: Plate line WL: Word line FB: Floating body T1 to T8: Time V1 to V9: First voltage to ninth voltage C00 to C22: Memory cells SL0 to SL2: Source lines BL0 to BL2: Bit lines PL0 to PL2: Plate lines WL0 to WL2: Word lines RDEC: Row address circuit RAD: Row address SA: Sense amplifier circuit CDEC: Column decoder circuit CAD : Column address IO: Input/output circuit FP: Bit line supply voltage SA0 ⁇ SA2: Forced inversion type sense amplifier circuit T0A ⁇ T2D: MOS

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Abstract

基板上に平面視において、行方向に配列された複数のメモリセルによってページが構成され、複数のページが列方向に配列されたメモリ装置であって、各ページに含まれるメモリセルは、半導体母体と、半導体母体の両端にある第１の不純物層と、第２の不純物層と、第１のゲート導体層と、第２のゲート導体層と、チャネル半導体層とを、有し、メモリセルの第１の不純物層は、ソース線と接続し、第２の不純物層は、ビット線と接続し、第１のゲート導体層と第２のゲート導体層のうちの一方はワード線と接続し、他方はプレート線と接続し、ソース線と、ビット線と、ワード線と、プレート線に印加する電圧を制御して、プレート線ＰＬの印加電圧を接地電圧Ｖｓｓに戻すリセット動作を行わずにページ消去動作と、ページ書込み動作との連続動作を行うことを特徴とする。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置に関する。
　近年、ＬＳＩ（Large Scale Integration）技術開発において、メモリ素子の高集積化と高性能化が求められている。
　メモリ素子の高密度化と高性能化が進められている。ＳＧＴ（Surrounding Gate Transistor、特許文献１、非特許文献１を参照）を選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などがある。
　また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（特許文献２、非特許文献６～非特許文献１０を参照）などがある。例えばＮチャネルＭＯＳトランジスタのソース、ドレイン間電流によりチャネル内にインパクトイオン化現象により発生させた正孔、電子群の内、正孔群の一部、または全てをチャネル内に保持させて論理記憶データ“１”書込みを行う。そして、チャネル内から正孔群を除去して論理記憶データ“０”書込みを行う。このメモリセルでは、共通の選択ワード線に対して、ランダムに“１”書込みのメモリセルと“０”書込みのメモリセルが存在する。選択ワード線にオン電圧が印加されると、この選択ワード線に繋がる選択メモリセルのフローティングボディチャネル電圧はゲート電極とチャネルとの容量結合により大きく変動する。このメモリセルでは、フローティングボディチャネル電圧変動による動作マージンの低下の改善、そして、チャネルに溜められた信号電荷である正孔群の一部が除去されることによるデータ保持特性の低下の改善が課題である。
　また、ＳＯＩ層に、２つのＭＯＳトランジスタを用いて１つのメモリセルを形成したTwin-Transistor MOSトランジスタメモリ素子がある（例えば、特許文献３、４、非特許文献１１を参照）。これらの素子では、２つのＭＯＳトランジスタのフローティングボディチャネルを分ける、ソース、またはドレインとなるＮ+層が基板側にある絶縁層に接して形成されている。このＮ+層により、２つのＭＯＳトランジスタのフローティングボディ チャネルは、電気的に分離される。信号電荷である正孔群は、一方のＭＯＳトランジスタのフローティングボディ チャネルだけに蓄積される。他方のＭＯＳトランジスタは、片方のＭＯＳトランジスタに溜められた信号の正孔群を読みだすためのスイッチとなる。このメモリセルにおいても、信号電荷である正孔群は一つのＭＯＳトランジスタのチャネルに溜められるので、前述の１個のＭＯＳトランジスタよりなるメモリセルと同じく、動作マージンの低下の改善、又はチャネルに溜められた信号電荷である正孔群の一部が除去されることによるデータ保持特性の低下の改善が課題である。
　また、図３に示す、キャパシタを有しない、ＭＯＳトランジスタで構成された、ダイナミック フラッシュ メモリセル１１１がある（特許文献５、非特許文献１２を参照）。図３（ａ）に示すように、ＳＯＩ基板のＳｉＯ2層１０１上にフローティングボディ半導体母体１０２がある。フローティングボディ半導体母体１０２の両端にソース線ＳＬに接続するＮ+層１０３とビット線ＢＬに接続するＮ+層１０４がある。そして、Ｎ+層１０３に繋がり、且つフローティングボディ半導体母体１０２を覆った第１のゲート絶縁層１０９ａと、Ｎ+層１０４と、スリット絶縁膜１１０を介して第１のゲート絶縁層１０９ａと繋がり、且つフローティングボディ半導体母体１０２を覆った第２のゲート絶縁層１０９ｂとがある。そして、第１のゲート絶縁層１０９ａを覆ってプレート線ＰＬに繋がった第１のゲート導体層１０５ａがあり、第２のゲート絶縁層１０９ｂを覆ってワード線ＷＬに繋がった第２のゲート導体層１０５ｂがある。そして、第１のゲート導体層１０５ａと第２のゲート導体層１０５ｂとの間には、スリット絶縁層１１０がある。これにより、ＤＦＭ（Dynamic Flash Memory）のメモリセル１１１が形成される。なお、ソース線ＳＬがＮ+層１０４に接続し、ビット線ＢＬがＮ+層１０３に接続するように構成してもよい。
　そして、図３（ａ）に示すように、例えば、Ｎ+層１０３にゼロ電圧、Ｎ+層１０４にプラス電圧を印加し、第１のゲート導体層１０５ａで覆われたフローティングボディ半導体母体１０２よりなる第１のＮチャネルＭＯＳトランジスタ領域を飽和領域で動作させ、第２のゲート導体層１０５ｂで覆われたフローティングボディ半導体母体１０２よりなる第２のＮチャネルＭＯＳトランジスタ領域を線形領域で動作させる。この結果、第２のＮチャネルＭＯＳトランジスタ領域には、ピンチオフ点は存在せずに全面に反転層１０７ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層１０５ｂの下側に形成された反転層１０７ｂは、第１のＮチャネルＭＯＳトランジスタ領域の実質的なドレインとして働く。この結果、第１のＮチャネルＭＯＳトランジスタ領域と、第２のＮチャネルＭＯＳトランジスタ領域との間のチャネル領域の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。そして、図３（ｂ）に示すように、インパクトイオン化現象により生じた電子・正孔群の内の電子群をフローティングボディ半導体母体１０２から除き、そして正孔群１０６の一部、または全てをフローティングボディ半導体母体１０２に保持することによりメモリ書き込み動作が行われる。この状態が論理記憶データ“１”となる。
　そして、図３（ｃ）に示すように、例えばプレート線ＰＬにプラス電圧、ワード線WLと、ビット線ＢＬにゼロ電圧、ソース線ＳＬにマイナス電圧を印加して、正孔群１０６をフローティングボディ半導体母体１０２から除去して消去動作を行う。この状態が論理記憶データ“０”となる。そして、データ読み出しにおいて、プレート線ＰＬに繋がる第１のゲート導体層１０５ａに印加する電圧を、論理記憶データ“１”時のしきい値電圧より高く、且つ論理記憶データ“０”時のしきい値電圧より低く設定することにより、図３（ｄ）に示すように論理記憶データ“０”読み出しでワード線ＷＬの電圧を高くしても電流が流れない特性が得られる。この特性により、メモリセルと比べ、大幅に動作マージンの拡大が図られる。このメモリセルでは、プレート線ＰＬに繋がる第１のゲート導体層１０５ａと、ワード線ＷＬに繋がる第２のゲート導体層１０５ｂをゲートとした第１、第２のＮチャネルＭＯＳトランジスタ領域のチャネルがフローティングボディ半導体母体１０２で繋がっていることにより、ワード線ＷＬに選択パルス電圧が印加された時のフローティングボディ半導体母体１０２の電圧変動が大きく抑圧される。これにより、前述のメモリセルにおいて問題の動作マージンの低下、又はチャネルに溜められた信号電荷である正孔群の一部が除去されることによるデータ保持特性の低下の問題が大きく改善される。今後、本メモリ素子に対して更なる特性改善が求められる。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 ＵＳ２００８／０１３７３９４　Ａ１ ＵＳ２００３／０１１１６８１　Ａ１ 特許第７０５７０３２号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: "Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,"IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007) K.Sakui, N. Harada,"Dynamic Flash Memory with Dual Gate Surrounding Gate Transistor (SGT),"Proc. IEEE IMW, pp.72-75(2021) J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, (2006) N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, (2017) H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 115021 pp.7 (2014).
　ダイナミック フラッシュ メモリセルにおいて、メモリセルの論理データ保持のためのリフレッシュ動作が求められる。
　上記の課題を解決するために、本発明に係る半導体素子を用いたメモリ装置は、
　基板上に平面視において、行方向に配列された複数のメモリセルによってページが構成され、複数のページが列方向に配列されたメモリ装置であって、
　前記各ページに含まれる前記メモリセルは、
　前記基板上に、垂直方向に立つか、または水平方向に伸延する半導体母体と、
　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の前記第１の不純物層側の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
　前記半導体母体の前記第２の不純物層側の側面を囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
　前記第１のゲート絶縁層の一部または全体を覆う第１のゲート導体層と、
　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層とを、有し、
　前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層と前記第２のゲート導体層のうちの一方はワード線と接続し、他方はプレート線と接続し、
　ページ消去動作時には、前記ページの前記プレート線に接地電圧よりも高い第１の電圧を印加し、前記ワード線に前記接地電圧と同一もしくは前記接地電圧よりも高い第２の電圧を印加し、前記ソース線に前記接地電圧と同一の第３の電圧を印加し、全ての前記ビット線に前記接地電圧よりも高い第４の電圧を印加し、
　ページ書込み動作時には、前記プレート線に前記接地電圧よりも高い第５の電圧を印加し、前記ワード線に前記接地電圧よりも高い第６の電圧を印加し、前記ソース線に前記接地電圧と同一の第７の電圧を印加し、消去状態を維持する前記メモリセルの前記ビット線に前記接地電圧と同一の第８の電圧を印加し、書込み状態にする前記メモリセルの前記ビット線に前記接地電圧よりも高い第９の電圧を印加し、
　前記ページ消去動作と前記ページ書込み動作は、前記プレート線の印加電圧を前記接地電圧に戻すリセット動作を行わずに連続的に動作する、
　ことを特徴とする（第１発明）。
　上記の第１発明において、前記接地電圧は零ボルトであることを特徴とする（第２発明）。
　上記の第１発明において、前記ページ消去動作において、前記ページの前記メモリセルの前記チャネル半導体層の前記正孔群の一部を消滅させ、正孔数を減少させ、前記ページ書込み動作において、前記ページの選択された前記メモリセルの前記チャネル半導体層の正孔数をインパクトイオン化現象により増加させる、ことを特徴とする（第３発明）。
　上記の第１発明において、平面視において、前記ワード線と前記プレート線は、平行に配設され、前記ビット線は、平面視において、前記ワード線と、前記プレート線に対して、垂直方向に配設されている、ことを特徴とする（第４発明）。
　上記の第１発明において、前記プレート線の接続する、前記第１のゲート導体層、又は前記第２のゲート導体層と、前記チャネル半導体層との間の第１のゲート容量が、前記ワード線の接続する、前記第１のゲート導体層、又は前記第２のゲート導体層と前記チャネル半導体層との間の第２のゲート容量よりも大きい、ことを特徴とする（第５発明）。
　上記の第１発明において、平面視において、前記ソース線は、前記列方向に配列された前記メモリセル毎に分離され、前記ワード線と前記プレート線に平行に配設されている、ことを特徴とする（第６発明）。
　上記の第１発明において、平面視において、前記ソース線は、隣接する前記ページの全ての前記メモリセルに共通に繋がって配設されている、ことを特徴とする（第７発明）。
　上記の第１発明において、前記チャネル半導体層はＰ型半導体層であり、前記第１の不純物層と前記第２の不純物層はＮ型半導体層である、ことを特徴とする（第８発明）。
　上記の第１発明において、前記ページ消去動作時には、少なくとも２組の前記ページに繋がる前記メモリセルを選択消去する、ことを特徴とする（第９発明）。
　上記の第１発明において、前記ワード線と前記プレート線は、ロウデコーダ回路に接続し、前記ロウデコーダ回路にはロウアドレスを入力し、前記ロウアドレスに従って、前記ページが選択される、ことを特徴とする（第１０発明）。
　上記の第１発明において、前記ビット線は、スイッチ回路を介して、センスアンプ回路に接続し、前記センスアンプ回路は、カラムデコーダ回路に接続し、前記カラムデコーダ回路にはカラムアドレスを入力し、前記カラムアドレスに従って、前記センスアンプ回路が入出力回路に選択的に接続される、ことを特徴とする（第１１発明）。
　上記の第１発明において、前記ページ書込み動作において、前記センスアンプ回路にはページ読出し動作とは逆論理データが書き込まれる、ことを特徴とする（第１２発明）。
　上記の第１発明において、前記第１の電圧と前記第５の電圧とは同一である、ことを特徴とする（第１３発明）。
第１実施形態に係るＳＧＴを有するメモリセルの構造図である。 第１実施形態に係るメモリ装置のページ消去動作とページ書込み動作との連続動作を説明するための図である。 第１実施形態に係るメモリ装置のページ消去動作とページ書込み動作との連続動作を説明するための図である。 第１実施形態に係るメモリ装置のページ消去動作とページ書込み動作との連続動作を説明するための図である。 第１実施形態に係るメモリ装置のページ消去動作とページ書込み動作との連続動作を説明するための図である。 第１実施形態に係るメモリ装置のページ消去動作とページ書込み動作との連続動作を説明するための図である。 第１実施形態に係るメモリ装置のページ消去動作とページ書込み動作との連続動作を説明するための図である。 第１実施形態に係るメモリ装置のページ消去動作とページ書込み動作との連続動作を説明するための図である。 第１実施形態に係るメモリ装置のページ消去動作とページ書込み動作との連続動作を説明するための図である。 従来例のダイナミックフラッシュメモリを説明するための図である。
　以下、本発明の実施形態に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）について、図面を参照しながら説明する。
　（第１実施形態）
　図１と図２Ａ～図２Ｈを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２Ａ～図２Ｈを用いて、論理“１”データと論理“０”データのリフレッシュ動作が可能なページ読出し動作メカニズムを説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板上に形成した、Ｐ型又はｉ型（真性型）の導電型を有するシリコン半導体柱２（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）（特許請求の範囲の「半導体母体」の一例である）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層３ａ、３ｂ（特許請求の範囲の「第１の不純物層」、「第２の不純物層」の一例である）が形成されている。このソース、ドレインとなるＮ+層３ａ、３ｂ間のＳｉ柱２の部分がチャネル領域７（特許請求の範囲の「チャネル半導体層」の一例である）となる。このチャネル領域７を囲むように第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）、第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、ソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを囲むように第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６により分離されている。そして、Ｎ+層３ａ、３ｂ間のチャネル領域７は、第１のゲート絶縁層４ａで囲まれた第１のチャネル領域７ａと、第２のゲート絶縁層４ｂで囲まれた第２のチャネル領域７ｂと、よりなる。これによりソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセル１０が形成される。そして、ソースとなるＮ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ドレインとなるＮ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａはプレート線ＰＬ（特許請求の範囲の「プレート線」の一例である）に、第２のゲート導体層５ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａの第１のゲート容量（特許請求の範囲の「第１のゲート容量」の一例である）は、ワード線ＷＬが接続された、第２のゲート導体層５ｂの第２のゲート容量（特許請求の範囲の「第２のゲート容量」の一例である）よりも、大きくなるような構造を有することが望ましい。なお、Ｓｉ柱２は基板に対して、水平に形成されていてもよい。また、ビット線ＢＬに接続したＮ+層３ｂ側にプレート線ＰＬに接続したゲート導体層を設け、ソース線ＳＬ側に接続したＮ+層３ａ側にワード線ＷＬに接続したゲート導体層を設けてもよい。
　図２Ａ～図２Ｈは、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのページ読み出し動作と、ページ消去動作（特許請求の範囲の「ページ消去動作」の一例である）と、ページ書込み動作（特許請求の範囲の「ページ書込み動作」の一例である）と、を説明する。本動作において、ページ消去動作と、ページ書き込み動作とが連続して行われる。
　図２Ａに、ページ消去動作とページ書込み動作の連続動作を説明するための主要回路を含めたメモリブロック図を示す。ワード線ＷＬ０～ＷＬ２とプレート線ＰＬ０～ＰＬ２は、ロウデコーダ回路ＲＤＥＣ（特許請求の範囲の「ロウデコーダ回路」の一例である）に接続し、ロウデコーダ回路にはロウアドレスＲＡＤ（特許請求の範囲の「ロウアドレス」の一例である）を入力し、ロウアドレスＲＡＤに従って、ページＰ０～Ｐ２を選択する。また、ビット線ＢＬ０～ＢＬ２は、センスアンプ回路ＳＡ（特許請求の範囲の「センスアンプ回路」の一例である）に接続し、センスアンプ回路ＳＡは、カラムデコーダ回路ＣＤＥＣ（特許請求の範囲の「カラムデコーダ回路」の一例である）に接続し、カラムデコーダ回路ＣＤＥＣにはカラムアドレスＣＡＤ（特許請求の範囲の「カラムアドレス」の一例である）を入力し、カラムアドレスＣＡＤに従って、センスアンプ回路ＳＡ（特許請求の範囲の「センスアンプ回路」の一例である）が入出力回路ＩＯ（特許請求の範囲の「入出力回路」の一例である）に選択的に接続する。
　図２Ａのメモリブロックを構成するメモリセルでは、ビット線ＢＬ０～ＢＬ２側にプレート線ＰＬ０～ＰＬ２が設けられ、ソース線ＳＬ０～ＳＬ２側にワード線ＷＬ０～ＷＬ２が設けられている。すなわち、第１のゲート導体層５ａは、ワード線に接続し、第２のゲート導体層５ｂは、プレート線に接続している。ここでは、平面視において、３行×３列の計９個のメモリセルＣ００～Ｃ２２を示しているが、実際のメモリブロックにあるメモリセルの数は、これよりも多い。メモリセルが行列状に配列されているときに、その配列の一方の方向を「行方向」（もしくは「行状」）、これに垂直な方向を「列方向」（もしくは「列状」）という。また、ソース線ＳＬ０～ＳＬ２、プレート線ＰＬ０～ＰＬ２、ワード線ＷＬ０～ＷＬ２は、平行に配設され、それらに垂直な方向にビット線ＢＬ０～ＢＬ２が配設されている。例えば、このブロックにおいて、任意のページＰ１のプレート線ＰＬ１とワード線ＷＬ１とソース線ＳＬ１が接続するメモリセルＣ１０～Ｃ１２が選択され、ページ消去動作とページ書込み動作の連続動作が行われる。
　図２Ｂは、図２Ａのメモリセルブロックの等価回路をより具体的に示している。そのゲートにトランスファー信号ＦＴが入力するトランジスタＴ０Ｃ～Ｔ２Ｃは、スイッチ回路（特許請求の範囲の「スイッチ回路」の一例である）を構成している。また、そのゲートをビット線供給信号ＦＰに接続するトランジスタＴ０Ｄ～Ｔ２Ｄのドレインは、ビット線供給電圧ＶＰに、ソースは、各ビット線ＢＬ０～ＢＬ２に接続する。そして、各ビット線ＢＬ０～ＢＬ２は、スイッチ回路を介して、センスアンプ回路ＳＡ０～ＳＡ２に接続する。センスアンプ回路ＳＡ０～ＳＡ２は、そのゲートをカラム選択線ＣＳＬ０～ＣＳＬ２に接続するトランジスタＴ０Ａ～Ｔ２Ｂを介して、１対の相補の入出力線ＩＯと／ＩＯに接続する。
　図２Ｃは、任意のタイミングにおいて、メモリセルＣ００～Ｃ２２の内、メモリセルＣ０１、Ｃ０２、Ｃ１０、Ｃ１２、Ｃ２１にランダムに“１”書込みが行われている状態を示す。論理“1”データの記憶では、チャネル半導体層７に正孔群９が蓄積されている書込み状態（特許請求の範囲の「書込み状態」の一例である）にある。一方、“１”書込みが行われないメモリセルC００、Ｃ１１、Ｃ２０、C２２のチャネル半導体層７では正孔群９が蓄積されず、論理“０”データが記憶されている消去状態（特許請求の範囲の「消去状態」の一例である）にある。そして、ワード線ＷＬ１で選択されるメモリセル群Ｃ０１、Ｃ１１、Ｃ２１に対して、ページ消去動作とページ書込み動作との連続動作が行われる。
　図２Ｄの動作波形図を用いて、ページ消去動作とページ書込み動作との連続動作を説明する。第１の時刻Ｔ１で、ビット線供給信号ＦＰが、接地電圧Ｖｓｓから高電圧ＶＦＰへ上昇する。ここで、ＶＦＰは、例えば、２．０Ｖであり、ビット線供給電圧ＶＰは、例えば、１．０Ｖである。これにより、Ｎ型ＭＯＳトランジスタＴ０Ｄ～Ｔ２Ｄは、線形領域で動作する。また、トランスファー信号ＦＴが接地電圧Ｖｓｓから高電圧ＶＦＴへ上昇する。ここで、ＶＦＴは、例えば、２．０Ｖである。この結果、ビット線ＢＬ０～ＢＬ２は、接地電圧Ｖｓｓから第４の電圧Ｖ４まで充電される。ここで、第４の電圧Ｖ４は、ビット線供給電圧ＶＰと同一の電圧となる。第２の時刻Ｔ２で、ビット線供給信号ＦＰが、ＶＦＰから接地電圧Ｖｓｓへ下降し、トランスファー信号ＦＴがＶＦＴから接地電圧Ｖｓｓへ下降すると、ビット線ＢＬ０～ＢＬ２は、第４の電圧Ｖ４を保ったまま、フローティング状態となる。
　第３の時刻Ｔ３で、ワード線ＷＬ１は、第２の電圧Ｖ２を維持したまま、プレート線ＰＬ１は、接地電圧Ｖｓｓから第１の電圧Ｖ１へと上昇する。ここで、例えば、第１の電圧Ｖ１と第２の電圧Ｖ２とは、それぞれ１．５Ｖと接地電圧Ｖｓｓ（０Ｖ）である。この結果、図２Ｅに示すように、正電荷を有する正孔群９の主部分は、１．５Ｖが印加されているプレート線ＰＬ１側から０Ｖが印加されているワード線ＷＬ１に繋がる第１のゲート導体層５ａ側へ集まる。したがって、ワード線ＷＬ１が取り囲むチャネル半導体層７の電圧が上昇する。この結果、ソース線ＳＬ１のＮ+層３ａとＰ層のチャネル半導体層７とのＰＮ接合が順バイアスとなり、余分な正孔群９は、ソース線ＳＬ１のＮ+層３ａへ排出される。ワード線ＷＬ１側のＰ層のチャネル半導体層７に集まっている正孔群９の濃度がＮ+層３ａと直面している正孔濃度よりも十分高いために、その濃度勾配により、正孔群９の拡散が生じ、Ｎ+層３ａに正孔群９が流れ込む。逆にＮ+層３ａの電子濃度がＰ層のチャネル半導体層７の電子濃度よりも高いために、濃度勾配による拡散によって電子がＰ層のチャネル半導体層７に流れ込む。Ｐ層のチャネル半導体層７に流入した電子は、Ｐ層のチャネル半導体層７の中で正孔と再結合し消滅する。しかし、注入された電子がすべては消滅せず、消滅しなかった電子は、ビット線ＢＬ０～ＢＬ２のＮ+層３ｂにドリフトによって、ビット線ＢＬ０～ＢＬ２のＮ+層３ｂに流れ込む。電子はソース線ＳＬ１から次々と供給されるので、非常に短時間に過剰の正孔は電子と再結合し、初期の状態に戻る。ここで消費される電力はソース線ＳＬ１から流入する電子によるものだけであり、定常的にはＮ+層３ａ、３ｂ間には電流は流れないので、ページ書き込み動作時の消費電力と比べて極めて小さい。これにより、ワード線ＷＬ１およびプレート線ＰＬ１がチャネル半導体層７を取り囲むＮチャネルＭＯＳトランジスタ領域のしきい値電圧が高くなる。したがって、ワード線ＷＬ１の電圧を高くしても、電流は流れない。このチャネル領域７の“０”消去状態の電圧をページ消去動作による、論理記憶データ“０”に割り当てる。
　また、このページ消去動作においては、プレート線ＰＬ１に繋がった第２のゲート導体層５ｂで囲まれたチャネル半導体層７の外周部に反転層８が形成される。この反転層８はＮ+層３ｂに繋がり、電子を多く有している。これにより、ページ消去動作初期期間において、反転層８で囲まれたチャネル半導体層７内にある正孔群９の一部を正孔―電子再結合現象により除去することができる。これにより、更にページ消去動作が加速される。そして、第４の時刻Ｔ４で、ページ消去動作が終了する。図２Ｆは、ページ消去動作により、正孔群９の消滅が飽和した状態を示している。
　また、第４の時刻Ｔ４までにセンスアンプ回路ＳＡ０～ＳＡ２には、ページ書込み動作のためのデータが書き込まれる。このページ書込み動作のためのデータは、ページ読出し動作（特許請求の範囲の「ページ読出し動作」の一例である）でセンスアンプ回路ＳＡ０～ＳＡ２に読み出されるデータとは、逆論理データ（特許請求の範囲の「逆論理データ」の一例である）である。すなわち、ページ読出し動作においては、チャネル半導体層７内に正孔群９が存在するメモリセルは、論理データ“１”書込みのメモリセルであり、メモリセル電流により、ビット線ＢＬを放電し、ビット線ＢＬの電圧は低電圧となり、チャネル半導体層７内に正孔群９が存在しないメモリセルは、論理データ“０”消去のメモリセルであり、メモリセル電流は流れず、ビット線ＢＬの電圧は高電圧を維持する。
　第５の時刻Ｔ５で、トランスファー信号ＦＴが接地電圧Ｖｓｓから高電圧ＶＦＴへと上昇する。この結果、センスアンプ回路ＳＡ０～ＳＡ２に書き込まれたページ書込み動作のための逆論理データにより、例えば、ビット線ＢＬ０とＢＬ２は、第４の電圧Ｖ４から第８の電圧Ｖ８へと下降し、ビット線ＢＬ１は、第４の電圧Ｖ４から第９の電圧Ｖ９へと上昇する。ここで、第８の電圧Ｖ８と第９の電圧Ｖ９は、それぞれ、例えば、接地電圧Ｖｓｓ（０Ｖ）と、１．２Ｖである。
　第６の時刻Ｔ６で、プレート線ＰＬ１とワード線ＷＬ１は、それぞれ第１の電圧Ｖ１から第５の電圧Ｖ５へ、接地電圧Ｖｓｓから第６の電圧Ｖ６へと上昇する。ここで、第５の電圧Ｖ５は、第１の電圧Ｖ１と同一の、例えば、１．５Ｖであっても良い。また、第６の電圧Ｖ６は、例えば、１．５Ｖである。この時、ビット線ＢＬ０とＢＬ２は、０Ｖであり、ビット線ＢＬ１は、１．２Ｖであるため、メモリセルＣ０１とＣ２１には、メモリセル電流が流れず、図２Gに示すように、メモリセルＣ１１のみにメモリセル電流が流れる。この結果、メモリセルＣ１１において、第１のＮチャネルＭＯＳトランジスタ領域と、第２のＮチャネルＭＯＳトランジスタ領域との間のチャネル領域の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じ、正孔群９が発生し、メモリセルＣ１１の“１”書込みが行われる。
　第７の時刻Ｔ７で、トランスファー信号ＦＴが高電圧ＶＦＴから接地電圧Ｖｓｓへと下降するが、ページ書込み動作は続行する。そして、第８の時刻Ｔ８で、プレート線ＰＬ１と、ワード線ＷＬ１は、それぞれ、第５の電圧Ｖ５から接地電圧Ｖｓｓへ、第６の電圧Ｖ６から接地電圧Ｖｓｓへと下降する。また、ビット線ＢＬ１は、第９の電圧Ｖ９から接地電圧Ｖｓｓへと下降する。これによって、ページ書込み動作が終了する。なお、ビット線ＢＬ１を接地電圧Ｖｓｓに下降させるリセット回路は図示していない。このように第１の時刻Ｔ１から第８の時刻Ｔ８の間、Ｔ１～Ｔ４でページ消去動作が行われ、Ｔ４～Ｔ８でページ書込み動作が連続的に行われる。したがって、ページ消去動作とページ書込み動作はプレート線ＰＬ１の印加電圧を接地電圧Ｖｓｓに戻すリセット動作（特許請求の範囲の「リセット動作」の一例である）を行わずに連続的に動作するため、高速にメモリセルの書換えが可能となる。また、プレート線ＰＬ１の選択およびリセットに要するパワーが削減可能となる。
　また、図２Ｈで示したように、ソース線ＳＬは、隣接する前記ページの全てのメモリセルに共通に繋がって配設されていても良い。この結果、設計上とプロセス上の自由度が高まる。
　また、図１において、Ｓｉ柱２の水平断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
　また、図１では、基板上に垂直方向に立ったＳｉ柱２の側面全体を囲んだ第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを設け、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂの全体を囲んで第１のゲート導体層５ａ、第２のゲート導体層５ｂを有するＳＧＴを例にダイナミック フラッシュ メモリ素子を説明した。本実施形態の説明で示したように、本ダイナミック フラッシュ メモリ素子は、インパクトイオン化現象により発生した正孔群９がチャネル領域７に保持される条件を満たす構造であればよい。このためには、チャネル領域７は基板１と電気的に分離されたフローティング ボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around :例えば非特許文献１３を参照）技術、Nanosheet技術(例えば、非特許文献１４を参照）を用いて、チャネル領域の半導体母体を基板１に対して水平に（半導体母体の中心軸が基板と平行になるように）形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、水平方向に形成されたＧＡＡやNanosheetを複数本積層させた構造であってもよい。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造（例えば、非特許文献７～１０を参照）であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティング ボディ構造となる。このように、本実施形態が提供するダイナミック フラッシュ メモリ素子では、チャネル領域がフローティング ボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１５を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティング ボディ構造であれば、本ダイナミック フラッシュ メモリ動作が出来る。
　また、図１において、基板に垂直な方向において、絶縁層６で囲まれた部分のチャネル領域７では、第１のチャネル領域７ａ、第２のチャネル領域７ｂの電位分布が繋がって形成されている。これにより、第１のチャネル領域７ａ、第２のチャネル領域７ｂのチャネル領域７が、垂直方向において、絶縁層６で囲まれた領域で繋がっている。
　なお、図１において、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層５ｂの垂直方向の長さより長くし、CPL＞CWLとすることが、望ましい。しかし、プレート線ＰＬを付加することだけで、ワード線WLのチャネル領域７に対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域７の電位変動ΔＶFBは、小さくなる。
　なお、本明細書及び特許請求の範囲において「ゲート絶縁層やゲート導体層等がチャネル等を覆う」と言った場合の「覆う」の意味として、ＳＧＴやＧＡＡのように全体を囲む場合、Ｆｉｎトランジスタのように一部を残して囲む場合、さらにプレナー型トランジスタのように平面的なものの上に重なるような場合も含む。
　図１においては、第１のゲート導体層５ａは、第１のゲート絶縁層４ａの全体を囲んでいる。これに対して、第１のゲート導体層５ａは、平面視において、第１のゲート絶縁層４ａの一部を囲んでいる構造としてもよい。この第１のゲート導体層５ａを少なくとも２つのゲート導体層に分割して、それぞれをプレート線ＰＬ電極として、動作させても良い。同様に、第２のゲート導体層５ｂを２つ以上に分割して、それぞれをワード線の導体電極として、同期または非同期で動作させてもよい。これにより、ダイナミック フラッシュ メモリ動作を行うことができる。
　本実施形態は、下記の特徴を供する。
（特徴）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルにおいて、ページ消去動作と、ページ書込み動作との連続動作に特徴がある。すなわち、ページ消去動作とページ書込み動作はプレート線ＰＬの印加電圧を接地電圧Ｖｓｓに戻すリセット動作を行わずに連続的に動作するため、高速にメモリセルの書換えが可能となる。また、プレート線ＰＬの選択およびリセットに要するパワーが削減可能となる。この結果、メモリセルの記憶データの高速なページ書換え動作が可能となり、従来のダイナミック フラッシュ メモリセルと比べて、より高速化と低消費電力化が実現できる。
（その他の実施形態）
　なお、本発明では、Ｓｉ柱を形成したが、Ｓｉ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、“１”書込みにおいて、非特許文献１０に記載されているゲート誘起ドレインリーク（ＧＩＤＬ:Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ、生成された正孔群でフローティングボディＦＢ内を満たしてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１において、Ｎ+層３ａ、３ｂ、Ｐ層Ｓｉ柱２のそれぞれの導電型の極性を逆にした構造においても、ダイナミック フラッシュ メモリ動作がなされる。この場合、Ｎ型であるＳｉ柱２では、多数キャリアは電子になる。従って、インパクトイオン化により生成された電子群がチャネル領域７に蓄えられて、“１”状態が設定される。
　また、メモリセルのＳｉ柱を２次元状に、正方格子状、または斜方格子状に配列させてメモリブロックを形成しても良い。Ｓｉ柱を斜方格子状に配置した場合、１つのワード線に繋がるＳｉ柱は複数個を１辺としてジグザグ状、またはのこぎり状に配置されてもよい。このことは、他の実施形態においても同様である。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いたメモリ装置によれば、高密度で、かつ高性能のＳＧＴを用いたメモリ装置であるダイナミック フラッシュ メモリが得られる。
１０：　ダイナミック フラッシュ メモリセル
２：　Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱
３ａ、３ｂ：　Ｎ+層
７：　チャネル領域
４ａ、４ｂ：　ゲート絶縁層
５ａ、５ｂ：　ゲート導体層
６：　２層のゲート導体層を分離するための絶縁層
９：　正孔
ＢＬ：　ビット線
ＳＬ：　ソース線
ＰＬ：　プレート線
ＷＬ：　ワード線
ＦＢ：　フローティングボディ

Ｔ１～Ｔ８：　時刻
Ｖ１～Ｖ９：　第１の電圧～第９の電圧

Ｃ００～Ｃ２２：　メモリセル
ＳＬ０～ＳＬ２：　ソース線
ＢＬ０～ＢＬ２：　ビット線
ＰＬ０～ＰＬ２：　プレート線
ＷＬ０～ＷＬ２：　ワード線
ＲＤＥＣ：　ロウアドレス回路
ＲＡＤ：　ロウアドレス
ＳＡ：　センスアンプ回路
ＣＤＥＣ：　カラムデコーダ回路
ＣＡＤ：　カラムアドレス
ＩＯ：　入出力回路
ＦＰ：　ビット線供給信号
ＶＰ：　ビット線供給電圧

ＳＡ０～ＳＡ２：　強制反転型センスアンプ回路
Ｔ０Ａ～Ｔ２Ｄ：　ＭＯＳトランジスタ
ＩＯ、／ＩＯ：　入出力線
ＣＳＬ０～ＣＳＬ２：　カラム選択線

１１１：　キャパシタを有しない、ＤＲＡＭメモリセル
１００：　ＳＯＩ基板
１０１：　ＳＯＩ基板のＳｉＯ2膜
１０２：　フローティングボディ（Floating Body）
１０３：　ソースＮ+層
１０４：　ドレインＮ+層
１０５：　ゲート導電層
１０６：　正孔
１０７：　反転層、電子のチャネル
１０８：　ピンチオフ点
１０９：　ゲート酸化膜
１１０：　スリット絶縁膜

Claims (13)

  1. 　基板上に平面視において、行方向に配列された複数のメモリセルによってページが構成され、複数のページが列方向に配列されたメモリ装置であって、
    　前記各ページに含まれる前記メモリセルは、
    　前記基板上に、垂直方向に立つか、または水平方向に伸延する半導体母体と、
    　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
    　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の前記第１の不純物層側の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
    　前記半導体母体の前記第２の不純物層側の側面を囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
    　前記第１のゲート絶縁層の一部または全体を覆う第１のゲート導体層と、
    　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
    　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層とを、有し、
    　前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層と前記第２のゲート導体層のうちの一方はワード線と接続し、他方はプレート線と接続し、
    　ページ消去動作時には、前記ページの前記プレート線に接地電圧よりも高い第１の電圧を印加し、前記ワード線に前記接地電圧と同一もしくは前記接地電圧よりも高い第２の電圧を印加し、前記ソース線に前記接地電圧と同一の第３の電圧を印加し、全ての前記ビット線に前記接地電圧よりも高い第４の電圧を印加し、
    　ページ書込み動作時には、前記プレート線に前記接地電圧よりも高い第５の電圧を印加し、前記ワード線に前記接地電圧よりも高い第６の電圧を印加し、前記ソース線に前記接地電圧と同一の第７の電圧を印加し、消去状態を維持する前記メモリセルの前記ビット線に前記接地電圧と同一の第８の電圧を印加し、書込み状態にする前記メモリセルの前記ビット線に前記接地電圧よりも高い第９の電圧を印加し、
    　前記ページ消去動作と前記ページ書込み動作は、前記プレート線の印加電圧を前記接地電圧に戻すリセット動作を行わずに連続的に動作する、
    　ことを特徴とする半導体素子を用いたメモリ装置。
  2. 　前記接地電圧は零ボルトである、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  3. 　前記ページ消去動作において、前記ページの前記メモリセルの前記チャネル半導体層の前記正孔群の一部を消滅させ、正孔数を減少させ、
    　前記ページ書込み動作において、前記ページの選択された前記メモリセルの前記チャネル半導体層の正孔数をインパクトイオン化現象により増加させる、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  4. 　平面視において、前記ワード線と前記プレート線は、平行に配設され、
    　前記ビット線は、平面視において、前記ワード線と、前記プレート線に対して、垂直方向に配設されている、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  5. 　前記プレート線の接続する、前記第１のゲート導体層、又は前記第２のゲート導体層と、前記チャネル半導体層との間の第１のゲート容量が、前記ワード線の接続する、前記第１のゲート導体層、又は前記第２のゲート導体層と前記チャネル半導体層との間の第２のゲート容量よりも大きい、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  6. 　平面視において、前記ソース線は、前記列方向に配列された前記メモリセル毎に分離され、前記ワード線と前記プレート線に平行に配設されている、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  7. 　平面視において、前記ソース線は、隣接する前記ページの全ての前記メモリセルに共通に繋がって配設されている、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  8. 　前記チャネル半導体層はＰ型半導体層であり、前記第１の不純物層と前記第２の不純物層はＮ型半導体層である、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  9. 　前記ページ消去動作時には、少なくとも２組の前記ページに繋がる前記メモリセルを選択消去する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  10. 　前記ワード線と前記プレート線は、ロウデコーダ回路に接続し、前記ロウデコーダ回路にはロウアドレスを入力し、前記ロウアドレスに従って、前記ページが選択される、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  11. 　前記ビット線は、スイッチ回路を介して、センスアンプ回路に接続し、前記センスアンプ回路は、カラムデコーダ回路に接続し、前記カラムデコーダ回路にはカラムアドレスを入力し、前記カラムアドレスに従って、前記センスアンプ回路が入出力回路に選択的に接続される、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  12. 　前記ページ書込み動作において、前記センスアンプ回路にはページ読出し動作とは逆論理データが書き込まれる、
    　ことを特徴とする請求項１１に記載の半導体素子を用いたメモリ装置。
  13. 　前記第１の電圧と前記第５の電圧とは同一である、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
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