TWI806582B - 使用半導體元件的記憶裝置 - Google Patents

使用半導體元件的記憶裝置 Download PDF

Info

Publication number
TWI806582B
TWI806582B TW111116448A TW111116448A TWI806582B TW I806582 B TWI806582 B TW I806582B TW 111116448 A TW111116448 A TW 111116448A TW 111116448 A TW111116448 A TW 111116448A TW I806582 B TWI806582 B TW I806582B
Authority
TW
Taiwan
Prior art keywords
layer
aforementioned
page
gate conductor
conductor layer
Prior art date
Application number
TW111116448A
Other languages
English (en)
Other versions
TW202303932A (zh
Inventor
作井康司
原田望
Original Assignee
新加坡商新加坡優尼山帝斯電子私人有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新加坡商新加坡優尼山帝斯電子私人有限公司 filed Critical 新加坡商新加坡優尼山帝斯電子私人有限公司
Publication of TW202303932A publication Critical patent/TW202303932A/zh
Application granted granted Critical
Publication of TWI806582B publication Critical patent/TWI806582B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/036—Making the capacitor or connections thereto the capacitor extending under the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4016—Memory devices with silicon-on-insulator cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Dram (AREA)

Abstract

提供一種記憶裝置，係具備由在基板上被排列成矩陣狀的複數個記憶體單元所構成的頁，且控制施加於前述頁中所包含的各個記憶體單元之第一閘極導體層、第二閘極導體層、第一雜質層及第二雜質層的電壓，來進行在通道半導體層之內部保持藉由碰撞游離現象或閘極引發汲極漏電流而形成後的電洞群的頁寫入動作，以及控制施加於前述第一閘極導體層、前述第二閘極導體層、第三閘極導體層、第四閘極導體層、前述第一雜質層及前述第二雜質層的電壓，來進行將前述電洞群從前述通道半導體層之內部予以除去的頁抹除動作；前述記憶體單元的前述第一雜質層係與源極線連接，前述第二雜質層係與位元線連接，前述第一閘極導體層與前述第二閘極導體層之中的一方係與字元線連接，而另一方係與第一驅動控制線連接；前述位元線係透過開關電路而連接於感測放大器電路；在頁讀取動作時係將由前述字元線選擇的記憶體單元群之頁資料讀取至感測放大器電路；在前述頁寫入動作時、前述頁抹除動作時及前述頁讀取動作時係對前述第一驅動控制線施加有相同的固定電壓。

Description

使用半導體元件的記憶裝置
本發明係關於一種使用半導體元件的記憶裝置。
近年來在LSI(Large Scale Integration；大型積體電路)技術開發中有被要求記憶體元件(memory element)的高積體化與高性能化。
在通常的平面式(planar type)MOS電晶體中，通道(channel)係朝向沿著半導體基板之上表面的水平方向延伸。相對於此，SGT(Surrounding Gate Transistor；環繞式閘極電晶體)的通道係朝向相對於半導體基板之上表面呈垂直的方向延伸(例如，參照專利文獻1、非專利文獻1)。因此，與平面式MOS電晶體相較，SGT係能夠達成半導體裝置的高密度化。可以使用該SGT來作為選擇電晶體並進行連接有電容器(capacitor)的DRAM(Dynamic Random Access Memory；動態隨機存取記憶體，例如參照非專利文獻2)、連接有電阻變化元件的PCM(Phase Change Memory；相變化記憶體，例如參照非專利文獻3)、RRAM(Resistive Random Access Memory；電阻式隨機存取記憶體，例如參照非專利文獻4)、藉由電流使磁自旋(magnetic spin)之方向變化並使電阻變化的MRAM(Magneto-resistive Random Access Memory；磁阻式隨機存取記憶體，例如 參照非專利文獻5)等的高積體化。又有不具有電容器之由一個MOS電晶體所構成的DRAM記憶體單元(memory cell)(參照非專利文獻7)等。本申請案係關於一種不具有電阻變化元件或電容器之能夠僅由MOS電晶體所構成的動態快閃記憶體(Dynamic Flash Memory)。
圖7(a)至(d)係顯示前述的不具有電容器之僅由一個MOS電晶體所構成的DRAM記憶體單元之寫入動作，圖8(a)與(b)係顯示動作上的問題點，圖9(a)至(c)係顯示讀取動作(參照非專利文獻7至10)。圖7(a)係顯示“1”寫入狀態。在此，記憶體單元係形成於SOI(Silicon On Insulator；矽絕緣體)基板100，藉由源極線(source line)SL所連接的源極N+層103(以下，將包含高濃度之施體(donor)雜質的半導體區域稱為「N+層」)、位元線(bit line)BL所連接的汲極N+層104、字元線(word line)WL所連接的閘極導電層105、MOS電晶體110的浮體(Floating Body)102所構成，且不具有電容器而由一個MOS電晶體110構成DRAM的記憶體單元。再者，SOI基板的SiO2層101係與浮體102正下方接觸。在進行由該一個MOS電晶體110所構成的記憶體單元之“1”寫入時係使MOS電晶體110在飽和區域動作。亦即，在從源極N+層103延伸的電子的通道107係有夾止點(pinch-off point)108，而並未到達連接位元線的汲極N+層104。當如此地使已連接於汲極N+層的位元線BL與已連接於閘極導電層105的字元線WL都成為高電壓，並將閘極電壓以汲極電壓的約1/2程度使MOS電晶體110動作時，在汲極N+層104近旁之夾止點108上的電場強度就會成為最大。結果，從源極N+層103朝向汲極N+層104流動之已被加速後的電子會碰撞於Si的晶格，並藉由該時失去的運動能量(energy)而生成電子電洞對(碰撞游離(impact ionization)現象)。所產生的大部分的電子(未圖示)係到達汲極N+層104。又，小 部分之非常熱的電子則會跳過閘極氧化膜109而到達閘極導電層105。然後，同時產生的電洞106係對浮體102進行充電。在此情況下，因為浮體102為P型Si，故所產生的電洞係有助於作為多數載子(carrier)的增量。浮體102係由生成後的電洞106所充滿，當浮體102的電壓成為比源極N+層103更高Vb以上時，更加生成後的電洞就會放電至源極N+層103。在此，Vb為源極N+層103與P層的浮體102之間的PN接面的內建(built-in)電壓，約為0.7V。圖7(b)係顯示浮體102由所生成的電洞106飽和充電後的樣態。
其次，使用圖7(c)來說明記憶體單元110的“0”寫入動作。相對於共同的選擇字元線WL會隨機地存在“1”寫入的記憶體單元110與“0”寫入的記憶體單元110。在圖7(c)中係顯示從“1”寫入狀態重寫成“0”寫入狀態的樣態。在“0”寫入時，使位元線BL的電壓成為負偏壓以使汲極N+層104與P層的浮體102之間的PN接面成為順向偏壓。結果，在浮體102事先於前週期所生成的電洞106係流動至已連接於位元線BL的汲極N+層104。當寫入動作結束時，就能獲得以所生成的電洞106充滿後的記憶體單元110(圖7(b))，以及所生成的電洞被排出後的記憶體單元110(圖7(c))的二個記憶體單元之狀態。由電洞106所充滿後的記憶體單元110的浮體102之電位係成為比不存在所生成的電洞的浮體102更高。從而，“1”寫入的記憶體單元110之臨限電壓係成為比“0”寫入的記憶體單元110之臨限電壓更低。將該樣態顯示於圖7(d)。
其次，使用圖8(a)與(b)來說明由該一個MOS電晶體110所構成的記憶體單元之動作上的問題點。如圖8(a)所示，浮體的電容CFB為電容CWL、接面電容CSL及接面電容CBL的總和，且表示成
CFB=CWL+CBL+CSL (10)， 該電容CWL為與字元線連接的閘極與浮體間的電容，該接面電容CSL為與源極線連接的源極N+層103與浮體102之間的PN接面的接面電容，該接面電容CBL為與位元線連接的汲極N+層104與浮體102之間的PN接面的接面電容。又，與字元線連接的閘極與浮體之間的電容耦合率(coupling ratio)βWL係表示成
βWL=CWL/(CWL+CBL+CSL) (11)。從而，當字元線電壓VWL在讀取時或寫入時振盪時，成為記憶體單元之記憶節點(memory node)(接點)的浮體102的電壓亦會受到該影響。將該樣態顯示於圖8(b)。當字元線電壓VWL在讀取時或寫入時從0V上升至VWLH時，浮體102的電壓VFB就會藉由與字元線的電容耦合而從字元線電壓變化之前的初始狀態的電壓VFB1上升至VFB2。該電壓變化量△VFB係表示成
△VFB=VFB2-VFB1=βWL×VWLH (12)。在此，在數式(11)的βWL中，CWL的貢獻率較大，例如是CWL：CBL：CSL=8：1：1。在此情況下，成為βWL=0.8。當字元線例如從寫入時的5V在寫入結束後成為0V時，浮體102亦會藉由字元線WL與浮體102的電容耦合而接受5V×βWL=4V的振幅雜訊。因此，會有無法充分取得寫入時的浮體102的“1”電位與“0”電位之電位差裕度(margin)的問題點。
圖9(a)至(c)係顯示讀取動作，圖9(a)係顯示“1”寫入狀態，圖9(b)係顯示“0”寫入狀態。但是，實際上即便以“1”寫入來對浮體102寫入Vb，當寫入結束而字元線回到0V時，浮體102仍會被下拉至負偏壓。在“0”被寫入時，因為會更加深成為負偏壓，故如圖9(c)所示，在寫入時無法充分地加大“1”與“0”的電位差裕度，因此實際上難以完成不具有電容器的DRAM記憶體單元之製品化。
又，在SOI層係有使用二個MOS電晶體來形成一個記憶體單元的Twin-Transistor(雙電晶體)記憶體元件(例如，參照專利文獻4、5)。在此等的元件中，將二個MOS電晶體的浮體通道(floating body channel)予以劃分之成為源極、或汲極的N+層係與絕緣層接觸而形成。藉由該N+層與絕緣層接觸，二個MOS電晶體的浮體通道就會被電性隔離。作為信號電荷的電洞群係積累於一方之電晶體的浮體通道。積存有電洞的浮動體通道的電壓係如前述，會藉由往所鄰接的MOS電晶體的閘極電極施加脈衝(pulse)電壓，而與數式(12)所示者同樣地大幅變化。藉此，如使用圖8至圖10而說明般，會無法充分地加大寫入時的“1”與“0”的動作裕度(例如，參照非專利文獻15、圖8)。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特開平2-188966號公報
專利文獻2：日本特開平3-171768號公報
專利文獻3：日本特許第3957774號公報
專利文獻4：US2008/0137394 A1
專利文獻5：US2003/0111681 A1
[非專利文獻]
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻4：T. Tsunoda, K.Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
非專利文獻7：J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No. 2, pp.179-181 (2012)
非專利文獻8：T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
非專利文獻9：T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
非專利文獻10：E. Yoshida and T. Tanaka: “A design of a capacitorless 1T-DRAM cell using gate-induced drain leakage (GIDL) current for low-power and highspeed embedded memory,” IEEE IEDM(2003).
非專利文獻11：J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006.
非專利文獻12：N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.
非專利文獻13：H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs,” Semicond. Sci. Technol. 29 (2014) 115021 (7pp).
非專利文獻14：E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.
非專利文獻15：F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: “Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,”IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007)
在除去電容器後的一個電晶體型(transistor type)的DRAM(增益單元(gain cell)中，會有以下的問題點：當字元線與浮體的電容耦合較大，且在資料(data)讀取時或寫入時使字元線的電位振盪時，就會直接作為往浮體的雜訊而被傳達。結果，會引起誤讀取或記憶資料誤重寫的問題，使除去電容器後的一個電晶體型的DRAM(增益單元)的實用化變得困難。
為了解決上述課題，本發明的記憶裝置，其藉由在基板上沿行方向排列的複數個記憶體單元來構成頁，而複數個頁係沿列方向排列，其中，
前述各頁中所包含的各個記憶體單元係具備有：
半導體母體，係在基板上相對於前述基板而朝向垂直方向豎立或朝向水平方向延伸；
第一雜質層與第二雜質層，係位於前述半導體母體之兩端；
第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間的前述半導體母體的側面之一部分或全部，且與前述第一雜質層接觸或接近；
第二閘極絕緣層，係包圍前述半導體母體的側面，與前述第一閘極絕緣層連接，且與前述第二雜質層接觸或接近；
第一閘極導體層，係覆蓋前述第一閘極絕緣層之一部分或整體；
第二閘極導體層，係覆蓋前述第二閘極絕緣層；以及
通道半導體層，係前述半導體母體由前述第一閘極絕緣層與前述第二閘極絕緣層所覆蓋而成；
前述記憶裝置係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層的電壓，來進行頁寫入動作及頁抹除(page erase)動作；
前述記憶體單元的前述第一雜質層係與源極線連接，前述第二雜質層係與位元線連接，前述第一閘極導體層與前述第二閘極導體層之中的一方係與字元線連接，而另一方係與第一驅動控制線連接；
前述位元線係經由開關(switch)電路而連接於感測放大器(sense amplifier)電路；
在頁讀取動作時係將由前述字元線選擇的記憶體單元群之頁資料讀取至前述感測放大器電路；
在前述頁寫入動作時、前述頁抹除動作時及前述頁讀取動作時係對前述第一驅動控制線施加有相同的固定電壓(第一發明)。
在上述的第一發明中，在前述頁抹除動作中，前述源極線係與前述位元線同步地被施加相同的脈衝電壓(第二發明)。
在上述的第一發明中，在前述頁抹除動作時係將前述開關電路設成非導通狀態，並讀取前述感測放大器電路中所儲存的前述頁資料(第三發明)。
在上述的第一發明中，前述感測放大器電路中所記憶的前述頁資料，為頁抹除動作開始前所讀出的記憶體單元之記憶資料(第四發明)。
在上述的第一發明中，前述第一驅動控制線係共同地配設於至少二個前述頁(第五發明)。
在上述的第一發明中，前述位元線係共同地配設於至少二個前述頁(第六發明)。
在上述的第一發明中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容，係比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容更大(第七發明)。
在上述的第一發明中，前述第一閘極導體層係在俯視觀察下包圍前述第一閘極絕緣層並分離成二個導體層(第八發明)。
在上述的第一發明中，在前述頁寫入動作時係在前述通道半導體層之內部保持藉由碰撞游離現象而生成後的電洞群，且將前述通道半導體層的電壓作為比前述第一雜質層及前述第二雜質層之一方或雙方的電壓還高的第一資料保持電壓；
在前述頁抹除動作時係控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層及前述第二閘極導體層的電壓，而從前述第一雜質層與前述第二雜質層之一方或雙方抽出前述電洞群，且將前述通道半導體層的電壓作為比前述第一資料保持電壓更低的第二資料保持電壓(第九發明)。
2:具有P型或i型(本徵型)之導電型的Si柱
3a,3b:N+層
4a,4b:閘極絕緣層
5a,5b:閘極導體層
6:用以將二層閘極導體層予以隔離的絕緣層
7:通道區域
9:電洞群
10:動態快閃記憶體單元
100:SOI基板
101:SOI基板的SiO2膜
102:浮體
103:源極N+層
104:汲極N+層
105:閘極導電層
106:電洞
107:反轉層、電子的通道
108:夾止點
109:閘極氧化膜
110:MOS電晶體
BL,BL0~BL2,BL1~BL3:位元線
CBL,CSL:接面電容
CFB,CWL:電容
C00~C22,CL11~CL33:記憶體單元
CSL0~CSL2:行選擇線
FB:浮體
FT:傳送信號
FS:抹除信號
IO,/IO:輸入輸出線
PL,PL0~PL2,PL1~PL3:板線
SA0~SA3:感測放大器電路
SL:源極線
T0A~T2B,T0C~T2C,T0D~T2D:電晶體
Vb:內建電壓
VB:位元線抹除信號
VERA:負電壓
VFB:電壓
VWL:字元線電壓
WL,WL0~WL2,WL1~WL3:字元線
△VFB:電壓變化量
圖1係具有第一實施型態之SGT的記憶裝置的構造圖。
圖2係說明具有第一實施型態之SGT的記憶裝置之與板線(plate line)PL連接的第一閘極導體層5a的閘極電容成為比與字元線WL連接的第二閘極導體層5b的閘極電容更大的情況之功效的圖。
圖3A係用以說明具有第一實施型態之SGT的記憶裝置之寫入動作機制(mechanism)的圖。
圖3B係用以說明具有第一實施型態之SGT的記憶裝置之寫入動作機制的圖。
圖4A係用以說明具有第一實施型態之SGT的記憶裝置之頁抹除(page erase)動作機制的圖。
圖4B係用以說明具有第一實施型態之SGT的記憶裝置之頁抹除動作機制的圖。
圖4C係用以說明具有第一實施型態之SGT的記憶裝置之頁抹除動作機制的圖。
圖4D係用以說明具有第一實施型態之SGT的記憶裝置之頁抹除動作機制的圖。
圖4E係用以說明具有第一實施型態之SGT的記憶裝置之頁抹除動作機制的圖。
圖5係用以說明具有第一實施型態之SGT的記憶裝置之讀取動作機制的圖。
圖6A係用以說明在具有第一實施型態之SGT的記憶裝置之頁寫入動作時、頁抹除動作時及頁讀取動作時對第一驅動控制線施加相同的固定電壓的電路方塊圖。
圖6B係用以說明在具有第一實施型態之SGT的記憶裝置之頁寫入動作時、頁抹除動作時及頁讀取動作時對第一驅動控制線施加相同的固定電壓的電路方塊圖。
圖6C係用以說明在具有第一實施型態之SGT的記憶裝置之頁寫入動作時、頁抹除動作時及頁讀取動作時對第一驅動控制線施加相同的固定電壓的電路方塊圖。
圖6D係用以說明在具有第一實施型態之SGT的記憶裝置之頁寫入動作時、頁抹除動作時及頁讀取動作時對第一驅動控制線施加相同的固定電壓的電路方塊圖。
圖6E係用以說明在具有第一實施型態之SGT的記憶裝置之頁寫入動作時、頁抹除動作時及頁讀取動作時對第一驅動控制線施加相同的固定電壓的電路方塊圖。
圖6F係用以說明在具有第一實施型態之SGT的記憶裝置之頁寫入動作時、頁抹除動作時及頁讀取動作時對第一驅動控制線施加相同的固定電壓的動作波形圖。
圖6G係用以說明在具有第一實施型態之SGT的記憶裝置之頁寫入動作時、頁抹除動作時及頁讀取動作時對第一驅動控制線施加相同的固定電壓的動作波形圖。
圖7係用以說明習知例之不具有電容器的DRAM記憶體單元的寫入動作的圖。
圖8係用以說明具有習知例之不具有電容器的DRAM記憶體單元的動作上之問題點的圖。
圖9係顯示習知例之不具有電容器的DRAM記憶體單元之讀取動作的圖。
以下，一邊參照圖式一邊說明本發明之使用半導體元件的記憶裝置(以後，稱為動態快閃記憶體)之實施型態。
(第一實施型態)
使用圖1至圖5來說明本發明之第一實施型態的動態快閃記憶體單元之構造與動作機制。使用圖1來說明動態快閃記憶體的構造。然後，使用圖2來說明連接於板線PL的第一閘極導體層5a之閘極電容成為比連接於字元線WL的第二閘極導體層5b之閘極電容更大的情況之功效。然後，使用圖3來說明資料寫入動作機制，使用圖4來說明資料抹除動作機制，使用圖5來說資料讀取動作機制。
圖1係顯示本發明之第一實施型態的動態快閃記憶體單元之構造。在形成於基板上的具有P型或i型(本徵型)之導電型的矽半導體柱2(以下，將矽半導體柱稱為「Si柱」)(為申請專利範圍的「半導體母體」之一例)內之上下的位置形成有：其中一方成為源極的情況下，另一方會成為汲極的N+層3a、3b(為申請專利範圍的「第一雜質層」、「第二雜質層」之一例)。成為該源極、汲極的N+層3a、3b間的Si柱2之部分係成為通道區域7(為申請專利範圍的「通道半導體層」之一例)。以包圍該通道區域7的方式形成有第一閘極絕緣層4a(為申請專利範圍的「第一閘極絕緣層」之一例)、第二閘極絕緣層4b(為申請專利範圍的「第二閘極絕緣層」之一例)。該第一閘極絕緣層4a、第二閘極絕緣層4b係各別與成為該源極、汲極的N+層3a、3b接觸或接近。以包圍該第一閘極絕緣層4a、 第二閘極絕緣層4b的方式各別形成有第一閘極導體層5a(為申請專利範圍的「第一閘極導體層」之一例)、第二閘極導體層5b(為申請專利範圍的「第二閘極導體層」之一例)。然後，第一閘極導體層5a、第二閘極導體層5b係藉由絕緣層6(為申請專利範圍的「第一絕緣層」之一例)所隔離。然後，N+層3a、3b間的通道區域7係藉由第一閘極絕緣層4a所包圍的第一通道Si層7a(為申請專利範圍的「第一通道半導體層」之一例)，與由第二閘極絕緣層4b所包圍的第二通道Si層7b(為申請專利範圍的「第二通道半導體層」之一例)所構成。藉此形成由成為源極、汲極的N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b所構成的動態快閃記憶體單元10。然後，成為源極的N+層3a係連接於源極線SL(為申請專利範圍的「源極線」之一例)，成為汲極的N+層3b係連接於位元線BL(為申請專利範圍的「位元線」之一例)，第一閘極導體層5a係連接於板線PL(為申請專利範圍的「第一驅動控制線」之一例)，第二閘極導體層5b係連接於字元線WL(為申請專利範圍的「字元線」之一例)。較佳是具有以下的構造：與板線PL連接的第一閘極導體層5a的閘極電容係成為比與字元線WL連接的第二閘極導體層5b的閘極電容更大。
再者，在圖1中係以連接於板線PL的第一閘極導體層5a的閘極電容成為比連接於字元線WL的第二閘極導體層5b的閘極電容更大的方式，將第一閘極導體層5a的閘極長度形成為比第二閘極導體層5b的閘極長度更長。但是，就其他而言，亦可不將第一閘極導體層5a的閘極長度形成為比第二閘極導體層5b的閘極長度更長，而是改變各自的閘極絕緣層的膜厚，將第一閘極絕緣層4a的閘極絕緣膜的膜厚形成為比第二閘極絕緣層4b的閘極絕緣膜的膜厚更薄。又，亦可改變各自的閘極絕緣層的材料的介電係數，將第一閘極絕緣層4a 的閘極絕緣膜的介電係數形成為比第二閘極絕緣層4b的閘極絕緣膜的介電係數更高。又，亦可組合閘極導體層5a、5b的長度、閘極絕緣層4a、4b的膜厚、介電係數之其中任一個，使連接於板線PL的第一閘極導體層5a的閘極電容形成為比連接於字元線WL的第二閘極導體層5b的閘極電容更大。
圖2(a)至(c)係說明連接於板線PL的第一閘極導體層5a之閘極電容成為比已連接字元線WL的第二閘極導體層5b之閘極電容更大的情況之功效的圖。
圖2(a)係僅簡化主要部分而顯示本發明之第一實施型態的動態快閃記憶體單元之構造圖。在動態快閃記憶體單元係連接有位元線BL、字元線WL、板線PL、源極線SL，且藉由其電壓狀態而決定通道區域7之電位狀態。
圖2(b)係用以說明各自之電容關係的圖。通道區域7的電容CFB為電容CWL、電容CPL、接面電容CSL及接面電容CBL的總和，且表示成
CFB=CWL+CPL+CBL+CSL (1)，該電容CWL為連接於字元線WL的閘極導體層5b與通道區域7之間的電容，該電容CPL為連接於板線PL的閘極導體層5a與通道區域7之間的電容，該接面電容CSL為連接於源極線SL的源極N+層3a與通道區域7之間的PN接面的接面電容，該接面電容CBL為連接於位元線BL的汲極N+層3b與通道區域7之間的PN接面的接面電容。
從而，字元線WL與通道區域7之間的耦合率βWL、板線PL與通道區域7之間的耦合率βPL、位元線BL與通道區域7之間的耦合率βBL、源極線SL與通道區域7之間的耦合率βSL，係各別表示成以下各式。
βWL=CWL/(CWL+CPL+CBL+CSL) (2)
βPL=CPL/(CWL+CPL+CBL+CSL) (3)
βBL=CBL/(CWL+CPL+CBL+CSL) (4)
βSL=CSL/(CWL+CPL+CBL+CSL) (5)在此，因為CPL>CWL，故而βPL>βWL。
圖2(c)係用以說明字元線WL的電壓VWL因讀取動作與寫入動作而上升，之後下降時的通道區域7的電壓VFB之變化的圖。在此，在字元線WL的電壓VWL已從0V上升至高電壓狀態VWLH時，且通道區域7的電壓VFB從低電壓狀態VFBL成為高電壓狀態VFBH時的電位差△VFB係成為下式。
△VFB=VFBH-VFBL=βWL×VWLH (6)因為字元線WL與通道區域7間的耦合率βWL較小，且板線PL與通道區域7間的耦合率βPL較大，故而即便△VFB較小且字元線WL的電壓VWL因讀取動作與寫入動作而上下振盪，通道區域7的電壓VFB仍幾乎不變化。
圖3A(a)至(c)與圖3B係顯示本發明之第一實施型態的動態快閃記憶體單元的記憶體寫入動作(為申請專利範圍的「記憶體寫入動作」之一例)。圖3A(a)係顯示寫入動作的機制，圖3A(b)係顯示位元線BL、源極線SL、板線PL、字元線WL、成為浮體FB的通道區域7之動作波形。在時刻T0，動態快閃記憶體單元係處於“0”抹除狀態，而通道區域7的電壓係成為VFB“0”。又，在位元線BL、源極線SL、字元線WL係施加有Vss，而在板線PL係施加有VPLL。在此，例如，Vss為0V，VPLL為2V。其次在時刻T1至T2，當位元線BL從Vss上升至VBLH時，例如在Vss為0V的情況下，通道區域7的電壓就會藉由位元線BL與通道區域7的電容耦合而成為VFB“0”+βBL×VBLH。
接著，使用圖3A之(a)與(b)來說明動態快閃記憶體單元的寫入動作。在時刻T3至T4，字元線WL會從Vss上升至VWLH。藉此，當將已連接字元線WL的第二閘極導體層5b包圍通道區域7的第二N通道MOS電晶體區域之“0”抹除的臨限電壓設為VtWL“0”時，就會伴隨字元線WL的電壓上升，從Vss到達VtWL“0”藉由字元線WL與通道區域7的第二電容耦合，使通道區域7的電壓成為VFB“0”+βBL×VBLH+βWL×VtWL“0”。當字元線WL的電壓上升至VtWL“0”以上時，就會在第二閘極導體層5b之內周的通道區域7形成有環狀的反轉層12b，且遮斷字元線WL與通道區域7的第二電容耦合。
接著，使用圖3A(a)與(b)來說明動態快閃記憶體單元的寫入動作。在時刻T3至T4，在與板線PL連接的第一閘極導體層5a，例如固定輸入VPLL=2V，使與字元線WL連接的第二閘極導體層5b上升至例如VWLH=4V。結果，如圖3A之(a)所示，在與板線PL連接的第一閘極導體層5a之內周的通道區域7形成有環狀的反轉層12a，且在該反轉層12a係存在夾止點(pinch-off point)13。結果，具有第一閘極導體層5a的第一N通道MOS電晶體區域係在飽和區域動作。另一方面，具有與字元線WL連接的第二閘極導體層5b的第二N通道MOS電晶體區域係在線性區域動作。結果，在與字元線WL連接的第二閘極導體層5b之內周的通道區域7係不存在夾止點而是在閘極導體層5b之內周全面地形成有反轉層12b。於與該字元線WL連接的第二閘極導體層5b之內周全面地形成的反轉層12b，係作為具有第二閘極導體層5b的第二N通道MOS電晶體區域之實質的汲極而發揮作用。結果，在被串聯連接後之具有第一閘極導體層5a的第一N通道MOS電晶體區域，與具有第二閘極導體層5b的第二N通道MOS電晶體區域之間的通道區域7之第一交界區域的電場會成為最大，且在 該區域會發生碰撞游離現象。因為該區域為從具有與字元線WL連接的第二閘極導體層5b的第二N通道MOS電晶體區域觀察時的源極側之區域，故將該現象稱為源極側碰撞游離現象。藉由該源極側碰撞游離現象，電子會從與源極線SL連接的N+層3a朝向與位元線BL連接的N+層3b流動。已被加速的電子會碰撞於晶格Si原子且藉由其運動能量而生成電子電洞對。雖然所生成的電子之一部分係流動至第一閘極導體層5a與第二閘極導體層5b，但是多半係流動至與位元線BL連接的N+層3b(未圖示)。
然後，如圖3A(c)所示，所生成的電洞群9(為申請專利範圍的「電洞群」之一例)為通道區域7的多數載子，且將通道區域7充電至正偏壓。因為與源極線SL連接的N+層3a為0V，故通道區域7係被充電至與源極線SL連接的N+層3a與通道區域7之間的PN接面的內建電壓Vb(約0.7V)為止。當通道區域7被充電至正偏壓時，第一N通道MOS電晶體區域與第二N通道MOS電晶體區域的臨限值電壓就會藉由基板偏壓效應而變低。
接著，使用圖3A(b)來說明動態快閃記憶體單元的寫入動作。在時刻T6至T7，字元線WL的電壓係從VWLH降低至Vss。雖然該時的字元線WL與通道區域7係進行第二電容耦合，但是在字元線WL的電壓VWLH成為通道區域7的電壓為Vb時的第二N通道MOS電晶體的臨限值電壓VtWL“1”以下為止，反轉層12b會遮斷該第二電容耦合。從而，字元線WL與通道區域7之實質的電容耦合係僅在字元線WL成為VtWL“1”以下且下降至Vss為止時才會進行。結果，通道區域7的電壓會成為Vb-βWL×VtWL“1”。在此，VtWL“1”係比前述VtWL“0”更低，而βWL×VtWL“1”係較小。
接著，使用圖3A(b)來說明動態快閃記憶體單元的寫入動作。在 時刻T8至T9，位元線BL係從VBLH降低至Vss。因為位元線BL與通道區域7係進行電容耦合，故而最終通道區域7的“1”寫入電壓VFB“1”係成為下式。
VFB“1”=Vb-βWL×VtWL“1”-βBL×VBLH。 (7)
在此，位元線BL與通道區域7的耦合率βBL亦較小。藉此，如圖3B所示，與字元線WL連接的第二通道區域7b之第二N通道MOS電晶體區域的臨限值電壓會變低。進行將該通道區域7的“1”寫入狀態作為第一資料保持電壓(為申請專利範圍的「第一資料保持電壓」之一例)的記憶體寫入動作，且分配於邏輯記憶資料“1”。
再者，亦可在寫入動作時，取代第一交界區域，而在第一雜質層3a與第一通道半導體層7a之間的第二交界區域、或第二雜質層3b與第二通道半導體層7b之間的第三交界區域中，以碰撞游離現象使電子電洞對產生，且以所產生的電洞群9對通道區域7進行充電。
使用圖4A至圖4E來說明記憶體抹除動作(為申請專利範圍的「記憶體抹除動作」之一例)機制。
圖4A係顯示用以說明頁抹除動作的記憶體區塊(memory block)電路圖。在此，雖然是顯示3行×3列之合計9個記憶體單元CL11至CL33，但是實際的記憶體區塊係比該陣列更大。在記憶體單元被排列成矩陣狀時，將其排列之一方的方向稱為「行方向」(或是「行狀」)，將與之垂直的方向稱為「列方向」(或是「列狀」)。在各個記憶體單元係連接有源極線SL、位元線BL1至BL3、板線PL1至PL3、字元線WL1至WL3。例如，在該區塊中，假定任意之頁(為申請專利範圍的「頁」之一例)的板線PL2與字元線WL2所連接的記憶體單元CL21至CL23被選擇，且進行頁抹除動作。
使用圖4B(a)至(d)與圖4C來說明頁抹除動作的機制。在此，N+層3a、3b間的通道區域7係從基板被電性隔離且成為浮體。圖4B(a)係顯示抹除動作之主要節點(node)的時序(timing)動作波形圖。在圖4B(a)中，T0至T12係表示從抹除動作開始至結束為止的時刻。圖4B(b)係顯示於抹除動作前的時刻T0時，在前週期藉由碰撞游離而生成來的電洞群9積累於通道區域7的狀態。然後，在時刻T1至T2中，位元線BL1至BL3與源極線SL係各別從Vss成為VBLH與VSLH的高電壓狀態。在此，Vss例如是0V。該動作係在下一個期間的時刻T3至T4，以頁抹除動作所選出的板線PL2與字元線WL2各別從第一電壓VPLL成為第二電壓VPLH、與從第三電壓Vss成為第四電壓VWLH的高電壓狀態，且在通道區域7不形成與板線PL2連接的第一閘極導體層5a之內周的反轉層12a及與字元線WL2連接的第二閘極導體層5b之內周的反轉層12b。從而，在將字元線WL2側的第二N通道MOS電晶體區域與板線PL2側的第一N通道MOS電晶體區域之臨限值電壓各別設為VtWL與VtPL的情況下，VBLH與VSLH的電壓較佳為VBLH>VWLH+VtWL、VSLH>VPLH+VtPL。例如，在VtWL與VtPL為0.5V的情況下，只要VWLH與VPLH係設定為3V，而VBLH與VSLH係設定為3.5V以上即可。
接著，說明圖4B(a)的頁抹除動作機制。伴隨在第一期間的時刻T3至T4，板線PL2與字元線WL2成為第二電壓VPLH與第四電壓VWLH的高電壓狀態，浮動狀態的通道區域7的電壓會藉由板線PL2與通道區域7的第一電容耦合、和字元線WL2與通道區域7的第二電容耦合而被往上推。通道區域7的電壓係從“1”寫入狀態的VFB“1”成為高電壓。此是因為位元線BL1至BL3與源極線SL的電壓為VBLH與VSLH的高電壓，且源極N+層3a與通道區域7之間的PN接面和汲極N+層3b與通道區域7之間的PN接面為逆向偏壓狀態，故能夠升壓。
接著，說明圖4B(a)的頁抹除動作機制。在下一個期間的時刻T5至T6，位元線BL1至BL3與源極線SL的電壓會從高電壓的VBLH與VSLH降低至Vss。結果，源極N+層3a與通道區域7之間的PN接面和汲極N+層3b與通道區域7之間的PN接面係如圖4B(c)所示成為順向偏壓狀態，且通道區域7的電洞群9之中的殘留電洞群係排出至源極N+層3a與汲極N+層3b。結果，通道區域7的電壓VFB係成為源極N+層3a與P層的通道區域7所形成的PN接面和汲極N+層3b與P層的通道區域7所形成的PN接面之內建電壓Vb。
接著，說明圖4B(a)的頁抹除動作機制。其次在時刻T7至T8，位元線BL1至BL3與源極線SL的電壓係從Vss上升至高電壓的VBLH與VSLH。藉由此方策，如圖4B(d)所示，在時刻T9至T10，在將板線PL2與字元線WL2從第二電壓VPLH與第四電壓VWLH各別下降至第一電壓VPLL與第三電壓Vss時，於通道區域7不形成板線PL2側的反轉層12a與字元線WL2側的反轉層12b，而有效地使通道區域7的電壓VFB藉由板線配線PL2與通道區域7的第一電容耦合和字元線WL2與通道區域7的第二電容耦合，從Vb成為VFB“0”。從而，“1”寫入狀態與“0”抹除狀態的通道區域7的電壓差△VFB係能表示成以下的數式。
VFB“1”=Vb-βWL×VtWL“1”-βBL×VBLH (7)
VFB“0”=Vb-βWL×VWLH-βPL×(VPLH-VPLL) (8)
△VFB=VFB“1”-VFB“0”=βWL×VWLH+βPL×(VPLH-VPLL)-βWL×VtWL“1”-βBL×VBLH (9)在此，βWL與βPL的和係在0.8以上，而△VFB會變大且能充分地取得裕度。
結果，如圖4C所示，在“1”寫入狀態與“0”抹除狀態係能取得較大的裕度。在此，在“0”抹除狀態中，板線PL2側的臨限值電壓係藉由基板偏壓 效應而變高。從而，當將板線PL2的施加電壓設成例如其臨限電壓以下時，板線PL2側的第一N通道MOS電晶體區域就會成為非導通且不使記憶體單元電流流動。圖4C的右側之「PL：非導通」係顯示其樣態。
接著，說明圖4B(a)的頁抹除動作機制。其次在第四期間的時刻T11至T12，位元線BL1至BL3與源極線SL的電壓係各別從VBLH下降至Vss、從VSLH下降至Vss，並結束抹除動作。該時，雖然位元線BL1至BL3與源極線SL係因電容耦合而將通道區域7的電壓些許下拉，但是因為是與在時刻T7至T8的位元線BL1至BL3與源極線SL因電容耦合而將通道區域7的電壓上拉的量同等，故位元線BL1至BL3與源極線SL的電壓之上升下降會被抵銷，結果不會給通道區域7的電壓帶來影響。進行將該通道區域7之“0”抹除狀態的電壓VFB“0”作為第二資料保持電壓(為申請專利範圍的「第二資料保持電壓」之一例)的頁抹除動作，且分配於邏輯記憶資料“0”。在資料讀取中，藉由將施加於與板線PL連接的第一閘極導體層5a的電壓，設定成比邏輯記憶資料“1”時的臨限值電壓還高，且設定成比邏輯記憶資料“0”時的臨限值電壓還低，則即便如圖4C所示地提高字元線WL的電壓仍能獲得電流不流動的特性。
其次使用圖4D(a)至(d)來說明頁抹除動作的機制。圖4D與圖4B的差異點係在於：頁抹除動作中，位元線BL1至BL3係設為Vss或浮動狀態；以及字元線WL2係固定於Vss。藉此，在時刻T1至T2，即便源極線SL從Vss上升至VSLH，字元線WL2側的第二N通道MOS電晶體區域仍會成為非導通，而記憶體單元電流不會流動。從而，沒有藉由碰撞游離現象所致的電洞群9之生成。其他係與圖4B同樣，源極線SL振盪於Vss與VSLH之間，板線PL2振盪於VPLL與VPLH之間。結果，如圖4D(c)所示，電洞群9係被排出至與源極線SL連 接的第一雜質層N+層3a。
其次使用圖4E(a)至(d)來說明頁抹除動作的機制。圖4E與圖4B的差異點係在於，頁抹除動作中，源極線SL係設為Vss或浮動狀態，以及板線PL2係固定於Vss。藉此，在時刻T1至T2，即便位元線BL1至BL3從Vss上升至VBLH，板線PL2側的第一N通道MOS電晶體區域仍會成為非導通，而記憶體單元電流不會流動。從而，沒有藉由碰撞游離現象所致的電洞群9之生成。其他係與圖4B同樣地，位元線BL1至BL3振盪於Vss與VBLH之間，字元線WL2振盪於Vss與VWLH之間。結果，如圖4E(c)所示，電洞群9係被排出至與位元線BL1至BL3連接的第二雜質層N+層3b。
圖5(a)至(c)係用以說明本發明之第一實施型態的動態快閃記憶體單元之讀取動作的圖。如圖5(a)所示，當通道區域7被充電達至內建電壓Vb(約0.7V)時，具有與字元線WL連接之第二閘極導體層5b的第二N通道MOS電晶體的臨限值電壓就會藉由基板偏壓效應而降低。將該狀態分配於邏輯記憶資料“1”。如圖5(b)所示，在進行寫入之前所選擇的記憶體區塊係事先成為抹除狀態“0”，且通道區域7的電壓VFB會成為VFB“0”。藉由寫入動作而隨機地記憶寫入狀態“1”。結果，能對字元線WL製作邏輯“0”與“1”的邏輯記憶資料。如圖5(c)所示，利用二個臨限值電壓相對於該字元線WL的高低差並以感測放大器進行讀取。在資料讀取中，藉由將施加於與板線PL相連的第一閘極導體層5a的電壓，設定成比邏輯記憶資料“1”時的臨限值電壓還高，且設定成比邏輯記憶資料“0”時的臨限值電壓還低，則即便如圖5(c)所示地提高字元線WL的電壓仍能獲得電流不流動的特性。
使用圖6A至圖6F來說明在本發明之第一實施型態的動態快閃 記憶體單元之頁寫入動作時、頁抹除動作時及頁讀取動作時在板線PL施加有相同的固定電壓(為申請專利範圍的「固定電壓」之一例)VPLL的情形。
在圖6A中，3行×3列的記憶體單元C00至C22係構成區塊的一部分。在此，雖然是顯示3行×3列的記憶體單元C00至C22，但是在實際的區塊中，記憶體單元係構成比3行×3列更大的陣列。然後，在各個記憶體單元係連接有字元線WL0至WL2、對至少四個之複數個頁為共通的板線PL、對至少二個之複數個頁為共通的源極線SL、及位元線BL0至BL2。於其閘極有傳送信號(transfer signal)FT輸入的電晶體T0C至T2C係構成開關電路(為申請專利範圍的「開關電路」之一例)。又，將其閘極連接於抹除信號FS的電晶體T0D至T2D的汲極係連接於位元線抹除信號VB，源極係連接於各個位元線BL0至BL2。然後，各個位元線BL0至BL2係經由開關電路而連接於感測放大器電路SA0至SA2(為申請專利範圍的「感測放大器電路」之一例)。感測放大器電路SA0至SA2係經由將其閘極連接於行(column)選擇線CSL0至CSL2的電晶體T0A至T2B而連接於一對互補的輸入輸出線IO與/IO。
圖6B係顯示在任意的時序中對記憶體單元C00至C22之中的記憶體單元C01、C02、C10、C12、C21隨機地進行“1”寫入且在其通道半導體層7累積有電洞群9的樣態。在圖6B中，針對例如選擇連接於字元線WL1的記憶體單元群C01、C11、C21(為申請專利範圍的「記憶體單元群」之一例)，且對此等的記憶體單元群進行頁抹除動作之例加以說明。再者，所謂記憶體單元群，雖然是以由字元線WL1所選擇的記憶體單元群C01、C11、C21所定義，但是如此的頁係於列方向排列有複數個，並構成二維的區塊。又，圖6C係顯示記憶著“1”寫入資料的記憶體單元C01與C21的電洞群9被抽出至位元線BL0與BL2、及 源極線SL的樣態。再者，在圖6C中，因為板線PL係施加有固定電壓，故大部分的電洞群9會被抽出至位元線BL0與BL2。圖6D係顯示記憶體單元群C01、C11、C21的電洞群9被抽出後的狀態。然後，圖6E係顯示在記憶體單元C01與C21累積有電洞群9並記憶有“1”寫入資料的樣態。
圖6F係顯示圖6A至圖6E之時間序列的動作波形圖，且使用圖6F來說明以下具體在本發明之第一實施型態的動態快閃記憶體單元之頁寫入動作(為申請專利範圍的「頁寫入動作」之一例)時、頁抹除動作(為申請專利範圍的「頁抹除動作」之一例)時及頁讀取動作(為申請專利範圍的「頁讀取動作」之一例)時在板線PL施加有相同的固定電壓。
在圖6F所示的時刻R1至R3中，記憶體單元群C01、C11、C21中所記憶的頁資料(為申請專利範圍的「頁資料」之一例)係被讀取至感測放大器電路SA0至SA2。在時刻R1，連接於記憶體單元群C01、C11、C21的字元線WL1係從低電壓Vss上升至讀取用的高電壓VWLR，而在時刻R2，位元線BL0至BL2係從低電壓Vss上升至讀取用的高電壓VBLR。在此，Vss，例如亦可為接地電壓Vss=0V。然後，在時刻R3，字元線WL1係從讀取用的高電壓VWLR下降至低電壓Vss。又，在板線PL係在頁讀取動作時施加有固定電壓VPLL。
在圖6F的時刻E1至E15中係進行頁抹除動作。在時刻E1，當頁抹除動作開始時，抹除信號FS就從Vss上升至VFSH，位元線BL1則被重設(reset)且下降至Vss。因為連接於位元線BL0與BL2的記憶體單元C01與C21係各別讀取“1”寫入資料，故位元線BL0與BL2係已從讀取用的高電壓VBLR下降至低電壓Vss。
在從圖6F的時刻E3至E14的期間，位元線BL0至BL2係在頁 抹除動作中振盪於Vss與VBLE之間。與位元線BL0至BL2同步，相同的脈衝電壓(為申請專利範圍的「脈衝電壓」之一例)係被施加於源極線SL。從而，即便位元線BL0至BL2、與源極線SL係在頁抹除動作中各別振盪於Vss與VBLE之間、和Vss與VSLE之間，仍不會在由字元線WL1所選擇的記憶體單元群之記憶體單元C01、C11、C21有記憶體單元電流流動，且沒有藉由碰撞游離所為的電洞群9之產生。在此，位元線BL0至BL2之頁抹除動作時的高電壓VBLE與源極線SL之頁抹除動作時的高電壓VSLE為相同電壓。又，在時刻E3，抹除信號FS係從Vss上升至VFSH，且從電晶體T0D至T2D的汲極朝向位元線BL0至BL2供給有位元線抹除信號VB。結果，位元線BL0至BL2係可以在頁抹除動作中振盪於Vss與VBLE之間。又，對於複數個頁，源極線SL係共同地配設，且在頁抹除動作時與位元線BL同步，並以相同的脈衝電壓可以施加於源極線SL的方式來連接於解碼器(decoder)電路與脈衝產生電路(未圖示)。再者，雖然從其他的位元線抽出電洞群9的頁抹除動作係與圖4B(a)同樣，但是圖6F的不同點係在圖6F中對板線PL施加有固定電壓VPLL。在此，字元線的高電壓VWLE與位元線的高電壓VBLE，各別為頁抹除動作時的高電壓。如圖6C所示，記憶著“1”寫入資料的記憶體單元C01與C21的電洞群9係被抽出至位元線BL0與BL2。然後，如圖6D所示，第一記憶單元群C01、C11、C21的電洞群9係被抽出。
在圖6F所示的時刻E14，當頁抹除動作結束時，在時刻E15，傳送信號FT就會從Vss成為VFTH，且電晶體T0C至T2C會導通。結果，位元線BL0至BL2與感測放大器電路SA0至SA2係連接。在時刻W1至W9，已被寫入至感測放大器電路SA0至SA2的頁資料係被寫入至由字元線WL1所選擇的記憶體單元群C01、C11、C21，且進行頁寫入動作。其他的頁寫入動作係與 圖3A(b)的說明同樣。在此，字元線的高電壓VWLW與位元線的高電壓VBLW，各別為頁寫入動作時的高電壓。圖6E係顯示在記憶著“1”寫入資料的記憶體單元C01與C21記憶有電洞群9的樣態。在此，在板線PL係施加有與頁讀取動作和頁寫入動作相同的固定電壓VPLL。
又，圖6A至圖6E所示的電路方塊係在具有本發明之第一實施型態的動態快閃記憶體單元的記憶裝置之頁抹除動作時，能夠將被讀取至感測放大器電路SA0至SA2的第一記憶體單元群C01、C11、C21之頁資料輸出至互補的輸入輸出線IO與/IO。使用圖6G來具體說明如下。
圖6G所示的記憶體單元C01、C11、C21的記憶資料係假定字元線WL1被選擇且各別被讀取至位元線BL0至BL2的情況。該頁讀取動作中，傳送信號FT為VFTH，作為開關電路的電晶體T0C至T2C為導通狀態，而記憶體單元C01、C11、C12的記憶資料係被讀取至感測放大器電路SA0至SA2，而於該處完成“0”與“1”的邏輯判定。之後，當頁抹除動作開始時，傳送信號FT係從VFTH往Vss降低，而作為開關電路的電晶體T0C至T2C係成為非導通狀態。結果，位元線BL0至BL2與感測放大器電路SA0至SA2係被電性分隔。在頁抹除動作中，例如記憶體單元C01、C11、C21中所記憶的頁資料會被抹除。在此例中，記憶體單元C01的“1”資料、記憶體單元C11的“0”資料、記憶體單元C21的“1”資料會全部被抹除，且成為“0”資料。在感測放大器電路SA0至SA2係記憶有來自記憶體單元C01、C11、C21的讀取頁資料。其次藉由行選擇線CSL0至CSL2依次連接於電晶體T0A至T2B的閘極，則感測放大器電路SA0至SA2中所記憶的頁資料就會被輸出至互補的輸入輸出線IO與/IO。
如此地藉由開關電路T0C至T2C來電性切離位元線與感測放大 器電路，藉此就能夠在頁抹除動作中自由地讀取感測放大器電路中所記憶的頁資料。從而，頁抹除動作能以頁讀取動作之後台的背景(background)動作來進行。結果，可以提供與高速的系統對應的記憶裝置。
在圖1中，Si柱2的水平剖面形狀即便是圓形狀、橢圓狀、長方形狀，仍可以進行本實施型態中已說明的動態快閃記憶體動作。又，亦可使圓形狀、橢圓狀、長方形狀的動態快閃記憶體單元摻混於同一晶片(chip)上。
又，在圖1中，設有將在基板上朝向垂直方向豎立之Si柱2之側面整體包圍的第一閘極絕緣層4a、第二閘極絕緣層4b，且包圍第一閘極絕緣層4a、第二閘極絕緣層4b之整體而具有第一閘極導體層5a、第二閘極導體層5b的SGT為例，來說明了動態快閃記憶體元件。如本實施型態的說明所示，本動態快閃記憶體元件，只要是滿足藉由碰撞游離現象而產生的電洞群9被保持於通道區域7的條件的構造即可。為此，只要通道區域7為與基板隔離出的浮體構造即可。藉此，即便使用例如作為SGT之一的GAA(Gate All Around(環繞式閘極)：例如參照非專利文獻10)技術、Nanosheet(奈米片)技術(例如，參照非專利文獻11)，將通道區域的半導體母體相對於基板1形成水平，仍可以進行前述的動態快閃記憶體動作。又，亦可為使用SOI的元件構造(device structure)(例如，參照非專利文獻7至10)。在該元件構造中，其通道區域的底部係與SOI基板的絕緣層接觸，且包圍其他的通道區域並由閘極絕緣層及元件隔離絕緣層所包圍。即便在該構造中，通道區域仍會成為浮體構造。如此，在本實施型態提供的動態快閃記憶體元件中，只要滿足通道區域為浮體構造的條件即可。又，即便是將Fin電晶體(例如參照非專利文獻13)形成於SOI基板上的構造，只要通道區域為浮體構造，仍可以進行本動態快閃記憶體動作。
又，在“1”寫入中，亦可使用閘極誘導汲極漏(GIDL：Gate Induced Drain Leakage)電流(例如參照非專利文獻14)，來使電子電洞對產生，且以所生成的電洞群來充滿於通道區域7內。
又，本說明書及圖式之數式(1)至(12)是為了定性說明現象而使用的數式，而現象並非是藉由其等的數式所限定。
再者，在圖3A與圖3B的說明中，雖然將字元線WL、位元線BL、源極線SL的重置(reset)電壓記載為Vss，但是亦可將各個設成不同的電壓。
又，在圖4A及其說明中已顯示頁抹除動作條件之一例。相對於此，只要可以實現將位於通道區域7的電洞群9從N+層3a、N+層3b之其中任一方或雙方予以除去的狀態，亦可改變施加於源極線SL、板線PL、位元線BL、字元線WL的電壓。又，在頁抹除動作中，亦可在所選出的頁之源極線SL施加電壓，而位元線BL呈浮動狀態。又，在頁抹除動作中，亦可在所選出的頁之位元線BL施加電壓，並使源極線SL呈浮動狀態。
又，在圖1中，於垂直方向上，由作為第一絕緣層的絕緣層6所包圍之部分的通道區域7中，第一通道區域7a、第二通道區域7b的電位分布係連接所形成。藉此，第一通道區域7a、第二通道區域7b的通道區域7係於垂直方向上在由作為第一絕緣層的絕緣層6所包圍的區域連接。
再者，在圖1中，較佳是將與板線PL連接的第一閘極導體層5a之垂直方向的長度，形成比與字元線WL連接的第二閘極導體層5b之垂直方向的長度更長，而設為CPL>CWL。但是，僅是附加板線PL，則字元線WL相對於通道區域7的電容耦合的耦合率(CWL/(CPL+CWL+CBL+CSL))就會變小。結果，浮體的通道區域7的電位變動△VFB會變小。
又，板線PL的電壓VPLL，例如亦可施加1V左右的固定電壓。
再者，作為在本說明書及申請專利範圍中已描述為「閘極絕緣層或閘極導體層等覆蓋通道等」之情況的「覆蓋」之意思，亦包含如SGT或GAA包圍整體的情況，如Fin電晶體留下一部分來包圍的情況，以及如平面式電晶體重疊於平面的結構之上的情況。
在圖1中，第一閘極導體層5a係包圍第一閘極絕緣層4a的整體。相對於此，第一閘極導體層5a，亦可設成在俯視觀察時包圍第一閘極絕緣層4a之一部分的構造。在此情況下，未由第一閘極導體層5a覆蓋的第一閘極絕緣層之外側，亦可由絕緣層或已與第一閘極導體層電性隔離的第三閘極導體層所覆蓋。再者，在設置第三閘極導體層的情況下，可以對第三閘極導體層施加定電壓或脈衝電壓來進行動態快閃記憶體動作。又，如上述，可以藉由在俯視觀察時第一閘極導體層5a包圍第一閘極絕緣層4a之一部分的構造，在第一通道區域7a積累大半的電洞群。
在圖6A至圖6G中，雖然說明了由一個半導體母體所構成之1位元的動態快閃記憶體單元的頁刷新(page refresh)動作，但是即便就由記憶“1”與“0”互補之資料的二個半導體母體所構成之1位元的高速動態快閃記憶體單元的各個動作模式而言，本發明仍為有效者。
又，在圖1中，亦可將第一閘極導體層5a分割成二個以上，並將各個作為板線的導體電極，而使其同步或非同步地以相同的驅動電壓或不同的驅動電壓動作。同樣地，亦可將第二閘極導體層5b分割成二個以上，並將各個作為字元線的導體電極，而使其同步或非同步地以相同的驅動電壓或不同的驅動電壓動作。藉此亦可完成動態快閃記憶體動作。然後，在將第一閘極導體層 5a分割成二個以上的情況下，分割出的第一閘極導體層之至少一個係進行上述的第一閘極導體層5a之作用。又，即便是在分割出的第二閘極導體層5b中，分割出的第二閘極導體層之至少一個仍進行上述的第二閘極導體層5b之作用。
又，在圖1中，第一閘極導體層5a亦可連接於字元線WL，第二閘極導體層5b亦可連接於板線PL。藉此仍可進行上述的本動態快閃記憶體動作。
又，施加於上述之位元線BL、源極線SL、字元線WL、板線PL的電壓條件、與浮體的電壓，為用以進行抹除動作、寫入動作、讀取動作的基本動作之一例，只要可以進行本發明的基本動作，亦可為其他的電壓條件。
本實施型態係提供下述的特徵。
(特徵1)
在本實施型態的動態快閃記憶體單元中，成為源極、汲極的N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b係整體形成柱狀。又，成為源極的N+層3a係連接於源極線SL，成為汲極的N+層3b係連接於位元線BL，第一閘極導體層5a係連接於板線PL，第二閘極導體層5b係連接於字元線WL。其特徵是與板線PL連接的第一閘極導體層5a之閘極電容成為比與字元線WL連接的第二閘極導體層5b之閘極電容更大的構造。在本動態快閃記憶體單元中，於垂直方向積層有第一閘極導體層與第二閘極導體層。因此，即便形成連接有板線PL的第一閘極導體層5a之閘極電容成為比連接有字元線WL的第二閘極導體層5b之閘極電容更大的構造，在俯視觀察時仍不會使記憶體單元面積加大。藉此可以同時實現動態快閃記憶體單元的高性能化與高積體化。
(特徵2)
在本發明之第一實施型態的動態快閃記憶體單元之頁寫入動作時、頁抹除動作時及頁讀取動作時，藉由對板線PL施加有相同的固定電壓VPLL，成為各個記憶體單元之浮體的通道半導體層7就可以維持穩定的狀態，且可以提供高可靠度的記憶體裝置。又，因為在頁抹除動作時，能夠將已事先讀取至感測放大器電路的頁資料讀取至晶片外部，故系統的自由度會大幅地擴大。結果，可以達成系統的高速化。
(特徵3)
當關注於本發明之第一實施型態的動態快閃記憶體單元之連接板線PL的第一閘極導體層5a之作用時，字元線WL的電壓就會在動態快閃記憶體單元進行寫入、讀取動作時上下振盪。此時，板線PL係發揮使字元線WL與通道區域7之間的電容耦合係數減低的作用。結果，可以顯著地抑制字元線WL的電壓上下振盪時之通道區域7的電壓變化之影響。藉此，可以加大表示邏輯“1”與“0”的字元線WL側的電晶體區域之臨限值電壓差。此有助於動態快閃記憶體單元的動作裕度之擴大。
(特徵4)
在圖6A至圖6E中，亦可使板線PL在例如記憶體單元C00至C22的區塊成為共通。結果，製程與電路不僅成為更簡便，還可以實現更高速化。
(其他實施形態)
再者，雖然在本發明中係已形成Si柱，但是亦可為由Si以外的半導體材料所構成的半導體柱。此即便在本發明的其他實施型態中仍為同樣。
又，在直立式NAND型快閃記憶體電路中，將半導體柱作為通 道，並包圍該半導體柱的隧道(tunnel)氧化層、電荷儲存層、層間絕緣層、控制導體層而構成記憶體單元，且使該記憶單元於垂直方向形成有複數層。在此等記憶體單元的半導體柱之兩端係有對應源極的源極線雜質層，以及對應汲極的位元線雜質層。又，對於一個記憶體單元，若其兩側的記憶體單元之一方為源極，則另一方就發揮汲極的作用。如此，直立式NAND型快閃記憶體單元電路為SGT電路之一種。從而，本發明亦可應用於混合有NAND型快閃記憶體電路的混合電路。
又，亦可在“1”寫入中，藉由使用了非專利文獻10與非專利文獻14所記載的閘極誘導汲極漏電流的碰撞游離現象，使電子電洞對產生，且以所生成的電洞群來充滿於浮體FB內。此即便在本發明的其他實施型態中亦相同。
又，在圖1中，即便在使N+層3a、3b、P層Si柱2之各自的導電型之極性呈相反的構造中，仍能完成動態快閃記憶體動作。在此情況下，在屬於N型的Si柱2中，多數載子係成為電子。從而，藉由碰撞游離而生成來的電子群係積累於通道區域7，並被設定“1”狀態。
又，本發明係能夠不脫離本發明之廣義的精神與範圍而進行各種的實施型態及變更。又，上述的各個實施型態係用以說明本發明的一實施例，而非限定本發明的範圍。上述實施例及變化例係可以任意地組合。更且，即便依需要而除去上述實施型態的構成要件之一部分仍落在本發明的技術思想之範圍內。
[產業上之可利用性]
依據本發明之使用半導體元件的記憶體裝置，能獲得一種動態快閃記憶體，為使用高密度且高性能之SGT而成之記憶裝置。
BL0~BL2:位元線
C01~C21:記憶體單元
FB:浮體
FT:傳送信號
FS:抹除信號
PL:板線
Vb:內建電壓
VFB:電壓

Claims (9)

  1. 一種使用半導體元件的記憶裝置，其藉由在基板上沿行方向排列的複數個記憶體單元來構成頁，而複數個頁係沿列方向排列，其中，
    前述各頁中所包含的各個記憶體單元係具備有：
    半導體母體，係在基板上相對於前述基板而朝向垂直方向豎立或朝向水平方向延伸；
    第一雜質層與第二雜質層，係位於前述半導體母體之兩端；
    第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間的前述半導體母體的側面之一部分或全部，且與前述第一雜質層接觸或接近；
    第二閘極絕緣層，係包圍前述半導體母體的側面，與前述第一閘極絕緣層連接，且與前述第二雜質層接觸或接近；
    第一閘極導體層，係覆蓋前述第一閘極絕緣層之一部分或整體；
    第二閘極導體層，係覆蓋前述第二閘極絕緣層；以及
    通道半導體層，係前述半導體母體由前述第一閘極絕緣層與前述第二閘極絕緣層所覆蓋而成；
    前述記憶裝置係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層的電壓，來進行頁寫入動作及頁抹除動作；
    前述記憶體單元的前述第一雜質層係與源極線連接，前述第二雜質層係與位元線連接，前述第一閘極導體層與前述第二閘極導體層之中的一方係與字元線連接，而另一方係與第一驅動控制線連接；
    前述位元線係經由開關電路而連接於感測放大器電路；
    在頁讀取動作時係將由前述字元線選擇的記憶體單元群之頁資料讀取至前述感測放大器電路；
    在前述頁寫入動作時、前述頁抹除動作時及前述頁讀取動作時係對前述第一驅動控制線施加有相同的固定電壓。
  2. 如請求項1所述之使用半導體元件的記憶裝置，其中，在前述頁抹除動作中，前述源極線係與前述位元線同步地被施加相同的脈衝電壓。
  3. 如請求項1所述之使用半導體元件的記憶裝置，其中在前述頁抹除動作時係將前述開關電路設成非導通狀態，並讀取前述感測放大器電路中所儲存的前述頁資料。
  4. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述感測放大器電路中所記憶的前述頁資料，為頁抹除動作開始前所讀出的記憶體單元之記憶資料。
  5. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一驅動控制線係共同地配設於至少二個前述頁。
  6. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述位元線係共同地配設於至少二個前述頁。
  7. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容，係比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容更大。
  8. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一閘極導體層係在俯視觀察下包圍前述第一閘極絕緣層並分離成二個導體層。
  9. 如請求項1所述之使用半導體元件的記憶裝置，其中，在前述頁寫入動作時係在前述通道半導體層之內部保持藉由碰撞游離現象而生成後的電洞群，且將前述通道半導體層的電壓作為比前述第一雜質層及前述第二雜質層之一方或雙方的電壓還高的第一資料保持電壓；
    在前述頁抹除動作時係控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層及前述第二閘極導體層的電壓，而從前述第一雜質層與前述第二雜質層之一方或雙方抽出前述電洞群，且將前述通道半導體層的電壓作為比前述第一資料保持電壓更低的第二資料保持電壓。
TW111116448A 2021-05-06 2022-04-29 使用半導體元件的記憶裝置 TWI806582B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/JP2021/017352 WO2022234614A1 (ja) 2021-05-06 2021-05-06 半導体素子を用いたメモリ装置
WOPCT/JP2021/017352 2021-05-06

Publications (2)

Publication Number Publication Date
TW202303932A TW202303932A (zh) 2023-01-16
TWI806582B true TWI806582B (zh) 2023-06-21

Family

ID=83900639

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111116448A TWI806582B (zh) 2021-05-06 2022-04-29 使用半導體元件的記憶裝置

Country Status (3)

Country Link
US (1) US20220359521A1 (zh)
TW (1) TWI806582B (zh)
WO (1) WO2022234614A1 (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190013328A1 (en) * 2017-07-06 2019-01-10 Sung Gil Kim Semiconductor device and method for fabricating the same
TW202046455A (zh) * 2019-06-05 2020-12-16 新加坡商新加坡優尼山帝斯電子私人有限公司 柱狀半導體裝置的製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3898715B2 (ja) * 2004-09-09 2007-03-28 株式会社東芝 半導体装置およびその製造方法
JP4791986B2 (ja) * 2007-03-01 2011-10-12 株式会社東芝 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190013328A1 (en) * 2017-07-06 2019-01-10 Sung Gil Kim Semiconductor device and method for fabricating the same
TW202046455A (zh) * 2019-06-05 2020-12-16 新加坡商新加坡優尼山帝斯電子私人有限公司 柱狀半導體裝置的製造方法

Also Published As

Publication number Publication date
TW202303932A (zh) 2023-01-16
WO2022234614A1 (ja) 2022-11-10
US20220359521A1 (en) 2022-11-10

Similar Documents

Publication Publication Date Title
US20230380139A1 (en) Memory apparatus using semiconductor devices
TWI806597B (zh) 使用半導體元件的記憶裝置
TWI822170B (zh) 使用半導體元件的記憶裝置
TWI806492B (zh) 半導體元件記憶裝置
TWI815350B (zh) 半導體元件記憶裝置
TWI794046B (zh) 半導體元件記憶裝置
TWI795233B (zh) 半導體元件記憶裝置
TWI813133B (zh) 半導體元件記憶裝置
TWI806582B (zh) 使用半導體元件的記憶裝置
TWI824574B (zh) 使用半導體元件的記憶裝置
TWI807874B (zh) 使用半導體元件的記憶裝置
TWI806427B (zh) 半導體元件記憶裝置
TWI813346B (zh) 使用半導體元件的記憶裝置
TWI806346B (zh) 半導體元件記憶裝置
TWI813280B (zh) 使用半導體元件的記憶裝置
TWI787046B (zh) 半導體元件記憶裝置
TWI807823B (zh) 使用半導體元件的記憶裝置
TWI802404B (zh) 使用半導體元件的記憶裝置
TWI823293B (zh) 半導體元件記憶裝置
TWI818770B (zh) 使用半導體元件之記憶裝置
WO2023199474A1 (ja) 半導体素子を用いたメモリ装置
WO2023170755A1 (ja) 半導体素子を用いたメモリ装置