JP3898715B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関する。
ＤＲＡＭ等の半導体記憶装置は、近年、益々微細化されている。しかし、１Ｔ−１Ｃ（1 Transistor−1 Capacitor）型のＤＲＡＭでは、キャパシタの蓄積容量（Storage Capacitance）を確保するために、キャパシタの占有面積をある程度大きくしなければならない。よって、１Ｔ−１Ｃ型のＤＲＡＭは、微細化に限度がある。
また、１Ｔ−１Ｃ型のＤＲＡＭでは、キャパシタを形成する必要があるので、製造プロセスが複雑化しコスト高を招くという問題もあった。
これに対処するために、ＳＯＩ（Silicon On Insulator）基板にＤＲＡＭを形成する技術が開発されている。例えば、後述する特許文献１あるいは特許文献２には、ＦＢＣ（Floating Body Cell）から構成されたＤＲＡＭが開示されている。ＦＢＣは、ＳＯＩ基板を用いて１つのトランジスタによって構成されたメモリセルである。
ＦＢＣは、ＳＯＩ基板上にＭＯＳトランジスタとして形成される。ＳＯＩ層には、ソース領域、ドレイン領域およびボディ領域が形成される。ソース領域とドレイン領域との間に挟まれたボディ領域は浮遊状態にあり、この領域に電荷を蓄積または放出することによって、データを記憶することができる。
このようなＦＢＣにおいては、一般に、ボディ領域と支持基板のような固定電位体との容量が大きいほど、データ保持時間が長く歩留まりが良い。
特許文献１の図３２に記載されたＦＢＣでは、薄い埋め込み酸化膜（以下、ＢＯＸ層という）を備えたＳＯＩ基板を用いることによって、ボディ領域と支持基板との容量を増大させている。
一方、特許文献１の図２５に記載されたＦＢＣは、厚いＢＯＸ層内にバックゲート電極を形成することによって、ボディ領域とバックゲート電極との容量を増大させている。
しかし、これらの構造によっても、データ保持時間が十分長く、歩留まりの高いＦＢＣを形成することは困難であった。
以下に、従来の半導体記憶装置を開示する文献名を記載する。
特開２００２−２４６５７１号公報 特開２００２−３４３８８６号公報
本発明は上記事情に鑑み、データ保持時間が長く高い歩留まりが得られるＦＢＣを有する半導体装置およびその製造方法を提供することを目的とする。
本発明の一態様による半導体装置は、
半導体基板と、
前記半導体基板上に第１の絶縁膜を介して形成され、単結晶構造を有する第１導電型の半導体層と、
前記半導体層に形成された第２導電型のソース領域および第２導電型のドレイン領域と、
前記半導体層における前記ソース領域と前記ドレイン領域との間に形成され、フローティング状態にある第１導電型のボディ領域と、
前記ボディ領域の表面における中央部上に、第２の絶縁膜を介して形成されたゲート電極と、
を有する、複数のトランジスタと、
前記複数のトランジスタにおける隣接するもの同士の前記ボディ領域を素子分離する素子分離絶縁膜と、
前記複数のトランジスタの前記ゲート電極を共通接続するワード線と、
前記ドレイン領域に電気的に接続されたビット線と、
前記ソース領域に電気的に接続されたソース線と、
を備え、
前記ワード線に沿う断面において、前記ボディ領域が前記第２の絶縁膜と接触する面積は、前記ボディ領域が前記第１の絶縁膜と接触する面積より小さいことを特徴とする。
本発明の一態様による半導体装置の製造方法は、
第１の絶縁膜によって半導体基板から分離され、単結晶構造を有する第１導電型の半導体層と、前記半導体層上に第２の絶縁膜を介して形成されたゲート電極と、前記半導体層に形成された、第２導電型のソース領域、第２導電型のドレイン領域、及び前記ソース領域と前記ドレイン領域との間に位置するボディ領域とを有するトランジスタを含む半導体装置を製造する方法であって、
前記半導体基板上に前記第１の絶縁膜を介して設けられた前記半導体層上にマスクを形成し、このマスクを用いて前記半導体層にパターニングを行って分割し、部分的に前記第１の絶縁膜の表面を露出させる工程と、
前記マスク、前記半導体層及び前記第１の絶縁膜の表面を覆うように、素子分離用の絶縁膜を堆積する工程と、
前記マスクをストッパとして前記絶縁膜に平坦化を行い、前記マスクを除去することで、分割された各々の前記半導体層の表面における両端の角部を、前記絶縁膜から成る素子分離絶縁膜のＴ字型形状における片側の肩部によってそれぞれ覆う工程と、
各々の前記半導体層の表面のうち、前記素子分離絶縁膜によって覆われていない中央部上に、前記第２の絶縁膜を形成する工程と、
電極材を堆積してパターニングを行い、前記第２の絶縁膜を介して各々の前記半導体層上に前記ゲート電極を形成すると共に、前記ゲート電極を共通接続するワード線を形成する工程と、
前記ゲート電極をマスクとして各々の前記半導体層に不純物をイオン注入することで、各々の前記半導体層の両端部に第２導電型の前記ソース領域および第２導電型の前記ドレイン領域を形成する工程と、
を備え、
前記半導体層における前記ソース領域と前記ドレイン領域の間のボディ領域が前記第２の絶縁膜と接触する面積は、前記ボディ領域が前記第１の絶縁膜と接触する面積より小さいことを特徴とする。
本発明の半導体装置およびその製造方法によれば、データ保持時間が長いＦＢＣが得られ歩留まりが向上する。
先ず、ＦＢＣにおけるデータの書き込み動作の原理について述べる。
ＦＢＣは、ＳＯＩ基板上にＭＯＳトランジスタとして形成される。図８４に示されたように、ＳＯＩ層においてソース領域ＳＲ、ドレイン領域ＤＲおよびその間にボディ領域ＢＲが形成される。ソース領域ＳＲとドレイン領域ＤＲとの間に挟まれたボディ領域ＢＲは浮遊状態にあり、このボディ領域ＢＲに電荷を蓄積または放出することによって、データを記憶することができる。
ＦＢＣにデータ「１」を書き込む場合は、図８４に示すように、例えばワード線ＷＬに１．５Ｖ、ドレイン領域ＤＲに１．５Ｖあるいは２Ｖを与えて、ＦＢＣを飽和状態にバイアスする。これによって、ボディ領域ＢＲ内でインパクトイオン化を引き起こし、正孔をボディ領域ＢＲに蓄積する。ボディ領域ＢＲ内に多くの正孔数が蓄積され、ボディ電位が上昇することによってデータ「１」が書き込まれる。
ＦＢＣにデータ０を書き込む場合は、図８５に示すように、例えばワード線ＷＬに１．５Ｖ、ドレイン領域ＤＲには−１Ｖあるいは−１．５Ｖを与え、ボディ領域ＢＲに含まれるｐ型ボディ領域とｎ型ドレイン領域との間のｐｎ接合を順方向にバイアスする。これにより、ボディ領域ＢＲ内に蓄積されていた正孔が、ドレイン領域ＤＲへ放出される。その結果、ボディ領域ＢＲ内の正孔数は減少してボディ領域ＢＲの電位が下降し、ＦＢＣにデータ「０」 が書き込まれる。
データ「０」とデータ「１」とにそれぞれ対応するボディ電位を保持するには、図８６に示すように、ワード線ＷＬに負電位として例えば−１．５Ｖを与え、ドレイン領域ＤＲを０Ｖとする。
ＦＢＣのデータを読み出すには、ドレイン領域ＤＲに０．２Ｖを与え、ワード線ＷＬに例えば１．５Ｖを与えてドレイン電流Ｉを検出する。
図８７に示すように、データ「０」に対応するボディ電位が保持されていたときのドレイン電流Ｉ０と、データ「１」に対応するボディ電位が保持されていたときのドレイン電流Ｉ１との差△Ｉによって、データ「０」とデータ「１」とを識別することができる。
このようなＦＢＣにおいては、一般に、ボディ領域ＢＲと支持基板のような固定電位体との容量が大きいほど、データ保持時間が長く歩留まりが良いという傾向がある。
以下、本発明の実施の形態による半導体装置について、図面を参照して説明する。
（１）第１の実施の形態による半導体装置
図１に、本発明の第１の実施形態による半導体装置として、ＤＲＡＭ１００の平面構成を示す。
ＤＲＡＭ１００の周辺部に、ＤＲＡＭ１００を制御するための周辺回路を設けてもよい。ＤＲＡＭ１００は、ワード線ＷＬ、ソース線ＳＬおよび図示されていないビット線ＢＬを備えている。
ワード線ＷＬおよびソース線ＳＬは相互にほぼ平行に延在し、ビット線ＢＬはワード線ＷＬおよびソース線ＳＬに対してほぼ垂直方向へ延在している。
ビット線コンタクトＢＣは、図示されていないビット線ＢＬと、このビット線ＢＬの下に配置された図示されていないドレイン領域とを電気的に接続している。
図２に、図１に示す素子領域ＥＲを、Ｂ１−Ｂ１線に沿って切断したときの縦断面構造を示す。図３に、図１に示すワード線ＷＬを、Ｃ１−Ｃ１線に沿って切断したときの縦断面構造を示す。
また図４に、周辺回路あるいはロジック回路（以下、周辺ロジック回路と呼ぶ）の領域におけるＮチャネルＭＯＳトランジスタの平面構成を示す。図５に、図４に示すゲート電極をＥ１−Ｅ１線に沿って切断したときの縦断面構造を示す。
素子領域ＥＲにおける両端部にソース領域及びドレイン領域が配置され、その間のチャネル領域上にゲート絶縁膜を介してゲート電極ＧＥが形成されている。層間絶縁膜１７０において、ソース領域上には図示されていないソースコンタクトＳＣ、ドレイン領域上には図示されていないドレインコンタクトＤＣ、ゲート電極ＧＥ上には図示されていないゲートコンタクトＧＣがそれぞれ形成されている。
図３を参照して、本第１の実施形態によるＤＲＡＭに含まれるＦＢＣにおけるワード線ＷＬに沿う縦断面の構造について述べる。
支持基板１１０上に埋め込み酸化膜（以下、ＢＯＸ層という）１２０（第１の絶縁膜の一例）を介してボディ領域１３６が形成されており、このボディ領域１３６の上面に第１ゲート絶縁膜１４０（第２の絶縁膜の一例）が形成されている。ここで、ＦＢＣにおけるボディ領域の上面のゲート絶縁膜を第１ゲート絶縁膜１４０、周辺回路におけるゲート絶縁膜を第２ゲート絶縁膜１４１とする。
第１ゲート絶縁膜１４０以外のボディ領域１３６はＴ字型形状を有し、高さＨで、肩幅ＳのＳＴＩ埋め込み酸化膜２１１（素子分離絶縁膜の一例）で覆われている。
そして、第１ゲート絶縁膜１４０、ＳＴＩ埋め込み酸化膜２１１の上面にワード線ＷＬが形成されている、
ワード線ＷＬの上面には、低抵抗化用のシリサイド膜１６２が形成され、さらにその上部には層間絶縁膜１７０が形成されている。層間絶縁膜１７０の表面部分には、紙面に直交する方向にビット線ＢＬが形成されている。
本実施の形態によれば、厚さ（高さＨ）のあるＳＴＩ埋め込み酸化膜２１１が形成されていることにより、ＦＢＣのボディ領域１３６とワード線ＷＬとの間の容量（以下、Ｃｇと称する）が減少する。このため、この容量Ｃｇに対する、ボディ領域１３６と支持基板１１０との間の容量（以下、Ｃｓｕｂと称する）の比を、大きくすることができる。
これにより、データ「１」とデータ「０」との識別が容易になり、歩留まりが向上し、データ保持時間の長いＤＲＡＭを実現することができる。
このようなＦＢＣ領域と、図４および図５に示された周辺ロジック回路の領域とを比較すると、周辺ロジック回路におけるボディ領域１３７は、ゲート電極ＧＥに沿った断面において、ボディ領域１３７に対するＳＴＩ埋め込み酸化膜２１２の高さが、ＦＢＣ領域におけるＳＴＩ埋め込み酸化膜２１１の高さよりも低い。
これにより、周辺ロジック回路の領域において、ゲート電極材をエッチングする際のポリシリコン残りを無くし、歩留まりの良いＤＲＡＭを提供することができる。
尚、周辺ロジック回路のトランジスタにおけるボディ領域１３７は、電気的に浮遊状態である必要はない。
また、図２に示されたＦＢＣにおけるビット線ＢＬに沿う縦断面構造について述べる。ＳＯＩ層１３０において、ｎ型ソース領域１３２およびｎ型ドレイン領域１３４が設けられており、ソース領域１３２とドレイン領域１３４との間にｐ型ボディ領域１３６が設けられている。
ｐ型ボディ領域１３６上には第１ゲート絶縁膜１４０（第２の絶縁膜の一例）が形成され、この第１ゲート絶縁膜１４０の上にワード線ＷＬが形成されている。ワード線ＷＬは、第１ゲート絶縁膜１４０によってボディ領域１３６から絶縁されている。
ここで、第１ゲート絶縁膜１４０は、例えばＳｉＯ２から成る。
ＢＯＸ層１２０（第１の絶縁膜の一例）の膜厚は、例えば５ｎｍ〜２５ｎｍである。ボディ領域１３６の膜厚は、例えば７５ｎｍである。
ソース領域１３２におけるソースコンタクトＳＣとの接触面には、シリサイド１６０が設けられており、接触抵抗を低下させている。
ワード線ＷＬの上面には、シリサイド１６２が被覆するように形成されており、ワード線ＷＬの抵抗を低下させている。
ドレイン領域１３４におけるビット線コンタクトＢＣとの接触面には、シリサイド１６４が形成されて接触抵抗を低下させている。
ワード線ＷＬとビット線ＢＬとの間の間隙は、例えばＳｉＯ２等の絶縁材料からなる層間絶縁膜１７０で充填されている。
さらに、図３に示されたように、ワード線ＷＬに沿う縦断面構造において、ボディ領域１３６の前後にはＳＴＩ埋め込み酸化膜２１１が設けられている。ＳＴＩ埋め込み酸化膜２１１は、例えばＳｉＯ２等の絶縁材料から成る。
これにより、ボディ領域１３６は、絶縁材料および導電型の異なる半導体材料によってその周囲を囲まれているので、電気的に浮遊状態となる。
従って、ボディ領域１３６の電位は、支持基板１１０、ワード線ＷＬ、ソース領域１３２およびドレイン領域１３４のそれぞれの電位に依存して変化することになる。
図６に、データ「１」又はデータ「０」を書き込んで保持したときのボディ領域１３６の電位（以下、ボディ電位という）を示す。
データ「１」のときのボディ電位をＶ１とし、データ「０」のときのボディ電位をＶ０とする。ここで、横軸は時間を示している。
時間０〜ｔ１において、ワード線ＷＬおよびビット線ＢＬの電位を例えば１．５ボルトとしてデータ「１」をあるボディ領域１３６へ書き込む。一方で、ワード線ＷＬの電位を例えば１．５ボルト、ビット線ＢＬの電位を例えば−１．５ボルトとして、データ「０」を他のボディ領域１３６へ書き込む。
時点ｔ１において、ビット線ＢＬを保持状態（例えば、０ボルト）に戻す。
さらに、時点ｔ２において、ワード線ＷＬを保持状態（例えば、−１．５ボルト）に戻す。
ボディ電位Ｖ１およびＶ０が示す曲線のうち、破線で示す曲線Ｌ２は、本実施の形態におけるＳＴＩ埋め込み酸化膜２１１を有していない従来のＤＲＡＭ（便宜的に、ＤＲＡＭ１０とする）のボディ電位を示し、実線で示す曲線Ｌ１は、本第１の実施の形態によるＤＲＡＭ１００のボディ電位を示している。
時点０〜ｔ１における書込み時において、ＤＲＡＭ１０およびＤＲＡＭ１００のそれぞれのボディ電位はほぼ等しい。
このとき、データ「１」とデータ「０」とのボディ電位差は大きく、それらの識別は容易である。
しかし、時点ｔ１〜ｔ２においてビット線ＢＬを保持状態に戻すと、ボディ電位Ｖ１が低下し、ボディ電位Ｖ０が上昇する。よって、データ「１」とデータ「０」とのボディ電位差が小さくなる。
さらに、時点ｔ２〜ｔ３においてワード線ＷＬを保持状態に戻すと、ボディ電位Ｖ０は低下するが、ボディ電位Ｖ１はボディ電位Ｖ０より大きく低下する。このため、データ「１」とデータ「０」とのボディ電位差がさらに小さくなる。
この図６のグラフに示すように、従来のＤＲＡＭ１０では、時点ｔ１におけるデータ「１」とデータ「０」とのボディ電位差ｄ０が電位差ｄ１０へと低下する。本第１の実施の形態によるＤＲＡＭ１００では、ボディ電位差ｄ０が電位差ｄ１００へ低下する。
しかし、本実施の形態によるＤＲＡＭ１００の電位差ｄ１００は、従来のＤＲＡＭ１０における電位差ｄ１０に比較して大きい。
一般に、ボディ電位Ｖ１とボディ電位Ｖ０との差が大きいと、データ「１」とデータ「０」との識別が容易になり、歩留まりが向上する。
よって、本実施の形態によるＤＲＡＭ１００は、従来のＤＲＡＭ１０に比べてデータ「１」とデータ「０」との識別が容易であり、歩留まりが向上している。
これは、本実施の形態によるＤＲＡＭ１００では、図３に示されたように、ＳＴＩ埋め込み酸化膜２１１の存在により、ボディ領域１３６の底面において支持基板１１０と対向する面積が、ボディ領域１３６の上面においてワード線ＷＬと対向する面積よりも大きい。すなわち、ワード線に沿う断面においてボディ領域の底部の幅Ｗｂは、チャネル幅Ｗｇよりも幅Ｓ×２だけ大きい。このため、支持基板１１０とボディ領域１３６との間の容量値Ｃｓｕｂと、ボディ領域１３６とワード線ＷＬとの間の容量値Ｃｇとの比Ｃｓｕｂ／Ｃｇが、従来のＤＲＡＭ１０の容量値の比Ｃｓｕｂ／Ｃｇよりも大きいためである。
この理由について、以下に詳細に説明する。支持基板１１０とボディ領域１３６との間の容量値をＣｓｕｂ、ドレイン領域１３４とボディ領域１３６との間の容量値をＣｄ、ソース領域１３２とボディ領域１３６との間の容量値をＣｓ、ワード線ＷＬとボディ領域１３６との間の容量値をＣｇとする。
支持基板１１０とボディ領域１３６との間の容量Ｃｓｕｂがボディ領域１３６へ寄与する比率Ｒは、Ｃｓｕｂ／（Ｃｓｕｂ＋Ｃｄ＋Ｃｓ＋Ｃｇ）で表される。
ここで、支持基板１１０には負の固定電位が与えられている。よって、Ｃｓｕｂがボディ領域１３６へ大きく寄与すると、ボディ電位Ｖ１およびＶ０がより安定する。
従って、比率Ｒが大きいほうが、即ち容量Ｃｓｕｂが大きいほうが、ボディ電位Ｖ１およびＶ０が安定する。
その結果、図６において時点ｔ２以降におけるビット線ＢＬおよびワード線ＷＬを保持状態に戻した後であっても、本実施の形態によるＤＲＡＭ１００における電位差ｄ１００は、時点０〜ｔ１における書き込み時における電位差ｄ０により近い状態で維持されることになる。
例えば、書き込み時においては、ボディ電位Ｖ１とＶ０との電位差は約１．５ボルトである。しかし、時点ｔ１以降におけるビット線ＢＬを保持状態に戻した後においては、ボディ電位の差（Ｖ１−Ｖ０）は、約１．５ボルト×（Ｃｓｕｂ／（Ｃｓｕｂ＋Ｃｄ＋Ｃｓ＋Ｃｇ））となる。
Ｃｇがボディ領域１３６へ寄与する比率が大きいと、ワード線ＷＬを保持状態に戻したとき（時点ｔ２〜ｔ３）に、データ「１」とデータ「０」との電位差が大きく低下する。
例えば、ボディ電位Ｖ１がボディ電位Ｖ０よりも１．５ボルト×（Ｃｇ／（Ｃｓｕｂ＋Ｃｄ＋Ｃｓ＋Ｃｇ））だけ大きく低下する。
これは、データ「１」とデータ「０」では、１．５ボルト分だけトランジスタの閾値電圧が異なるため、ワード線ＷＬとボディ領域１３６との容量結合の度合いが１．５ボルト分だけ異なるからである。
また、この式（１．５ボルト×（Ｃｇ／（Ｃｓｕｂ＋Ｃｄ＋Ｃｓ＋Ｃｇ）））より、ワード線ＷＬとボディ領域１３６との容量Ｃｇを小さくすることにより、ボディ電位差（Ｖ１−Ｖ０）が大きくなることがわかる。
本実施の形態によるＤＲＡＭ１００と従来のＤＲＡＭ１０は共に、約２５ｎｍのＢＯＸ層を有している。しかし、本実施の形態によるＤＲＡＭ１００では、ボディ領域１３６と支持基板１１０との接触面積が増加していることにより、ＤＲＡＭ１００のＣｓｕｂはＤＲＡＭ１０のＣｓｕｂより増大する。これに伴い、本実施の形態によるＤＲＡＭ１００における電位差ｄ１００は、従来のＤＲＡＭ１０における電位差ｄ１０よりも大きくなる。
ここで、上述した各容量値を具体的に見積もることとする。
図３に示したチャネル幅Ｗｇを１００ｎｍ、ＳＴＩ埋め込み酸化膜２１１の幅を１００ｎｍ、ワード線ＷＬの幅（ゲート長）Ｌを１００ｎｍとする。
また、ボディ領域１３６の不純物濃度を１×１０１８ｃｍ−３とする。ＢＯＸ層１２０の膜厚を２５ｎｍ、ゲート絶縁膜１４０の膜厚を５ｎｍ、ボディ領域１３６の膜厚を７５ｎｍとする。
ボディ領域１３６の上面における角部が、本実施の形態におけるＴ字型形状を有するＳＴＩ埋め込み酸化膜２１１で覆われていない従来のＤＲＡＭ１０では、容量値ＣｄおよびＣｓは共に０．０２１ｆＦである。
容量値Ｃｓｕｂは０．０１４ｆＦである。チャネル下の空乏層容量は０．０３ｆＦであり、ゲート絶縁膜の容量は０．０６９ｆＦであり、両者を直列に接続した容量値Ｃｇは０．０２１ｆＦである。
この構造では、Ｃｓｕｂの値（０．０１４ｆＦ）が、Ｃｄ、Ｃｓ、Ｃｇ（いずれも、０．０２１ｆＦ）に比べて小さい。
容量値Ｃｓｕｂは、ボディ領域１３６の幅Ｗｂおよび第１ゲート長Ｌに比例し、ＢＯＸ層１２０の膜厚Ｔｂｏｘに反比例する。
すなわち、
Ｃｓｕｂ∝ボディ領域幅Ｗｂ×第１ゲート長Ｌ／ＢＯＸ層の膜厚Ｔｂｏｘ
という関係式が成り立つ。
一方、容量値Ｃｓ、Ｃｄは、それぞれボディ領域の幅ＷｂおよびＳＯＩ層の膜厚Ｔｓｏｉに比例する。すなわち、
Ｃｓ∝Ｗｂ×Ｔｓｏｉ
Ｃｄ∝Ｗｂ×Ｔｓｏｉ
が成り立つ。
また、容量値Ｃｇは、チャネル幅Ｗｇ、第１ゲート長Ｌ、単位面積あたりの第１ゲート容量Ｃｇｏ（０．０２１×１０−４ｆＦ／ｎｍ２）に比例する。
すなわち、
Ｃｇ∝Ｗｇ×Ｌ×Ｃｇｏ
が成り立つ。
以上の数値および関係式を用いることで、容量Ｃｓｕｂの寄与する割合を大きくし、その結果ボディ電位差ｄ１００をより大きくすることができる。
例えば、ＢＯＸ層１２０の膜厚をＴｂｏｘとすると、
Ｔｓｏｉ×Ｔｂｏｘ／Ｌ＜１２．５ｎｍ （１）
を満たすようにすることで、Ｃｓｕｂの方がＣｄやＣｓよりも大きくすることができる。
また、
Ｔｂｏｘ×Ｃｇｏ×Ｗｇ／Ｗｂ＜３．５×１０−５／ｎｍ （２）
を満たすようにすることで、Ｃｓｕｂの方がＣｇよりも大きくなるようにすることができる。
従来のＤＲＡＭ１０では、チャネル幅Ｗｇとボディ領域の幅Ｗｂとは等しい。したがって、Ｃｇに対するＣｓｕｂの寄与率を増大させるためには、上記（２）式より、ＢＯＸ層の膜厚を薄くするか、あるいは第１ゲート絶縁膜を厚くする必要があった。
しかしながら、ＢＯＸ層の膜厚を薄くすると、周辺ロジック回路の寄生容量が増大し、回路の消費電力の増大や速度の低下を招く。
その一方で、第１ゲート絶縁膜を厚くすると、ＦＢＣのドレイン電流のばらつきが増大し、歩留まりが低下する。
そこで本実施の形態によるＤＲＡＭ１００は、ボディ領域１３６の上面における角部を覆っているＳＴＩ埋め込み酸化膜２１１により、ボディ領域の幅Ｗｂよりもチャネル領域の幅Ｗｇが小さくなるような構造を有している。
例えば、２５ｎｍの肩幅Ｓを有するＤＲＡＭ１００を想定した場合、Ｗｇは従来と同じ１００ｎｍであり、ボディ領域のＢＯＸ層の界面における幅Ｗｂは、１５０ｎｍである。
この構造において、容量値Ｃｓｕｂは従来のＤＲＡＭ１０の値に対して１．５倍、すなわち０．０２１ｆＦとなる。
つまり、肩幅Ｓを２５ｎｍより大きくすることにより、上記（２）式を満たすことになる。
具体的には、チャネル幅Ｗｇに対し、片側の肩幅Ｓを約２５％以上とすることによって、データ「０」とデータ「１」との識別が容易となり、データ保持時間が長くなる。
ここで、ＳＴＩ埋め込み酸化膜２１１の高さＨは、ゲート絶縁膜１４０の膜厚に対して１０倍以上、すなわち少なくとも５０ｎｍとする。
これにより、ボディ領域１３６の上面における角部のＳＴＩ埋め込み酸化膜２１１を介しての第１ゲートとボディ領域１３６との容量結合を小さくすることができる。
また、５０ｎｍのＳＯＩ膜厚を有するＤＲＡＭ１００を想定した場合、容量値ＣｄおよびＣｓは、０．０２１ｆＦとなる。
つまり、ＳＯＩ膜厚を５０ｎｍよりも小さくすることにより、上記（１）式を満たすことができる。
尚、ボディ領域１３６の不純物濃度を１×１０１８ｃｍ−３としている。
このトランジスタに、閾値電圧以上のゲート電圧を与えたときにチャネル下に形成される空乏層幅、いわゆる最大空乏層幅は、約３５ｎｍである。
したがって、ＳＯＩ膜厚が３５ｎｍ以上の場合、ＦＢＣはいわゆる「部分空乏化デバイス」、すなわち、ボディの全体が空乏化せずに底部に中性領域を有するデバイスとなる。
例えば、ボディ領域の不純物濃度を１×１０１７ｃｍ−３とした場合、チャネル下に形成される空乏層の厚さは約１００ｎｍである。
この場合、ＳＯＩ膜厚が１００ｎｍ以下のＦＢＣは、いわゆる「完全空乏化デバイス」、すなわちボディの全体が空乏化するデバイスとなる。
完全空乏化デバイスは、支持基板にマイナスの電圧を与えボディ底部のポテンシャルを十分にマイナス側に引っ張ることにより、すなわちボディ底部を表面蓄積状態にすることにより、上述したＦＢＣ動作をすることができる。
従って、完全空乏化デバイスにおいても容量値Ｃｓｕｂが重要な役割を果たし、本実施の形態によるＦＢＣ構造によりデータ保持時間を長くすることができる。
（２）第１の実施の形態による半導体装置の製造方法
本発明の第１の実施形態による半導体装置（ＤＲＡＭ１００）の製造方法について、工程別に素子の断面を示した図７〜図２５を用いて説明する。
このうち、図７〜図９は、図１におけるＣ１−Ｃ１線に沿うワード線ＷＬに沿った縦断面の素子構造を示したフロー図である。
図１０から図２５のうち、図１０、図１２、図１４、図１８、図２２は、図１のＣ１−Ｃ１線に沿うワード線ＷＬに沿ったＦＢＣの縦断面構造を示す。
図１６、図２０、図２４は、図１のＢ１−Ｂ１線に沿う素子領域ＥＲに沿ったＦＢＣの縦断面構造を示す。
図１１、図１３、図１５、図１９、図２３は、図４のＥ１−Ｅ１線に沿う周辺ロジック回路に含まれるＮチャネルトランジスタのゲート電極に沿う縦断面を示す。
図１７、図２１、図２５は、図４のＦ１−Ｆ１線に沿うソースコンタクトＳＣ、ドレインコンタクトＤＣを含む縦断面を示す。
図７に示すように、まず支持基板１１０、ＢＯＸ層１２０およびＳＯＩ層１３０を備えたＳＯＩ基板を準備する。
ＢＯＸ層１２０の厚さは２５ｎｍであり、ＳＯＩ層１３０の厚さは６０ｎｍである。
ＳＯＩ層１３０の上面を酸化して、シリコン酸化膜２０１を形成する。
ＣＶＤ法等を用いて、シリコン窒化膜２０３をシリコン酸化膜２０１上に堆積し、さらにシリコン酸化膜２０５をシリコン窒化膜２０３上に堆積する。
シリコン酸化膜２０５上にレジストを塗布し、フォトリソグラフィ技術を用いてパターニングを行い、レジスト膜２０７を形成する。
図８に示すように、レジスト膜２０７をマスクとして用いて、ＲＩＥ法等により、シリコン酸化膜２０５、シリコン窒化膜２０３およびシリコン酸化膜２０１をエッチングする。
シリコン酸化膜２０６を堆積する。このとき窒化膜２０３の間隔までシリコン酸化膜２０６によって埋め込まれないように、シリコン酸化膜２０６の膜厚を調整する。
例えば、シリコン窒化膜２０３の間隔を２００ｎｍとした場合、シリコン酸化膜２０６の膜厚は８０ｎｍとする。
ＲＩＥ法等により、シリコン酸化膜２０６をエッチングする。
図９に示すように、ＲＩＥ法等により、シリコン酸化膜２０５およびシリコン酸化膜２０６をマスクとしてＳＯＩ層１３０をエッチングする。
次に、シリコン酸化膜２０５およびシリコン酸化膜２０６を選択的に除去する。そしてＣＶＤ法等を用いて、隣り合うＳＯＩ層１３０の間を埋め込むように、シリコン酸化膜２１１を堆積する。
ＣＭＰ等を用いて、シリコン窒化膜２０３をストッパとしてシリコン酸化膜２１１を研磨し、上面を平坦化する。
図１０、図１１に示すように、エッチストッパとしてのシリコン窒化膜２０３を除去する。
ＦＢＣを形成する領域が開口された図示されてないレジスト膜を形成する。このレジスト膜をマスクとして、ボロンを加速エネルギー１３０ｋｅＶ、ドーズ量１×１0１４ｃｍ−２でイオン注入する。さらにボロンを加速エネルギー１０ｋｅＶ、ドーズ量１×１0１３ｃｍ−２でイオン注入し、レジスト膜を除去する。
１２００℃の窒素雰囲気中で１０分間程度アニール処理を行う。これにより、ＳＯＩ層１３０におけるＦＢＣ形成領域に、およそ不純物濃度が１×１０１８ｃｍ−３のボロンが一様に分布する。
同時に、支持基板１１０におけるＦＢＣ形成領域に、およそ１×１０１８ｃｍ−３の濃度のボロンが一様に分布する。
支持基板１１０内に形成するボロン拡散層は、セルアレイの外まで伸びており、拡散層上に形成される図示されていないコンタクトプラグによって配線に接続され、固定電圧が与えられる。
この後、周辺ロジック回路におけるｎチャネルＭＯＳトランジスタ領域およびｐチャネルＭＯＳトランジスタ領域のＳＯＩ層および支持基板に、適切な不純物を導入する。そしてRapid Thermal Annealing（ＲＴＡ）を行い、導入した不純物を活性化させる。
図１２、図１３に示すように、ＳＯＩ層１３０上にゲート絶縁膜１４０，１４１を形成する。この際、周辺ロジック回路が開口された図示されていないレジストパターンを形成し、弗化アンモニウムによってＳＴＩ埋め込み酸化膜２１１をエッチングする。
この段階で、図１２に示すＦＢＣ形成領域では、ＳＴＩ埋め込み酸化膜２１１の高さＨは５０ｎｍ程度、肩幅Ｓは５０ｎｍである。この数値は、シリコン酸化膜２０６の膜厚に依存する。
一方、図１３に示す周辺ロジック回路では、ＳＴＩ埋め込み酸化膜２１１の高さＨおよび肩幅Ｓはほぼ０とする。
図１２に示すＦＢＣ領域では、第１ゲート絶縁膜１４０の厚さは、ドレイン電流差を大きくするために、例えば６ｎｍとする。
一方、図１３に示す周辺ロジック回路では、高速化および低消費電力化のため、例えば１ｎｍという非常に薄い第２ゲート酸化膜１４１を形成する。
図１４〜図１７に示すように、ＦＢＣ領域及び周辺ロジック回路領域において、ゲート絶縁膜上にゲート電極材であるポリシリコンを堆積する。
フォトリソグラフィ技術を用いて、図１４、図１６に示すように、ＦＢＣ領域にワード線ＷＬのパターンを有する図示されてないレジスト膜１７５を形成する。
この際、図１５、図１７に示された周辺ロジック回路領域にはレジスト膜１７５が覆われており、ゲート電極のパターニングは行わない。
このレジスト膜１７５をマスクとしてＲＩＥを行い、ＦＢＣ領域にワード線ＷＬを形成する。
ＳＴＩ埋め込み酸化膜２１１の高さＨが５０ｎｍと大きいため、十分なオーバーエッチングを要する。ＦＢＣ領域では第１ゲート絶縁膜１４０が６ｎｍと厚いため、オーバーエッチング量を大きくすることができる。
図１８、図２０に示すように、ＦＢＣ領域において、ワード線ＷＬをマスクとして、ＳＯＩ層１３０へ不純物を自己整合的にイオン注入する。これにより、１０１８ｃｍ−３程度の低濃度ドレイン（Lightly Doped Drain）を形成することができる。
ワード線ＷＬの側面を、スペーサ２１３で被覆する。スペーサ２１３は、例えば、シリコン酸化膜またはシリコン窒化膜を用いて形成することができる。
図１９、図２１に示すように、周辺ロジック回路領域においてゲート電極ＧＥを形成するために、ＦＢＣ領域を覆い、周辺ロジック回路のゲート電極ＧＥのパターンを有するレジスト膜１７６を形成する。このレジスト膜１７６をマスクとしてポリシリコンにＲＩＥを行う。
周辺ロジック回路領域では、１ｎｍという薄い第２ゲート絶縁膜１４１を形成しているため、オーバーエッチング量を増やすことができない。このため、ＦＢＣ領域のように、周辺ロジック回路におけるＳＴＩ埋め込み酸化膜２１１の高さＨが５０ｎｍとなると、ポリシリコン残りが発生してＤＲＡＭの歩留まりが低下するという問題があった。
しかし本実施の形態では、ＦＢＣ領域のＳＴＩ埋め込み酸化膜２１１の高さＨよりも周辺ロジック回路におけるＳＴＩ埋め込み酸化膜２１１の高さを低くしている。このため、ポリシリコン残りが発生せず、歩留まりの良いＤＲＡＭを実現することができる。
図２２〜図２５に示すように、ワード線ＷＬおよびスペーサ２１３をマスクとして、ＳＯＩ層１３０へ不純物を自己整合的にイオン注入する。
本実施の形態では、リンまたはヒ素がＳＯＩ層１３０へイオン注入される。これにより、図２４に示すように、ｎ型ソース領域１３２およびｎ型ドレイン領域１３４が形成される。
ソース領域１３２とドレイン領域１３４との間には、ｐ型ボディ領域１３６が形成される。ワード線ＷＬのそれぞれの上面に金属を堆積し、シリサイド層１６０、１６２および１６４を形成する。シリサイド層１６０、１６２および１６４は、例えばコバルトシリサイドで形成してもよい。
次に、層間絶縁膜１７０をシリサイド層１６０、１６２および１６４上に堆積する。シリサイド層１６４に電気的に接続される図示されていないプラグを、層間絶縁膜１７０に形成する。
さらに、ワード線ＷＬに対して平行に、図示されていないソースプラグと接続するソース線ＳＬを形成し、ワード線ＷＬにほぼ直交するようにビット線ＢＬを形成する。ソース線ＳＬおよびビット線ＢＬは、例えば銅やアルミニウムやタングステン等の金属材料で形成してもよい。
以上の方法により、本実施の形態によるＤＲＡＭ１００を製造することができる。
（３）第２の実施の形態による半導体装置
図２６に、本発明の第２の実施形態による半導体装置（ＤＲＡＭ２００）の平面構成を示す。
ＤＲＡＭ２００は、ＤＲＡＭ１００の構成要素に加え、バックゲート線ＢＧＬを備える。このバックゲート線ＢＧＬは、ワード線ＷＬにほぼ平行に延在している。
ユニットトランジスタの図示されていないフロントゲート電極ＦＧＥがワード線ＷＬに接続され、図示されていないバックゲート電極ＢＧＥがバックゲート線ＢＧＬに接続されている。
以下、図２７に、図２６におけるＡ２−Ａ２線に沿う縦断面を示す。
同様に、図２８に図２６におけるＣ２−Ｃ２線に沿う縦断面、図２９にＢ２−Ｂ２線に沿う縦断面、図３０にＤ２−Ｄ２線に沿う縦断面を示す。
図２７〜図３３のうち、特に図２９に示すように、本第２の実施の形態による半導体装置は、ワード線ＷＬに沿う縦断面において、ボディ領域３３６の下にバックゲート電極ＢＧＥを有する。
ボディ領域とバックゲート電極の間には、バックゲート絶縁膜ＢＧＩ（第１の絶縁膜の一例）が形成されている。またボディ領域とフロントゲート電極の間には、フロントゲート絶縁膜ＦＧＩ（第２の絶縁膜の一例）が形成されている。
そして、Ｔ字型形状を有するＳＴＩ埋め込み酸化膜３１１が形成されていることにより、ボディ領域３３６とバックゲート絶縁膜ＢＧＩとの接触面積よりも、ボディ領域３３６とフロントゲート絶縁膜ＦＧＩとの接触面積の方が小さく設定されている。すなわち、ワード線に沿う断面において、ボディ領域の底部の幅よりもチャネル幅が小さく設定されている。ボディ領域３３６とフロントゲート電極ＦＧＥとの容量は、上記第１の実施の形態で説明した容量Ｃｇに相当する。また、ボディ領域３３６とバックゲート電極ＢＧＥとの容量は、上記第１の実施の形態で説明した容量Ｃｓｕｂに相当する。
すなわち、上記第１の実施の形態で詳述したように、本第２の実施の形態における容量Ｃｇに対する容量Ｃｓｕｂの比は、従来の装置における容量比に比べて大きい。これにより、データ「１」とデータ「０」との識別が容易であり、歩留まりが高く、データ保持時間の長いＤＲＡＭを実現することができる。
（４）第２の実施の形態による半導体装置の製造方法
上述した第２の実施の形態による半導体装置を製造する方法について説明する。
以下、図３１、図３５、図３９、図４３、図４７、図５１、図５５、図５９、図６３、図６７に、図２６におけるＡ２−Ａ２線に沿う縦断面を工程別に示す。
同様に、図３２、図３６、図４０、図４４、図４８、図５２、図５６、図６０、図６４、図６８に、図２６におけるＣ２−Ｃ２線に沿う縦断面を工程別に示す。
図３３、図３７、図４１、図４５、図４９、図５３、図５７、図６１、図６５、図６９に、図２６におけるＢ２−Ｂ２線に沿う縦断面を工程別に示す。
図３４、図３８、図４２、図４６、図５０、図５４、図５８、図６２、図６５、図７０に、図２６におけるＤ２−Ｄ２線に沿う縦断面を工程別に示す。
先ず、図３１〜図３４に示すように、支持基板３１０の上面にＢＯＸ層３２０、ＳＯＩ層３３０を備えたＳＯＩ基板を準備する。ここで、ＢＯＸ層３２０の厚さは、例えば１５０ｎｍとする。
ＳＯＩ層３３０上に、シリコン窒化膜３４０、図示されていないシリコン酸化膜を順に堆積する。
図示されていないレジスト膜をマスクにして反応性イオンエッチングを行い、シリコン酸化膜、シリコン窒化膜３４０、ＳＯＩ層３３０、さらにＢＯＸ層３２０の途中の深さまで、選択的に除去する。この後、レジスト膜を剥離してシリコン酸化膜を除去する。
ＳＯＩ層３３０の側面に、厚さ２ｎｍ程度の図示されていない熱酸化膜を形成する。
図３５〜図３８に示すように、シリコン窒化膜３４０、ＳＯＩ層３３０、ＢＯＸ層３２０の表面を覆うように、ＣＶＤにより、厚さ１０ｎｍ程度のエッチングストッパとしてのシリコン窒化膜３５０を形成する。
シリコン窒化膜３５０上に、段差を軽減するためのレジスト膜３６０を形成した後、この上にＳＯＧ（Spin On Glass）膜３７０を形成する。
ＳＯＧ膜３７０上に、ワード線形成領域に対応する部分と、複数のトランジスタにおける素子領域を分離するためのＳＴＩ埋め込み酸化膜が形成される領域に対応する部分とが交差する箇所が開口されたレジスト膜３８０を形成する。
図３９〜図４２に示すように、レジスト膜３８０をマスクとして反応性イオンエッチングを行い、ＳＯＧ膜３７０、レジスト膜、シリコン窒化膜３５０、及びＢＯＸ層３２０を選択的に除去する。
そして、図４３〜図４６に示すように、レジスト膜３８０、ＳＯＧ膜３７０及びレジスト膜３６０を除去する。
シリコン窒化膜３４０及び３５０により、エッチングストッパが構成される。このエッチングストッパが形成された状態で、弗化アンモニウムにより、ＢＯＸ層３２０をウエットエッチングにより除去する。これにより、チャネルボディが形成されるＳＯＩ層３３０下に、空洞部３２１が形成される。
図４７〜図５０に示すように、シリコン窒化膜３４０に異方性エッチングを行う。さらに熱酸化を行い、表面が露出したシリコン基板３１０及びＳＯＩ層３３０上にシリコン酸化膜３６０を形成する。
空洞部３２１において表面が露出したＳＯＩ層３３０と接触するシリコン酸化膜が、バックゲート絶縁膜ＢＧＩとなる。このバックゲート絶縁膜ＢＧＩの厚みは、１０ｎｍ程度である。
次に、ＣＶＤ法を用いて、砒素がドープされたアモルファスシリコン膜３７０を堆積する。
図５１〜図５４に示すように、このアモルファスシリコン膜３７０をエッチバックしてアモルファスシリコン膜３７１とする。
図５５〜図５８に示すように、弗化アンモニウムにより、露出したシリコン酸化膜を除去した後、ＣＶＤにより、砒素がドープされた導電膜の一例としてのアモルファスシリコン膜３７２を堆積する。
図５９〜図６２に示すように、隣り合う素子分離部形成領域間、つまり素子形成領域に、シリコン窒化膜３４０及び３５０から成るエッチングストッパが残された状態で、アモルファスシリコン膜３７２に異方性エッチングによりエッチバックを行う。
これにより、素子分離部形成領域のアモルファスシリコン膜３７２の膜厚を薄くして、バックゲート線をパターニングする。
すなわち、バックゲート絶縁膜ＢＧＩを介してバックゲート電極が設けられるように、ワード線形成領域の方向に沿って、バックゲート電極を共通接続するバックゲート線をパターニングする。
バックゲート線のパターニングを行った後、図６３〜図６６に示すように、熱燐酸により、素子形成領域上のシリコン窒化膜３４０が６０ｎｍ程度後退するまで、シリコン窒化膜３４０をエッチングする。
このエッチング量によって、ボディ領域における上面における角部を覆うシリコン酸化膜のカバー量、すなわち肩幅Ｓが決定されるので、エッチング量はＦＢＣの特性により適切に設定する必要がある。
図６７〜図７０に示すように、素子分離部となるシリコン酸化膜３１１をＳＯＩ基板の全面にＣＶＤにより形成する。
次に、シリコン窒化膜３４０をストッパとして、ＣＭＰ（Chemical Mechanical Polishing）を行い、シリコン酸化膜３１１を平坦化する。
以降の工程は、上記第１の実施の形態と同様であり説明を省略する。
（５）第３の実施の形態による半導体装置
本発明の第３の実施の形態によるＤＲＡＭ３００について、図面を用いて説明する。
図７１に、このＤＲＡＭ３００に含まれるＦＢＣのワード線ＷＬの長手方向に沿って切断した縦断面構造を示す。
ＤＲＡＭ３００は、上記第１の実施の形態と同様にボディ領域の上面における両側の角部を、Ｔ字型形状を有するＳＴＩ埋め込み酸化膜４１１における幅Ｓ、高さＨの両側の肩部でそれぞれ覆っている。
これにより、データ「０」とデータ「１」をそれぞれ読み出す時のドレイン電流の差が大きくなり、データ保持時間が長くなる。
また、ボディ領域４３６のうち、ＳＴＩ埋め込み酸化膜４１１の肩部で覆われていない中央の表面部分には、底面部分とは逆導電型の不純物（カウンタ不純物）４８０を有する。これにより、トランジスタの閾値電圧が低下し、消費電力の低いＤＲＡＭを実現することができる。
以下に、消費電力を低下させる原理について説明する。データ「０」とデータ「１」との読み出し時のドレイン電流の差を大きくするためには、保持時のボディ電位の差を大きくする、あるいはボディ効果を高める、の２通りが考えられる。ここで、ボディ効果とは、ボディ電位がドレイン電流を変調する現象をいう。
ボディ領域の不純物濃度を高くすると、ゲート下の空乏層の厚さが薄くなり、ボディ領域とチャネル領域との容量結合が強くなり、ボディ効果が高くなる。 ボディ効果を高めることにより、ドレイン電流の差を大きくすることができる。
しかしながら、ボディ領域のアクセプタ不純物濃度が高くなると、トランジスタの閾値電圧が上昇する。よって、読み出し時および書き込み時のゲート電圧を高くする必要がある。この結果、ＤＲＡＭの消費電力が増大するという問題が生じる。
この問題を解決するために、本実施の形態では、ボディ領域４３６の底面領域におけるアクセプタ濃度を、１×１０１８ｃｍ−３以上とする。
そして、ボディ領域４３６の中央表面部分４８０には、底面領域とは逆導電型の不純物（カウンタ不純物）を導入し、正味（Ｎｅｔ）のアクセプタ不純物濃度を１×１０１７ｃｍ−３以下とする。
ここで、中央表面部分４８０は、表面から深さ２０ｎｍ程度までの領域とする。
アクセプタ濃度が１×１０１７ｃｍ−３であるトランジスタに、閾値電圧以上のゲート電圧を与えた場合にチャネル領域下に形成される空乏層幅、いわゆる最大空乏層幅は約１００ｎｍである。よって、深さ２０ｎｍの中央表面部分４８０は空乏化する。トランジスタの閾値電圧は、表面部分におけるアクセプタ濃度により決定されるので、本実施の形態によればトランジスタの閾値電圧を低下することができる。
また、厚さ２０ｎｍの表面低濃度層に相当する中央表面部分４８０を加えたことにより、第１ゲート絶縁膜下の最大空乏層幅が厚くなる。
しかし、ボディ領域４３６の底面領域は、１×１０１８ｃｍ−３以上の濃度を有しているため、表面低濃度層の厚さの十分の１程度の増加に過ぎない。従って、ボディ効果はやや低下することになる。
図７２に、深さ方向に対する各不純物濃度の分布を示す。即ち、ゲート電極ＧＥからゲート絶縁膜ＧＥＩ、ボディ領域４３６、ＢＯＸ層４２０、支持基板４１０におけるヒ素の不純物濃度を曲線Ｌ１、ボロンの不純物濃度を曲線Ｌ２、リンの不純物濃度を曲線Ｌ３でそれぞれ示す。
このように、カウンター不純物領域４８０は、ＳＴＩ埋め込み酸化膜４１１の肩部で覆われていないボディ領域４３６の中央、すなわち第１ゲート絶縁膜形成領域に自己整合的に形成されている。
このような構造を実現するため、ボディ領域４３６の底面領域にはボロンを導入し、カウンター不純物としてヒ素を導入することが望ましい。
ここで、ボロンは比較的軽い元素であるので、イオン注入後の分布曲線はなだらかになる。逆に、ヒ素は重い元素であるため、イオン注入後の分布は急峻な曲線を描く。
また、ヒ素の拡散係数はボロンに比べ小さい。よって、熱工程を経た後は、ボロンは拡散によってボディ領域内に一様に分布するのに対し、ヒ素はほとんど拡散せず分布の形状が変わらない。
図７３に、特にボディ領域４３６の中央部の深さ方向におけるヒ素、ボロン、リンを合計した正味（Ｎｅｔ）のアクセプタ濃度分布のシミュレーション結果を示す。
ここで、不純物としてボロンが加速電圧１５ｋｅＶ、ドーズ量１×１０１３ｃｍ−２、ボディ領域４３６の厚さが５５ｎｍ、ＢＯＸ層４２０の厚さが２５ｎｍ、ゲート酸化膜の厚さが６ｎｍ、ゲート長が０．１５μｍ、ドレイン電圧が１．５Ｖであるとする。
ボディ領域４３６の底面領域におけるアクセプタ濃度は、１．２×１０１８ｃｍ−３であり、中央表面領域では濃度が１×１０１７ｃｍ−３以下となっている。
図７４に、カウンタ不純物として導入したヒ素のドーズ量と閾値電圧との関係についてシミュレーションを行った結果を示す。ヒ素のドーズ量が増加するに従い、トランジスタの閾値電圧が低下していることがわかる。
本実施の形態によれば、ボディ領域４３６における中央表面部分には、底面部分とは逆導電型の不純物をカウンタ不純物として導入することで、トランジスタの閾値電圧を低下させて消費電力を低減させることができる。
（６）第３の実施の形態による半導体装置の製造方法
本発明の第３の実施の形態による半導体装置の製造方法について説明する。
図７５に示されたように、支持基板４１０上のＢＯＸ層４２０の厚さが２５ｎｍ、ボディ領域４３６が形成されるＳＯＩ層の厚さが６０ｎｍのＳＯＩ基板を用意し、上記第１の実施の形態と同様の製造工程を経て、ゲート絶縁膜ＧＥＩ、ＳＴＩ絶縁膜４１１が形成された構造を得る。
矢印で示されたように、加速エネルギ２０ｋｅＶ、ドーズ量３×１０１２ｃｍ−２でヒ素をイオン注入する。
このとき、ボディ領域４３６の上面における角部は、高さＨが６０ｎｍのＳＴＩ埋め込み酸化膜４１１で覆われている。このため、ヒ素を第１ゲート絶縁膜ＧＥＩが形成される領域に自己整合的に導入することができる。以降は、上記第１の実施の形態による製造方法と同様の工程を経ることにより製造が可能である。
（７）第４の実施の形態による半導体装置
図７６に、本発明の第４の実施の形態によるＤＲＡＭ４００におけるＦＢＣのワード線ＷＬに沿って切断した縦断面を示す。
このＤＲＡＭ４００は、上記第１の実施の形態と同様に、ボディ領域５３６の上面における角部がＳＴＩ埋め込み酸化膜５１１の高さＨ、幅Ｓを有する肩部で覆われている。
そして、このボディ領域５３６は、ゲートに閾値電圧以上の電圧が与えられたときにもボディ領域５３６全体が空乏化しない程度のアクセプタ不純物濃度として、例えば濃度１×１０１８ｃｍ−３程度の不純物を有する。
また、ＳＴＩ埋め込み酸化膜５１１の肩部で覆われていないボディ領域５３６の中央領域５８０は、トランジスタの閾値電圧以上の電圧がゲートに与えられたときに、ボディ領域５３６全体が空乏化するような不純物濃度として、例えば不純物濃度１×１０１７ｃｍ−３を有する。
ここで、ボディ領域５３６の膜厚は５５ｎｍであるとする。中央領域５８０は、例えば不純物濃度１×１０１７ｃｍ−３のボロンを有する。アクセプタ濃度が１×１０１７ｃｍ−３であるトランジスタに、閾値電圧以上のゲート電圧を与えた場合、チャネル下に形成される空乏層は約１００ｎｍであるから、厚さ５５ｎｍのボディ領域５３６は全体が空乏化することになる。
また、チャネルの両端領域５８１は、例えば不純物濃度２×１０１８ｃｍ−３のボロンを有する。
この不純物濃度における空乏層は約２５ｎｍであるから、厚さ５５ｎｍの両端領域５８１は、全体が空乏化することはなく、中性領域を有する。
本実施の形態のＤＲＡＭ４００によれば、以下のような効果が得られる。
第１に、トランジスタの閾値電圧を低くすることができる。
これは、ボディ領域５３６のうち、ＳＴＩ埋め込み酸化膜５１１の肩部で覆われていない中央領域５８０のアクセプタ不純物濃度が低く設定されていることによる。
この結果、読み出し時および書き込み時のゲート電圧を低くすることができ、ＤＲＡＭの消費電力を低減することができる。
第２に、逆バイアスｐｎ接合電流を減少させることができる。
従来の完全空乏型のＦＢＣでは、支持基板にマイナスの電圧を与えてボディ底部のポテンシャルを十分にマイナス側に引っ張り、ボディ底部を表面蓄積状態にする必要があった。
この結果、ボディとソース・ドレインから構成されるｐｎ接合の電界が大きくなり、大きなｐｎ接合電流が流れてデータ保持時間が短縮化するという問題があった。
これに対し、本実施の形態によるＤＲＡＭ４００では、不純物濃度が低いボディ中央領域５８０は完全空乏化する一方、不純物濃度が高いボディ周辺領域５８１は中性領域を有する。
このような構造を有するＦＢＣでは、支持基板５１０に大きな負電位を与えずとも、ボディ周辺領域５８０における中性領域のホール数によって、データ「０」とデータ「１」とを識別することができる。
この結果、ＤＲＡＭ４００によれば、従来の完全空乏型ＦＢＣより支持基板５１０の電圧を上げることができ、ｐｎ接合電界が弱まりｐｎ接合電流を減少させることができる。
第３の効果は、データ「０」とデータ「１」の読み出し時におけるドレイン電流の差を大きくすることができる点にある。
完全に空乏化しない中性領域は、厚いＳＴＩ埋め込み酸化膜５１１で覆われたボディ周辺領域５８１に形成される。これにより、上記第１の実施の形態において述べたように、ゲート電極と中性領域との容量結合Ｃｇを小さくすることができる。この結果、高さＨの肩部を有するＴ字型形状のＳＴＩ埋め込み酸化膜が設けられていない構造に比べて、データ「０」とデータ「１」との読み出し時のドレイン電流の差を大きくすることができる。
また、中性領域はボディ周辺領域５８１に自己整合的に形成されるので、特性のばらつきを抑えることができる。
第４の効果は、上記第３の効果同様に、データ「０」とデータ「１」との読み出し時のドレイン電流差を大きくできる点にある。
ＳＴＩ埋め込み酸化膜５１１の肩部で覆われていないボディ中央領域５８０は、完全に空乏化する。完全空乏化デバイスでは、ボディ効果の強さがＳＯＩ膜厚に反比例する。よって、ＳＯＩ膜厚、即ちボディ領域５３６の膜厚を薄くすることで、データ「０」とデータ「１」との読み出し時のドレイン電流差を大きくすることができる。
次に、本第４の実施の形態によるＤＲＡＭ４００において、書き込み動作および読み出し動作のシミュレーションを行った結果について述べる。
図７７に、ＤＲＡＭ４００のＦＢＣにおけるビット線に沿う縦断面構造を示し、図７８にワード線に沿う縦断面構造を示す。ここで、ＳＯＩ層、即ちボディ領域５３６の膜厚は３５ｎｍ、ゲート絶縁膜ＧＥＩの膜厚は６ｎｍ、ＢＯＸ酸化膜５２０の膜厚は２０ｎｍである。
また、図７８に示されたようにチャネル幅Ｗｇは１１０ｎｍであり、チャネル下の領域は濃度１×１０１７ｃｍ−３の不純物を有する。ＳＴＩ埋め込み酸化膜５１１の肩部の幅Ｓは６０ｎｍであり、肩部の領域には２×１０１８ｃｍ−３の不純物を有する。
比較例として、チャネル幅Ｗｇとボディ領域の幅Ｗｂが等しく２３０ｎｍであり、不純物濃度１×１０１７ｃｍ−３の不純物を有する従来のＤＲＡＭと、本実施の形態４によるＤＲＡＭ４００との比較結果について述べる。
図７９に、入力波形として、ドレイン電圧を曲線Ｌ１１に、ゲート電圧を曲線Ｌ１２に示す。支持基板は−１Ｖに固定され、ソース領域は０Ｖに固定される。
時刻１２ｎｓｅｃから時刻３０ｎｍにおいてデータ「１」が書き込まれ、時刻４２ｎｓｅｃから時刻６０ｎｓｅｃにおいてデータ「０」が書き込まれる。
そして、時刻３８ｎｓｅｃから時刻４０ｎｓｅｃ、および時刻６８ｎｓｅｃから時刻７０ｎｓｅｃの間に、それぞれのデータが読み出される。
図８０に、時刻３８ｎｓｅｃから時刻４０ｎｓｅｃ、および時刻６８ｎｓｅｃから時刻７０ｎｓｅｃの間にそれぞれデータを読み出したときのゲート電圧Ｖｇに対するドレイン電流Ｉｄのシミュレーション結果を示す。比較例としてのＤＲＡＭにおけるデータ「１」を読み出すときの曲線Ｌ３１とデータ「０」を読み出すときの曲線Ｌ３２との差に比して、本実施の形態によるＤＲＡＭ４００におけるデータ「１」を読み出すときの曲線Ｌ２１とデータ「０」を読み出すときの曲線Ｌ２２との差、即ちデータ「０」とデータ「１」とのドレイン電流Ｉｄの差が大きいことがわかる。
（８）第４の実施の形態による半導体装置の製造方法
本発明の第４の実施の形態による半導体装置の製造方法について説明する。
支持基板５１０上に、厚さ２５ｎｍのＢＯＸ層５２０、厚さ６０ｎｍのＳＯＩ層が形成されたＳＯＩ基板を用意し、上記第１の実施の形態と同様の製造工程を経て図８１に示された構造を得る。
次に、ＦＢＣを形成する領域が開口され、周辺回路を形成する領域を覆う図示されていないレジスト膜を形成する。
このレジスト膜をマスクとして、ボロンを加速エネルギ１３０ｋｅＶ、ドーズ量１×１０１４ｃｍ−２でイオン注入した後、レジスト膜を除去する。そして、１２００℃の窒素雰囲気中で１０分間程度アニール処理を行う。
これにより、ＦＢＣ形成領域における支持基板５１０に不純物濃度１×１０１８ｃｍ−３でボロンが一様に分布する。
支持基板５１０内に形成されたるボロン拡散層は、ＦＢＣセルアレイの外まで伸びており、拡散層上に形成される図示されていないコンタクトプラグによって配線に接続され、固定電圧が与えられることになる。
次に、ＦＢＣを形成する領域が開口されたレジスト膜をマスクとして、ボロンを加速エネルギ３０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２でイオン注入する。
このときボディ領域の上面における角部は、ＳＴＩ埋め込み酸化膜５１１における高さＨが６０ｎｍの肩部で覆われている。
そのため、図８１における領域５１０Ａとして示されたように、ボロンはゲート絶縁膜が形成される領域では大部分が支持基板５１０側に打ち込まれ、ＳＴＩ埋め込み酸化膜５１１で覆われた領域では、領域５３６Ａとして示されたように、ＳＯＩ層中に大部分が打ち込まれる。
従って、ゲート絶縁膜が形成される領域におけるＳＯＩ層中のボロン濃度よりも、ＳＴＩ埋め込み酸化膜５１１で覆われた領域のＳＯＩ層中のボロン濃度を自己整合的に高くすることできる。
以降は、上記第１の実施の形態による製造方法と同様の工程を経ることで、本実施の形態による装置を完成させることが可能である。
上記第４の実施の形態による半導体装置を製造する他の製造方法について説明する。
支持基板５１０上に、厚さ２５ｎｍのＢＯＸ層５２０、厚さ６０ｎｍのＳＯＩ層が形成されたＳＯＩ基板を用意し、上記第１の実施の形態と同様の製造工程を経て図８２に示されたように、ＳＯＩ層５３６がパターニングされた構造を得る。
次に、ＦＢＣを形成する領域が開口された図示されていないレジスト膜を形成する。
このレジスト膜をマスクとして、ボロンを加速エネルギ２６０ｋｅＶ、ドーズ量１．５×１０１４ｃｍ−２でイオン注入した後、レジスト膜５９０を除去する。
そして、１２００℃の窒素雰囲気中で１０分間程度アニール処理を行う。
これにより、ＦＢＣ形成領域の支持基板５１０に不純物濃度１×１０１８ｃｍ−３のボロンが一様に分布する。
支持基板５１０内に形成されたボロン拡散層は、ＦＢＣセルアレイの外まで伸びており、拡散層上に形成される図示されていないコンタクトプラグによって配線に接続され、固定電圧が与えられることになる。
図８３に示されたように、ＦＢＣを形成する領域が開口されたレジスト膜、および上記第１の実施の形態におけるシリコン窒化膜２１１に対応するシリコン窒化膜５９０をマスクとして、ボロンを加速エネルギ３ｋｅＶ、ドーズ量１×１０１３ｃｍ−２でイオン注入し、レジスト膜５９０を除去する。
ＲＴＡ（Rapid Thermal Annealing）処理を行い、導入した不純物を活性化させる。
これにより、ボディ領域５３６の両端部に濃度１×１０１８ｃｍ−３のボロンが導入される。
以降は、上記第１の実施の形態による製造方法と同様の工程を経ることで、本実施の形態による装置を完成させることが可能である。
但し、図１０、図１１に示された構造を形成するための工程のうち、支持基板５１０に濃度１×１０１８ｃｍ−３のボロンを導入する工程は不要である。
また、ゲート絶縁膜の下の領域は完全空乏化デバイスを形成するため、ＳＯＩ層中には１×１０１７ｃｍ−３のボロンを導入する。
本実施の形態による製造方法によれば、ゲート絶縁膜が形成される領域に形成されたシリコン窒化膜５９０をマスクとして、ボディ領域５３６の両端部にボロンをイオン注入することにより、ゲート絶縁膜が形成される領域以外のボロン濃度を制御性よく高くすることができる。
これにより、データ「０」とデータ「１」とのドレイン電流の差のばらつきを抑制することができ、歩留まりの高いＤＲＡＭを提供することができる。
また、この製造方法では、第１ゲート絶縁膜が形成される領域に形成されたシリコン窒化膜５９０をマスクとしてＳＯＩ層の両端部にボロンをイオン注入している。よって、高度なリソグラフィ技術によって非常に小さいパターンを形成してボロンをイオン注入する領域を限定する必要がないので、製造コストを低減することができる。
上述した実施の形態はいずれも一例であり、本発明の技術的範囲内において様々に変形することが可能である。
本発明の第１の実施の形態による半導体装置の平面構成を示す平面図。 図１におけるＢ１−Ｂ１線に沿う断面構造を示す縦断面図。 図１におけるＣ１−Ｃ１線に沿う断面構造を示す縦断面図。 同半導体装置の周辺ロジック回路の平面構成を示す平面図。 図５におけるＦ１−Ｆ１線に沿う断面構造を示す縦断面図。 同半導体装置にデータを書き込んで保持した時の電位の変化を示すグラフ。 同半導体装置の製造方法における一工程での素子の断面構造として、図１のＣ１−Ｃ１線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図１のＣ１−Ｃ１線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図１のＣ１−Ｃ１線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図１のＣ１−Ｃ１線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図１のＥ１−Ｅ１線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図１のＣ１−Ｃ１線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図１のＥ１−Ｅ１線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図１のＣ１−Ｃ１線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図１のＥ１−Ｅ１線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図１のＢ１−Ｂ１線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図１のＦ１−Ｆ１線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図１のＣ１−Ｃ１線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図１のＥ１−Ｅ１線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図１のＢ１−Ｂ１線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図１のＦ１−Ｆ１線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図１のＣ１−Ｃ１線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図１のＥ１−Ｅ１線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図１のＢ１−Ｂ１線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図１のＦ１−Ｆ１線に沿う断面を示す縦断面図。 本発明の第２の実施の形態による半導体装置の平面構成を示す平面図。 図２６におけるＡ２−Ａ２線に沿う断面構造を示す縦断面図。 図２６におけるＣ２−Ｃ２線に沿う断面構造を示す縦断面図。 図２６におけるＢ２−Ｂ２線に沿う断面構造を示す縦断面図。 図２６におけるＤ２−Ｄ２線に沿う断面構造を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＡ２−Ａ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＣ２−Ｃ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＢ２−Ｂ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＤ２−Ｄ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＡ２−Ａ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＣ２−Ｃ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＢ２−Ｂ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＤ２−Ｄ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＡ２−Ａ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＣ２−Ｃ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＢ２−Ｂ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＤ２−Ｄ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＡ２−Ａ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＣ２−Ｃ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＢ２−Ｂ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＤ２−Ｄ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＡ２−Ａ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＣ２−Ｃ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＢ２−Ｂ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＤ２−Ｄ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＡ２−Ａ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＣ２−Ｃ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＢ２−Ｂ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＤ２−Ｄ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＡ２−Ａ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＣ２−Ｃ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＢ２−Ｂ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＤ２−Ｄ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＡ２−Ａ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＣ２−Ｃ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＢ２−Ｂ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＤ２−Ｄ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＡ２−Ａ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＣ２−Ｃ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＢ２−Ｂ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＤ２−Ｄ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＡ２−Ａ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＣ２−Ｃ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＢ２−Ｂ２線に沿う断面を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造として、図２６のＤ２−Ｄ２線に沿う断面を示す縦断面図。 本発明の第３の実施の形態による半導体装置のワード線に沿う断面構造を示す縦断面図。 同半導体装置における不純物濃度プロファイルを示すグラフ。 同半導体装置のボディ領域におけるアクセプタ不純物濃度プロファイルを示すグラフ。 カウンタ不純物のヒ素のドーズ量と閾値電圧との関係を示すグラフ。 同半導体装置の製造方法における一工程での素子の断面構造を示す縦断面図。 本発明の第４の実施の形態による半導体装置における素子の断面構造を示す縦断面図。 同半導体装置におけるビット線に沿う断面構造を示す縦断面図。 同半導体装置におけるワード線に沿う断面構造を示す縦断面図。 同半導体装置及び比較例による半導体装置に入力する入力波形を示すグラフ。 同半導体装置及び比較例による半導体装置においてデータ「１」と「０」とを読み出すときのドレイン電流の差を示すグラフ。 本発明の第４の実施の形態による半導体装置の製造方法における一工程での素子の断面構造を示す縦断面図。 本発明の第４の実施の形態による半導体装置の他の製造方法における一工程での素子の断面構造を示す縦断面図。 同半導体装置の製造方法における一工程での素子の断面構造を示す縦断面図。 ＦＢＣにデータ「１」を書くときの原理を示した説明図。 ＦＢＣにデータ「０」を書くときの原理を示した説明図。 ＦＢＣに書き込んだデータを保持する原理を示した説明図。 ＦＢＣにデータ「１」、「０」を書き込んだときのドレイン電流の差を示すグラフ。
符号の説明
１００、２００、３００、４００ ＤＲＡＭ
ＷＬ ワード線
ＳＬ ソース線
ＢＬ ビット線
１１０、３１０、４１０、５１０ 支持基板
１２０、３２０、４２０、５２０ ＢＯＸ層
１３６、３３６、４３６、５３６ ボディ領域
１４０、ＧＥＩ ゲート絶縁膜
２１１、３１１、４１１、５１１ ＳＴＩ埋め込み酸化膜

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に第１の絶縁膜を介して形成され、単結晶構造を有する第１導電型の半導体層と、
    前記半導体層に形成された第２導電型のソース領域および第２導電型のドレイン領域と、
    前記半導体層における前記ソース領域と前記ドレイン領域との間に形成され、フローティング状態にある第１導電型のボディ領域と、
    前記ボディ領域の表面における中央部上に、第２の絶縁膜を介して形成されたゲート電極と、
    を有する、複数のトランジスタと、
    前記複数のトランジスタにおける隣接するもの同士の前記ボディ領域を素子分離する素子分離絶縁膜と、
    前記複数のトランジスタの前記ゲート電極を共通接続するワード線と、
    前記ドレイン領域に電気的に接続されたビット線と、
    前記ソース領域に電気的に接続されたソース線と、
    を備え、
    前記ワード線に沿う断面において、前記ボディ領域が前記第２の絶縁膜と接触する面積は、前記ボディ領域が前記第１の絶縁膜と接触する面積より小さいことを特徴とする半導体装置。
  2. 前記素子分離絶縁膜は前記ワード線に沿う断面においてＴ字型形状を有し、前記ボディ領域の表面における両端の角部が、前記素子分離絶縁膜におけるＴ字型の片側の肩部によってそれぞれ覆われており、この肩部で覆われていない前記中央部上に、前記第２の絶縁膜が形成されていることを特徴とする請求項１記載の半導体装置。
  3. 前記ボディ領域において、前記素子分離絶縁膜の片側の前記肩部によって覆われている前記角部の長さが、前記肩部によって覆われていない前記中央部の長さの２５％以上であることを特徴とする請求項２記載の半導体装置。
  4. 前記ボディ領域において、前記第２の絶縁膜が形成された前記中央部の表面部分の正味の不純物濃度より、前記表面部分以外の領域の正味の不純物濃度が高いことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  5. 第１の絶縁膜によって半導体基板から分離され、単結晶構造を有する第１導電型の半導体層と、前記半導体層上に第２の絶縁膜を介して形成されたゲート電極と、前記半導体層に形成された、第２導電型のソース領域、第２導電型のドレイン領域、及び前記ソース領域と前記ドレイン領域との間に位置するボディ領域とを有するトランジスタを含む半導体装置を製造する方法であって、
    前記半導体基板上に前記第１の絶縁膜を介して設けられた前記半導体層上にマスクを形成し、このマスクを用いて前記半導体層にパターニングを行って分割し、部分的に前記第１の絶縁膜の表面を露出させる工程と、
    前記マスク、前記半導体層及び前記第１の絶縁膜の表面を覆うように、素子分離用の絶縁膜を堆積する工程と、
    前記マスクをストッパとして前記絶縁膜に平坦化を行い、前記マスクを除去することで、分割された各々の前記半導体層の表面における両端の角部を、前記絶縁膜から成る素子分離絶縁膜のＴ字型形状における片側の肩部によってそれぞれ覆う工程と、
    各々の前記半導体層の表面のうち、前記素子分離絶縁膜によって覆われていない中央部上に、前記第２の絶縁膜を形成する工程と、
    電極材を堆積してパターニングを行い、前記第２の絶縁膜を介して各々の前記半導体層上に前記ゲート電極を形成すると共に、前記ゲート電極を共通接続するワード線を形成する工程と、
    前記ゲート電極をマスクとして各々の前記半導体層に不純物をイオン注入することで、各々の前記半導体層の両端部に第２導電型の前記ソース領域および第２導電型の前記ドレイン領域を形成する工程と、
    を備え、
    前記半導体層における前記ソース領域と前記ドレイン領域の間のボディ領域が前記第２の絶縁膜と接触する面積は、前記ボディ領域が前記第１の絶縁膜と接触する面積より小さいことを特徴とする半導体装置の製造方法。
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