JP4755946B2 - 半導体記憶装置およびその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 47
- 239000004065 semiconductor Substances 0.000 title claims description 44
- 239000000758 substrate Substances 0.000 claims description 59
- 230000015572 biosynthetic process Effects 0.000 claims description 36
- 238000002955 isolation Methods 0.000 claims description 22
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 8
- 229910052739 hydrogen Inorganic materials 0.000 claims description 8
- 239000001257 hydrogen Substances 0.000 claims description 8
- 239000007772 electrode material Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 3
- 239000011159 matrix material Substances 0.000 claims description 3
- 239000000969 carrier Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 74
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 62
- 229910052710 silicon Inorganic materials 0.000 description 62
- 239000010703 silicon Substances 0.000 description 62
- 238000000034 method Methods 0.000 description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 21
- 229920005591 polysilicon Polymers 0.000 description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 238000001020 plasma etching Methods 0.000 description 11
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 238000001459 lithography Methods 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 235000013599 spices Nutrition 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
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Description
本発明は、半導体記憶装置およびその製造方法に関する。
１Ｔ（Transistor）−１Ｃ（Capacitor）からなるＤＲＡＭ（Dynamic Random Access Memory）に代わり、フローティングボディ内の多数キャリアの数によってデータを記憶するＦＢＣ（Floating Body Cell）が開発されている（特許文献１）。ＦＢＣは、通常のＤＲＡＭにとって不可欠なキャパシタが不要であるため、メモリセル構造が単純である。よって、ＦＢＣは、製造し易いという利点を有する。
通常、ＦＢＣは、ＳＯＩ（Silicon On Insulator）基板上に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）から構成されている。ＳＯＩ基板は、通常のバルクシリコン基板に比較して高価であるため、ＦＢＣの製造コストは高くなるという問題があった。また、バルク基板上にＬＳＩを形成する際に用いられてきた設計環境（例えば、ＳＰＩＣＥ ＭＯＤＥＬ等）は、そのままＳＯＩ基板に適用することができない。従って、メモリ領域以外のＬＳＩ領域では、設計環境をＳＯＩ基板に適するように変更する必要があった。さらに、メモリ領域以外のＬＳＩ領域では、入出力回路などの高耐圧トランジスタ特性およびＥＳＤ（Electrostatic Discharge）特性が劣化することがあった。
特開２００２−２４６５７１号公報
Tsutomu Sato et al. "A New Substrate Engineering for the Formation of Empty Space in Silicon (ESS) Induced by Silicon Surface Migration" IEDM1999 20.6.1~20.6.4
従来の設計環境を活用することができ、製造コストの低い半導体記憶装置およびその製造方法を提供する。
本発明に係る実施形態に従った半導体記憶装置の製造方法は、半導体基板に複数のトレンチを形成し、前記半導体基板を水素雰囲気中において熱処理することによって、前記複数のトレンチの上部の開口を塞ぎつつ該複数のトレンチの下部の空間を互いに結合し、空洞上に設けられた半導体層を形成し、素子分離形成領域にある前記半導体層をエッチングし、前記半導体層の側面および底面に絶縁膜を形成し、前記半導体層の下の空洞に電極材料を充填し、前記素子分離形成領域における前記電極材料上に絶縁膜を形成することによって素子分離を形成し、前記半導体層上にメモリ素子を形成することを具備し、
前記複数のトレンチは、前記メモリ素子のソース形成領域には設けられず、前記メモリ素子のドレイン形成領域およびボディ形成領域に設けられていることを特徴とする。
前記複数のトレンチは、前記メモリ素子のソース形成領域には設けられず、前記メモリ素子のドレイン形成領域およびボディ形成領域に設けられていることを特徴とする。
本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板の表面領域に形成されたソースおよびドレインと、前記ソースの下に設けられ、前記ソースと前記半導体基板との間に介在する支柱と、前記ソースと前記ドレインとの間に設けられ、データを記憶するために電荷を蓄積または放出するフローティングボディと、前記フローティングボディ上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ドレインおよび前記フローティングボディの下に設けられ、前記ドレイン、前記フローティングボディおよび前記半導体基板から電気的に絶縁されたプレート電極とを備え、前記ドレインおよび前記ボディは前記プレート電極によって前記半導体基板から電気的に絶縁されており、前記ソースは、前記支柱を介して前記半導体基板に電気的に接続されている。
本発明による半導体記憶装置およびその製造方法を提供は、従来の設計環境を活用することができ、製造コストを低く抑えることができる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１から図１４は、本発明に係る第１の実施形態に従ったＦＢＣメモリの製造方法を示す断面図である。これらの図面で示す構造は、メモリ領域におけるメモリセルの構造である。メモリ領域以外のロジック（ＬＳＩ）は、通常のバルクシリコン上に形成され、後述するＳＯＮ（Silicon On Nothing）構造またはＳＯＩ構造上には設けられないため、図示されていない。図１、図３、図５、図７、図９、図１１および図１３は、各工程における平面図である。図２（Ａ）、図４（Ａ）、図６（Ａ）、図８（Ａ）、図１０（Ａ）、図１２（Ａ）および図１４は、それぞれ図１、図３、図５、図７、図９、図１１および図１３のＡ−Ａ線に沿ったに断面図である。図２（Ｂ）、図４（Ｂ）、図６（Ｂ）、図８（Ｂ）、図１０（Ｂ）および図１２（Ｂ）は、それぞれ図１、図３、図５、図７、図９および図１１のＢ−Ｂ線に沿ったに断面図である。
図１から図１４は、本発明に係る第１の実施形態に従ったＦＢＣメモリの製造方法を示す断面図である。これらの図面で示す構造は、メモリ領域におけるメモリセルの構造である。メモリ領域以外のロジック（ＬＳＩ）は、通常のバルクシリコン上に形成され、後述するＳＯＮ（Silicon On Nothing）構造またはＳＯＩ構造上には設けられないため、図示されていない。図１、図３、図５、図７、図９、図１１および図１３は、各工程における平面図である。図２（Ａ）、図４（Ａ）、図６（Ａ）、図８（Ａ）、図１０（Ａ）、図１２（Ａ）および図１４は、それぞれ図１、図３、図５、図７、図９、図１１および図１３のＡ−Ａ線に沿ったに断面図である。図２（Ｂ）、図４（Ｂ）、図６（Ｂ）、図８（Ｂ）、図１０（Ｂ）および図１２（Ｂ）は、それぞれ図１、図３、図５、図７、図９および図１１のＢ−Ｂ線に沿ったに断面図である。
まず、半導体基板としてのバルクシリコン基板１０上にハードマスク２１として用いられるシリコン窒化膜を堆積する。次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）を用いて、ハードマスク２１に複数の開口を設ける。さらに、ハードマスク２１をマスクとして用いて、シリコン基板１０をＲＩＥでエッチングする。これにより、図１、図２（Ａ）および図２（Ｂ）に示すように、複数のトレンチ２２がシリコン基板１０に形成される。本実施形態では、トレンチ２２は、等間隔にマトリクス状に設けられている。トレンチ２２の開口径は、例えば、０．５μｍであり、その深さは、例えば、１．０μｍである。隣り合うトレンチ２２の間隔は、例えば、０．５μｍである。
ハードマスク２１の除去後、シリコン基板１０を水素雰囲気中において熱処理する。この熱処理は、例えば、１１００℃の水素雰囲気中において３００Ｔｏｒｒの気圧のもと、約３分間実行される。これにより、図３に示すように、トレンチ２２の上部の開口が塞がれ、なおかつ、図４（Ａ）および図４（Ｂ）に示すようにトレンチ２２の下部の空間が互いに結合される。従って、シリコン基板１０上に空洞２５が設けられ、その空洞２５上には半導体層としてのシリコン層２６が形成される。この構造は、いわゆる、シリコン・オン・ナッシング（ＳＯＮ）構造である。即ち、水素雰囲気中の熱処理によって、ロジック領域におけるバルクシリコンの状態を維持しつつ、メモリ領域にＳＯＮ構造を形成することができる。
水素雰囲気中における熱処理によって、トレンチ２２の表面のシリコンが表面エネルギーを最小にするように流動し、トレンチ２２の内部空間が球状に変形する。これにより、トレンチ２２の開口部が次第に塞がり、シリコン層２６が形成される。さらに、隣接するトレンチ２２の内部空間が互いに接続されることによって、空洞２５が形成される。シリコン層２６は、その周囲のバルク基板との境界部分において支持されている。
次に、図５および図６（Ａ）に示すように、ハードマスク２７として用いられるシリコン窒化膜を堆積する。リソグラフィ技術およびＲＩＥを用いてアクティブエリアＡＡを被覆するようにこのシリコン窒化膜をライン・スペース状にパターニングする。このパターニングによって形成されたハードマスク２７を用いて、素子分離形成領域ＩＡにあるシリコン層２６をＲＩＥでライン・スペース状にエッチングする。これにより、図６（Ｂ）に示すように、素子分離形成領域ＩＡにおいて、空洞２５が外部とつながる。
次に、シリコン基板１０を酸化する。このとき、空洞２５が素子分離形成領域ＩＡを介して外部と通じているため、図８（Ａ）および図８（Ｂ）に示すように、空洞２５の内面およびシリコン層２６の表面が酸化される。従って、シリコン酸化膜３０が、シリコン層２６の側面、シリコン層２６の底面、並びに、空洞２５の底面に形成される。シリコン酸化膜３０の膜厚は、例えば、１０ｎｍである。
次に、ＣＶＤ（Chemical Vapor Deposition）を用いて、電極材料としてのポリシリコン層３１を堆積する。これにより、図７、図８（Ａ）および図８（Ｂ）に示すように、空洞２５はポリシリコンによって充填される。空洞２５内のポリシリコン層３１は、プレート電極として用いられる。
次に、ポリシリコン層３１をエッチバックすることにより、図１０（Ａ）および図１０（Ｂ）に示すように、シリコン層２６の表面レベルよりも上にあるポリシリコン層３１を除去する。このとき、空洞２５および素子分離形成領域ＩＡに充填されたポリシリコン層３１を残置する。続いて、素子分離形成領域ＩＡにおいて露出されているポリシリコン層３１の表面を酸化する。これにより、図９および図１０（Ｂ）に示すように、素子分離形成領域ＩＡに素子分離としてのシリコン酸化膜３２を形成する。
次に、シリコン層２６上にゲート絶縁膜３５を形成する。続いて、ポリシリコンを堆積し、リソグラフィ技術およびＲＩＥを用いてこのポリシリコンをパターニングする。これにより、図１１、図１２（Ａ）および図１２（Ｂ）に示すようにゲート電極３６が形成される。
次に、ゲート電極３６をマスクとして用いて不純物をイオン注入し、それにより、ＬＤＤ（Lightly Diffused Drain）をシリコン層２６内に形成する。続いて、ゲート電極３６の側面に側壁絶縁膜３７を形成する。さらに、側壁絶縁膜３７をマスクとして用いて不純物をイオン注入し、それにより、ソース・ドレイン拡散層３８をシリコン層２６内に形成する。
次に、ソース・ドレイン拡散層３８およびゲート電極３６上に金属（例えば、ニッケル）を堆積し、シリコンとニッケルとを反応させる。これにより、ソース・ドレイン拡散層３０上にシリサイド層３９が形成され、ゲート電極３６上にシリサイド層４０が形成される。
その後、公知の方法を用いて、図１３および図１４に示すように、層間絶縁膜４２、コンタクト４３、ソース線ＳＬおよびビット線ＢＬを形成する。ソース線ＳＬおよびビット線ＢＬの形成と同時に、ロジック領域の配線も形成する。以上のようにして、ＦＢＣメモリが形成される。尚、ゲート電極３６は、ワード線ＷＬとして機能する。ポリシリコン層３１はプレート電極として機能する。
ワード線ＷＬ（ゲート電極３６）の下にあるフローティングボディＦＢは、ソース・ドレイン拡散層３８、ゲート絶縁膜３５、シリコン酸化膜３０および素子分離３２によって囲まれている。従って、フローティングボディＦＢは、電気的に浮遊状態となっている。
ワード線ＷＬおよびビット線ＢＬに電位を与えると、ドレイン拡散層とフローティングボディＦＢとの境界部でインパクトイオン化が生じる。インパクトイオン化によって生じた電荷がフローティングボディＢＦに蓄積される。例えば、ＦＢＣがｎ型ＦＥＴである場合には、ホールがフローティングボディＢＦに蓄積される。インパクトイオン化によって生じた電子は、ドレインへ排出される。
ＦＢＣは、フローティングボディＦＢ内の電荷の多少によってデータ“０”または“１”を格納する。データ保持状態のとき、プレート電極としてのポリシリコン層３１に電位を与えることによって、データ保持特性を向上させることができる。
本実施形態による製造方法は、バルクシリコン基板１０を用いてＳＯＩ構造を有するＦＢＣメモリを形成することができる。従って、この製造方法は、低コストでＦＢＣメモリを製造することができる。
本実施形態による製造方法は、ＦＢＣメモリをＳＯＩ構造上に形成し、一方、ロジック領域のＬＳＩを通常のバルク基板上に直接（直に）形成することができる。よって、周辺ロジック回路に影響を与えることなく、ＦＢＣメモリの特性のみを改善することができる。その結果、ロジック領域については、既存の設計環境を活用することができる。これは、半導体記憶装置の設計開発の効率が向上するにつながる。
本実施形態では、ロジック領域のＬＳＩを通常のバルク基板上に直接（直に）形成する。バルク基板上に形成されたロジック回路は、ＳＯＩ基板上に形成されたロジック回路よりも耐圧特性およびＥＳＤ特性において優れている。よって、本実施形態による半導体記憶装置は、入出力回路などの高耐圧を必要とする装置として適用することもできる。
メモリ領域において、プレート電極としてのポリシリコン層３１とフローティングボディＦＢとの間のシリコン酸化膜３０の膜厚は、１０ｎｍである。このシリコン酸化膜３０が薄いほど、データ読出し動作における信号量（データ“０”と“１”との電位差）は増大する。また、シリコン酸化膜３０が薄いほど、フローティングボディＦＢ内での電荷保持特性は改善し、ＦＢＣメモリの動作が安定する。電荷保持時間が長いと、リフレッシュ動作の頻度を少なくすることができるので、高速動作および低消費電力につながる。従って、ＦＢＣメモリの特性の観点において、シリコン酸化膜３０は薄い方が好ましい。例えば、ＳＯＩ基板を用いた場合、ロジック領域のＢＯＸ（Buried Oxide）層の膜厚を薄くすると、基板とチャネル部との間の寄生容量が増大する。このため、ＦＢＣのパフォーマンスが劣化するおそれがある。しかし、本実施形態によれば、メモリ領域だけにプレート電極を形成し、周辺ロジック回路はバルク基板上に形成される。よって、本実施形態は、周辺ロジック回路に影響を与えることなく、ＦＢＣメモリの動作を安定化させることができる。
（第２の実施形態）
第１の実施形態では、メモリ領域全体をＳＯＩ構造とした。しかし、ソース領域は、バルク基板上に設けられていても、ＦＢＣメモリの特性において問題はない。従って、第２の実施形態では、ソース拡散層をバルク基板上に形成する。
第１の実施形態では、メモリ領域全体をＳＯＩ構造とした。しかし、ソース領域は、バルク基板上に設けられていても、ＦＢＣメモリの特性において問題はない。従って、第２の実施形態では、ソース拡散層をバルク基板上に形成する。
図１５から図２８は、本発明に係る第２の実施形態に従ったＦＢＣメモリの製造方法を示す断面図である。これらの図面で示す構造は、メモリ領域におけるメモリセルの構造であり、メモリ領域以外のロジック領域についての図示は省略されている。ロジック領域にはＳＯＮ構造は設けられず、ロジック領域のＬＳＩは通常のバルクシリコン基板上に形成される。図１５、図１７、図１９、図２１、図２３、図２５および図２７は、各工程における平面図である。図１６（Ａ）、図１８（Ａ）、図２０（Ａ）、図２２（Ａ）、図２４（Ａ）、図２６（Ａ）および図２８は、それぞれ図１５、図１７、図１９、図２１、図２３、図２５および図２７のＡ−Ａ線に沿ったに断面図である。図１６（Ｂ）、図１８（Ｂ）、図２０（Ｂ）、図２２（Ｂ）、図２４（Ｂ）および図２６（Ｂ）は、それぞれ図１５、図１７、図１９、図２１、図２３および図２５のＢ−Ｂ線に沿ったに断面図である。
まず、半導体基板としてのバルクシリコン基板１０上にハードマスク２１として用いられるシリコン窒化膜を堆積する。次に、リソグラフィ技術およびＲＩＥを用いて、ハードマスク２１に複数の開口を設ける。このとき、第１の実施形態では、開口がメモリ形成領域にマトリクス状に等間隔に形成された。しかし、第２の実施形態では、メモリのソース形成領域には開口が設けられない。ハードマスク２１をマスクとして用いて、シリコン基板１０をＲＩＥでエッチングする。これにより、図１５、図１６（Ａ）および図１６（Ｂ）に示すように、複数のトレンチ２２がシリコン基板１０に形成される。
トレンチ２２の開口径は、例えば、０．５μｍである。その深さは、例えば、１．０μｍである。ソース形成領域以外では、隣り合うトレンチ２２の間隔は、例えば、０．５μｍである。ソース形成領域においては、隣り合うトレンチ２２の間隔は、開口径の２倍以上である。例えば、第２の実施形態では、ソース形成領域において隣り合うトレンチ２２の間隔は、１μｍ以上である。
ハードマスク２１の除去後、シリコン基板１０を水素雰囲気中において熱処理する。この熱処理は、例えば、１１００℃の水素雰囲気中において３００Ｔｏｒｒの気圧のもと、約３分間実行される。これにより、図１７に示すように、トレンチ２２の上部の開口が塞がれ、なおかつ、図１８（Ａ）および図１８（Ｂ）に示すようにトレンチ２２の下部の空間が互いに接続される。従って、シリコン基板１０上に空洞２５が設けられ、空洞２５の上には半導体層としてのシリコン層２６が形成される。
一方、ソース形成領域には、トレンチが形成されていないため、ロジック領域と同様にバルク基板の状態を維持する。ソース形成領域にはシリコンからなる支柱５０が形成される。ソース形成領域以外のメモリ領域はＳＯＮ構造に形成される。シリコン層２６は、メモリ領域とロジック領域との境界部分において支持されているだけでなく、支柱５０によっても支持されている。よって、シリコン層２６の機械的強度が保持され、シリコン層２６が空洞２５内へ陥没しない。
次に、図１９および図２０（Ａ）に示すように、ハードマスク２７として用いられるシリコン窒化膜を堆積する。リソグラフィ技術およびＲＩＥを用いてアクティブエリアＡＡを被覆するようにこのシリコン窒化膜をライン・スペース状にパターニングする。このパターニングによって形成されたハードマスク２７を用いて、素子分離形成領域ＩＡにあるシリコン層２６をＲＩＥでライン・スペース状にエッチングする。これにより、図２０（Ｂ）に示すように、素子分離形成領域ＩＡにおいて、空洞２５が外部とつながる。
次に、シリコン基板１０を酸化する。このとき、空洞２５が素子分離形成領域ＩＡを介して外部と通じているため、図２２（Ａ）および図２２（Ｂ）に示すように、空洞２５の内面およびシリコン層２６の表面が酸化される。これにより、シリコン酸化膜３０が、シリコン層２６の側面、シリコン層２６の底面、並びに、空洞２５の底面に形成される。シリコン酸化膜３０の膜厚は、例えば、１０ｎｍである。
次に、ＣＶＤを用いて、電極材料としてのポリシリコン層３１を堆積する。これにより、図２１、図２２（Ａ）および図２２（Ｂ）に示すように、空洞２５はポリシリコンによって充填される。空洞２５内のポリシリコン層３１は、プレート電極として用いられる。
次に、図１０（Ａ）および図１０（Ｂ）に示すように、ポリシリコン層３１をエッチバックすることにより、シリコン層２６の表面レベルよりも上にあるポリシリコン層３１を除去する。このとき、空洞２５および素子分離形成領域ＩＡに充填されたポリシリコン層３１を残置する。続いて、素子分離形成領域ＩＡにおいて露出されたポリシリコン層３１の表面を酸化する。これにより、図２３および図２４（Ｂ）に示すように、素子分離形成領域ＩＡに素子分離としてのシリコン酸化膜３２が形成される。
次に、シリコン層２６上にゲート絶縁膜３５を形成する。続いて、ポリシリコンを堆積し、リソグラフィ技術およびＲＩＥを用いて図２５、図２６（Ａ）および図２６（Ｂ）に示すようにゲート電極３６を形成する。
次に、ゲート電極３６をマスクとして用いて不純物をイオン注入し、それにより、ＬＤＤをシリコン層２６内に形成する。続いて、ゲート電極３６の側面に側壁絶縁膜３７を形成する。さらに、側壁絶縁膜３７をマスクとして用いて不純物をイオン注入し、それにより、ソース層５１およびドレイン層５２をシリコン層２６内に形成する。
次に、ソース層５１、ドレイン層５２およびゲート電極３６上に金属（例えば、ニッケル）を堆積し、シリコンとニッケルとを反応させる。これにより、ソース層５１およびドレイン層５２上にシリサイド層３９が形成され、ゲート電極３６上にシリサイド層４０が形成される。
その後、公知の方法を用いて、図２７および図２８に示すように、層間絶縁膜４２、コンタクト４３、ソース線ＳＬおよびビット線ＢＬを形成する。ソース線ＳＬおよびビット線ＢＬの形成と同時に、ロジック領域の配線も形成する。このように、ＦＢＣメモリが形成される。尚、ゲート電極３６は、ワード線ＷＬとして機能する。ポリシリコン層３１はプレート電極として機能する。
ソース拡散層５１は、シリコン基板１０と逆導電型であるため、ソース拡散層５１とシリコン基板１０との間にはｐｎ接合が存在する。このｐｎ接合に順方向のバイアスが印加されることはない。従って、メモリ素子のソースは、シリコン基板１０に接続されていてもメモリ素子の特性上差し支えない。メモリセルの動作に関する問題は発生しない。
第２の実施形態のソース形成領域にはシリコンからなる支柱５０が形成されている。ソース形成領域以外のメモリ領域は、ＳＯＩ構造を有する。シリコン層２６は、メモリ領域とロジック領域との境界部分において支持されているだけでなく、支柱５０によっても支持されている。よって、シリコン層２６は、その後の酸化工程におけるストレスに強く、空洞２５内へ陥没しない。第２の実施形態は、さらに、第１の実施形態と同様の効果を有する。
第２の実施形態によるＦＢＣメモリでは、プレート電極３１がドレイン層５２およびフローティングボディＦＢの下にのみ設けられ、ソース層５１の下には設けられていない。ソース層５１は、支柱５０を介してシリコン基板１０に電気的に接続されている。支柱５０は、導電材料または絶縁材料のいずれの材料を用いてもよい。プレート電極３１は、ドレイン層５２、フローティングボディＦＤおよびシリコン基板１０から電気的に絶縁されている。さらに、ドレイン層５２およびフローティングボディＦＢはプレート電極３１によってシリコン基板１０から電気的に絶縁されている。
上述の通り、メモリ素子のソースは、シリコン基板１０に接続されていてもメモリ素子の特性上差し支えない。また、シリコン層２６は、メモリ領域とロジック領域との境界部分において支持されているだけでなく、支柱５０によっても支持されているので、機械的ストレスに強い。従って、第２の実施形態によるＦＢＣメモリは製造しやすいという効果を有する。
１０…シリコン基板
２２トレンチ
２５空洞
２６シリコン層
３０シリコン酸化膜
３１ポリシリコン（プレート電極）
３２シリコン酸化膜（ＳＴＩ）
ＡＡアクティブエリア
ＩＡ素子分離領域
２２トレンチ
２５空洞
２６シリコン層
３０シリコン酸化膜
３１ポリシリコン（プレート電極）
３２シリコン酸化膜（ＳＴＩ）
ＡＡアクティブエリア
ＩＡ素子分離領域
Claims (4)
- 半導体基板に複数のトレンチを形成し、
前記半導体基板を水素雰囲気中において熱処理することによって、前記複数のトレンチの上部の開口を塞ぎつつ該複数のトレンチの下部の空間を互いに結合し、空洞上に設けられた半導体層を形成し、
素子分離形成領域にある前記半導体層をエッチングし、
前記半導体層の側面および底面に絶縁膜を形成し、
前記半導体層の下の空洞に電極材料を充填し、
前記素子分離形成領域における前記電極材料上に絶縁膜を形成することによって素子分離を形成し、
前記半導体層上にメモリ素子を形成することを具備し、
前記複数のトレンチは、前記メモリ素子のソース形成領域には設けられず、前記メモリ素子のドレイン形成領域およびボディ形成領域に設けられていることを特徴とする半導体記憶装置の製造方法。 - 前記複数のトレンチは、前記半導体基板のメモリ形成領域の表面にマトリクス状に設けられていることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
- 前記メモリ素子は、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するフローティングボディセルであることを特徴とする請求項１または請求項２に記載の半導体記憶装置の製造方法。
- 半導体基板と、
前記半導体基板の表面領域に形成されたソースおよびドレインと、
前記ソースの下に設けられ、前記ソースと前記半導体基板との間に介在する支柱と、
前記ソースと前記ドレインとの間に設けられ、データを記憶するために電荷を蓄積または放出するフローティングボディと、
前記フローティングボディ上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ドレインおよび前記フローティングボディの下に設けられ、前記ドレイン、前記フローティングボディおよび前記半導体基板から電気的に絶縁されたプレート電極とを備え、
前記ドレインおよび前記ボディは前記プレート電極によって前記半導体基板から電気的に絶縁されており、
前記ソースは、前記支柱を介して前記半導体基板に電気的に接続されていることを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006190585A JP4755946B2 (ja) | 2006-07-11 | 2006-07-11 | 半導体記憶装置およびその製造方法 |
| US11/687,131 US7719056B2 (en) | 2006-07-11 | 2007-03-16 | Semiconductor memory device having a floating body and a plate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006190585A JP4755946B2 (ja) | 2006-07-11 | 2006-07-11 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008021727A JP2008021727A (ja) | 2008-01-31 |
| JP4755946B2 true JP4755946B2 (ja) | 2011-08-24 |
Family
ID=39029715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006190585A Expired - Fee Related JP4755946B2 (ja) | 2006-07-11 | 2006-07-11 | 半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7719056B2 (ja) |
| JP (1) | JP4755946B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101140060B1 (ko) * | 2009-08-28 | 2012-05-02 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| JP5891597B2 (ja) * | 2011-04-07 | 2016-03-23 | 富士電機株式会社 | 半導体基板または半導体装置の製造方法 |
| KR101873911B1 (ko) * | 2011-06-07 | 2018-07-04 | 삼성전자주식회사 | 콘택 구조체를 포함하는 반도체 소자와 그 제조방법, 및 그것을 포함하는 전자 시스템 |
| KR102264675B1 (ko) * | 2014-12-09 | 2021-06-15 | 삼성전자주식회사 | 반도체 장치 및 그 형성방법 |
| US10170304B1 (en) | 2017-10-25 | 2019-01-01 | Globalfoundries Inc. | Self-aligned nanotube structures |
| US11016055B2 (en) * | 2019-07-09 | 2021-05-25 | Globalfoundries Singapore Pte. Ltd. | Sensors with a front-end-of-line solution-receiving cavity |
| WO2021242721A1 (en) * | 2020-05-28 | 2021-12-02 | Zeno Semiconductor, Inc. | A memory device comprising an electrically floating body transistor |
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| JP2004071935A (ja) * | 2002-08-08 | 2004-03-04 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| JP2005158952A (ja) * | 2003-11-25 | 2005-06-16 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2005251791A (ja) * | 2004-03-01 | 2005-09-15 | Toshiba Corp | 半導体記憶装置 |
| JP2006080280A (ja) * | 2004-09-09 | 2006-03-23 | Toshiba Corp | 半導体装置およびその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5943581A (en) * | 1997-11-05 | 1999-08-24 | Vanguard International Semiconductor Corporation | Method of fabricating a buried reservoir capacitor structure for high-density dynamic random access memory (DRAM) circuits |
| JP2000133725A (ja) * | 1998-10-26 | 2000-05-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6919238B2 (en) * | 2002-07-29 | 2005-07-19 | Intel Corporation | Silicon on insulator (SOI) transistor and methods of fabrication |
-
2006
- 2006-07-11 JP JP2006190585A patent/JP4755946B2/ja not_active Expired - Fee Related
-
2007
- 2007-03-16 US US11/687,131 patent/US7719056B2/en active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2005251791A (ja) * | 2004-03-01 | 2005-09-15 | Toshiba Corp | 半導体記憶装置 |
| JP2006080280A (ja) * | 2004-09-09 | 2006-03-23 | Toshiba Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008021727A (ja) | 2008-01-31 |
| US7719056B2 (en) | 2010-05-18 |
| US20080032474A1 (en) | 2008-02-07 |
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| JP2007180570A (ja) | 半導体装置および半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080924 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110218 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110413 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110506 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110530 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140603 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140603 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |