JP2001144276A - 半導体基板およびその製造方法 - Google Patents

半導体基板およびその製造方法

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Abstract

(57)【要約】 【課題】コストの上昇や、信頼性の低下を招かずにＳＯ
Ｉ構造を形成すること。 【解決手段】シリコン基板１の表面に複数の溝４を２次
元的に配列形成した後、シリコン基板１に熱処理を施す
ことによって、複数の溝４を１つの平板状の空洞５に変
える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ構造と同様
の効果を有する半導体基板およびその製造方法、ならび
に同半導体基板を用いた半導体装置等に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭ等の電子デバイスにおい
ては、よりいっそうの高速化や省電力化が求められてい
る。高速化や省電力化を実現するための１つの手段とし
て、通常用いられているシリコン基板（バルクシリコン
基板）の代わりに、ＳＯＩ（Silicon On Insulator）基
板を用いることがあげられる。
【０００３】ＳＯＩ基板は絶縁領域上にシリコン領域が
存在するという構造を持った基板であって、その形成方
法にはいくつもの種類があり、例えば貼り合わせ法、Ｓ
ＩＭＯＸ（Separation by IMplanted OXygen）法、ＥＬ
ＴＲＡＮ（Epitaxial LayerTRANsfer）法などがある。
【０００４】しかしながら、従来のＳＯＩ基板の形成方
法はコストがかかるため、ＤＲＡＭ等の民生用電子デバ
イスには向いていなという問題があった。さらに、欠陥
の少ないシリコン領域（素子形成領域）を形成すること
が困難であるため、バルクシリコン基板を用いた場合に
比べて、十分な信頼性が得られないという問題もあっ
た。
【０００５】
【発明が解決しようとする課題】上述の如く、電子デバ
イスのさらなる高性能化は、ＳＯＩ基板を用いることに
より実現可能であるが、コストや信頼性の点で問題があ
った。
【０００６】本発明は、上記事情を考慮してなされたも
ので、その代表たる目的は、コストの上昇や、信頼性の
低下を招かずに形成できるＳＯＩ構造と同様の効果を有
する半導体基板およびその製造方法を提供することにあ
る。また、本発明は、同半導体基板・製造方法の応用に
係る装置・製法を提供することも目的としている。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
【０００８】上記目的を達成するために、本発明に係る
半導体基板は、半導体基板中に平板状の空洞（ESS: Emt
y Space Silicon）が設けられていることを特徴とす
る。空洞は最初の誘電率１を有する絶縁物であり、究極
のＳＯＩ構造といえるＳＯＮ（Silicon ON Nothing）構
造が可能となる。
【０００９】ここで、半導体基板のほぼ全体に空洞を設
ける必要なく（なお、全体に設けると半導体基板が空洞
の上下で分断されるので意味はない）、必要なところだ
け、具体的にはＳＯＩ基板のメリットを享受したいとこ
ろだけで十分である。
【００１０】また、本発明に係る他の半導体基板は、半
導体基板中に平板状の絶縁部材が部分的に設けられてい
ることを特徴とする。
【００１１】本発明に係る半導体基板の製造方法は、半
導体基板の表面に複数の第１のトレンチを形成する工程
と、前記半導体基板に熱処理を施すことによって、前記
複数の第１のトレンチを１つの平板状の空洞に変える工
程とを有することを特徴とする。
【００１２】また、本発明に係る他の半導体基板の製造
方法は、半導体基板の表面に、複数の第１のトレンチを
形成するとともに、前記第１のトレンチよりも開口面が
広い第３のトレンチを形成する工程と、前記半導体基板
に熱処理を施すことによって、前記複数の第１のトレン
チと前記第３のトレンチとを、平板状の空間領域を有
し、かつ前記半導体基板の表面に開口面を有する閉じて
いない１つの空洞に変える工程と、前記空洞の内部を絶
縁膜で埋め込む工程とを有することを特徴とする。
【００１３】これらの半導体基板の製造方法の好ましい
形態は以下の通りである。
【００１４】（１）平板状の空洞を形成した後、半導体
基板の表面に平板状の空洞に達する第２のトレンチを形
成する工程と、第２のトレンチおよび平板状の空洞の内
部を絶縁膜で埋め込む工程とをさらに有する。
【００１５】（２）平板状の空洞を形成した後、熱酸化
により平板状の空洞の内面に酸化膜を形成する。この
後、必要に応じて上記（１）の工程を行う。
【００１６】（３）第１のトレンチの最短の間隔をＤ、
第１のトレンチの開口面の面積と同じ面積を有する円の
半径をＲとした場合に、Ｄ＜４Ｒとなるように、複数の
第１のトレンチを配列形成する。
【００１７】（４）半導体基板としてシリコン基板を用
いる。
【００１８】（５）上記（４）において、減圧下かつＳ
ｉＯ2 が還元される雰囲気で空洞を形成するための熱処
理を行う。
【００１９】（６）上記（４）において、減圧下かつ水
素雰囲気で空洞を形成するための熱処理を行う。
【００２０】（７）上記（４）において、減圧下かつ１
０００℃以上１２００℃以下で空洞を形成するための熱
処理を行う。
【００２１】本発明の如き構成の半導体基板であれば、
本発明の半導体基板の製造方法により、コストの上昇や
信頼性の低下を招かずにＳＯＩと同様の機能を有する構
造を形成することができる。
【００２２】コストの上昇を防止できる理由は、半導体
基板に形成した複数のトレンチを熱処理によって１つの
空洞に変えるというシンプルなプロセスにより、ＳＯＩ
構造の絶縁領域を形成しているからである。
【００２３】上記のように熱処理による表面マイグレー
ションを利用して単結晶領域を形成できるため、初期の
基板として多少の欠陥を含んだシリコン基板を使用する
ことができる。この結果、ウェハコストを削減できる。
すなわち、従来のＳＯＩ基板に比べても勿論のこと、バ
ルク基板に形成した従来のトランジスタと比べても、コ
ストを抑えることができる可能性がある。
【００２４】また、この方法では、複数のトレンチを形
成した領域がＳＯＩ構造となるため、所望の領域のみＳ
ＯＩ構造とすることができる。したがって、ＳＯＩ構造
が必要とされる領域のみをＳＯＩ構造を形成すること
で、コストの上昇をさらに抑制でき、またデバイス設計
の自由度も高くなる。
【００２５】信頼性の低下を防止できる理由は、上記複
数のトレンチから１つの空洞への形状変化が、半導体基
板の表面エネルギーを極小にするように生じる半導体の
表面マイグレーションによるものであるため、素子を形
成する半導体領域の結晶性が通常の単結晶半導体と同程
度となるからである。
【００２６】本発明の上記ならびにその他の目的と新規
な特徴は、本明細書の記載および添付図面によって明ら
かになるであろう。
【００２７】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。
【００２８】（第１の実施形態）図１は、本発明の第１
の実施形態に係る平板状の空洞（ＥＳＳ：Empty Spacei
n Silicon）を有するシリコン基板、すなわち究極のＳ
ＯＩ基板といえるＳＯＮ（Silicon On Nothing）基板の
形成方法を示す断面図である。
【００２９】まず、図１（ａ）示すように、単結晶のシ
リコン基板１上にマスク材２を形成し、その上にフォト
レジストパターン３を形成する。マスク材２については
後で説明する。
【００３０】次に図１（ｂ）に示すように、フォトレジ
ストパターン３をマスクとして、異方性エッチング例え
ばＲＩＥによりマスク材２をパターニングし、マスク材
２にフォトレジストパターン３のパターンを転写する。
【００３１】次に図１（ｃ）に示すように、フォトレジ
ストパターン３を炭化して剥離した後、マスク材２をマ
スクとして異方性エッチング例えばＲＩＥによりシリコ
ン基板をパターニングして、シリコン基板の表面に複数
のトレンチ４を２次元的に配列形成する。
【００３２】ここで、トレンチ４の半径は０．２μｍ、
深さは２μｍ、トレンチ４の最短の間隔（後述の図３参
照）は０．８μｍである。トレンチ４のレイアウトにつ
いては後で説明する また、マスク材２は、異方性エッチングによるシリコン
基板１のパターニングの際にシリコンよりもエッチング
レートが十分に遅い材料が望ましく、例えば異方性エッ
チングにＲＩＥを用いた場合には、シリコン酸化膜、ま
たはシリコン窒化膜とシリコン酸化膜との積層膜などが
適している。
【００３３】次にマスク材２を除去した後、減圧下（大
気圧よりも低い圧力）の非酸化性雰囲気、好ましくはＳ
ｉＯ2 を還元する雰囲気、例えば１１００℃、１０Ｔｏ
ｒｒの１００％水素雰囲気中にて高温アニールを行うこ
とにより、図１（ｄ）を経て図１（ｅ）に示すように、
各トレンチ４の開口面が閉ざされて空洞が形成され、さ
らに各トレンチ４にて形成された空洞同士が一体化する
ことによって、シリコン基板１の内部に１つの平板状の
空洞５が形成される。ここでは、熱処理温度を１１００
℃としたがそれよりも高くても良い。
【００３４】この形状変化は、シリコン基板１の表面の
シリコン酸化膜が除去された後、表面エネルギーを最小
にするように生じるシリコンの表面マイグレーションに
よるものである。
【００３５】ここで、平板状の空洞が形成されるか否か
は、初期のトレンチ４のレイアウトによって決まる。本
実施形態のようにトレンチ４の最短の間隔が０．８μｍ
の場合には、図１（ｅ）に示したように、それぞれのト
レンチ４の底にて形成される空洞同士が一体化して、大
きな平板状の空洞が形成される。しかし、トレンチ４の
最短の間隔が０．９μｍの場合には、図２に示すよう
に、それぞれのトレンチ４において球状の空洞６が形成
されるだけである。
【００３６】トレンチ４のレイアウトについて平面図を
用いてさらに詳細に説明する。図３は、トレンチ４のレ
イアウトを示す平面図である。図３の各トレンチ４のレ
イアウトの右にはそれから形成される平板状の空洞５の
平面図も示してある。各トレンチ４のレイアウトの平面
図のＷ−Ｗ’断面図は図１（ｃ）の断面図に相当し、各
平板状の空洞５の平面図のＷ−Ｗ’断面図は図１（ｅ）
の断面図に相当する。
【００３７】図において、Ｄはトレンチ４の間隔、Ｒは
トレンチ４の半径を示している。なお、空洞５の短辺方
向の寸法は例えば１００μｍ程度である。また、空洞５
の長辺方向の最大寸法はチップのそれと同程度であり、
一方最小寸法はロジック部のＭＯＳトランジスタ領域の
それと同程度である。
【００３８】本発明者らの研究によれば、Ｄ＞４．５Ｒ
とした場合、平板状の空洞を形成することができず、各
トレンチの下部にて球状の空洞が形成されるのみであ
り、Ｄ＜４Ｒとした場合、平板状の空洞を形成すること
ができることが分かった。なお、４Ｒ≦Ｄ≦４．５Ｒの
場合には、平板状の空洞を形成することができたり、で
きなかったりする。
【００３９】したがって、図３に示した各トレンチのレ
イアウトにおいて、Ｄ＜４Ｒと設定することにより、各
トレンチ４の底で形成される空洞が一体化して、初期に
トレンチ４の形成されていた領域下に平板状の空洞５を
選択的に形成することができる。
【００４０】すなわち、本実施形態によれば、平板状の
空洞５を形成したい領域のみに、Ｄ＜４Ｒを満たすよう
にトレンチ４をレイアウトしておくことで、その領域下
のみに平板状の空洞５を形成することができ、ウェハ面
内において部分的に平板状の空洞（誘電体領域）を有す
るシリコン基板を形成することができる。
【００４１】これは、ウェハ面内の所望の領域のみをＳ
ＯＩ構造にできることを意味し、その領域では高速性、
低消費電力などＳＯＩ基板のメリットを享受することが
できる。したがって、高価な基板であるＳＯＩ基板を用
いずに、ＳＯＩ基板のメリットを享受することができ
る。
【００４２】しかも、ＳＩＭＯＸやＥＬＴＲＡＮ等のＳ
ＯＩ基板とは異なり、素子を形成するシリコン領域に欠
陥を生じさせることはない。何故なら、トレンチの表面
エネルギーを最小にするように生じるシリコンの表面マ
イグレーションによって、空洞を形成しているので、素
子を形成するシリコン領域の結晶性は通常の単結晶シリ
コンと同程度となるからである。
【００４３】このような平板状の空洞を設ける部分とし
ては、例えば図４に示すように、高速性、低消費電力が
要求される、ＤＲＡＭ／ＬＯＧＩＣ混載のＬＯＧＩＣ部
の基板中があげられる。
【００４４】なお、ＲＩＥにより複数のトレンチ４を形
成した場合には、複数のトレンチ４を平板状の空洞に形
状変化させるための熱処理を行う直前に、複数のトレン
チ４の内面に厚さ１０ｎｍ程度の熱酸化膜を形成した
後、その熱酸化膜を除去することが望ましい。このよう
な熱酸化膜の形成と除去によって、ＲＩＥにより生じた
シリコン基板１のダメージを十分に除去することができ
る。
【００４５】なお、本実施形態では、トレンチ４の開口
面の形状が円の場合について説明したが、矩形の場合で
も同様の結果が得られる。この場合のＲは、その矩形の
面積と同じ面積の円の半径となる。矩形以外の他の形状
の場合についても同様である。
【００４６】また、マスク材２を除去せずに熱処理を行
っても、同様に平板状の空洞５を形成することができ
る。ただし、平坦化されたシリコン基板１の表面を利用
するためには、基板表面の平坦化も同時に行えるマスク
材２の除去後の熱処理のほうが望ましい。マスク材２を
除去しないで熱処理を行っても、その後ＣＭＰ（Chemic
al Mechanical Polishing）工程を追加することによっ
て表面を平坦にすることはできる。
【００４７】また、平板状の空洞上の基板表面は、その
他の基板表面に対して少し下がっている。その理由は、
各トレンチの底で形成される空洞の体積が初期のトレン
チの体積よりも小さくなり、先に形成する複数のトレン
チの体積に対して、形成される平板状の空洞の体積を差
し引いた分だけ、基板表面が下がるからだと考えられ
る。なお、平板状の空洞上の基板表面は平坦である。
【００４８】これは、平板状の空洞をＤＲＡＭ／ＬＯＧ
ＩＣ混載のＬＯＧＩＣ部に適用することを考えると、Ｄ
ＲＡＭ部とＬＯＧＩＣ部との境界部分に段差が生じるこ
とを意味している。すなわち、本発明を適用したＤＲＡ
Ｍ／ＬＯＧＩＣ混載であるか否かは、ＤＲＡＭ部とＬＯ
ＧＩＣ部との境界部分に段差があるか否かである分か
る。他のデバイスでも同様の段差は生じる。
【００４９】上記段差は、Ｒ＝０．２μｍ、Ｄ＝０．８
μｍの場合には、０．１μｍ以下となる。この程度の段
差であれば問題なく露光できる。今の技術では０．２μ
ｍ以下であれば問題なく露光できる。
【００５０】段差の影響を軽減する具体的な方法につい
て述べる。光露光の場合、段差上ではマスク（レクチ
ル）のパターンよりも細いパターンがレジストに転写さ
れるので、マスク（レクチル）の段差上に対応した部分
のパターンについては、予め細くなる分を見込んで幅広
のパターンとすると良い。他の方法としては、電子ビー
ム露光を用いることがあげられる。何故なら、電子ビー
ム露光は光露光に比べて段差の影響を受けにくいからで
ある。
【００５１】上述したように、ある程度の段差であれば
そのまま残しておいても問題はないが、その影響を無視
できない場合には、平板状の空洞を形成する前に、空洞
の形成領域以外の領域を予め低下する分だけ掘り下げて
おくか、あるいは平板状の空洞を形成した後に低下した
分だけ空洞の形成領域上のみを持ち上げるか、あるいは
全面をＣＭＰにより研磨して表面を平坦化すれば良い。
【００５２】予め低下する分だけ掘り下げる場合には、
例えば平板状の空洞の形成領域をマスク例えば酸化膜で
覆った状態で、ＲＩＥ法により平板状の空洞を形成しな
い領域を選択的にエッチングしてその表面を後退させ
る。
【００５３】一方、低下した分だけ持ち上げる場合に
は、例えば平板状の空洞の形成領域以外をマスクで覆っ
た状態で、ジクロロシランと塩酸を用いたＳｉの選択エ
ピタキシャル成長を行えば良い。
【００５４】また、高温・長時間の熱処理によって平板
状の空洞を形成すれば、表面全体を平坦にすることが可
能である。
【００５５】以上述べたように、本実施形態によれば、
シリコンの表面マイグレーションによって、複数のトレ
ンチを１つの平板状の空洞に変えるというシンプルかつ
ダメージフリーなプロセスにより、誘電体領域が空洞の
ＳＯＩ構造を実現できる。したがって、本実施形態によ
れば、コストの上昇や信頼性の低下を招かずに、ＳＯＩ
構造を有するシリコン基板を提供できるようになる。
【００５６】また、平板状の空洞の位置および大きさ
は、複数のトレンチの位置および大きさによって制御で
きるので、シリコン基板中の所望の領域に所望の大きさ
のＳＯＩ構造を容易に導入することができる。
【００５７】なお、本実施形態では、シリコン基板中に
１つの平板状の空洞を形成する例について説明したが、
シリコン基板中に複数の平板状の空洞を形成しても良
い。
【００５８】（第２の実施形態）図５〜図７は、本発明
の第２の実施形態に係るＭＯＳトランジスタの製造方法
を示す断面図である。なお、以下の図において、前出し
た図と同一符号は同一部分または相当部分を示し、その
詳細な説明は省略する。
【００５９】本実施形態では、シリコン基板中に平板状
の空洞を形成し、この平板状の空洞上にＭＯＳトランジ
スタを製造する場合について説明する。
【００６０】まず、図１（ａ）〜図１（ｅ）に示した第
１の実施形態と同様の方法により、図５（ａ）に示すよ
うに、シリコン基板１内に平板状の空洞５を形成する。
【００６１】次に図５（ｂ）に示すように、シリコン基
板１上にシリコン酸化膜７、シリコン窒化膜８、フォト
レジストパターン９を順次形成する。
【００６２】ここで、フォトレジストパターン９は、そ
の開口部の少なくとも一部が空洞形成領域上に来るよう
にレイアウトされている。図には、開口部の全体が空洞
形成領域上に来るようにレイアウトされている例が示さ
れている。
【００６３】次に図５（ｃ）に示すように、フォトレジ
ストパターン９をマスクとして、異方性エッチング例え
ばＲＩＥによりシリコン窒化膜８、シリコン酸化膜７を
順次パターニングし、フォトレジストパターン９のパタ
ーンをシリコン窒化膜８、シリコン酸化膜７に転写す
る。
【００６４】次に図５（ｄ）に示すように、フォトレジ
ストパターン９を炭化して剥離した後、シリコン窒化膜
８、シリコン酸化膜７をマスクにしてシリコン基板１を
異方性エッチング例えばＲＩＥによりパターニングし、
平板状の空洞５まで繋がるトレンチ１０を形成する。
【００６５】次に図６（ｅ）に示すように、熱酸化によ
り平板状の空洞５の内面にシリコン熱酸化膜１１を形成
する。次に同（ｅ）に示すように、平板状の空洞５およ
びトレンチ１０の内部を埋め込むように、シリコン酸化
膜１２を全面に堆積した後、平板状の空洞５およびトレ
ンチ１０の外部の不要なシリコン酸化膜をＣＭＰにより
除去して表面を平坦化する。このとき、平板状の空洞５
の内部を完全にシリコン酸化膜１２で埋め込む必要はな
く、少なくともトレンチ１０を完全に埋め込むだけでも
充分である。
【００６６】次に図６（ｆ）に示すように、素子分離
（ＳＴＩ）を形成するためのフォトレジストパターン１
３を形成した後、これをマスクとしてシリコン窒化膜
８、シリコン酸化膜７を異方性エッチング例えばＲＩＥ
により順次パターニングし、フォトレジストパターン１
３のパターンをシリコン窒化膜８、シリコン酸化膜７に
転写する。
【００６７】次に図６（ｇ）に示すように、フォトレジ
ストパターン１３を炭化して剥離した後、シリコン窒化
膜８、シリコン酸化膜７をマスクにしてシリコン基板１
を異方性エッチング例えばＲＩＥによりパターニングし
て、素子分離トレンチ１４を形成する。このとき、平板
状の空洞４の内面に形成した熱酸化膜１１がＲＩＥスト
ッパーとして働く。
【００６８】次に図６（ｈ）に示すように、熱酸化によ
り素子分離トレンチ１４の側面にシリコン熱酸化膜１５
を形成した後、素子分離トレンチ１４内にシリコン酸化
膜１６を埋め込み形成し、表面を平坦にする。
【００６９】素子分離トレンチ１４の埋め込みは、例え
ば素子分離トレンチ１４の内部を充填するようにシリコ
ン酸化膜１６を全面にＣＶＤにより堆積した後、素子分
離トレンチ１４の外部の不要なシリコン酸化膜１６をＣ
ＭＰにより除去することによって行う。
【００７０】次に図７（ｉ）に示すように、シリコン窒
化膜８、シリコン酸化膜７を除去する。シリコン窒化膜
８は加熱Ｈ3 ＰＯ4 溶液、シリコン酸化膜７は弗酸溶液
を用い除去する。
【００７１】次に図７（ｊ）に示すように、シリコン基
板１の表面を熱酸化して、その表面にゲート酸化膜１７
を形成する。上記熱酸化は、例えば、９００℃、酸素と
ＨＣｌとの混合ガス雰囲気中で行う。ここでは、ゲート
絶縁膜として、酸化膜を用いたが、タンタルオキサイド
膜、オキシナイトライド膜等の他の絶縁膜を用いても良
い。
【００７２】次に図７（ｋ）に示すように、基板全面に
導電性膜を成膜し、これをパターニングしてゲート電極
１８を形成する。
【００７３】導電性膜としては、例えば多結晶シリコン
膜、多結晶シリコン膜と金属シリサイド膜との積層膜、
金属膜があげられる。上記各多結晶シリコン膜は不純物
を含んだもので、アンドープの多結晶シリコン膜よりも
低抵抗のものである。
【００７４】多結晶シリコン膜を用いた場合には多結晶
シリコンゲート、多結晶シリコン膜と金属シリサイド膜
との積層膜を用いた場合にはポリサイドゲート、金属膜
を用いた場合にはメタルゲートのＭＯＳトランジスタが
それぞれ形成されることになる。メタルゲートの場合に
はいわゆるダマシンゲートを採用すると良い（A. Yagis
hita et al. IEDM1998 p.785）。
【００７５】次に図７（ｋ）に示すようにゲート電極１
５をマスクにしてシリコン基板１に不純物イオンを注入
した後、上記不純物イオンを活性化するためのアニール
を行って、浅くて低濃度の拡散層（エクステンション）
１９，２０を形成する。
【００７６】最後に、図７（ｌ）に示すように、公知の
技術（側壁残し）によりゲート側壁絶縁膜２１を形成
し、このゲート側壁絶縁膜２１とゲート電極１８をマス
クにしてシリコン基板１に不純物イオンを注入した後、
上記不純物イオンを活性化するためのアニールを行っ
て、ソース拡散層２２およびドレイン拡散層２３を形成
することでＬＤＤ構造のＭＯＳトランジスタが完成す
る。
【００７７】なお、図７（ｋ）の工程のアニールを省略
し、図７（ｌ）の工程のアニールで不純物イオンの活性
化をまとめて行っても良い。
【００７８】さらに、本実施形態では、トレンチ１０お
よび素子分離トレンチ１４を形成する際に、シリコン窒
化膜８、シリコン酸化膜７からなるマスク材を用いた
が、シリコンとのエッチングにおける選択比を考慮し
て、シリコン酸化膜７’、シリコン窒化膜８、シリコン
酸化膜７からなるマスク材を用いることが望ましい。
【００７９】上記実施形態で説明したＭＯＳトランジス
タは、例えばＤＲＡＭ／ＬＯＧＩＣ混載のＬＯＧＩＣを
構成するＭＯＳトランジスタに用いると良い。この場
合、ＬＯＧＩＣ領域では高速性、低消費電力などＳＯＩ
のメリットを享受できる。
【００８０】ここで、ＬＯＧＩＣ領域のＭＯＳトランジ
スタの製造プロセスは、ＤＲＡＭ領域のＭＯＳトランジ
スタのそれと比べて、複数のトレンチを形成するための
エッチング工程と、複数のトレンチを１つの平板状の空
洞に変える熱処理工程とが多いだけ、両者の製造プロセ
スは基本的に同じである。
【００８１】したがって、従来のＤＲＡＭ／ＬＯＧＩＣ
混載の製造プロセスをほぼそのまま踏襲できるので、Ｌ
ＯＧＩＣ領域では高速性、低消費電力などＳＯＩのメリ
ットを享受できるＤＲＡＭ／ＬＯＧＩＣ混載を容易に実
現することができる。
【００８２】（第３の実施形態）図８は、本発明の第３
の実施形態に係るＭＯＳトランジスタの製造方法を示す
断面図である。第２の実施形態では平板状の空洞をシリ
コン酸化膜で埋め込む方法について説明したが、本実施
形態では平板状の空洞をシリコン酸化膜で埋め込まず、
空洞の状態のまま残す方法について説明する。
【００８３】まず、図８（ａ）に示すように、図１
（ａ）〜図１（ｅ）に示した第１の実施形態と同様の方
法により、シリコン基板１内に平板状の空洞５を形成す
る。
【００８４】次に図８（ｂ）に示すように、熱酸化によ
り平板状の空洞５の内面およびシリコン基板の表面にシ
リコン熱酸化膜２４を形成する。上記熱酸化は、例えば
９００℃、酸素とＨＣｌとの混合ガス雰囲気中で行う。
シリコン熱酸化膜２２は、後工程において、図６（ｇ）
で示したようにＲＩＥ時におけるストッパーとしての役
割を果たす。
【００８５】次に図８（ｃ）に示すように、シリコン基
板１上にシリコン熱酸化膜２４を介してシリコン窒化膜
２５を形成した後、その上に素子分離（ＳＴＩ）を形成
するためのフォトレジストパターン２６を形成する。
【００８６】次に図８（ｄ）に示すように、フォトレジ
ストパターン２６をマスクとして、シリコン窒化膜２
５、シリコン熱酸化膜２４を異方性エッチング例えばＲ
ＩＥにより順次パターニングし、フォトレジストパター
ン２６のパターンをシリコン窒化膜２５、シリコン熱酸
化膜２４に転写する。
【００８７】次にフォトレジストパターン２１を剥離し
た後、第２の実施形態で示した図６（ｆ）以降の工程と
同様の工程を経て、図９に示すＬＤＤ構造のＭＯＳトラ
ンジスタが完成する。
【００８８】本実施形態でも第２の実施形態と同様な効
果を得ることができ、さらに本実施形態では平板状の空
洞５をシリコン酸化膜で埋め込む工程がないので、プロ
セスの簡略化を図れるという効果も得られる。
【００８９】（第４の実施形態）図１０は、本発明の第
４の実施形態に係るＭＯＳトランジスタの製造方法を示
す工程断面である。
【００９０】まず、図１０（ａ）に示すように、シリコ
ン基板１上にマスク材２、フォトレジストパターン２７
を順次形成する。
【００９１】ここで、フォトレジストパターン２７が、
第１の実施形態の図１（ａ）のフォトレジストパターン
３と異なる点は、複数のトレンチ４に対応したパターン
（開口部）の他に、そのパターンの近傍に、開口面の面
積がトレンチ４よりも広いトレンチに対応したパターン
（開口部）を有していることである。
【００９２】次にフォトレジストパターン２７をマスク
として、異方性エッチング例えばＲＩＥによりマスク材
２をパターニングし、フォトレジストパターン２７のパ
ターンをマスク材２に転写し、その後フォトレジストパ
ターン２７を炭化して剥離する。
【００９３】次に図１０（ｂ）に示すように、マスク材
２をマスクとして異方性エッチング例えばＲＩＥにより
シリコン基板をパターニングして、シリコン基板の表面
に複数のトレンチ４およびこれらのトレンチ４の近傍に
それらよりも開口面の面積が広いトレンチ２８を形成す
る。
【００９４】次に図１０（ｃ）に示すように、マスク材
２を剥離した後、減圧下の非酸化性雰囲気、例えば１１
００℃、１０Ｔｏｒｒの１００％水素雰囲気中にて高温
アニールを行うことにより、複数のトレンチ４およびト
レンチ２８を、平板状の空間領域を有し、かつ基板表面
に開口面を有する閉じていない１つの空洞５’に変え
る。
【００９５】ここでは、複数のトレンチ４に関しては、
第１の実施形態で示したように、シリコンの表面マイグ
レーションによる形状変化を利用しているため、各トレ
ンチ４の底部で球形の空洞が形成され、その結果として
平板状の空洞が形成されるが、大きいトレンチ２８の下
部ではその角部のみ丸まるだけである。
【００９６】図１２に、トレンチ４のレイアウトおよび
空洞の平面図を示す。これは図３に対応する図であり、
図１２の左側の平面図（トレンチレイアウト）は図３の
左側の平面図（トレンチレイアウト）に相当し、図１２
の右側の平面図（平板状の空洞）は図３の右側の平面図
（平板状の空洞）に相当する。
【００９７】ここで、大きなトレンチ２８は、以下で示
すように空洞５の内面酸化用のトレンチであるため、そ
の個数は１つ以上であれば良く、またその位置は、複数
のトレンチ４の形状変化によって得られる平板状の空洞
と繋がれば良いため、図１２に示した位置に限定される
ものではなく、複数のトレンチ４の近傍であれば任意で
ある。そして、大きなトレンチ２８の断面形状も任意で
ある。
【００９８】次に図１０（ｄ）に示すように、空洞５’
の内面にシリコン熱酸化膜１１を形成した後、空洞５’
を充填するように、シリコン酸化膜１２を全面に堆積す
る。
【００９９】次に図１１（ｅ）に示すように、空洞５’
の外部の不要なシリコン酸化膜１２をＣＭＰにより除去
して表面を平坦化する。
【０１００】次に図１１（ｆ）に示すように、シリコン
酸化膜２９、シリコン窒化膜３０、素子分離トレンチ
（ＳＴＩ）を形成するためのフォトレジストパターン３
１を基板上に順次形成する。
【０１０１】次に図１１（ｇ）に示すように、フォトレ
ジストパターン３１をマスクとして、シリコン窒化膜３
０、シリコン酸化膜２９を異方性エッチング例えばＲＩ
Ｅにより順次パターニングし、フォトレジストパターン
３１のパターンをシリコン窒化膜３０、シリコン酸化膜
２９に転写する。
【０１０２】次にフォトレジストパターン３１を炭化し
て剥離した後、第２の実施形態で示した図６（ｆ）以降
の工程と同様の工程を経て、図１３に示すＬＤＤ構造の
ＭＯＳトランジスタが完成する。
【０１０３】（第５の実施形態）本実施形態では、第１
〜第４の実施形態に適用可能な改善技術について説明す
る。上述した平板状の空洞を有するシリコン基板（ＳＯ
Ｎ基板）の形成方法においては、その形成方法上どうし
ても空洞５の形成領域の端部に段差が生じてしまう（図
１４参照）。
【０１０４】上記段差は、空洞５上のシリコン基板１上
にデバイスを作製しようとした際に問題となる。例え
ば、段差をまたいで電極となる金属膜をパターニングす
る際には、設計通りにパターニングできず、その結果と
して配線のショートやオープン等の問題が起こる。さら
に、酸化処理を行う際には、段差付近の基板内に応力が
生じ、結晶欠陥等の問題が起こる。
【０１０５】この種の段差を解消する方法としては、例
えば、ＣＭＰ法またはＲＩＥ法を用いて表面を平坦化す
る方法が考えられる。後者の方法は、表面が低い方の領
域を酸化膜などのマスク膜で覆った状態で、表面が高い
方の領域をＲＩＥ法によりエッチングし、段差を解消す
るという方法である。しかし、いずれもの方法も段差を
解消するために、一つ以上の工程を別に追加する必要が
あり、工程数の増加、作製プロセスの複雑化を招いてし
まう。
【０１０６】そこで、本発明では、空洞５を形成しない
領域にも、予めアスペクト比の小さな複数のトレンチを
配列形成しておく。このとき形成するトレンチは、トレ
ンチの下部に空洞が形成できないようなアスペクト比の
小さなトレンチ（ダミートレンチ）であり、その密度
は、予測される段差を解消できるように設計する。この
ように設計されたトレンチを予め形成しておくことで、
空洞５の形成領域端部の段差を容易に解消することがで
きる。
【０１０７】以下、図１５を参照しながら上記改善技術
を用いたＳＯＮ基板の形成方法について説明する。
【０１０８】まず、図１５（ａ）に示すように、第１の
実施形態と同様に、シリコン基板１上にマスク材２、フ
ォトレジストパターン３を形成し、フォトレジストパタ
ーン３をマスクとしてマスク材２をエッチングし、マス
ク材２にフォトレジストパターン３のパターンを転写す
る。
【０１０９】次に図１５（ｂ）に示すように、フォトレ
ジストパターン３を剥離した後、マスク材２をマスクと
してシリコン基板１をパターニングして、トレンチ４，
４’を配列形成する。ここで、トレンチ４，４’のアス
ペクト比は互いに異なっており、同様に密度も互いに異
なっている。アスペクト比および密度に関しては後述す
る。
【０１１０】次に図１５（ｃ）に示すように、シリコン
酸化膜２を弗化水素水溶液により除去する。
【０１１１】次にこの状態のシリコン基板１を還元性雰
囲気中にて熱処理する。この熱処理により、シリコン基
板１の表面エネルギーが最小になるように、シリコンの
表面マイグレーションが生じる。
【０１１２】その結果、トレンチ４が形成された領域の
形状は図１５（ｄ）、図１５（ｅ）に示すように変化
し、シリコン基板１中に板状の空洞５が形成される。こ
のとき、空洞が形成された領域上の基板表面は、図１５
（ａ）の工程時と比べて低くなる。
【０１１３】一方、トレンチ４’が形成された領域の形
状は図１５（ｄ）、図１５（ｅ）に示すように変化し、
トレンチ４’は消滅するが空洞５は形成されない。この
とき、トレンチ４’が消滅した領域上の基板表面は、空
洞が形成された領域上の基板表面と同程度低くなる。そ
の結果、図１４（ｂ）に示したような段差を招かずに、
シリコン基板１中に空洞４を形成することができる。
【０１１４】以下、それぞれの工程について詳細に説明
する。
【０１１５】まず、初期のトレンチ形状に対して得られ
る空洞の形状および個数について、図１６および図１７
を用いて説明する。図１６に示すように、初期のトレン
チ形状が円筒状の場合、得られる空洞の形状は球状であ
る。初期の円筒状のトレンチの半径をＲR とすると、球
状の空洞の半径ＲS は１．８８ＲR 、上下の隣り合う２
つの球状の空洞間の問隔λは８．８９ＲR となる。
【０１１６】したがって、図１７に示すように、初期の
円筒状のトレンチの深さＬを空洞の間隔λで割ること
で、得られる空洞の個数が見積られる。本発明者等は、
半径Ｒ R ＝０．２μｍのトレンチを形成し、その深さＬ
を１μｍと２μｍとに変えて調べてみた。
【０１１７】その結果、同じ条件の熱処理、例えば、水
素雰囲気中、１１００℃、１０Ｔｏｒｒ、１０ｍｉｎに
対して、深さが１μｍの場合には、トレンチが消失して
基板表面が単に平坦化されるだけであった。一方、深さ
が２μｍの場合には、球状の空洞が１つ形成された。こ
の結果は、図１７に示すグラフから見積られる空洞の個
数と一致しており、図１７を用いて空洞の個数を試算で
きることを確認した。
【０１１８】次に形成するトレンチのアスペクト比、密
度について述べる。トレンチ４は、空洞５を基板１内に
形成するためのものである。そのためには、トレンチ４
のアスペクト比を５以上とする必要がある。また、管状
または板状の空洞５を形成するためには、トレンチ４を
線状または格子状に予め配列しておく必要がある。その
際のトレンチ４同士の間隔Ｄはトレンチ４の半径Ｒに対
して、Ｄ＜４Ｒとなるように設定する必要がある。
【０１１９】一方、トレンチ４’は、空洞５を形成する
ときに生じる段差を解消するためのものであ。そのため
には、シリコン基板１内に空洞を生じないように、トレ
ンチ４’のアスペクト比を３以下とする必要がある。ま
た、トレンチ４’の密度は、段差の大きさにより決めら
れる。例えば、半径０．２μｍ、深さ２μｍのトレンチ
４’を、その密度を単位面積当たり１．６個（／μ
ｍ2 ）として形成した際には、空洞５を形成した後の段
差は０．１２μｍであった。この場合、例えば、半径
０．５μｍ、深さ２μｍのトレンチ４’を、その密度を
０．７６個（／μｍ2）として形成すれば良いことにな
る。
【０１２０】以上述べたように、本実施形態によれば、
空洞となるトレンチを配列形成するときに、空洞となら
ないようにアスペクト比および密度が設計された複数の
ダミートレンチを同時に配列形成することで、工程数の
増加、作製プロセスの複雑化を招かずに、シリコン基板
中の空洞の形成領域端に生じる段差を容易に解消するこ
とができる。ここでは、空洞の形状が特に板状の場合に
ついて説明したが、他の形状でも良い。すなわち、ここ
で述べた方法は、段差が生じる空洞であればその形状に
関係無く有効である。
【０１２１】（第６の実施形態）本実施形態では、第１
〜第４の実施形態に適用可能な他の改善技術について説
明する。上述した平板状のＥＳＳを有するＳＯＮ基板の
形成方法において、大面積のＥＳＳを形成する場合、平
板状のＥＳＳがつぶれてしまうという問題がある。
【０１２２】具体的には、ＥＳＳ幅が２０μｍと小さい
場合は、図１８（ａ）に示すように、平板状のＥＳＳは
つぶれないが、ＥＳＳ幅が１８０μｍと大きい場合に
は、図１８（ｂ）およびその拡大図である図１８（ｃ）
に示すように、平板状のＥＳＳがつぶれてしまう。な
お、図１５において、トレンチをＥＳＳに変えるための
熱処理は、１００％水素雰囲気中での１１００℃、１０
Ｔｏｒｒ、１０ｍｉｎの熱処理とした。
【０１２３】本発明者等の鋭意研究によれば、以下に詳
説するように、つぶれないサイズのＥＳＳを求めるのに
有効な計算式を見出し、さらにトレンチをＥＳＳに変え
るための熱処理を工夫することにより、ＥＳＳ幅を大き
くしても、ＥＳＳをつぶれないようにできることが明ら
かになった。
【０１２４】まず最初に、ＥＳＳ構造の強度を計算した
結果について説明する。図１９に上記計算に用いたＥＳ
Ｓ構造のモデルを示す。ＥＳＳ幅をａ（μｍ）、ＥＳＳ
奥行きをｂ（μｍ）、ＥＳＳ上のシリコン層の厚さをｔ
（μｍ）とする。この時、シリコン層の撓みδ（μｍ）
は式（１）にて表される。
【０１２５】 δ＝αＰａ4 ／Ｅｔ3 …（１） ここで、Ｐはシリコン層にかかる荷重を表す。Ｅはヤン
グ率を表し、シリコンの場合、Ｅ＝０．１３（Ｎ／μｍ
2 ）である。αはＥＳＳ構造（＝ｂ／ａ）によって変わ
る無次元の係数であり、ＥＳＳ構造が長方形でｂ／ａ≧
２の場合には、０．０２８４であり、ＥＳＳが正方形で
ｂ／ａ＝１の場合には、０．０１３８で与えられる。以
下の計算では、ｂ／ａ≧２の場合について示す。
【０１２６】まず、シリコン層にかかる荷重として、自
重を考えてみた。ｔ＝１μｍ、ａ＝１８０μｍのＥＳＳ
構造に対して、自重による撓みを計算した結果、δ＝
５．２×１０-6（μｍ）と非常に小さく、無視できる程
度であることが分かった。さらに、より大きな構造とし
てａ＝１ｍｍとして試算したところ、δ＝５×１０
-3（μｍ）と大面積のＥＳＳ構造の場合にも、自重によ
る撓みは十分に小さいことが分かった。以上の計算結果
から、自重による形状変化はほとんど影響ないことが分
かった。
【０１２７】次に、ＥＳＳ内部の圧力と大気の圧力との
差による荷重を考えてみた。ＥＳＳ内部の圧力は、ＥＳ
Ｓ形成時の熱処理時の圧力と同等かそれ以下である。し
たがって、例えば熱処理の圧力が１０Ｔｏｒｒである場
合には、ほぼ大気圧（1．０１３×１０-7（Ｎ／μ
ｍ2 ））の荷重がかかることになる。
【０１２８】そこで、自重の計算の場合と同様に、ｔ＝
１μｍ、ａ＝１８０μｍのＥＳＳに対して、大気圧荷重
による撓みを計算した。その結果、δ＝２３．２μｍと
大きく、ＥＳＳが押しつぶされてしまうことが分かっ
た。これに対して、ａ＝２０μｍとＥＳＳ幅を小さくし
た場合には、δ＝３．５×１０-3μｍと圧力荷重による
形状変化も無視できることが分かった。このことは、図
１８に示した結果と良く一致しており、式（１）を用い
てつぶれを回避できるサイズを有するＥＳＳを設計する
ことができることを意味している。
【０１２９】次に式（１）を用いて実際にどの程度の大
きさのＥＳＳが実現可能か試算してみた。図２０に、シ
リコン層の厚さｔが０．１μｍと１μｍの場合におい
て、プレート幅（ＥＳＳ幅）に対してどの程度撓むか計
算した結果を示す。
【０１３０】図２０から、シリコン層の厚さｔが１μｍ
と厚い場合には、ＥＳＳ幅を２０μｍとした場合にも、
シリコン層の撓みδは十分に小さいことが分かる。これ
に対して、シリコン層の厚さｔが０．１μｍと薄い場合
には、ＥＳＳ幅が１０μｍの場合でも０．１μｍ以上撓
んでしまうことが分かる。ＥＳＳの厚さはシリコン層の
厚さｔと同程度であることから、ＥＳＳが押しつぶされ
てしまうことが予想できる。すなわち、シリコン層の厚
さｔが０．１μｍの場合には、ＥＳＳ幅が８μｍ程度以
上の大きさのＥＳＳは実現不可能であることが分かっ
た。
【０１３１】本発明者等は、大面積のＥＳＳを形成する
方法として、図２１に示すプロセスシーケンスが有効で
あることを見出した。すなわち、ＥＳＳ構造を形成する
ための第１の熱処理を行った後、チャンバーを開放する
ことなく連続して第２の熱処理を行い、ＥＳＳ内部の圧
力を調整する。
【０１３２】第１の熱処理はＥＳＳを形成するための処
理である。そのため、第１の熱処理は、シリコン基板の
表面でＳｉの表面マイグレーションの生じやすい高温・
減圧下の条件で行うことが望ましく、例えば１１００
℃、１０Ｔｏｒｒ、１０ｍｉｎの条件下で行えば良い。
熱処理の雰囲気は非酸化性の雰囲気であれば良く、例え
ば１００％水素雰囲気が望ましい。
【０１３３】第２の熱処理はＥＳＳ内部の圧力を調整す
るための処理である。そのため、第２の熱処理は、低温
・高圧下の条件で行うことが望ましい。熱処理の雰囲気
はシリコン中での拡散係数が大きい元素を含む雰囲気、
例えば水素を含む雰囲気あるいは１００％水素雰囲気が
望ましい。水素の拡散係数Ｄ（ｃｍ2 ／ｓ）は、式
（２）で与えられる。
【０１３４】 Ｄ＝４．２×１０-5ｅｘｐ（−０．５６／ｋＴ） …（２） ｋはボルツマン定数、Ｔは絶対温度（Ｋ）である。式
（２）により、２００℃における水素の拡散長は６０秒
で１μｍと見積もられる。したがって、２００℃と低温
の熱処理でも水素はＥＳＳ内部まで拡散することがで
き、その結果としてＥＳＳ内部の圧力を効果的に可変す
ることができる。すなわち、第２の熱処理を水素雰囲気
中で行うことで、ＥＳＳ内部の圧力を熱処理時の圧力と
同等の圧力に変えることができる。
【０１３５】また、理想気体の法則（ＰＶ＝ｎＲＴ）よ
り、温度に比例して圧力も減少してしまうことを考える
と、第２の熱処理中における降温過程で圧力が低くなっ
てしまう。そのため、第２の熱処理は、予め加圧下で行
うことが望ましい。例えば、第２の熱処理の温度を６０
０℃とした場合には、６００℃での熱処理の圧力を３気
圧とすれば良い。
【０１３６】以上述べたようにＥＳＳ内部の圧力を第２
の熱処理により調整することで、ＥＳＳ内部の圧力と大
気の圧力との圧力差による荷重を低減または無くすこと
ができるため、より大面積のＥＳＳ構造を形成すること
ができるようになる。また、デバイス作製のためにＳＯ
Ｎ層を薄くしても、ＥＳＳが押しつぶされること無くそ
の形状を保ったまま、ＳＯＮ層上に素子を形成すること
が可能となる。
【０１３７】（第７の実施形態）ＳＯＮ基板のＥＳＳ上
のシリコン層（ＳＯＮ層）にトランジスタを作製する場
合、ＳＯＮ基板のメリットを十分に引き出すためには、
ＳＯＮ層の厚さを０．１μｍ以下にする必要がある。し
かし、大面積のＳＯＮ層の厚さを薄くした場合、上述し
た通りに、圧力荷重によりＳＯＮ層が大きく撓んでしま
う。
【０１３８】図２２に、式（１）を用いた計算により求
めた、ＳＯＮ層の厚さと撓み量との関係を示す。ＳＯＮ
層のＥＳＳ幅は２０μｍとした。図２２から、ＳＯＮ層
の厚さを１μｍとして作製した後には、その撓みは無視
できるほど小さいのに対して、ＳＯＮ層の厚さを０．１
μｍまで薄くした場合には、撓み量は１μｍ以上と大き
く、ＥＳＳ構造が押しつぶされてしまうことが分かる。
【０１３９】上記結果を考慮すると、第２の熱処理は、
第１の熱処理によりＥＳＳ構造を形成した後、デバイス
作製時におけるＳＯＮ層の薄膜化工程の前に行うことが
有効であるといえる。第２の熱処理において、ＥＳＳ内
部の圧力を大気圧近傍に上げておくことで、ＥＳＳが押
しつぶされることなく、薄いＳＯＮ層を形成することが
できる。
【０１４０】なお、大面積の平板状のＥＳＳのつぶれを
防ぐ技術については、第１５の実施形態でさらに説明す
る。ただし、図１０に示すように、空洞の形成時に一部
が開口した空洞５’を形成した場合には、圧力差による
荷重を考慮しなくても良いため、自重による撓みが影響
しないサイズまでの大面積を有するＥＳＳを形成するこ
とができる。
【０１４１】（第８の実施形態）本実施形態は、チャネ
ル直下にＳｉＧｅ層等が埋め込まれたシリコン基板（歪
み基板）と同様の効果を有し、かつ上記歪み基板が持っ
ている問題点を解決できる、ＳＯＮ基板について説明す
る。
【０１４２】まず、従来の歪み基板について説明する。
ＬＳＩにおけるトランジスタの微細化の主目的の一つ
は、トランジスタの高速化による高性能ＬＳＩの実現で
ある。ところが近年トランジスタのゲート長が０．１μ
ｍ以下の領域に突入し、その微細化はますます困難にな
りつつある。
【０１４３】このような背景の中で、微細化に頼ること
のない高速化の実現方法として、シリコン基板の表面付
近のチャネル直下に、例えばＳｉＧｅ層などの異種組成
層が埋め込まれてなる歪み基板が提案されている。
【０１４４】この種の歪み基板によれば、異種組成層に
よって基板表面付近のＳｉに歪みが生じ、これによりキ
ャリア（電子または正孔）の移動度が向上し、トランジ
スタの高性能化を実現することが可能となる。
【０１４５】しかし、ＳｉＧｅ層などの異種組成層を埋
め込むことは、格子歪みによる結晶欠陥の発生という問
題を招くことになる。この問題は、格子歪みを大きくす
るためには、ＳｉＧｅ層のＧｅ濃度を高くするほど顕著
になる。すなわち、従来の歪み基板においては、Ｇｅを
高濃度に含有するＳｉＧｅ層を、如何に結晶欠陥を発生
させることなく基板内部に形成するかが、プロセス上の
大きな問題となっていた。
【０１４６】以下、図２３を用いて、上記問題を解決で
きる、本発明の第８の実施形態に係るＳＯＮ基板の形成
方法について説明する。
【０１４７】まず、周知のリソグラフィ法およびＲＩＥ
法を用いて、図２３（ａ）に示すように、（１００）面
方位を有する単結晶のシリコン基板１の表面に複数のト
レンチ４を配列形成する。
【０１４８】次に図２３（ｂ）に示すように、水素とア
ルゴンとの混合雰囲気中で、圧力１０Ｔｏｒｒ、１１０
０℃、３分間の熱処理によって、シリコン基板１の表面
のシリコンを流動させ、空洞３を形成する。このような
熱処理にて形成された空洞３の厚さ（基板深さ方向の寸
法）は１．２μｍ、空洞３上のシリコン層（ＳＯＮ層）
３３の厚さは０．６μｍとなった。
【０１４９】次に図２３（ｃ）に示すように、空洞５に
達するトレンチ１０を周知のフォトリソグラフィおよび
エッチングを用いて形成する。トレンチ１０の開口面は
０．３μｍ×０．５μｍの長方形で、トレンチ１０の深
さは２．５μｍである。
【０１５０】次に図２３（ｄ）に示すように、シリコン
基板１の表面を熱酸化し、厚さ０．４μｍのシリコン酸
化膜３２を形成する。このような熱酸化を行った結果、
ＳＯＮ層３３の厚さは０．６μｍから０．４μｍに減少
した。
【０１５１】最後に、図２３（ｅ）に示すように、ＲＩ
Ｅ法を用いてシリコン基板１上のシリコン酸化膜３２を
選択的に除去し、空洞５および溝１０内にシリコン酸化
膜３２を選択的に残置させ、ＳＯＮ基板が完成する。
【０１５２】このようにして得られたＳＯＮ基板のＳＯ
Ｎ層３３内の内部応力をラマン分光法により測定したと
ころ、２５０ＭＰａの引っ張り性（ｔｅｎｓｉｌｅ）応
力が存在することが確認された。
【０１５３】このような引っ張り性応力が発生した原因
は、シリコン基板１の方がシリコン酸化膜３２よりも熱
膨張係数が大きいことにある。シリコン基板１を高温で
酸化する際には歪みが緩和される。これに対し、高温の
シリコン基板１を室温に降温する際には歪みの緩和が起
きない。その結果、シリコン酸化膜３２よりも相対的に
熱膨張係数の大きいシリコン基板１側に引っ張り性の応
力が発生する。
【０１５４】比較のために作成したシリコン酸化膜３２
を形成していないＳＯＮ基板について、そのＳＯＮ層内
の内部応力を同様に測定したところ、有意な応力値は見
られなかった。このことは、シリコン酸化膜３２を形成
するための熱酸化工程およびその後のシリコン酸化膜を
空洞５およびトレンチ１０内に選択的に残置するための
エッチング工程にて得られた構造が、ＳＯＮ層３３の内
部に意図的に応力場を形成する方法として有用であるこ
とを示している。
【０１５５】さらに、本実施形態のＳＯＮ基板は、Ｓｉ
Ｇｅ層などの異種組成層を埋め込むことは行っていない
ので、格子歪みによる結晶欠陥の発生という問題は原理
的に起こらない。
【０１５６】さらに、本実施形態のＳＯＮ基板は、従来
の酸化膜埋め込み基板（ＳＯＩ基板）に比較しても有利
な構造であることが見出された。従来のＳＯＩ基板であ
ってもＳＯＩ層の下には酸化膜が存在するため、原理的
には本実施形態のＳＯＮ基板と同様の効果が期待でき
る。
【０１５７】しかし、従来のＳＯＩ基板の場合、酸化膜
がＳＯＩ層に比べて薄すぎるので、例えば酸化膜は１μ
ｍ以下、ＳＯＩ層は１ｍｍであるため、酸化膜により大
きな応力をＳＯＩ層内に発生させることはできない。
【０１５８】これに対して本実施形態のＳＯＮ基板の場
合、従来のＳＯＩ基板のＳＯＩ層に相当するＳＯＮ層３
３の厚さが０．６μｍであるため、すなわちＳＯＮ層３
３とシリコン酸化膜３２とが同程度の薄さであるため、
ＳＯＮ層３３に大きな応力を発生させることができる。
【０１５９】図２４に、本実施形態のＳＯＮ基板を用い
て作製したＭＯＳトランジスタの断面図を示す。このＭ
ＯＳトランジスタの移動度を測定したところ、従来の通
常のバルク基板上に作成したものに比べて３５％の増加
が見られた。さらに、ＳＯＩ基板上に形成したＭＯＳト
ランジスタまたは空洞の内面を酸化していないＳＯＮ基
板上に作成したＭＯＳトランジスタに比べても、移動度
は高かった。
【０１６０】本実施形態のＳＯＮ基板上に形成したＭＯ
Ｓトランジスタの移動度が、従来のＳＯＩ基板上に形成
したＭＯＳトランジスタのそれに比べて高い理由は、基
板内部に空洞５が存在することで従来のＳＯＩ基板より
もさらに寄生容量を低減できたこと、シリコン酸化膜３
２によってＳＯＮ層内に高い応力を有する状態を実現で
きたことの相乗効果によるものである考えられる。
【０１６１】なお、本実施形態では空洞５の内部を酸化
するために、空洞５を形成した後にトレンチ１０を形成
したが、図２５に示す方法でも可能である。この方法で
は、まず図２２（ａ）に示すように、複数のトレンチ４
およびそれよりも開孔径が大きくかつ深い一つのトレン
チ１０を同時に形成する。その後、複数のトレンチ４を
空洞に変えるための熱処理を行う。しかし、図２５
（ｂ）に示すように、大きなトレンチ１０の上部がふさ
がらないので、図２３（ｃ）に示したような開口構造の
空洞が形成されることになる。この後は、図２３（ｄ）
以降と同じである。なお、トレンチ４，１０のレイアウ
トは図２２（ａ）のものに限定されず、種々のレイアウ
トが採用可能である。
【０１６２】また、本実施形態では、空洞５およびトレ
ンチ１０の内面のみにシリコン酸化膜３２を選択的に形
成するために、基板表面を含む全面にシリコン酸化膜３
２を形成した後、基板表面上のシリコン酸化膜３２を選
択的に除去したが、以下のようにしても良い。すなわ
ち、基板表面上にシリコン窒化膜等の酸化防止膜を選択
的に形成した後、酸化処理により空洞内面のみを酸化す
るようにしても良い。
【０１６３】また、本実施形態では、ＳＯＮ層内に引っ
張り応力を発生させるために、空洞５等の内部にシリコ
ン酸化膜３２を形成したが、他の膜を形成しても良い。
すなわち、単結晶シリコンと熱膨張係数の違う材料で形
成された膜（異種材料膜）であれば利用可能である。さ
らに、単結晶シリコンと熱膨張係数が大きく違わない材
料で形成された異種材料膜であっても、半導体膜側に歪
みを生じさせることができれば利用可能である。以上の
条件を満足すれば、空洞５の内部に形成する膜（応力発
生膜）は、絶縁膜もしくは金属膜であっても構わない。
【０１６４】さらに、本実施形態では、ＳＯＮ層３３お
よびシリコン酸化膜３２の厚さがほぼ同じ場合について
説明した。シリコン酸化膜３２によりＳＯＮ層３３内に
発生する歪み量を大きくするためには、ＳＯＮ層３３の
厚さに対するシリコン酸化膜３２の厚さの比は大きい程
良い。しかし、この比が大きすぎると、基板強度の点で
問題が生じてしまう。
【０１６５】本発明者等の種々の実験から、ＳＯＮ層３
３等の半導体層の厚さとシリコン酸化膜等の異種材料膜
との厚さとの関係は、（半導体層の厚さ）／（半導体層
の厚さ＋異種材料膜の厚さ）の比が０．１から０．９の
範囲の値であれば良いことが明らかとなった。
【０１６６】また、本実施形態では、空洞の内壁全体に
シリコン酸化膜３２を形成したが、ＳＯＮ層３３内に引
っ張り応力を生じさせることができるのであれば、空洞
の一部にシリコン酸化膜３２等の応力発生膜を形成して
も良い。
【０１６７】（第９の実施形態）本実施形態は、チャネ
ル直下にＳｉＧｅ層等が埋め込まれたシリコン基板（歪
み基板）と同様の効果を有し、かつ上記歪み基板が持っ
ている問題点を解決できる、ＳＯＮ基板について説明す
る。
【０１６８】図２６は、本発明の第９の実施形態に係る
ＳＯＮ基板の形成方法を示す断面図である。
【０１６９】まず、図２６（ａ）に示すように、周知の
リソグラフィ法とＲＩＥ法を用いて複数のトレンチ４を
シリコン基板１の表面に配列形成する。
【０１７０】次に図２６（ｂ）に示すように、Ｇｅを原
子数密度比で３０％含む厚さ１００ｎｍのＳｉＧｅ層４
１を、トレンチ４の内面を被覆するように、全面にエピ
タキシャル成長させる。
【０１７１】次に図２６（ｃ）に示すように、圧力１０
-7Ｐａの真空中での１０５０℃、５分間の熱処理によ
り、シリコン基板１の表面を流動させることで、上部、
下部および側部にＳｉＧｅ層（埋め込みＳｉＧｅ層）４
１ａが存在する空洞５を形成する。このとき、シリコン
基板１の表面にもＳｉＧｅ層（在留ＳｉＧｅ層）４１ｂ
が形成される。
【０１７２】次に熱酸化により基板表面にシリコン酸化
膜（不図示）を形成し、埋め込みＳｉＧｅ層４１ａ中の
Ｇｅ濃度を高くした後、上記シリコン酸化膜および在留
ＳｉＧｅ層４１ｂを除去する。これにより、埋め込みＳ
ｉＧｅ層４１ａのＧｅ組成比を高くできる。
【０１７３】最後に、図２６（ｄ）に示すように、シリ
コン基板１の表面にＧｅを含まないシリコン層４２をエ
ピタキシャル成長させて、ＳＯＮ基板が完成する。
【０１７４】このようにして得られたＳＯＮ基板の空洞
５上のシリコン基板１およびその上のシリコン層４２の
応力を測定したところ、その値は８０ＭＰａであった。
この結果から、埋め込みＳｉＧｅ層４１ａを基板内部に
形成することは、ＳＯＮ層中に意図的に応力を発生させ
る方法として有効であることが分かった。
【０１７５】本実施形態では、トレンチ４を形成した後
にＳｉＧｅ層４１をエピタキシャル成長させたが、基板
全面にＳｉＧｅ層４１をエピタキシャル成長させた後に
トレンチ４を形成しても良い。この場合、トレンチ４を
形成した後、熱処理により基板表面を流動させ、空洞５
および埋め込みＳｉＧｅ層４１ａを形成する。
【０１７６】また、基板表面の流動後に熱酸化によりシ
リコン酸化膜を形成することは、埋め込みＳｉＧｅ層４
１ａのＧｅ組成比を高めるために有効な方法であるが、
必ずしも必要ではない。
【０１７７】また、基板表面の流動後にエピタキシャル
成長によりＳｉ層４２を形成することは、Ｇｅを含まな
いＳＯＮ層を形成するために有効な方法であるが、デバ
イス応用上その必要がなければＳｉ層４２を形成する必
要ない。
【０１７８】本実施形態のＳＯＮ基板は、図２７に示す
従来のＳｉＧｅ層４１ｃを有する基板に比べて、以下の
ような利点がある。
【０１７９】従来技術では、シリコン基板１上に欠陥が
少なく、かつＧｅ組成比の高いＳｉＧｅ層４１ｃを形成
するために、シリコン基板４１をシード（seed）として
ＳｉＧｅ層４１ｃのＧｅ組成を濃度の低い状態から高い
状態まで、膜厚方向に連続的に変化させるという方法を
取っていた。そのため、ＳｉＧｅ層４１ｃの厚さは、数
百ｎｍ程度となる。すなわち、ＳｉＧｅ層４２を厚く形
成する必要がある。
【０１８０】これに対して本実施形態では、従来のＳｉ
Ｇｅ層４１ｃに相当するＳｉＧｅ層４１ａは、Ｓｉおよ
びＳｉＧｅの表面マイグレーションにより形成している
ため（図２６（ｃ））、空洞５上のＳｉＧｅ層４１ａに
は欠陥は生じない。そのため、ＳｉＧｅ層４１ａを厚く
形成する必要はなく、その厚さを数十ｎｍまで薄くする
ことができる。この様子を図２８に示す。下に空洞５が
形成されていない領域４３内のシリコン基板１およびシ
リコン層４２中には多くの欠陥が発生し、欠陥密度が高
くなる。一方、素子を作成する領域である下に空洞５が
形成された領域４４内のシリコン基板１およびシリコン
層４２中には実質的に全く欠陥が発生せず、欠陥密度は
十分に低くなる。
【０１８１】本実施形態では、異種材料膜（ＳｉＧｅ層
４１ａ）の材料としてＳｉＧｅを用いたが、第８の実施
形態と同様に、基板材料（Ｓｉ）とは異なる他の材料を
用いることが可能である。
【０１８２】さらに、第８の実施形態と同様に、Ｓｉ層
４２等の半導体層の厚さとＳｉＧｅ層４１等の異種材料
膜との厚さとの関係は、（半導体層の厚さ）／（半導体
層の厚さ＋異種材料膜の厚さ）の比が０．１から０．９
の範囲の値であれば、本発明の効果が実現されることが
確認された。さらにまた、ＳＯＮ層内に引っ張り応力を
生じさせることができるのであれば、空洞の一部にＳｉ
Ｇｅ層４１を形成しても良い。
【０１８３】（第１０の実施形態）本実施形態では、本
発明のＥＳＳ技術をフォトニック結晶の作製に応用した
例について説明する。
【０１８４】屈折率の異なる材料を周期的に形成するこ
とで、フォトニック結晶を形成することができる。フォ
トニック結晶は、超小型光集積回路を実現するための新
たな光学材料として注目されている。
【０１８５】その上、フォトニック結晶はシリコン上に
形成できることから、これまでの実装上の問題を回避で
き、ＣＭＯＳプロセスと融合させた将来の光電子集積回
路の実現が期待されている。
【０１８６】これまで、フォトニック結晶の作製方法と
しては多く提案されているが、特に３次元のフォトニッ
ク結晶はその製造方法が困難であった。また、屈折率の
差が大きい材料の組合わせが望ましく、例えばシリコン
と空気の組合わせは理想的であるが、その形成方法は非
常に困難とされている。
【０１８７】図２９に、上記問題を解決できる、本発明
の第１０の実施形態に係る３次元周期構造体（フォトニ
ック結晶）の模式図を示す。図において、５１はシリコ
ン基板を示しており、このシリコン基板５１内には同じ
サイズの球形の空洞５２（奥行き方向に対して順に色を
濃く示してある）が周期的に３次元的に配列されてい
る。
【０１８８】次に本実施形態の３次元周期構造体の製造
方法について、図３０を用いて説明する。
【０１８９】まず、図３０（ａ）〜３０（ｃ）に示すよ
うに、シリコン基板５１上に酸化膜などからなるマスク
パターン（不図示）を形成し、このマスクパターンをマ
スクにして反応性イオンエッチング法によりシリコン基
板５１をエッチングして同じ深さ同じ開孔径のトレンチ
５２を２次元的に配列形成し、その後上記マスクパター
ンを除去する。
【０１９０】次に図３０（ｄ）〜３０（ｆ）に示すよう
に、トレンチ５２が形成されたシリコン基板５１に、非
酸化性の雰囲気中での高温・減圧下の熱処理を施すこと
で、シリコン基板５１内にサイズが揃った複数の球形の
空洞（ＥＳＳ）５３が周期的に配置した空洞パターンを
形成する。具体的には、基板の深さ方向に関しては同一
線上に等間隔で空洞が配列され、基板内の同一平面内に
関しては格子状に空洞が配列された空洞パターンを形成
する。
【０１９１】空洞５３を形成するための熱処理は、シリ
コンの表面マイグレーションを起こすためのものであ
る。そのため、上記熱処理前に、基板表面の自然酸化膜
を完全に除去することが望ましい。自然酸化膜を十分に
除去するためには、熱処理の雰囲気を非酸化性に保つこ
とが有効である。これを容易に実現するためには熱処理
の雰囲気を例えば水素１００％の雰囲気とすることが望
ましい。また、シリコンの表面マイグレーションを促進
させるためには、１０Ｔｏｒｒ以下の圧力での熱処理を
行うことが望ましい。典型的な熱処理条件としては、雰
囲気が１００％水素雰囲気、温度が１１００℃、圧力が
１０Ｔｏｒｒ、時間が１０ｍｉｎがあげられる。
【０１９２】ここでは、マスクパターンを除去した後に
熱処理を行った場合について示したが、マスクパターン
を除去せずに熱処理を行っても良い。ただし、この場
合、熱処理後にマスクパターンを除去し、再度熱処理を
行って基板表面を平坦化する必要がある。
【０１９３】本実施形態の３次元周期構造体は、屈折率
の異なる材料（シリコン／空洞すなわち空気）を周期的
に配列したものであるため、光に対して禁制帯を有する
フォトニック結晶となる。フォトニック結晶の特性の一
つである波長依存性は、全て（空洞５の周期／波長）で
スケールされる。したがって、空洞５の周期を使用波長
に応じたもとすることにより、所望の波長で動作するフ
ォトニック結晶を作成することができる。
【０１９４】空洞５の周期を制御する具体的な方法とし
ては、深さ方向の周期に関してはトレンチ５２の径の大
きさおよび深さを変えることがあげられる。一方、深さ
方向と垂直な方向の周期に関してはトレンチ５２の配列
の周期を変えることがあげられる。
【０１９５】以上述べたように本実施形態によれば、シ
リコンの表面マイグレーションを利用することで、屈折
率差の大きな材料（シリコン：３．６／空気：１）の組
み合わせてなる、３次元周期構造体を容易に実現するこ
とができる。この３次元周期構造体は、光を制御するこ
とができるフォトニック結晶として動作する。したがっ
て、本実施形態の３次元周期構造体を光導波路、偏光
子、プリズム等の光学素子として動作させることができ
る。
【０１９６】さらに、上記方法によれば、空洞５の周期
を１μｍ程度以下にすることができる。すなわち、微細
な光学素子をシリコン基板中に形成することができる。
これにより、光学素子とＣＭＯＳプロセスとを融合させ
た光電子回路を容易に作製することが可能となる。
【０１９７】（第１１の実施形態）図３１は、本発明の
第１１の実施形態に係る３次元周期構造体（フォトニッ
ク結晶）の模式図である。本実施形態が第１０の実施形
態と異なる点は、シリコン基板５１内に、サイズ（直
径）の異なる空洞５３ｓおよび空洞５３ｌが周期的に配
列してあることにある。
【０１９８】具体的には、基板の深さ方向に関しては複
数の同じサイズの球形の空洞５３ｓまたは空洞５３ｌ
（奥行き方向に対して順に色を濃く示してある）が同一
線上にそれぞれ等間隔で配列され、基板内の同一平面内
に関してはサイズの異なる空洞５３ｓおよび空洞５３ｌ
がそれぞれ格子状に配列されている。
【０１９９】次に本実施形態の３次元周期構造体の製造
方法について、図３２を用いて説明する。
【０２００】まず、図３２（ａ）〜３２（ｃ）に示すよ
うに、シリコン基板５１上に酸化膜などからなるマスク
パターン（不図示）を形成し、このマスクパターンをマ
スクにして反応性イオンエッチング法によりシリコン基
板５１をエッチングして同じ深さで開孔径が互いに異な
るトレンチ５２ｓおよびトレンチ５２ｌを格子状に配列
形成する。その後、上記マスクパターンを除去する。
【０２０１】次に図３２（ｄ）〜３２（ｆ）に示すよう
に、トレンチ５２ｓおよびトレンチ５２ｌが形成された
シリコン基板５１に、非酸化性の雰囲気中での高温・減
圧下の熱処理を施すことで、シリコン基板５１内に深さ
方向にはサイズの揃った球状の空洞５３ｓまたは空洞５
３ｌが周期的に配列し、深さ方向と垂直な方向には異な
るサイズの空洞５３ｓおよび空洞５３ｌが交互に周期的
に配列した空洞パターンを形成する。なお、第１０の実
施形態で述べたように、マスクパターンを除去せずに熱
処理を行っても良い。
【０２０２】このようにして得られた空洞パターンを有
するシリコン基板５１は、第１０の実施形態と同様に光
を制御することのできるフォトニック結晶とみなせ、光
学素子として動作させることができる。
【０２０３】本実施形態でも、第１０の実施形態と同様
の方法により空洞の周期、すなわち動作波長を制御でき
る。さらに実施形態によれば、サイズの異なる空洞５２
ｓ，５２ｌを用いているので、そのサイズの違いを利用
することにより、より広範囲に動作波長を制御すること
ができる。
【０２０４】第１０および第１１の実施形態において、
水素を含む雰囲気中での熱処理により空洞５２，５２
ｓ，５２ｌを形成した場合、これらの内部には水素が残
る。さらに、本発明者等の研究によれば、空洞５２，５
２ｓ，５２ｌは角の取れた多面体で構成されていること
を確認した。より正確には、所定の面方位を有する多面
体で構成されていた。
【０２０５】さらに、多面体を構成する面の面方位がシ
リコン基板の主面である（１００）面となす角度を調べ
たことによって以下のことが分かった。すなわち、多面
体を構成する面は、｛１００｝面群、｛１１０｝面群、
｛１１１｝面群、｛３１１｝面群、｛５３１｝面群、
｛５４１｝面群から構成されていることが明らかになっ
た。これらの面群は表面エネルギーが低いことから、上
記空洞は熱的に安定であるといえる。
【０２０６】（第１２の実施形態）ここでは、本発明の
ＥＳＳ技術を光集積回路に適用した実施形態、特に光導
波路に適用して実施形態について説明する。
【０２０７】光集積回路技術においては、光受動素子、
発光素子などの光素子はＳｉ基板またはＧａＡｓ基板な
どの半導体基板上に形成され、光導波路は光素子とは別
に石英（ＳｉＯ2 ）を主成分として形成される。したが
って、光導波路と光素子との接続部においては、必然的
に半導体領域中に光を伝播させる必要が生じる。
【０２０８】半導体領域中に光を伝播させる方法の一つ
として、Ｓｉの方がＳｉＯ2 よりも屈折率が大きいこと
を利用する方法がある。この方法は、Ｓｉで形成した光
導波路の径を上記光の波長の数倍程度の５μｍ程度以下
にし、光導波路とその周囲のＳｉ領域との界面（Ｓｉ／
ＳｉＯ2 界面）で光を全反射させることで、Ｓｉ領域中
に光を閉じ込めるというものである。
【０２０９】Ｓｉを主成分とする光導波路においては、
その閉じ込め性を上げるために、その周囲の物質の屈折
率がＳｉに対して低ければ低いほど望ましい。Ｓｉの屈
折率は３．４であるのに対しＳｉＯ2 の屈折率は１．５
である。
【０２１０】ＳｉＯ2 よりも低い屈折率を有する媒体と
いえば当然真空（屈折率＝１）である。現実的には真空
ではなく空気を媒体とすることになる。光導波路として
用いられるＳｉ領域の周囲を空気にする方法として、例
えばＳＯＩ基板を用いることが考えられるが、その実現
は困難である。
【０２１１】その理由は、ＳＯＩ基板のＳｉ領域をエッ
チングすることで、Ｓｉが露出した上面および側面を有
するパターンは容易に形成することはできるが、ＳＯＩ
基板のＳｉＯ2 領域をエッチングし、上記パターンの下
のＳｉＯ2 領域のみを選択的に除去することは困難であ
るからである。
【０２１２】図３３は、本発明の第１２の実施形態に係
る光導波路を示す斜視図である。図において、６１は
（１００）面方位を有する単結晶のシリコン基板を示し
ており、このシリコン基板６１には上面、側面および底
面の周囲が空気であるＳｉパターン６２が形成されてい
る。
【０２１３】Ｓｉパターン６２とその周囲の空気は光導
波路を構成している。この光導波路内には例えば波長
１．４μｍが伝搬する。実際の光回路では、Ｓｉパター
ン６２の一端は図示しない光機能素子の発光部と繋が
り、他端は図示しない光機能素子の受光部と繋がる。
【０２１４】このような光導波路は、今まで述べてきた
ＥＳＳ技術を用いて容易に形成することができる。ま
ず、公知のリソグラフィ法およびＲＩＥ法を用いて、シ
リコン基板６１の表面に複数のトレンチを形成する。次
に還元雰囲気中での高温の熱処理により、シリコンの表
面マイグレーションを起こして、シリコン基板６１内に
大面積の空洞（ＥＳＳ）を形成する。そして、公知のリ
ソグラフィ法およびＲＩＥ法を用いて、シリコン基板の
空洞上のシリコン領域（ＳＯＮ層）のうちＳｉパターン
６２として用いない部分を選択的に除去する。
【０２１５】図３４に従来のＳＯＩ基板を用いた光導波
路の斜視図を示す。図において、６１はシリコン基板、
６３はＳｉＯ2 層、６４はシリコン基板を加工して形成
したＳｉパターンを示している。従来のＳｉパターン６
４の上面および側面の周囲は本発明のＳｉパターン６２
と同様に空気であるが、底面は本発明のＳｉパターン６
２とは異なりＳｉＯ2 層６３である。ＳｉＯ2 の屈折率
（＝１．５）は空気の屈折率（＝１．０）に比べて大き
い。
【０２１６】そのため、図３３に示した本発明の光導波
路は、図３４に示した従来の光導波路に比べて、外部に
漏れ出る光量が圧倒的に少なくなり、光導波路として優
れた特性（光閉じ込め特性）を持つものであるといえ
る。
【０２１７】以上述べたように本実施形態によれば、良
好な光閉じ込め特性を有する光導波路を実現でき、その
結果として光損失の少ない光集積回路を実現することが
可能となる。
【０２１８】（第１３の実施形態）インダクタ、キャパ
シタ等の受動素子は、トランジスタ等の能動素子と同様
に半導体基板上に形成される。受動素子と半導体基板と
の間の寄生容量、寄生抵抗（渦電流損：eddy-current l
oss）は大きい。
【０２１９】そのため、従来のインダクタ、キャパシタ
は、それに流れる信号の周波数が１ＧＨｚ以上の高周波
数になると、以下のような問題が起こる。すなわち、イ
ンダクタに関してはＱ値が低くなり、キャパシタに関し
ては高精度なキャパシタンスを得ることが困難になると
いう問題が起こる。
【０２２０】本発明は、上記問題を解決するために、半
導体基板として平板状の空洞を有するシリコン基板を用
い、そして平板状の空洞上のシリコン基板上に受動素子
を形成する。このような構成であれば、受動素子と半導
体基板との間の寄生容量、寄生抵抗を効果的に小さくで
き、上述した問題を解決できる。
【０２２１】図３５に本発明を適用したインダクタを有
する半導体装置の平面図および断面図を示す。また、図
３６に本発明を適用したＭＩＭキャパシタを有する半導
体装置の断面図を示す。図において、７０はシリコン基
板、７１は平板状の空洞（ＥＳＳ）、７２はスパイラル
インダクタ、７３はメタル電極、７４は絶縁膜、７５は
メタル電極をそれぞれ示している。シリコン基板７０上
にインダクタおよびキャパシタの両方を形成しても良
い。
【０２２２】平板状の空洞７１を有するシリコン基板７
０の形成方法は、上述した実施形態のいずれの形成方法
を用いて良い。このようなシリコン基板７０を形成した
後、従来通りにインダクタ等の受動素子、さらにはトラ
ンジスタ等の能動素子および配線層を形成する。空洞７
１の形成後に、受動素子等を形成する理由は、空洞７１
の形成には高温での熱処理が必要であるからである。
【０２２３】（第１４の実施形態）近年、半導体の分野
においては、デバイスやモジュールの高密度化、高機能
化が進んでいる。このような高密度化、高機能化に伴い
デバイス等の発熱量が増大し、放熱が非常に難しくなっ
てきている。
【０２２４】従来の放熱方法の一つとして、デバイスま
たはパッケージに放熱フィンを取り付け、デバイス等か
らの熱を熱伝導によってフィンに伝え、フィンからの熱
伝導により空気中に熱を逃がす方法が知られている。し
かし、上述したように発熱量が増大すると、十分な放熱
効果は得られ無くなる。そこで、近年、機器全体の小型
化や強制空冷（ファン）による放熱が主流となってき
た。しかし、それでも必要な放熱効果を得ることが困難
になってきている。
【０２２５】スーパーコンピュータ等のメインフレーム
においては、液体窒素またはフロン等の冷媒による冷却
が主流である。この冷却方法を半導体デバイス等に適用
することも考えられる。しかし、上記冷媒中に存在する
不純物によって、端子や配線等が腐食するなどの問題が
起こる。
【０２２６】本発明は、上記問題を解決するために、半
導体基板として冷媒を流すための複数の冷却パイプを含
むシリコン基板を用いる。このような構成であれば、冷
却パイプに冷媒を流すことにより、高密度化、高機能化
に伴うデバイス等の発熱量が増大しても、シリコン基板
を効果的に冷却できるので、放熱の問題を解決できるよ
うになる。さらに、冷媒は端子等が存在しない基板内部
を流れるので、腐食の問題は起こらない。
【０２２７】図３７に、本発明の第１４の実施形態に係
る冷却パイプ（冷却構造）を有するシリコン基板の斜視
図を示す。図において、８１はシリコン基板、８２は冷
却パイプをそれぞれ示している。なお、シリコン基板を
冷却する際には図示しない冷媒供給機構を用意する。
【０２２８】次に図３８を用いて、本実施形態の冷却パ
イプを有するシリコン基板を用いた半導体装置の製造方
法を説明する。
【０２２９】まず、Ｓｉウェハ８３を用意する。図にお
いて８４はスクライブラインを示している。
【０２３０】次に本発明のＥＳＳ技術を用いて複数の平
板状の空洞（中空構造）８５をスクライブライン８４に
対して直交するように形成する。平板状の空洞８５の形
成方法は、上述した実施形態のいずれの形成方法を用い
て良い。好ましくは、円筒状の空洞８５が形成されるよ
うに、複数のトレンチのパターンを設計する。
【０２３１】その後、Ｓｉウェハの空洞８５上のシリコ
ン領域上に、必要な素子、配線等を周知の方法に従って
形成し、所望の機能を有する複数の半導体装置（不図
示）をＳｉウェハ８３に形成する。
【０２３２】最後に、スクライブライン８４に沿ってＳ
ｉウェハを周知の方法により切り、１枚のＳｉウェハ８
３から複数のチップを取り出す。このとき、空洞８５が
切断されるので、冷却パイプが同時に完成する。
【０２３３】（第１５の実施形態）本実施形態では、第
６、第７の実施形態とは異なる、平板状のＥＳＳのつぶ
れを防ぐ技術について説明する。本実施形態の骨子は、
空洞領域の内部につぶれを防止するためのＳｉ柱を形成
することにある。このようなＳｉ柱は以下の方法により
形成することができる。
【０２３４】まず、シリコン基板上に酸化膜などからな
るマスク材を形成し、その上にフォトレジストパターン
を形成する。マスク材は第１の実施形態で説明したもの
と同様のものが使用可能である。
【０２３５】次にフォトレジストパターンをマスクとし
て、異方性エッチング例えばＲＩＥによりマスク材をパ
ターニングし、マスク材にフォトレジストパターンのパ
ターンを転写する。
【０２３６】次にフォトレジストパターンを炭化して剥
離した後、パターニングされたマスク材をマスクとして
異方性エッチング例えばＲＩＥによりシリコン基板をパ
ターニングして、シリコン基板の表面に複数のトレンチ
を２次元的に配列形成する。ここで、図３９（ａ）に示
すように、Ｓｉ柱を形成する領域にはトレンチ４を形成
しない。
【０２３７】図には１個のトレンチを取り除いた例を示
したが、複数個のトレンチを取り除いても良い。取り除
くトレンチの数によって、Ｓｉ柱の大きさを変えること
ができる。
【０２３８】最後に、マスク材２を除去した後、減圧下
の還元性雰囲気中にて高温アニールを行うことにより、
図３９（ｂ）に示すように、シリコン基板１の内部に１
つの平板状の空洞５を形成するとともに、空洞５の内部
に２つのＳｉ柱１ｐを形成する。
【０２３９】次にＥＳＳのつぶれを防ぐために効果的な
Ｓｉ柱の配置について説明する。Ｓｉ柱は、空洞５の形
成時または形成後の空洞５の外圧と空洞５の内圧との圧
力差により、空洞５が押しつぶされることを防ぐために
設けるものである。
【０２４０】そこで、空洞５上のシリコン基板（以下、
シリコン層という）の厚さｔ（＝０．１μｍ、１μｍ）
と、シリコン層の撓み量δとの関係を調べたみた。その
結果を図４０に示す。図から、空洞の幅に関係なく、シ
リコン層が薄い場合のほうが撓み量δは大きいことが分
かる。
【０２４１】撓み量δを小さくするには、例えばシリコ
ン層の厚さが０．１μｍの場合、空洞５の幅Ｗを５μｍ
以下にすれば良い。この場合の撓み量δは、０．０２μ
ｍ以下という問題が無い大きさとなる。
【０２４２】より正確にその間隔を見積もるために、シ
リコン層の撓み計算式を用いて、シリコン層の厚さに対
してどの程度の間隔でＳｉ柱を配置すればよいか調べ
た。撓み量δがシリコン層の厚さの半分以下であれば、
大きな影響を受けないことから、下記のシリコン層の厚
さの幅ｗに関する不等式（３）を満たすように、Ｓｉ柱
を配列しておくことで問題なくＥＳＳを形成することが
できることが分かった。
【０２４３】 ｗ≦ｔ（Ｅ／０．０５６８Ｐ）1/4 （３） ここで、Ｅはシリコンのヤング率（＝０．１３（Ｎ／μ
ｍ2 ））、Ｐはシリコン層にかかる荷重（圧力）（Ｎ／
μｍ2 ）を示している。
【０２４４】シリコン層の厚さが０．１μｍの場合、Ｅ
ＳＳのつぶれを防止するために必要なＳｉ柱の間隔を
（１）式に基づいて求めると、６．９μｍ以下となる。
【０２４５】以上述べたように、シリコン層が薄くて
も、空洞５内にＳｉ柱１ｐを形成することで、空洞５の
外圧と空洞５の内圧との圧力差による、空洞５のつぶれ
を効果的に抑制できるようになる。これにより、より大
面積の空洞５を有するＳＯＮ基板を実現できるようにな
る。さらに、ＳＯＮ基板の設計の自由度が高くなる。
【０２４６】本発明者等は、図４１に示すように、上か
ら見た形状が円形である平板状の空洞５を有するＳＯＮ
基板について、シリコン層の撓み量を見積もってみた。
【０２４７】この場合、最大の撓みは円の中心に生じ、
シリコン層の撓み量δは次式（４）で与えられる。
【０２４８】 δ＝０．０１０８Ｐａ4 ／（Ｅｔ3 ） （４） ここで、ａは直径（μｍ）、ｔはシリコン層の厚さ（μ
ｍ）を示している。
【０２４９】図４１に示したＳＯＮ基板のシリコン層の
撓み量を、上から見た形状が矩形である平板状の空洞を
有するＳＯＮ基板のそれと比較してみる。
【０２５０】直径が矩形の短辺の長さと同じである円板
の場合の最大撓み量は、矩形の場合の最大撓み量の３／
８倍である。すなわち、円形の場合、その直径を１．２
７倍にすると、矩形の場合と同じ大きさの撓みが生じ
る。しかしながら、矩形の場合には長辺の長さを大きく
しても、最大撓み量が増大することはないため、矩形の
ほうがより大面積の空洞を形成することができる。
【０２５１】（第１６の実施形態）図４２は、本発明の
第１６の実施形態に係る圧力センサを示す図である。
【０２５２】図中、９１は主面が｛１００｝のｎ型ＳＯ
Ｎ基板、９２はｎ型ＳＯＮ基板９１中の矩形状の空洞、
９３1 〜９３4 は空洞９２の周辺部上の基板表面に形成
された、ブリッジ回路を構成するゲージ抵抗としてのｐ
型拡散層、９４は配線としての基板表面に形成された高
不純物濃度のｐ+ 型拡散層、９５はＡｌ等の金属からな
る金属配線をそれぞれ示している。金属配線９５は、ｎ
型ＳＯＮ基板９１上に形成された図示しない絶縁膜に開
口された接続孔を介して、ｐ+ 型拡散層９４に接続して
いる。
【０２５３】本実施形態の圧力センサは、空洞９２の外
気圧と空洞９２の内圧力との圧力差により、空洞９２上
のＳＯＮ基板９１（シリコン層）が撓むことを利用し
た、ダイヤフラム式半導体圧力センサである。圧力差に
よってシリコン層が撓むと、ピエゾ抵抗効果によってｐ
型拡散層９３1 〜９３4 の抵抗（ゲージ抵抗）の値が変
化する。この抵抗値の変化はブリッジ回路により電気信
号として検出できる。これにより、シリコン層にかかる
圧力を測定することが可能となる。
【０２５４】空洞９２は真空なので、測定される圧力は
絶対圧となる。シリコン層にかかる圧力を大気圧を基準
にして測定した場合には、図４３に示すように、ｎ型Ｓ
ＯＮ基板９１の裏面に空洞９２に繋がる開口部９６を設
ければ良い。
【０２５５】シリコン層の撓みの度合は、シリコン層の
厚みおよびそのサイズによって変えることができる。そ
のため、本実施形態の圧力センサが測定できる圧力範囲
は、シリコン層の厚みおよびそのサイズによって制御で
きる。したがって、シリコン層の厚みおよびそのサイズ
を適当に選ぶことにより、所望の圧力範囲を測定できる
圧力センサを実現できる。
【０２５６】図４４に変形例に係る圧力センサを示す。
この圧力センサは、主面が｛１１０｝のｎ型基板９１を
用いて作製したものである。主面が｛１００｝のＳＯＮ
基板と、主面が｛１１０｝のＳＯＮ基板とでは、その異
方性によりシリコンの撓み量が同じでも、ピエゾ抵抗効
果による抵抗の変化量が異なる。図４３に示した圧力セ
ンサは、感度（ピエゾ抵抗効果による抵抗値の変化量）
が大きくなるように、ｐ型拡散層９３1 〜９３4 のパタ
ーンを選んだものである。図４５に、図４３に対応した
圧力センサを示す。
【０２５７】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態では、シリコン
基板を用いた場合について説明したが、本発明はシリコ
ンゲルマニウム基板等の他の半導体基板に対しても有効
である。すなわち、本発明によれば、シリコンに限定さ
れない安価で信頼性の高いＳＯＩ（Semiconductor OnIn
sulator）構造を提供することが可能となる。
【０２５８】また、上記実施形態では、２次元的に配列
形成した複数のトレンチ２を熱処理によって１つの平板
状の空洞に変えたが、同様な作用効果は、１次元的に配
列形成した複数のストライプ状のトレンチを、熱処理に
よって１つの平板状の空洞に変えることによっても得ら
れる。
【０２５９】また、本発明のＳＯＩ構造に加えてＣｕ配
線を導入することによって、よりいっそうの高速化、省
電力化を実現することができる。
【０２６０】さらに、上記実施形態では、初期のトレン
チ４を深さ方向に同じサイズのストレート型のトレンチ
を形成した場合について示したが、深さ方向にくびれを
持つボトルシェイプトレンチを形成しても良い。すなわ
ち、トレンチの深さ方向に対して、最小の断面積を有す
る平面がトレンチの底で無いことを特徴とするトレンチ
を形成しても良い。このような形状のトレンチを形成し
ても、トレンチ４を用いた場合と同様に、平板状の空洞
を効果的に形成することができる。
【０２６１】さらに、上記実施形態には種々の段階の発
明が含まれており、開示される複数の構成要件における
適宜な組み合わせにより種々の発明が抽出され得る。例
えば、実施形態に示される全構成要件から幾つかの構成
要件が削除されても、発明が解決しようとする課題を解
決できる場合には、この構成要件が削除された構成が発
明として抽出され得る。その他、本発明の要旨を逸脱し
ない範囲で、種々変形して実施できる。
【０２６２】
【発明の効果】以上詳説したように本発明によれば、コ
ストの上昇や信頼性の低下を招かずにＳＯＩ構造と同様
の効果を有する半導体基板を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る平板状の空洞の
形成方法を示す工程断面図
【図２】複数の溝から１つの平板状の空洞への形状変化
が起こらない例を説明するための断面図
【図３】図１に示した溝のレイアウト例およびそれから
形成される平板状の空洞の平面図
【図４】本発明をＤＲＡＭ／ＬＯＧＩＣ混載に適用した
例を示す断面図
【図５】本発明の第２の実施形態に係るＭＯＳトランジ
スタの製造方法の前半を示す工程断面図
【図６】本発明の第２の実施形態に係るＭＯＳトランジ
スタの製造方法の中半を示す工程断面図
【図７】本発明の第２の実施形態に係るＭＯＳトランジ
スタの製造方法の後半を示す工程断面図
【図８】本発明の第３の実施形態に係るＭＯＳトランジ
スタの製造方法を示す工程断面図
【図９】本発明の第３の実施形態に係るＭＯＳトランジ
スタを示す断面図
【図１０】本発明の第４の実施形態に係るＭＯＳトラン
ジスタの製造方法の前半を示す工程断面図
【図１１】本発明の第４の実施形態に係るＭＯＳトラン
ジスタの製造方法の後半を示す工程断面図
【図１２】図１０に示した溝のレイアウト例およびそれ
から形成される平板状の空洞の平面図
【図１３】本発明の第４の実施形態に係るＭＯＳトラン
ジスタを示す断面図
【図１４】第１〜第４の実施例で説明したＳＯＮ基板の
形成方法の改善するべき点を説明するための断面図
【図１５】本発明の第５の実施例に係るＳＯＮ基板の形
成方法を示す断面図
【図１６】初期のトレンチ形状およびそれに対して得ら
れる空洞との関係を説明するための図
【図１７】初期のトレンチ形状に対して得られる空洞の
個数を説明するための図
【図１８】ＥＳＳ幅が広くなると平板状のＥＳＳがつぶ
れてしまうことを示す顕微鏡写真
【図１９】ＥＳＳ構造の強度を計算するために用いたＥ
ＳＳ構造のモデル
【図２０】シリコン層の厚さが異なる（０．１μｍ，１
μｍ）ＥＳＳ構造について計算したプレート幅と撓みと
の関係を示す図
【図２１】大面積のＥＳＳを形成するのに有効な熱処理
のシーケンスを示す図
【図２２】計算により求めたＳＯＮ層の厚さと撓み量と
の関係を示す図
【図２３】本発明の第８の実施例に係るＳＯＮ基板の形
成方法を示す断面図
【図２４】ＳＯＮ基板を用いて作製したＭＯＳトランジ
スタの断面図
【図２５】第８の実施例のＳＯＮ基板の形成方法の変形
例を説明するための断面図
【図２６】本発明の第９の実施例に係るＳＯＮ基板の形
成方法を示す断面図
【図２７】従来のＳｉＧｅ層を有する基板を示す断面図
【図２８】本発明の第９の実施例に係るＳＯＮ基板を示
す断面図
【図２９】本発明の第１０の実施例に係る３次元周期構
造体の模式図
【図３０】図２９の３次元周期構造体の製造方法を説明
するための断面図
【図３１】本発明の第１１の実施例に係る３次元周期構
造体の模式図
【図３２】図３１の３次元周期構造体の製造方法を説明
するための断面図
【図３３】本発明の第１２の実施例に係る光導波路を示
す斜視図
【図３４】従来の光導波路を示す斜視図
【図３５】本発明の第１３の実施例に係るインダクタを
有する半導体装置の平面図および断面図
【図３６】本発明の第１３の実施例に係るキャパシタを
有する半導体装置の断面図
【図３７】本発明の第１４の実施例に係る冷却パイプを
有するシリコン基板の斜視図
【図３８】第１４の実施例に係る冷却パイプを有するシ
リコン基板の平面図
【図３９】本発明の第１５の実施例に係るＳＯＮ基板の
形成方法を示す断面図
【図４０】ＥＳＳ上のシリコン基板について、その厚さ
と撓み量δとの関係を調べた結果を示す図
【図４１】上から見た形状が円形である平板状の空洞を
有するＳＯＮ基板を示す図
【図４２】本発明の第１６の実施例に係る圧力センサを
示す図
【図４３】同実施例に係る圧力センサの変形例を示す図
【図４４】、同実施例に係る圧力センサの他の変形例を
示す図
【図４５】同実施例に係る圧力センサのさらに別の変形
例を示す図
【符号の説明】
１…シリコン基板 ２…マスク材 ３…フォトレジストパターン ４…溝（第１の溝） ５…平板状の空洞 ５’…閉じていない空洞 ６…球状の空洞 ７…シリコン酸化膜 ８…シリコン窒化膜 ９…フォトレジストパターン １０…溝（第２の溝） １１…シリコン熱酸化膜 １２…シリコン酸化膜 １３…フォトレジストパターン １４…素子分離溝 １５…シリコン熱酸化膜 １６…シリコン酸化膜 １７…ゲート酸化膜 １８…ゲート電極 １９，２０…エクステンション ２１…ゲート側壁絶縁膜 ２２…ソース拡散層 ２３…ドレイン層 ２４…シリコン熱酸化膜 ２５…シリコン窒化膜 ２６，２７…フォトレジストパターン ２８…溝（第３の溝） ２９…シリコン酸化膜 ３０…シリコン窒化膜 ３１…フォトレジストパターン ３２…シリコン酸化膜 ３３…ＳＯＮ層 ４１…ＳｉＧｅ層 ４２…シリコン層 ４３…下に空洞５が形成されていないＳｉ領域 ４４…下に空洞５が形成されているＳｉ領域 ５１…シリコン基板 ５２…トレンチ ５３…球状の空洞 ６１…シリコン基板 ６２…Ｓｉパターン ６３…ＳｉＯ2 層 ６４…Ｓｉパターン ７０…シリコン基板 ７１…平板状の空洞 ７２…スパイラルインダクタ ７３…メタル電極 ７４…絶縁膜 ７５…メタル電極 ８１…シリコン基板 ８２…冷却パイプ ８３…Ｓｉウェハ ８４…スクライブライン ８５…平板状の空洞（中空構造） ９１…ＳＯＮ基板 ９２…矩形状の空洞 ９３1 〜９３4 …ｐ型拡散層（ゲージ抵抗） ９４…ｐ+ 型拡散層（配線） ９５…金属配線 ９６…開口部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/762 Ｈ０１Ｌ 27/10 ４６１ 27/04 29/84 Ｂ 21/822 Ｇ０２Ｂ 6/12 Ｂ 21/8238 Ｎ 27/092 Ｚ 27/08 ３３１ Ｈ０１Ｌ 21/76 Ｄ 27/04 Ｃ 27/10 ４６１ Ｌ 27/108 27/08 ３２１Ｋ 21/8242 ３２１Ａ 29/786 27/10 ６８１Ｄ 21/336 29/78 ６１６Ａ 29/84 ６１８Ｂ ６１８Ｅ ６２１ ６２６Ｃ ６２７Ｚ (72)発明者 水島 一郎 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 綱島 祥隆 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 高木 信一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (44)

    【特許請求の範囲】
  1. 【請求項１】内部に平板状の空洞が設けられていること
    を特徴とする半導体基板。
  2. 【請求項２】内部に平板状の絶縁部材が設けられている
    ことを特徴とする半導体基板。
  3. 【請求項３】内部に空洞を含む半導体基板であって、 前記空洞の内面の少なくとも一部に設けられ、前記空洞
    の上の前記半導体基板内に引っ張り応力を発生させる応
    力発生膜とを含むことを特徴とする半導体基板。
  4. 【請求項４】前記応力発生膜は、絶縁膜および前記半導
    体基板の構成元素とは異なる半導体元素を含む半導体膜
    の一方であることを特徴とする請求項３に記載の半導体
    基板。
  5. 【請求項５】前記応力発生膜上の前記半導体基板の厚さ
    ／（前記応力発生膜上の前記半導体基板の厚さ＋前記応
    力発生膜の厚さ）の比が０．１以上０．９以下であるこ
    とを特徴とする請求項３に記載の半導体基板。
  6. 【請求項６】半導体からなる半導体基板であって、内部
    に空洞を有し、かつ前記空洞の内部に前記半導体からな
    る柱が存在することを特徴とする半導体基板。
  7. 【請求項７】前記空洞上の半導体基板の厚さをｔ、前記
    柱から最も近い前記半導体からなる領域と前記柱との間
    の距離をｗ、前記半導体のヤング率をＥ（Ｎ／μ
    ｍ2 ）、前記空洞上の前記半導体基板にかかる荷重をＰ
    （Ｎ／μｍ2 ）とした場合に、ｗ≦ｔ（Ｅ／０．０５６
    ８Ｐ）1/4の条件を満たすことを特徴とする請求項６に
    記載の半導体基板。
  8. 【請求項８】前記半導体からなる領域は、前記空洞の端
    部および前記空洞内に存在する前記柱とは別の前記半導
    体からなる柱の一方であることを特徴とする請求項６に
    記載の半導体基板。
  9. 【請求項９】請求項１ないし８のいずれか１項に記載の
    半導体基板と、 前記半導体基板の前記空洞、前記絶縁部材および前記応
    力発生膜のいずれかの上の半導体領域上に形成された半
    導体素子とを含むことを特徴とする半導体装置。
  10. 【請求項１０】前記半導体素子はＭＯＳトランジスタで
    あることを特徴とする請求項９に記載の半導体装置。
  11. 【請求項１１】基板の内部に複数の球状の空洞を３次元
    的に周期的に配列してなることを特徴とする３次元周期
    構造体。
  12. 【請求項１２】前記複数の球状の空洞は、前記基板の深
    さ方向に関しては同一線上に等間隔で配列され、前記基
    板内の同一平面内に関しては格子状に配列されているこ
    とを特徴とする請求項１１に記載の３次元周期構造体。
  13. 【請求項１３】前記複数の球状の空洞は実質的に全て同
    じサイズであることを特徴とする請求項１１に記載の３
    次元周期構造。
  14. 【請求項１４】前記複数の球状の空洞はサイズが異なる
    複数の球状の空洞を含み、前記基板の深さ方向に関して
    は複数の同じサイズの空洞が同一線上に等間隔で配列さ
    れ、前記基板内の同一平面内に関しては複数のサイズの
    異なる空洞が格子状に配列されていることを特徴とする
    請求項１１に記載の３次元周期構造体。
  15. 【請求項１５】前記基板は、シリコン基板であることを
    特徴とする請求項１１に記載の３次元周期構造体。
  16. 【請求項１６】前記空洞は、角の取れた多面体で構成さ
    れていることを特徴とする請求項１１に記載の３次元周
    期構造体。
  17. 【請求項１７】前記空洞の内部に水素が存在することを
    特徴とする請求項１１に記載の３次元周期構造体。
  18. 【請求項１８】請求項１１に記載の３次元周期構造体
    と、 この３次元周期構造体と繋がった半導体素子とを含むこ
    とを特徴とする半導体装置。
  19. 【請求項１９】半導体基板と、前記半導体基板内に組み
    込まれ、半導体元素から形成され、上面、側面および底
    面の周囲が空間である、光を通す導波路とを含むことを
    特徴とする半導体装置。
  20. 【請求項２０】前記半導体元素は、前記半導体基板を構
    成する半導体元素と同じであることを特徴とする請求項
    １９に記載の半導体装置。
  21. 【請求項２１】内部に平板状の空洞を有する半導体基板
    と、 前記空洞上の前記半導体基板の表面に形成された受動素
    子とを含むことを特徴とする半導体装置。
  22. 【請求項２２】前記受動素子は、インダクタおよびキャ
    パシタの少なくとも一方であることを特徴とする請求項
    ２１に記載の半導体装置。
  23. 【請求項２３】冷却構造を含む半導体基板であって、前
    記冷却構造は前記半導体基板を貫通し、冷媒を流すため
    の複数の冷却パイプを含むことを特徴とする半導体基板
  24. 【請求項２４】半導体基板の表面に複数の第１のトレン
    チを形成する工程と、 前記半導体基板に熱処理を施すことによって、前記複数
    の第１のトレンチを１つの平板状の空洞に変える工程と
    を含むことを特徴とする半導体基板の製造方法
  25. 【請求項２５】前記平板状の空洞を形成した後、前記半
    導体基板の表面に前記平板状の空洞に達する第２のトレ
    ンチを形成する工程と、 前記第２のトレンチおよび前記平板状の空洞の内部を絶
    縁膜で埋め込む工程とをさらに含むことを特徴とする請
    求項２４に記載の半導体基板の製造方法。
  26. 【請求項２６】前記平板状の空洞を形成した後、熱酸化
    により前記平板状の空洞の内面に酸化膜を形成すること
    を特徴とする請求項２４に記載の半導体基板の製造方
    法。
  27. 【請求項２７】前記第２のトレンチを形成した後、熱酸
    化により前記平板状の空洞の内面に酸化膜を形成するこ
    とを特徴とする請求項２５に記載の半導体基板の製造方
    法。
  28. 【請求項２８】半導体基板の表面に、複数の第１のトレ
    ンチを形成するとともに、前記第１のトレンチよりも開
    口面が広い第３のトレンチを形成する工程と、 前記半導体基板に熱処理を施すことによって、前記複数
    の第１のトレンチと前記第３のトレンチとを、平板状の
    空間領域を有し、かつ前記半導体基板の表面に開口面を
    有する閉じていない１つの空洞に変える工程と、 前記空洞の内部を絶縁膜で埋め込む工程とを含むことを
    特徴とする半導体基板の製造方法
  29. 【請求項２９】前記第１のトレンチの間隔をＤ、前記第
    １のトレンチの開口面の面積と同じ面積を有する円の半
    径をＲとした場合に、Ｄ＜４Ｒとなるように、前記複数
    の第１のトレンチを配列形成することを特徴とする請求
    項２４ないし２８のいずれか１項に記載の半導体基板の
    製造方法。
  30. 【請求項３０】前記第１のトレンチのアスペクト比が
    ２．５以上であることを特徴とする請求項２４ないし２
    ８のいずれ１項に記載の半導体基板の製造方法。
  31. 【請求項３１】前記半導体基板の前記空洞上の半導体領
    域にＭＯＳトランジスタを形成する工程をさらに含むこ
    とを特徴とする請求項２４ないし３０のいずれか１項に
    記載の半導体基板の製造方法。
  32. 【請求項３２】半導体基板の表面にアスペクト比が５以
    上の複数の第１のトレンチおよびアスペクト比が４以下
    の複数の第４のトレンチを形成する工程と、 前記半導体基板に熱処理を施すことによって、前記複数
    の第１のトレンチを１つの空洞に変え、かつ前記複数の
    第４のトレンチを消滅させ、これらの第４のトレンチお
    よび前記空洞が形成された領域を含む前記半導体基板の
    表面を平坦にする工程とを含むことを特徴とする半導体
    基板の製造方法
  33. 【請求項３３】半導体基板の表面に複数のトレンチを形
    成する工程と、 前記半導体基板に第１の熱処理を施すことによって、前
    記複数の第１のトレンチを１つの空洞に変える工程と、 前記半導体基板に第２の熱処理を施し、前記空洞の内部
    の圧力を変えることによって、前記半導体基板が存在す
    る雰囲気の圧力と前記空洞の内部の圧力との差を小さく
    する工程とを含むことを特徴とする半導体基板の製造方
    法
  34. 【請求項３４】前記第１の熱処理を高温・減圧下で行
    い、前記第２の熱処理を低温・高圧下で行うことを特徴
    とする請求項３３に記載の半導体基板の製造方法。
  35. 【請求項３５】前記第１の熱処理を１１００℃以上の高
    温下で行うことを特徴とする請求項３３に記載の半導体
    基板の製造方法。
  36. 【請求項３６】前記第２の熱処理は、水素濃度が１００
    ％の雰囲気中で行うことを特徴とする請求項３３に記載
    の半導体基板の製造方法。
  37. 【請求項３７】前記第２の熱処理は、大気圧以上の高圧
    下で行うことを特徴とする請求項３３に記載の半導体基
    板の製造方法。
  38. 【請求項３８】前記第１の熱処理と前記第２の熱処理が
    連続工程であることを特徴とする請求項３３に記載の半
    導体基板の製造方法。
  39. 【請求項３９】半導体基板の表面に複数の第１のトレン
    チを形成する工程と、 前記半導体基板に熱処理を施すことによって、前記複数
    の第１のトレンチを１つの平板状の空洞に変える工程
    と、 前記半導体基板に前記空洞に達する第２の溝を形成する
    工程と、 熱酸化法により前記空洞の内面に、前記空洞の上の前記
    半導体基板内に引っ張り応力を発生させるための熱酸化
    膜を形成する工程とを含むことを特徴とする半導体基板
    の製造方法
  40. 【請求項４０】半導体基板の表面に複数の第１のトレン
    チを形成する工程と、 前記半導体基板を構成する第１の半導体元素とは異なる
    第２の半導体元素を含む第１の半導体膜を、前記複数の
    第１のトレンチを含む前記半導体基板の表面に形成する
    工程と、 前記半導体基板に第１の熱処理を施すことによって、前
    記複数の第１のトレンチを１つの平板状の空洞に変える
    工程と、 前記半導体基板に前記空洞に達する第２の溝を形成する
    工程と、 前記半導体基板に第２の熱処理を施すことによって、前
    記空洞の内面に、前記空洞の上の前記半導体基板内に引
    っ張り応力を発生させるための、前記第１および第２の
    半導体元素を含む第２の半導体膜を形成する工程とを含
    むことを特徴とする半導体基板の製造方法
  41. 【請求項４１】半導体基板の表面に複数の第１のトレン
    チを形成する工程と、 前記半導体基板に熱処理を施すことによって、前記複数
    の第１のトレンチをそれぞれ複数の球状の空洞に変える
    工程とを含むことを特徴とする３次元周期構造体の製造
    方法。
  42. 【請求項４２】前記熱処理を１１００℃以上の高温下、
    水素濃度が１００％の減圧下の雰囲気中で行うことを特
    徴とする請求項４１に記載の３次元周期構造体の製造方
    法。
  43. 【請求項４３】半導体基板の表面に複数のトレンチを形
    成する工程と、 前記半導体基板に熱処理を施すことによって、前記複数
    のトレンチを１つの平板状の空洞に変える工程と、 前記半導体基板をエッチングし、前記空洞上の前記半導
    体基板の一部を選択的に残して、上面、側面および底面
    の周囲が空間である、光を通す導波路としての半導体領
    を前記半導体基板に組み込むように形成する工程とを含
    むことを特徴とする半導体基板の製造方法。
  44. 【請求項４４】前記第１のトレンチの深さ方向に垂直な
    平面による、前記第１のトレンチの断面積は、前記第１
    のトレンチの底面以外のところで最小となることを特徴
    とする請求項２４または２８に記載の半導体基板の製造
    方法。
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