JP2006278658A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2006278658A
JP2006278658A JP2005094776A JP2005094776A JP2006278658A JP 2006278658 A JP2006278658 A JP 2006278658A JP 2005094776 A JP2005094776 A JP 2005094776A JP 2005094776 A JP2005094776 A JP 2005094776A JP 2006278658 A JP2006278658 A JP 2006278658A
Authority
JP
Japan
Prior art keywords
semiconductor layer
forming
semiconductor
alignment mark
formation region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005094776A
Other languages
English (en)
Other versions
JP4029885B2 (ja
Inventor
Hisaki Hara
寿樹 原
Hiroshi Kanemoto
啓 金本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2005094776A priority Critical patent/JP4029885B2/ja
Priority to US11/393,211 priority patent/US7465641B2/en
Publication of JP2006278658A publication Critical patent/JP2006278658A/ja
Application granted granted Critical
Publication of JP4029885B2 publication Critical patent/JP4029885B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • G03F9/7076—Mark details, e.g. phase grating mark, temporary mark
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • G03F9/708—Mark formation
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • G03F9/7084—Position of mark on substrate, i.e. position in (x, y, z) of mark, e.g. buried or resist covered mark, mark on rearside, at the substrate edge, in the circuit area, latent image mark, marks in plural levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】 ライメントマークとして用いられる半導体層による汚染を抑制しつつ、半導体基板上にＳＯＩ構造を安価に形成する。
【解決手段】 ＳＯＩ構造形成領域Ｒ２の第２半導体層４ａの一部を露出させるための開口部５ａが設けられるとともに、アライメントマーク形成領域Ｒ１を露出させる開口部５ｂが設けられたレジストパターン５を半導体基板１上に形成し、レジストパターン５をマスクとして半導体基板１、第２半導体層４ａおよび第１半導体層３ａをエッチングすることにより、ＳＯＩ構造形成領域Ｒ２の半導体基板１の一部を露出させる開口部７を形成するとともに、アライメントマーク形成領域Ｒ１の第２半導体層４ｂおよび第１半導体層３ｂを除去した上で、アライメントマーク形成領域Ｒ１の半導体基板１に第２アライメントマーク６を形成する。
【選択図】 図２

Description

本発明は半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタの製造方法に適用して好適なものである。
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
この非特許文献１に開示された方法では、ＳＯＩトランジスタとバルクトランジスタとを１つのウェハ内に同時に形成することができる。この場合、ＳｉＧｅ層をウェハ全面に成膜するのではなく、選択エピタキシャル成長にてＳＯＩトランジスタ形成領域にのみＳｉＧｅ層を成膜する。ここで、選択エピタキシャル成長にてＳＯＩトランジスタ形成領域にＳｉＧｅ層を成膜する場合、その後の工程でＳＯＩトランジスタ形成領域にマスク合わせを行うためのアライメントマークも、ＳｉＧｅ層の選択エピタキシャル成長にて形成される。そして、このアライメントマークを参照しながらＳＯＩトランジスタ形成領域にマスク合わせを行うことにより、ＳＯＩトランジスタ形成領域に形成されるデバイスの位置を規定することができる。
特開２００２−２９９５９１号公報 特開２０００−１２４０９２号公報 Ｔ．Ｓａｋａｉ ｅｔ ａｌ．"Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｂｏｎｄｉｎｇ Ｓｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎ"，Ｓ ｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＧｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０ −２３１，Ｍａｙ（２００４）
しかしながら、ＳＯＩトランジスタ形成領域にマスク合わせを行うためのアライメントマークはＳｉ／ＳｉＧｅ／Ｓｉ構造となっている。そして、このアライメントマークは、場合によっては大きな面積となり、ＳＯＩトランジスタ形成領域のＳｉＧｅをエッチング除去する際に、アライメントマークのＳｉＧｅが取りきれないことがある。そして、ＳｉＧｅがウェハ上に残存すると、その後の熱処理工程にてＧｅがＳＯＩ層に拡散し、ＳＯＩ層に形成されるデバイスの特性が劣化するだけでなく、半導体製造装置もＧｅで汚染され、その半導体製造装置にて処理される他のウェハにもＧｅ汚染が広がるという問題があった。
一方、Ｓｉ／ＳｉＧｅ／Ｓｉ構造のアライメントマークが小さく、ＳＯＩトランジスタ形成領域のＳｉＧｅをエッチング除去する際に、アライメントマークのＳｉＧｅが完全に除去される場合においても、ＳｉＧｅ層上のＳｉ層がリフトオフされ、パーティクルの原因になるという問題があった。
そこで、本発明の目的は、アライメントマークとして用いられる半導体層による汚染を抑制しつつ、半導体基板上にＳＯＩ構造を安価に形成することが可能な半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜をパターニングすることにより、前記半導体基板に設けられたアライメントマーク形成領域およびＳＯＩ構造形成領域の絶縁膜を選択的に除去する工程と、前記アライメントマーク形成領域および前記ＳＯＩ構造形成領域に第１半導体層をエピタキシャル成長にて選択的に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に選択的に成膜する工程と、前記第２半導体層が形成された後、前記半導体基板上の前記絶縁膜を除去する工程と、前記アライメントマーク形成領域の第２半導体層を第１アライメントマークとして位置合わせの基準として参照した上で、前記第２半導体層、前記第１半導体層および前記半導体基板を選択的にエッチングすることにより、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板を露出させる第１露出部を形成するとともに、前記アライメントマーク形成領域の前記第２半導体層および第１半導体層を除去し、前記アライメントマーク形成領域の第２半導体層および第１半導体層の位置で規定される第２アライメントマークを前記半導体基板に形成する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記支持体を形成した後、前記第２アライメントマークを位置合わせの基準として用いることにより、前記第１半導体層を露出させる第２露出部を形成する工程と、前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２アライメントマークを位置合わせの基準として用いることにより、第１ゲート絶縁膜を介して配置された第１ゲート電極を前記第２半導体層上に形成する工程と、前記第１ゲート電極を挟み込むように配置された第１ソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
これにより、アライメントマーク形成領域に形成された第１半導体層および第２半導体層を除去した上で、第１アライメントマークの位置に対応した第２アライメントマークをアライメントマーク形成領域に形成することが可能となる。このため、第２半導体層下の第１半導体層が除去された場合においても、第２半導体層がパーティクルの原因になることを防止することが可能となるとともに、第２半導体層下に空洞部が形成された後にウェハの熱処理が行われた場合においても、第１半導体層に含まれる成分にて第２半導体層が汚染されることを防止することができ、デバイスの特性の劣化を防止することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜をパターニングすることにより、前記半導体基板に設けられたアライメントマーク形成領域およびＳＯＩ構造形成領域の絶縁膜を選択的に除去する工程と、前記アライメントマーク形成領域および前記ＳＯＩ構造形成領域に第１半導体層をエピタキシャル成長にて選択的に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に選択的に成膜する工程と、前記第２半導体層が形成された後、前記半導体基板上の前記絶縁膜を除去する工程と、前記ＳＯＩ構造形成領域の第２半導体層、前記第１半導体層および前記半導体基板を選択的にエッチングすることにより、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記支持体を形成した後、前記アライメントマーク形成領域の第２半導体層を第１アライメントマークとして位置合わせの基準として参照した上で、前記支持体、前記第２半導体層、前記第１半導体層および前記半導体基板を選択的にエッチングすることにより、前記第１半導体層を露出させる第２露出部を形成するとともに、前記アライメントマーク形成領域の前記第２半導体層および第１半導体層を除去し、前記アライメントマーク形成領域の第２半導体層および第１半導体層の位置で規定される第２アライメントマークを前記半導体基板に形成する工程と、前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２アライメントマークを位置合わせの基準として用いることにより、第１ゲート絶縁膜を介して配置された第１ゲート電極を前記第２半導体層上に形成する工程と、前記第１ゲート電極を挟み込むように配置された第１ソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
これにより、アライメントマーク形成領域に形成された第１半導体層および第２半導体層を除去した上で、第１アライメントマークの位置に対応した第２アライメントマークをアライメントマーク形成領域に形成することが可能となる。このため、第２半導体層下の第１半導体層が除去された場合においても、第２半導体層がパーティクルの原因になることを防止することが可能となるとともに、第２半導体層下に空洞部が形成された後にウェハの熱処理が行われた場合においても、第１半導体層に含まれる成分にて第２半導体層が汚染されることを防止することができ、デバイスの特性の劣化を防止することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜をパターニングすることにより、前記半導体基板に設けられたアライメントマーク形成領域およびＳＯＩ構造形成領域の絶縁膜を選択的に除去する工程と、前記アライメントマーク形成領域および前記ＳＯＩ構造形成領域に第１半導体層をエピタキシャル成長にて選択的に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に選択的に成膜する工程と、前記第２半導体層が形成された後、前記半導体基板上の前記絶縁膜を除去する工程と、前記アライメントマーク形成領域の第２半導体層をアライメントマークとして位置合わせの基準として参照した上で、前記第２半導体層、前記第１半導体層および前記半導体基板を選択的にエッチングすることにより、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持するとともに、前記アライメントマーク形成領域の前記第１半導体層および第２半導体層を覆うように配置された支持体を形成する工程と、前記支持体を形成した後、前記アライメントマークを位置合わせの基準として用いることにより、前記第１半導体層を露出させる第２露出部を形成する工程と、前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記アライメントマークを位置合わせの基準として用いることにより、第１ゲート絶縁膜を介して配置された第１ゲート電極を前記第２半導体層上に形成する工程と、前記第１ゲート電極を挟み込むように配置された第１ソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
これにより、アライメントマーク形成領域に形成された第１半導体層および第２半導体層を支持体で覆ったまま、ＳＯＩ構造形成領域の第２半導体層下に空洞部を形成することが可能となる。このため、ＳＯＩ構造形成領域の第２半導体層下の第１半導体層が除去された場合においても、アライメントマーク形成領域の第２半導体層がパーティクルの原因になることを防止することが可能となるとともに、ＳＯＩ構造形成領域の第２半導体層下に空洞部が形成された後にウェハの熱処理が行われた場合においても、第１半導体層に含まれる成分にて第２半導体層が汚染されることを防止することができ、デバイスの特性の劣化を防止することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜をパターニングすることにより、前記半導体基板に設けられたアライメントマーク形成領域にアライメントマークを形成するとともに、前記半導体基板に設けられたＳＯＩ構造形成領域の第１絶縁膜を選択的に除去する工程と、前記アライメントマーク形成領域に形成されたアライメントマークを前記第１絶縁膜と屈折率の異なる第２絶縁膜で覆う工程と、前記ＳＯＩ構造形成領域に第１半導体層をエピタキシャル成長にて選択的に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に選択的に成膜する工程と、前記アライメントマーク形成領域のアライメントマークを位置合わせの基準として参照した上で、前記第２半導体層、前記第１半導体層および前記半導体基板を選択的にエッチングすることにより、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記支持体を形成した後、前記アライメントマークを位置合わせの基準として用いることにより、前記第１半導体層を露出させる第２露出部を形成する工程と、前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記アライメントマークを位置合わせの基準として用いることにより、第１ゲート絶縁膜を介して配置された第１ゲート電極を前記第２半導体層上に形成する工程と、前記第１ゲート電極を挟み込むように配置された第１ソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
これにより、第１半導体層および第２半導体層をアライメントマーク形成領域に形成することなく、ＳＯＩ構造形成領域の位置を規定するアライメントマークをアライメントマーク形成領域に形成することが可能となる。このため、第２半導体層下の第１半導体層が除去された場合においても、第２半導体層がパーティクルの原因になることを防止することが可能となるとともに、第２半導体層下に空洞部が形成された後にウェハの熱処理が行われた場合においても、第１半導体層に含まれる成分にて第２半導体層が汚染されることを防止することができ、デバイスの特性の劣化を防止することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板に設けられたバルク構造形成領域に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、前記第２ゲート電極を挟み込むように配置された第２ソース／ドレイン層を前記半導体基板に形成する工程とをさらに備えることを特徴とする。
これにより、第２半導体層の欠陥の発生を低減させつつ、半導体基板の一部の領域にＳＯＩ構造を形成することが可能となるとともに、半導体基板の他の領域にバルク構造を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板上に混載することができる。
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）〜図８（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図８（ｂ）は、図１（ａ）〜図８（ａ）のＡ１−Ａ１´〜Ａ８−Ａ８´線でそれぞれ切断した断面図、図１（ｃ）〜図８（ｃ）は、図１（ａ）〜図８（ａ）のＢ１−Ｂ１´〜Ｂ８−Ｂ８´線でそれぞれ切断した断面図である。
図１において、半導体基板１には、第１アライメントマークおよび第２アライメントマーク６を形成するアライメントマーク形成領域Ｒ１およびＳＯＩ構造を形成するＳＯＩ構造形成領域Ｒ２が設けられている。そして、熱酸化などの方法により半導体基板１上の全面に酸化膜２を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜２をパターニングすることにより、アライメントマーク形成領域Ｒ１に第１アライメントマークを配置するための開口部Ｋ１を形成するとともに、ＳＯＩ構造形成領域Ｒ２にＳＯＩ構造を配置するための開口部Ｋ２を形成する。そして、選択エピタキシャル成長を行うことにより、ＳＯＩ構造形成領域Ｒ２に第１半導体層３ａおよび第２半導体層４ａを順次形成するとともに、アライメントマーク形成領域Ｒ１に第１半導体層３ｂおよび第２半導体層４ｂを順次形成する。
ここで、選択エピタキシャル成長では、第１半導体層３ａ、３ｂおよび第２半導体層４ａ、４ｂをそれぞれ形成するための原料ガスを供給しながら、熱ＣＶＤにて第１半導体層３ａ、３ｂおよび第２半導体層４ａ、４ｂが成膜される。そして、開口部Ｋ１、Ｋ２を介して露出された半導体基板１上には、第１半導体層３ａ３ｂおよび第２半導体層４ａ、４ｂとして単結晶半導体層を成膜させることができる。ここで、単結晶半導体層を半導体基板１上に成膜させる時に、アモルファス半導体層が酸化膜２上に成膜するが、アモルファス半導体層を塩素ガスなどに晒すことにより、半導体基板１上に成膜された単結晶半導体層を残したまま、アモルファス半導体層を分解除去することができる。このため、選択エピタキシャル成長を行うことにより、開口部Ｋ１、Ｋ２を介して露出された半導体基板１上に第１半導体層３ａ、３ｂおよび第２半導体層４ａ、４ｂをそれぞれ形成することができる。
なお、第１半導体層３ａ、３ｂは、半導体基板１および第２半導体層４ａ、４ｂよりもエッチングレートが大きな材質を用いることができ、半導体基板１、第１半導体層３ａ、３ｂおよび第２半導体層４ａ、４ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層３ａ、３ｂとしてＳｉＧｅ、第２半導体層４ａ、４ｂとしてＳｉを用いることが好ましい。これにより、第１半導体層３ａ、３ｂと第２半導体層４ａ、４ｂとの間の格子整合をとることを可能としつつ、第１半導体層３ａ、３ｂと第２半導体層４ａ、４ｂとの間の選択比を確保することができる。なお、第１半導体層３ａ、３ｂとしては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層３ａ、３ｂの代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層３ａ、３ｂおよび第２半導体層４ａ、４ｂの膜厚は、例えば、１〜１００ｎｍ程度とすることができる。
次に、図２に示すように、第１半導体層３ａ、３ｂおよび第２半導体層４ａ、４ｂを形成した後、半導体基板１に存在する酸化膜２を除去する。そして、フォトリソグラフィー技術を用いることにより、ＳＯＩ構造形成領域Ｒ２の第２半導体層４ａの一部を露出させるための開口部５ａが設けられるとともに、アライメントマーク形成領域Ｒ１を露出させる開口部５ｂが設けられたレジストパターン５を半導体基板１上に形成する。ここで、開口部５ａ、５ｂが設けられたレジストパターン５を半導体基板１上に形成する場合、第１半導体層３ｂおよび第２半導体層４ｂから構成される第１アライメントマークの位置を基準として露光用マスクの位置合わせを行うことができる。
次に、図３に示すように、レジストパターン５をマスクとして半導体基板１、第２半導体層４ａおよび第１半導体層３ａをエッチングすることにより、ＳＯＩ構造形成領域Ｒ２の半導体基板１の一部を露出させる開口部７を形成するとともに、アライメントマーク形成領域Ｒ１の第２半導体層４ｂおよび第１半導体層３ｂを除去した上で、アライメントマーク形成領域Ｒ１の半導体基板１に第２アライメントマーク６を形成する。そして、ＳＯＩ構造形成領域Ｒ２に開口部７を形成するとともに、アライメントマーク形成領域Ｒ１に第２アライメントマーク６を形成すると、レジストパターン５を除去する。ここで、アライメントマーク形成領域Ｒ１の半導体基板１は、第２半導体層４ｂおよび第１半導体層３ｂをマスクとしてエッチングされるので、第２アライメントマーク６の配置位置は、第２半導体層４ｂおよび第１半導体層３ｂの配置位置に自己整合的に対応させることができる。
なお、ＳＯＩ構造形成領域Ｒ２の半導体基板１の一部を露出させる場合、半導体基板１の表面でエッチングを止めるようにしてもよいし、半導体基板１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、開口部７の配置位置は、第２半導体層４ａの素子分離領域の一部に対応させることができる。
次に、図４に示すように、ＣＶＤなどの方法により半導体基板１上の全面に支持体８を成膜する。なお、支持体８は、開口部７内における第１半導体層３ａおよび第２半導体層４ａの側壁にも成膜され、第２半導体層４ａを半導体基板１上で支持することができる。また、支持体８の材質としては、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いることができる。あるいは、支持体８の材質として、多結晶シリコンや単結晶シリコンなどの半導体を用いるようにしてもよい。
次に、図５に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体８、第２半導体層４ａおよび第１半導体層３ａをパターニングすることにより、ＳＯＩ構造形成領域Ｒ２の第１半導体層３ａの一部を露出させる露出面９を形成する。ここで、半導体層３ａの一部を露出させる露出面９を形成する場合、アライメントマーク形成領域Ｒ１に形成された第２アライメントマーク６の位置を基準としてフォトリソグラフィー工程における露光用マスクの位置合わせを行うことができる。
なお、露出面９の配置位置は、第２半導体層４ａの素子分離領域の一部に対応させることができる。また、ＳＯＩ構造形成領域Ｒ２の第１半導体層３ａの一部を露出させる場合、第１半導体層３ａの表面でエッチングを止めるようにしてもよいし、第１半導体層３ａをオーバーエッチングして第１半導体層３ａに凹部を形成するようにしてもよい。あるいは、露出面９が形成される第１半導体層３ａを貫通させて半導体基板１の表面を露出させるようにしてもよい。ここで、第１半導体層３ａのエッチングを途中で止めることにより、ＳＯＩ構造形成領域Ｒ２の半導体基板１の表面が露出されることを防止することができる。このため、第１半導体層３ａをエッチング除去する際に、ＳＯＩ構造形成領域Ｒ２の半導体基板１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、ＳＯＩ構造形成領域Ｒ２の半導体基板１のオーバーエッチングを抑制することができる。
次に、図６に示すように、露出面９を介してエッチングガスまたはエッチング液を第１半導体層３ａに接触させることにより、第１半導体層３ａをエッチング除去し、半導体基板１と第２半導体層４ａとの間に空洞部１０を形成する。
ここで、開口部７内に支持体８を設けることにより、第１半導体層３ａが除去された場合においても、第２半導体層４ａを半導体基板１上で支持することが可能となるとともに、開口部７とは別に露出面９を設けることにより、第１半導体層３ａ上に第２半導体層４ａが積層された場合においても、第２半導体層４ａ下の第１半導体層３ａにエッチングガスまたはエッチング液を接触させることが可能となる。
このため、第２半導体層４ａの欠陥の発生を低減させつつ、第２半導体層４ａを絶縁体上に配置することが可能となり、第２半導体層４ａの品質を損なうことなく、第２半導体層４ａ半導体基板１との間の絶縁を図ることが可能となる。
なお、半導体基板１および第２半導体層４ａがＳｉ、第１半導体層３ａがＳｉＧｅの場合、第１半導体層３ａのエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層４ａのオーバーエッチングを抑制しつつ、第１半導体層３ａを除去することが可能となる。また、第１半導体層３ａのエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
また、第１半導体層３ａをエッチング除去する前に、陽極酸化などの方法により第１半導体層３ａを多孔質化するようにしてもよいし、第１半導体層３ａにイオン注入を行うことにより、第１半導体層３ａをアモルファス化するようにしてもよい。これにより、第１半導体層３ａのエッチングレートを増大させることが可能となり、第２半導体層４ａのオーバーエッチングを抑制しつつ、第１半導体層３ａのエッチング面積を拡大することができる。
次に、図７に示すように、半導体基板１および第２半導体層４ａの熱酸化を行うことにより、半導体基板１と第２半導体層４ａとの間の空洞部１０に埋め込み絶縁層１１を形成する。なお、空洞部１０に埋め込み絶縁層１１を形成した後、１０００℃以上の高温アニールを行うようにしてもよい。これにより、支持体８をリフローさせることが可能となり、第２半導体層４ａを上から押さえつける応力かかり、埋め込み絶縁層１１を隙間なく形成することが出来る。また、埋め込み絶縁層１１は空洞部１０を全て埋めるように形成しても良いし、空洞部１０が一部残るように形成しても良い。
また、図７の方法では、半導体基板１および第２半導体層４ａの熱酸化を行うことにより、半導体基板１と第２半導体層４ａとの間の空洞部１０に埋め込み絶縁層１１を形成する方法について説明したが、ＣＶＤ法にて半導体基板１と第２半導体層４ａとの間の空洞部１０に絶縁膜を成膜させることにより、半導体基板１と第２半導体層４ａとの間の空洞部１０を埋め込み絶縁層１１で埋め込むようにしてもよい。これにより、第２半導体層４ａの膜減りを防止しつつ、半導体基板１と第２半導体層４ａとの間の空洞部１０を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層４ａの裏面側に配置される埋め込み絶縁層１１の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層４ａの裏面側の寄生容量を低減させることができる。
なお、埋め込み絶縁層１１の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケートグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層１１として、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
次に、図８に示すように、エッチバックまたはＣＭＰ（化学的機械的研磨）などの方法を必要に応じて併用しながら、フォトリソグラフィー技術およびエッチング技術を用いて支持体８をエッチングすることにより、ＳＯＩ構造形成領域Ｒ２の第２半導体層４ａの表面を露出させる。
そして、第２半導体層４ａの表面の熱酸化を行うことにより、第２半導体層４ａの表面にゲート絶縁膜２０を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２０が形成された第２半導体層４ａ上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層４ａ上にゲート電極２１を形成する。ここで、ゲート電極２１を形成する場合、アライメントマーク形成領域Ｒ１に形成された第２アライメントマーク６の位置を基準としてフォトリソグラフィー工程における露光用マスクの位置合わせを行うことができる。
次に、ゲート電極２１をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層４ａ内にイオン注入することにより、ゲート電極２１の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層４ａに形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層４ａ上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２１の側壁にサイドウォール２２をそれぞれ形成する。そして、ゲート電極２１およびサイドウォール２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層４ａ内にイオン注入することにより、サイドウォール２２の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２３ａ、２３ｂを第２半導体層４ａに形成する。
これにより、アライメントマーク形成領域Ｒ１に形成された第１半導体層３ｂおよび第２半導体層４ｂを除去した上で、第１アライメントマークの位置に対応した第２アライメントマーク６をアライメントマーク形成領域Ｒ１に形成することが可能となる。このため、ＳＯＩ構造形成領域Ｒ２の第２半導体層４ａ下の第１半導体層３ａが除去された場合においても、アライメントマーク形成領域Ｒ１の第２半導体層４ｂがパーティクルの原因になることを防止することが可能となるとともに、ＳＯＩ構造形成領域Ｒ２の第２半導体層４ａ下に空洞部１０が形成された後にウェハの熱処理が行われた場合においても、第１半導体層３ａ、３ｂに含まれる成分にて第２半導体層４ａが汚染されることを防止することができ、デバイスの特性の劣化を防止することが可能となる。
なお、上述した実施形態では、ＳＯＩ構造形成領域Ｒ２にＳＯＩトランジスタを形成する方法について説明したが、ＳＯＩ構造形成領域Ｒ２にはＳＯＩトランジスタを形成するとともに、半導体基板１にはバルクトランジスタを形成するようにしてもよい。これにより、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一半導体基板１上に形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板１上に混載することができる。
図９（ａ）〜図１４（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図９（ｂ）〜図１４（ｂ）は、図９（ａ）〜図１４（ａ）のＡ１１−Ａ１１´〜Ａ１６−Ａ１６´線でそれぞれ切断した断面図、図９（ｃ）〜図１４（ｃ）は、図９（ａ）〜図１４（ａ）のＢ１１−Ｂ１１´〜Ｂ１６−Ｂ１６´線でそれぞれ切断した断面図である。
図９において、半導体基板３１には、第１アライメントマークおよび第２アライメントマーク３６を形成するアライメントマーク形成領域Ｒ１１およびＳＯＩ構造を形成するＳＯＩ構造形成領域Ｒ１２が設けられている。そして、熱酸化などの方法により半導体基板３１上の全面に酸化膜３２を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜３２をパターニングすることにより、アライメントマーク形成領域Ｒ１１に第１アライメントマークを配置するための開口部Ｋ１１を形成するとともに、ＳＯＩ構造形成領域Ｒ１２にＳＯＩ構造を配置するための開口部Ｋ１２を形成する。そして、選択エピタキシャル成長を行うことにより、ＳＯＩ構造形成領域Ｒ１２に第１半導体層３３ａおよび第２半導体層３４ａを順次形成するとともに、アライメントマーク形成領域Ｒ１１に第１半導体層３３ｂおよび第２半導体層３４ｂを順次形成する。
次に、図１０に示すように、第１半導体層３３ａ、３３ｂおよび第２半導体層３４ａ、３４ｂを形成した後、半導体基板３１に存在する酸化膜３２を除去する。そして、フォトリソグラフィー技術を用いることにより、ＳＯＩ構造形成領域Ｒ１２の第２半導体層３４ａの一部を露出させるための開口部３５ａが設けられたレジストパターン３５を半導体基板３１上に形成する。ここで、開口部３５ａが設けられたレジストパターン３５を半導体基板３１上に形成する場合、第１半導体層３３ｂおよび第２半導体層３４ｂから構成される第１アライメントマークの位置を基準として露光用マスクの位置合わせを行うことができる。
次に、図１１に示すように、レジストパターン３５をマスクとして第２半導体層３４ａおよび第１半導体層３３ａをエッチングすることにより、ＳＯＩ構造形成領域Ｒ１２の半導体基板３１の一部を露出させる開口部３７を形成する。そして、ＳＯＩ構造形成領域Ｒ１２に開口部３７を形成すると、レジストパターン３５を除去する。
次に、図１２に示すように、ＣＶＤなどの方法により半導体基板３１上の全面に支持体３８を成膜する。なお、支持体３８は、開口部３７内における第１半導体層３３ａおよび第２半導体層３４ａの側壁にも成膜され、第２半導体層３４ａを半導体基板３１上で支持することができる。
次に、図１３に示すように、フォトリソグラフィー技術を用いることにより、ＳＯＩ構造形成領域Ｒ１２の第２半導体層３４ａの一部を露出させるための開口部３５ａ´が設けられるとともに、アライメントマーク形成領域Ｒ１１を露出させる開口部３５ｂ´が設けられたレジストパターン３５´を半導体基板３１上に形成する。ここで、開口部３５ａ´、３５ｂ´が設けられたレジストパターン３５´を半導体基板３１上に形成する場合、第１半導体層３３ｂおよび第２半導体層３４ｂから構成される第１アライメントマークの位置を基準として露光用マスクの位置合わせを行うことができる。
次に、図１４に示すように、ジストパターン３５´をマスクとして半導体基板３１、支持体３８、第２半導体層３４ａおよび第１半導体層３３ａをエッチングすることにより、ＳＯＩ構造形成領域Ｒ１２の第１半導体層３３ａの一部を露出させる露出面３９を形成するとともに、アライメントマーク形成領域Ｒ１１の第２半導体層３４ｂおよび第１半導体層３３ｂを除去した上で、アライメントマーク形成領域Ｒ１１の半導体基板３１に第２アライメントマーク３６を形成する。そして、ＳＯＩ構造形成領域Ｒ２２に開口部３７を形成するとともに、アライメントマーク形成領域Ｒ２１に第２アライメントマーク３６を形成すると、レジストパターン３５´を除去する。ここで、開口部３５ａ´、３５ｂ´が設けられたレジストパターン３５´を半導体基板３１上に形成する場合、第１半導体層３３ｂおよび第２半導体層３４ｂから構成される第１アライメントマークの位置を基準として露光用マスクの位置合わせを行うことができる。なお、アライメントマーク形成領域Ｒ１１の半導体基板３１は、第２半導体層３４ｂおよび第１半導体層３３ｂをマスクとしてエッチングされるので、第２アライメントマーク３６の配置位置は、第２半導体層３４ｂおよび第１半導体層３３ｂの配置位置に自己整合的に対応させることができる。
次に、図６〜図８と同様の工程を経ることにより、第２半導体層３４ａ下の第１半導体層３３ａを除去し、第２半導体層３４ａ下に埋め込み絶縁層を形成するとともに、第２半導体層３４ａにトランジスタなどのデバイスを形成することができる。
これにより、アライメントマーク形成領域Ｒ１１に形成された第１半導体層３３ｂおよび第２半導体層３４ｂを除去した上で、第１アライメントマークの位置に対応した第２アライメントマーク３６をアライメントマーク形成領域Ｒ１１に形成することが可能となる。このため、ＳＯＩ構造形成領域Ｒ１２の第２半導体層３４ａ下の第１半導体層３３ａが除去された場合においても、アライメントマーク形成領域Ｒ１１の第２半導体層３４ｂがパーティクルの原因になることを防止することが可能となるとともに、ＳＯＩ構造形成領域Ｒ１２の第２半導体層３４ａ下に空洞部が形成された後にウェハの熱処理が行われた場合においても、第１半導体層３３ａ、３３ｂに含まれる成分にて第２半導体層３４ａが汚染されることを防止することができ、デバイスの特性の劣化を防止することが可能となる。
図１５（ａ）〜図２０（ａ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す平面図、図１５（ｂ）〜図２０（ｂ）は、図１５（ａ）〜図２０（ａ）のＡ２１−Ａ２１´〜Ａ２６−Ａ２６´線でそれぞれ切断した断面図、図１５（ｃ）〜図２０（ｃ）は、図１５（ａ）〜図２０（ａ）のＢ２１−Ｂ２１´〜Ｂ２６−Ｂ２６´線でそれぞれ切断した断面図である。
図１５において、半導体基板５１には、アライメントマークを形成するアライメントマーク形成領域Ｒ２１およびＳＯＩ構造を形成するＳＯＩ構造形成領域Ｒ２２が設けられている。そして、熱酸化などの方法により半導体基板５１上の全面に酸化膜５２を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜５２をパターニングすることにより、アライメントマーク形成領域Ｒ２１にアライメントマークを配置するための開口部Ｋ２１を形成するとともに、ＳＯＩ構造形成領域Ｒ２２にＳＯＩ構造を配置するための開口部Ｋ２２を形成する。そして、選択エピタキシャル成長を行うことにより、ＳＯＩ構造形成領域Ｒ２２に第１半導体層５３ａおよび第２半導体層５４ａを順次形成するとともに、アライメントマーク形成領域Ｒ２１に第１半導体層５３ｂおよび第２半導体層５４ｂを順次形成する。
次に、図１６に示すように、第１半導体層５３ａ、５３ｂおよび第２半導体層５４ａ、５４ｂを形成した後、半導体基板５１に存在する酸化膜５２を除去する。そして、フォトリソグラフィー技術を用いることにより、ＳＯＩ構造形成領域Ｒ２２の第２半導体層５４ａの一部を露出させるための開口部５５ａが設けられたレジストパターン５５を半導体基板５１上に形成する。ここで、開口部５５ａが設けられたレジストパターン５５を半導体基板５１上に形成する場合、第１半導体層５３ｂおよび第２半導体層５４ｂから構成されるアライメントマークの位置を基準として露光用マスクの位置合わせを行うことができる。
次に、図１７に示すように、レジストパターン５５をマスクとして第２半導体層５４ａおよび第１半導体層５３ａをエッチングすることにより、ＳＯＩ構造形成領域Ｒ２２の半導体基板５１の一部を露出させる開口部５７を形成する。そして、ＳＯＩ構造形成領域Ｒ２２に開口部５７を形成すると、レジストパターン５５を除去する。
次に、図１８に示すように、ＣＶＤなどの方法により、第１半導体層５３ｂおよび第２半導体層５４ｂが覆われるように半導体基板５１上の全面に支持体５８を成膜する。なお、支持体５８は、開口部５７内における第１半導体層５３ａおよび第２半導体層５４ａの側壁にも成膜され、第２半導体層５４ａを半導体基板５１上で支持することができる。
次に、図１９に示すように、フォトリソグラフィー技術を用いることにより、ＳＯＩ構造形成領域Ｒ２２の第２半導体層５４ａの一部を露出させるための開口部５５ａ´が設けられたレジストパターン５５´を半導体基板５１上に形成する。ここで、開口部５５ａ´が設けられたレジストパターン５５´を半導体基板５１上に形成する場合、第１半導体層５３ｂおよび第２半導体層５４ｂから構成されるアライメントマークの位置を基準として露光用マスクの位置合わせを行うことができる。
次に、図２０に示すように、ジストパターン５５´をマスクとして支持体５８、第２半導体層５４ａおよび第１半導体層５３ａをエッチングすることにより、ＳＯＩ構造形成領域Ｒ２２の第１半導体層５３ａの一部を露出させる露出面５９を形成する。そして、ＳＯＩ構造形成領域Ｒ２２に露出面５９を形成すると、レジストパターン５５´を除去する。
次に、図６〜図８と同様の工程を経ることにより、第２半導体層５４ａ下の第１半導体層５３ａを除去し、第２半導体層５４ａ下に埋め込み絶縁層を形成するとともに、第２半導体層５４ａにトランジスタなどのデバイスを形成することができる。
これにより、アライメントマーク形成領域Ｒ２１に形成された第１半導体層５３ｂおよび第２半導体層５４ｂを支持体５８で覆ったまま、ＳＯＩ構造形成領域Ｒ２２の第２半導体層５４ａ下に空洞部を形成することが可能となる。このため、ＳＯＩ構造形成領域Ｒ２２の第２半導体層５４ａ下の第１半導体層５３ａが除去された場合においても、アライメントマーク形成領域Ｒ２１の第２半導体層５４ａがパーティクルの原因になることを防止することが可能となるとともに、ＳＯＩ構造形成領域Ｒ２２の第２半導体層５４ａ下に空洞部が形成された後にウェハの熱処理が行われた場合においても、第１半導体層５３ａ、５３ｂに含まれる成分にて第２半導体層５４ａが汚染されることを防止することができ、デバイスの特性の劣化を防止することが可能となる。
図２１（ａ）および図２２（ａ）は、本発明の第４実施形態に係る半導体装置の製造方法を示す平面図、図２１（ｂ）および図２２（ｂ）は、図２１（ａ）および図２２（ａ）のＡ３１−Ａ３１´〜Ａ３２−Ａ３２´線でそれぞれ切断した断面図、図２１（ｃ）および図２２（ｃ）は、図２１（ａ）および図２２（ａ）のＢ３１−Ｂ３１´〜Ｂ３２−Ｂ３２´線でそれぞれ切断した断面図である。
図２１において、半導体基板７１には、アライメントマーク７６を形成するアライメントマーク形成領域Ｒ３１およびＳＯＩ構造を形成するＳＯＩ構造形成領域Ｒ３２が設けられている。そして、熱酸化などの方法により半導体基板７１上の全面に酸化膜７２を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜７２をパターニングすることにより、アライメントマーク形成領域Ｒ３１にアライメントマーク７１となる開口部Ｋ３１を形成するとともに、ＳＯＩ構造形成領域Ｒ２にＳＯＩ構造を配置するための開口部Ｋ３２を形成する。
そして、ＣＶＤ法などの方法により、半導体基板７１上の全面に絶縁膜７５を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて絶縁膜７５をパターニングすることにより、開口部Ｋ３１が覆われたままによるようにしてＳＯＩ構造形成領域Ｒ３２の絶縁膜７５を除去する。なお、絶縁膜７５としては、酸化膜７２と屈折率が異なる材質を用いることが好ましく、例えば、シリコン窒化膜を用いることができる。ここで、絶縁膜７５として酸化膜７２と屈折率が異なる材質を用いることにより、アライメントマーク７１を絶縁膜７５で覆った場合においても、アライメントマーク７１の形状が見えなくなることを防止することができる。
次に、図２２に示すように、選択エピタキシャル成長を行うことにより、ＳＯＩ構造形成領域Ｒ３２に第１半導体層７３ａおよび第２半導体層７４ａを順次形成する。ここで、開口部Ｋ３１を絶縁膜７５で覆ってから選択エピタキシャル成長を行うことにより、アライメントマーク形成領域Ｒ３１に第１半導体層７３ａおよび第２半導体層７４ａが成膜されることを防止することができ、ＳＯＩ構造形成領域Ｒ３２にのみ第１半導体層７３ａおよび第２半導体層７４ａを成膜することができる。
次に、図２〜図８と同様の工程を経ることにより、第２半導体層７４ａ下の第１半導体層７３ａを除去し、第２半導体層７４ａ下に埋め込み絶縁層を形成するとともに、第２半導体層７４ａにトランジスタなどのデバイスを形成することができる。
これにより、第１半導体層７３ａおよび第２半導体層７４ａをアライメントマーク形成領域Ｒ３１に形成することなく、ＳＯＩ構造形成領域Ｒ３２の位置を規定するアライメントマークをアライメントマーク形成領域Ｒ３１に形成することが可能となる。このため、第２半導体層７４ａ下の第１半導体層７３ａが除去された場合においても、第２半導体層７４ａがパーティクルの原因になることを防止することが可能となるとともに、第２半導体層７４ａ下に空洞部が形成された後にウェハの熱処理が行われた場合においても、第１半導体層７３ａに含まれる成分にて第２半導体層７４ａが汚染されることを防止することができ、デバイスの特性の劣化を防止することが可能となる。
本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第３実施形態に係る半導体装置の製造方法を示す図。 本発明の第３実施形態に係る半導体装置の製造方法を示す図。 本発明の第３実施形態に係る半導体装置の製造方法を示す図。 本発明の第３実施形態に係る半導体装置の製造方法を示す図。 本発明の第３実施形態に係る半導体装置の製造方法を示す図。 本発明の第３実施形態に係る半導体装置の製造方法を示す図。 本発明の第４実施形態に係る半導体装置の製造方法を示す図。 本発明の第４実施形態に係る半導体装置の製造方法を示す図。
符号の説明
Ｒ１、Ｒ１１、Ｒ２１、Ｒ３１ アライメントマーク形成領域Ｒ１、Ｒ１２、Ｒ２２、Ｒ３２ ＳＯＩ構造形成領域、Ｋ１、Ｋ２、Ｋ１１、Ｋ１２、Ｋ２１、Ｋ２２、Ｋ３１、Ｋ３２ 開口部、１、３１、５１、７１ 半導体基板、２、３２、５２、７２ 酸化膜、３ａ、３ｂ、３３ａ、３３ｂ、５３ａ、５３ｂ、７３ 第１半導体層、４ａ、４ｂ、３４ａ、３４ｂ、５４ａ、５４ｂ、７４ 第２半導体層、５、３５、３５´、５５ レジストパターン、５ａ、５ｂ、７、３５ａ、３５ａ´、３５ｂ´、３７、５５ａ、５７ 開口部、６、３６ 第２アライメントマーク、８、３８、５８ 支持体、９、３９、５９ 露出面、１０ 空洞部、１１ 埋め込み絶縁層、２０ ゲート絶縁膜、２１ ゲート電極、２２ サイドウォールスペーサ、２３ａ、２３ｂ ソース／ドレイン層、７５ 絶縁膜

Claims (5)

  1. 半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜をパターニングすることにより、前記半導体基板に設けられたアライメントマーク形成領域およびＳＯＩ構造形成領域の絶縁膜を選択的に除去する工程と、
    前記アライメントマーク形成領域および前記ＳＯＩ構造形成領域に第１半導体層をエピタキシャル成長にて選択的に成膜する工程と、
    前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に選択的に成膜する工程と、
    前記第２半導体層が形成された後、前記半導体基板上の前記絶縁膜を除去する工程と、
    前記アライメントマーク形成領域の第２半導体層を第１アライメントマークとして位置合わせの基準として参照した上で、前記第２半導体層、前記第１半導体層および前記半導体基板を選択的にエッチングすることにより、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板を露出させる第１露出部を形成するとともに、前記アライメントマーク形成領域の前記第２半導体層および第１半導体層を除去し、前記アライメントマーク形成領域の第２半導体層および第１半導体層の位置で規定される第２アライメントマークを前記半導体基板に形成する工程と、
    前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
    前記支持体を形成した後、前記第２アライメントマークを位置合わせの基準として用いることにより、前記第１半導体層を露出させる第２露出部を形成する工程と、
    前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
    前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
    前記第２アライメントマークを位置合わせの基準として用いることにより、第１ゲート絶縁膜を介して配置された第１ゲート電極を前記第２半導体層上に形成する工程と、
    前記第１ゲート電極を挟み込むように配置された第１ソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
  2. 半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜をパターニングすることにより、前記半導体基板に設けられたアライメントマーク形成領域およびＳＯＩ構造形成領域の絶縁膜を選択的に除去する工程と、
    前記アライメントマーク形成領域および前記ＳＯＩ構造形成領域に第１半導体層をエピタキシャル成長にて選択的に成膜する工程と、
    前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に選択的に成膜する工程と、
    前記第２半導体層が形成された後、前記半導体基板上の前記絶縁膜を除去する工程と、
    前記ＳＯＩ構造形成領域の第２半導体層、前記第１半導体層および前記半導体基板を選択的にエッチングすることにより、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、
    前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
    前記支持体を形成した後、前記アライメントマーク形成領域の第２半導体層を第１アライメントマークとして位置合わせの基準として参照した上で、前記支持体、前記第２半導体層、前記第１半導体層および前記半導体基板を選択的にエッチングすることにより、前記第１半導体層を露出させる第２露出部を形成するとともに、前記アライメントマーク形成領域の前記第２半導体層および第１半導体層を除去し、前記アライメントマーク形成領域の第２半導体層および第１半導体層の位置で規定される第２アライメントマークを前記半導体基板に形成する工程と、
    前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
    前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
    前記第２アライメントマークを位置合わせの基準として用いることにより、第１ゲート絶縁膜を介して配置された第１ゲート電極を前記第２半導体層上に形成する工程と、
    前記第１ゲート電極を挟み込むように配置された第１ソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
  3. 半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜をパターニングすることにより、前記半導体基板に設けられたアライメントマーク形成領域およびＳＯＩ構造形成領域の絶縁膜を選択的に除去する工程と、
    前記アライメントマーク形成領域および前記ＳＯＩ構造形成領域に第１半導体層をエピタキシャル成長にて選択的に成膜する工程と、
    前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に選択的に成膜する工程と、
    前記第２半導体層が形成された後、前記半導体基板上の前記絶縁膜を除去する工程と、
    前記アライメントマーク形成領域の第２半導体層をアライメントマークとして位置合わせの基準として参照した上で、前記第２半導体層、前記第１半導体層および前記半導体基板を選択的にエッチングすることにより、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、
    前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持するとともに、前記アライメントマーク形成領域の前記第１半導体層および第２半導体層を覆うように配置された支持体を形成する工程と、
    前記支持体を形成した後、前記アライメントマークを位置合わせの基準として用いることにより、前記第１半導体層を露出させる第２露出部を形成する工程と、
    前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
    前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
    前記アライメントマークを位置合わせの基準として用いることにより、第１ゲート絶縁膜を介して配置された第１ゲート電極を前記第２半導体層上に形成する工程と、
    前記第１ゲート電極を挟み込むように配置された第１ソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
  4. 半導体基板上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜をパターニングすることにより、前記半導体基板に設けられたアライメントマーク形成領域にアライメントマークを形成するとともに、前記半導体基板に設けられたＳＯＩ構造形成領域の第１絶縁膜を選択的に除去する工程と、
    前記アライメントマーク形成領域に形成されたアライメントマークを前記第１絶縁膜と屈折率の異なる第２絶縁膜で覆う工程と、
    前記ＳＯＩ構造形成領域に第１半導体層をエピタキシャル成長にて選択的に成膜する工程と、
    前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に選択的に成膜する工程と、
    前記アライメントマーク形成領域のアライメントマークを位置合わせの基準として参照した上で、前記第２半導体層、前記第１半導体層および前記半導体基板を選択的にエッチングすることにより、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、
    前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
    前記支持体を形成した後、前記アライメントマークを位置合わせの基準として用いることにより、前記第１半導体層を露出させる第２露出部を形成する工程と、
    前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
    前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
    前記アライメントマークを位置合わせの基準として用いることにより、第１ゲート絶縁膜を介して配置された第１ゲート電極を前記第２半導体層上に形成する工程と、
    前記第１ゲート電極を挟み込むように配置された第１ソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
  5. 前記半導体基板に設けられたバルク構造形成領域に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
    前記第２ゲート電極を挟み込むように配置された第２ソース／ドレイン層を前記半導体基板に形成する工程とをさらに備えることを特徴とする請求項１から４のいずれか１項記載の半導体装置の製造方法。
JP2005094776A 2005-03-29 2005-03-29 半導体装置の製造方法 Expired - Fee Related JP4029885B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005094776A JP4029885B2 (ja) 2005-03-29 2005-03-29 半導体装置の製造方法
US11/393,211 US7465641B2 (en) 2005-03-29 2006-03-29 Method for manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005094776A JP4029885B2 (ja) 2005-03-29 2005-03-29 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006278658A true JP2006278658A (ja) 2006-10-12
JP4029885B2 JP4029885B2 (ja) 2008-01-09

Family

ID=37071103

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005094776A Expired - Fee Related JP4029885B2 (ja) 2005-03-29 2005-03-29 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US7465641B2 (ja)
JP (1) JP4029885B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011135060A (ja) * 2009-11-26 2011-07-07 Sumitomo Chemical Co Ltd 半導体基板及び半導体基板の製造方法
WO2019230206A1 (ja) * 2018-05-30 2019-12-05 住友電気工業株式会社 炭化珪素半導体装置の製造方法
CN112505964A (zh) * 2020-11-20 2021-03-16 合肥鑫晟光电科技有限公司 发光基板及其制备方法、显示装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4330168B2 (ja) 2005-09-06 2009-09-16 キヤノン株式会社 モールド、インプリント方法、及びチップの製造方法
JP2007158295A (ja) * 2005-11-10 2007-06-21 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2007165677A (ja) * 2005-12-15 2007-06-28 Seiko Epson Corp 半導体基板の製造方法及び半導体装置
US8017505B2 (en) * 2006-11-30 2011-09-13 Seiko Epson Corporation Method for manufacturing a semiconductor device
JP2008153532A (ja) * 2006-12-19 2008-07-03 Seiko Epson Corp 半導体装置の製造方法
JP4349421B2 (ja) * 2007-02-28 2009-10-21 セイコーエプソン株式会社 半導体装置の製造方法
US8278770B2 (en) * 2007-11-26 2012-10-02 Macronix International Co., Ltd. Overlay mark
US8664077B2 (en) * 2012-02-14 2014-03-04 Nanya Technology Corp. Method for forming self-aligned overlay mark
JP5933289B2 (ja) * 2012-02-23 2016-06-08 三菱電機株式会社 Ｓｏｉウエハおよびその製造方法
US9202788B2 (en) 2013-10-02 2015-12-01 Taiwan Semiconductor Manufacturing Company Limited Multi-layer semiconductor device structure
US10109474B1 (en) * 2017-05-23 2018-10-23 United Microelectronics Corp. Method for fabricating handling wafer
CN113467188B (zh) * 2020-03-30 2022-05-13 长鑫存储技术有限公司 半导体结构及其制备方法
JP7548021B2 (ja) 2021-01-12 2024-09-10 株式会社デンソー 炭化珪素半導体装置の製造方法
US12033951B2 (en) * 2021-05-07 2024-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark structure and method for making

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
KR100543393B1 (ko) * 2000-03-09 2006-01-20 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법
JP2002299591A (ja) 2001-03-30 2002-10-11 Toshiba Corp 半導体装置
US6815308B2 (en) * 2002-08-15 2004-11-09 Micron Technology, Inc. Use of a dual-tone resist to form photomasks including alignment mark protection, intermediate semiconductor device structures and bulk semiconductor device substrates

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011135060A (ja) * 2009-11-26 2011-07-07 Sumitomo Chemical Co Ltd 半導体基板及び半導体基板の製造方法
WO2019230206A1 (ja) * 2018-05-30 2019-12-05 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JPWO2019230206A1 (ja) * 2018-05-30 2021-06-24 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP7230909B2 (ja) 2018-05-30 2023-03-01 住友電気工業株式会社 炭化珪素半導体装置の製造方法
CN112505964A (zh) * 2020-11-20 2021-03-16 合肥鑫晟光电科技有限公司 发光基板及其制备方法、显示装置

Also Published As

Publication number Publication date
US7465641B2 (en) 2008-12-16
US20060223271A1 (en) 2006-10-05
JP4029885B2 (ja) 2008-01-09

Similar Documents

Publication Publication Date Title
JP4029885B2 (ja) 半導体装置の製造方法
JP4644577B2 (ja) 半導体装置および半導体装置の製造方法
JP2006253181A (ja) 半導体装置および半導体装置の製造方法
JP4029884B2 (ja) 半導体装置の製造方法
KR100861523B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP2006093268A (ja) 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法
JP2007227601A (ja) 半導体装置および半導体装置の製造方法
JP2006253182A (ja) 半導体装置および半導体装置の製造方法
JP4696640B2 (ja) 半導体装置の製造方法
US7847352B2 (en) Semiconductor device and method for manufacturing the same
JP2007134548A (ja) 半導体装置および半導体装置の製造方法
JP4894245B2 (ja) 半導体装置の製造方法
JP2006344769A (ja) 半導体装置および半導体装置の製造方法
JP4806939B2 (ja) 半導体装置の製造方法
JP2007194547A (ja) 半導体装置および半導体装置の製造方法
JP5098178B2 (ja) 半導体装置の製造方法
JP2007042915A (ja) 半導体装置の製造方法
JP4670490B2 (ja) 半導体装置および半導体装置の製造方法
JP2007123689A (ja) 半導体装置および半導体装置の製造方法
JP2006253258A (ja) 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法
JP2007042877A (ja) 半導体装置および半導体装置の製造方法
JP2007035675A (ja) 半導体装置および半導体装置の製造方法
JP2007207825A (ja) 半導体装置および半導体装置の製造方法
JP2007081031A (ja) 半導体装置の製造方法
JP2007088029A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20070404

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070628

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070703

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070830

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070925

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071008

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101026

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101026

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111026

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121026

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121026

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131026

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees