JP2006253258A

JP2006253258A - 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法

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Publication number: JP2006253258A
Application number: JP2005064993A
Authority: JP
Inventors: Hisaki Hara; 寿樹原
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-03-09
Filing date: 2005-03-09
Publication date: 2006-09-21

Abstract

【課題】半導体層からのパーティクルの発生を抑制しつつ、半導体層を絶縁体上に安価に形成する。
【解決手段】第２半導体層３の側壁を露出させる溝８ａを形成した後、Ｎ₂ガス雰囲気下にて第２半導体層３の側壁を熱処理することにより、第２半導体層３の側壁に保護膜３０を形成し、溝８ａを掘り下げながら第１半導体層２をエッチングすることにより、第１半導体層２の一部を露出させる溝８ｂを形成し、溝８ａ、８ｂを介してエッチング液を第１半導体層２に接触させることにより、第１半導体層２をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部９を形成する。
【選択図】図７

Description

本発明は半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法に関し、特に、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。

ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄＯｘｇｅｎ）基板や貼り合わせ基板などが用いられている。

また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ₂層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
特開２００２−２９９５９１号公報特開２０００−１２４０９２号公報Ｔ．Ｓａｋａｉｅｔａｌ．，ＳｅｃｏｎｄＩｎｔｅｒｎａｔｉｏｎａｌＧｉＧｅＴｅｃｈｎｏｌｏｇｙａｎｄＤｅｖｉｃｅＭｅｅｔｉｎｇ，ＭｅｅｔｉｎｇＡｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）

しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。

また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。
一方、非特許文献１に開示された方法では、ＳｉＧｅ層を除去する際にフッ硝酸などの薬液が用いられるため、Ｓｉ層も僅かながらエッチングされ、フッ硝酸によってＳｉ層が侵食される。このため、ＳｉＧｅ層を除去する際にＳｉ層の側壁に微細な凹凸が発生し、パーティクルの発生源となるため、製造不良が増加するという問題があった。

そこで、本発明の目的は、半導体層からのパーティクルの発生を抑制しつつ、半導体層を絶縁体上に安価に形成することが可能な半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。

上述した課題を解決するために、本発明の一態様に係る半導体基板によれば、絶縁層上に配置され、エピタキシャル成長にて成膜された半導体層と、前記半導体層の側壁に形成された保護膜とを備えることを特徴とする。
これにより、半導体層下に絶縁層を形成するために、組成の異なる半導体層間の選択比の違いを利用して下層の半導体層を除去した場合においても、上層の半導体層の側壁が侵食されることを防止することが可能となる。このため、下層の半導体層を除去する際に上層の半導体層の側壁に微細な凹凸が発生することを防止することができ、絶縁層上に配置される半導体層がパーティクルの発生源となることを防止することができる。この結果、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、製造不良を低減することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。

また、本発明の一態様に係る半導体基板によれば、前記保護膜は、前記半導体層の側壁を窒化した窒化膜または前記半導体層の側壁を酸窒化した酸窒化膜であることを特徴とする。
これにより、製造工程の煩雑化を抑制しつつ、上層の半導体層の側壁をエッチング液から保護することが可能となり、上層の半導体層が侵食されることを防止することができる。

また、本発明の一態様に係る半導体装置によれば、絶縁層上に配置され、エピタキシャル成長にて成膜された半導体層と、前記半導体層の側壁に形成された保護膜と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする。

これにより、絶縁層上に配置される半導体層が薬液に浸漬された場合においても、半導体層の側壁が侵食されることを防止することが可能となり、半導体層がパーティクルの発生源となることを防止することができる。この結果、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、製造不良を低減することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。

また、本発明の一態様に係る半導体装置によれば、前記保護膜は、前記半導体層の側壁を窒化した窒化膜または前記半導体層の側壁を酸窒化した酸窒化膜であることを特徴とする。
これにより、製造工程の煩雑化を抑制しつつ、上層の半導体層の側壁をエッチング液から保護することが可能となり、上層の半導体層が侵食されることを防止することができる。

また、本発明の一態様に係る半導体基板の製造方法によれば、第１半導体層を半導体基板上にエピタキシャル成長にて成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第２半導体層の側壁を露出させる第１開口部を形成する工程と、前記第２半導体層の側壁の窒化処理または酸窒化処理を行うことにより、前記第２半導体層の側壁に窒化膜または酸窒化膜を形成する工程と、前記第１開口部を介して前記第１半導体層を露出させる第２開口部を形成する工程と、前記第１および第２開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。

これにより、第１半導体層上に第２半導体層が積層された場合においても、開口部を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間の選択比の違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第２半導体層の側壁に窒化膜または酸窒化膜を設けることで、第２半導体層下の第１半導体層を除去した場合においても、第２半導体層の側壁が侵食されることを防止することが可能となる。さらに、第２半導体層を半導体基板上に支持する支持体を形成することにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層が半導体基板上に脱落することを防止することが可能となる。

このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を埋め込み絶縁層上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、第２半導体層がパーティクルの発生源となることを防止することができる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、製造不良を低減することができ、ＳＯＩトランジスタの低価格化を実現することが可能となる。

また、本発明の一態様に係る半導体基板の製造方法によれば、第１半導体層を半導体基板上にエピタキシャル成長にて成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第２半導体層の側壁を露出させる第１開口部を形成する工程と、前記第１開口部内に成膜された保護膜を形成する工程と、前記保護膜の異方性エッチングを行うことにより、前記第１開口部の側面に保護膜を残したまま、前記第１開口部の底面に付着した保護膜を除去する工程と、前記第１開口部を介して前記第１半導体層を露出させる第２開口部を形成する工程と、前記第１および第２開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。

これにより、第２半導体層の側壁にのみ保護膜を形成することが可能となり、第２半導体層下の第１半導体層を除去した場合においても、第２半導体層の側壁が侵食されることを防止することが可能となるとともに、第２半導体層の品質を損なうことなく、第２半導体層を埋め込み絶縁層上に配置することが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、製造不良を低減することができ、ＳＯＩトランジスタの低価格化を実現することが可能となる。

また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上にエピタキシャル成長にて成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第２半導体層の側壁を露出させる第１開口部を形成する工程と、前記第２半導体層の側壁を窒化処理または酸窒化処理を行うことにより、前記第２半導体層の側壁に窒化膜または酸窒化膜を形成する工程と、前記第１開口部を介して前記第１半導体層を露出させる第２開口部を形成する工程と、前記第１および第２開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層上にゲート電極を形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。

これにより、第２半導体層の側壁の窒化処理または酸窒化処理を行うことで、第２半導体層下の第１半導体層を除去した場合においても、第２半導体層がパーティクルの発生源となることを防止することができる。このため、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、製造不良を低減することができ、ＳＯＩトランジスタの低価格化を実現することが可能となる。

また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上にエピタキシャル成長にて成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第２半導体層の側壁を露出させる第１開口部を形成する工程と、前記第１開口部内に成膜された保護膜を形成する工程と、前記保護膜の異方性エッチングを行うことにより、前記第１開口部の側面に保護膜を残したまま、前記第１開口部の底面に付着した保護膜を除去する工程と、前記第１開口部を介して前記第１半導体層を露出させる第２開口部を形成する工程と、前記第１および第２開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層上にゲート電極を形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。

これにより、第２半導体層の側壁にのみ保護膜を形成することができ、第２半導体層下の第１半導体層を除去した場合においても、第２半導体層がパーティクルの発生源となることを防止することができる。このため、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、製造不良を低減することができ、ＳＯＩトランジスタの低価格化を実現することが可能となる。

以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）〜図１０（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す斜視図、図１（ｂ）〜図１０（ｂ）は、図１（ａ）〜図１０（ａ）のＡ１−Ａ１´〜Ａ１０−Ａ１０´線でそれぞれ切断した断面図、図１（ｃ）〜図１０（ｃ）は、図１（ａ）〜図１０（ａ）のＢ１−Ｂ１´〜Ｂ１０−Ｂ１０´線でそれぞれ切断した断面図である。

図１において、半導体基板１上には第１半導体層２がエピタキシャル成長にて形成され、第１半導体層２上には第２半導体層３がエピタキシャル成長にて形成されている。なお、第１半導体層２は、半導体基板１および第２半導体層３よりもエッチングレートが大きな材質を用いることができ、半導体基板１、第１半導体層２および第２半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層２としてＳｉＧｅ、第２半導体層３としてＳｉを用いることが好ましい。これにより、第１半導体層２と第２半導体層３との間の格子整合をとることを可能としつつ、第１半導体層２と第２半導体層３との間の選択比を確保することができる。なお、第１半導体層２としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層２の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層２および第２半導体層３の膜厚は、例えば、１０〜２００ｎｍ程度とすることができる。

そして、第２半導体層３の熱酸化またはＣＶＤなどの方法により第２半導体層３の表面に下地酸化膜４を形成する。この酸化膜は、次に行うドライエッチングの保護膜となる。
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、下地酸化膜４、第２半導体層３および第１半導体層２をパターニングすることにより、半導体基板１の一部を露出させる溝６を形成する。なお、半導体基板１の一部を露出させる場合、半導体基板１の表面でエッチングを止めるようにしてもよいし、半導体基板１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、溝６の配置位置は、第２半導体層３の素子分離領域の一部に対応させることができる。

次に、図３に示すように、ＣＶＤなどの方法により基板全面に支持体５を成膜する。なお、支持体５は、溝６内における第１半導体層２および第２半導体層３の側壁にも成膜され、第２半導体層３を半導体基板１上で支持する。また、支持体５の材質としては、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いることができる。あるいは、支持体５の材質として、多結晶シリコンや単結晶シリコンなどの半導体を用いるようにしてもよい。

次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体５、下地酸化膜４および第２半導体層３をパターニングすることにより、第２半導体層３の側壁を露出させる溝８ａを形成する。ここで、溝８ａの配置位置は、第２半導体層３の素子分離領域の一部に対応させることができる。
次に、図５に示すように、Ｎ₂ガス雰囲気下にて第２半導体層３の側壁を熱処理することにより、第２半導体層３の側壁を窒化し、第２半導体層３の側壁に保護膜３０を形成する。なお、第２半導体層３の側壁に保護膜３０を形成する場合、Ｎ₂ＯまたはＮＯガス雰囲気下にて第２半導体層３の側壁を熱処理することにより、第２半導体層３の側壁を酸窒化するようにしてもよい。また、保護膜３０としては、例えば、窒化膜または酸窒化膜の他、酸化膜を用いるようにしてもよい。

次に、図６に示すように、フォトリソグラフィー技術およびエッチング技術を用いて溝８ａを掘り下げながら第１半導体層２をエッチングすることにより、第１半導体層２の一部を露出させる溝８ｂを形成する。
なお、第１半導体層２の一部を露出させる場合、第１半導体層２の表面でエッチングを止めるようにしてもよいし、第１半導体層２をオーバーエッチングして第１半導体層２に凹部を形成するようにしてもよい。あるいは、溝８ｂ内の第１半導体層２を貫通させて半導体基板１の表面を露出させるようにしてもよい。ここで、第１半導体層２のエッチングを途中で止めることにより、溝８ｂ内の半導体基板１の表面が露出されることを防止することができる。このため、第１半導体層２をエッチング除去する際に、溝８ｂ内の半導体基板１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝８ｂ内の半導体基板１のオーバーエッチングを抑制することができる。

次に、図７に示すように、溝８ａ、８ｂを介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、第１半導体層２をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部９を形成する。
ここで、第２半導体層３の側壁に保護膜３０を設けることにより、第１半導体層２のエッチングを行った場合においても、第２半導体層３の側壁が侵食されることを防止することが可能となる。このため、溝８ａを形成する時のドライエッチングによって第２半導体層３の側壁に損傷が発生した場合においても、第２半導体層３の側壁に微細な凹凸が発生することを防止することができ、第２半導体層３がパーティクルの発生源となることを防止することができる。

また、溝６内に支持体５を設けることにより、第１半導体層２が除去された場合においても、第２半導体層３を半導体基板１上で支持することが可能となるとともに、溝６とは別に溝８を設けることにより、第１半導体層２上に第２半導体層３が積層された場合においても、第２半導体層３下の第１半導体層２にエッチングガスまたはエッチング液を接触させることが可能となる。

このため、第２半導体層３の欠陥の発生を低減させつつ、第２半導体層３を絶縁体上に配置することが可能となり、第２半導体層３の品質を損なうことなく、第２半導体層３と半導体基板１との間の絶縁を図ることが可能となる。
なお、半導体基板１および第２半導体層３がＳｉ、第１半導体層２がＳｉＧｅの場合、第１半導体層２のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層３のオーバーエッチングを抑制しつつ、第１半導体層２を除去することが可能となる。また、第１半導体層２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。

また、第１半導体層２をエッチング除去する前に、陽極酸化などの方法により第１半導体層２を多孔質化するようにしてもよいし、第１半導体層２にイオン注入を行うことにより、第１半導体層２をアモルファス化するようにしてもよい。これにより、第１半導体層２のエッチングレートを増大させることが可能となり、第１半導体層２のエッチング面積を拡大することができる。

次に、図８に示すように、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に埋め込み絶縁層１０を形成する。
これにより、エピタキシャル成長時の第２半導体層３の膜厚および第２半導体層３の熱酸化時の埋め込み絶縁層１０の膜厚により、素子分離後の第２半導体層３の膜厚を規定することができる。このため、第２半導体層３の膜厚を精度よく制御することができ、第２半導体層３の膜厚のバラツキを低減させることを可能としつつ、第２半導体層３を薄膜化することができる。

なお、空洞部９に埋め込み絶縁層１０を形成した後、１０００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層１０をリフローさせることが可能となり、埋め込み絶縁層１０のストレスを緩和させることが可能となるとともに、第２半導体層３との境界における界面準位を減らすことができる。また、埋め込み絶縁層１０は空洞部９を全て埋めるように形成しても良いし、空洞部９が一部残るように形成しても良い。

また、図８の方法では、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に埋め込み絶縁層１０を形成する方法について説明したが、ＣＶＤ法にて半導体基板１と第２半導体層３との間の空洞部９に絶縁膜を成膜させることにより、半導体基板１と第２半導体層３との間の空洞部９を埋め込み絶縁層１０で埋め込むようにしてもよい。これにより、第２半導体層３の膜減りを防止しつつ、半導体基板１と第２半導体層３との間の空洞部９を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層３の裏面側に配置される埋め込み絶縁層１０の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層３の裏面側の寄生容量を低減させることができる。

なお、埋め込み絶縁層１０の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケートグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層１０として、ＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。

次に、図９に示すように、ＣＶＤなどの方法により溝６、８ａ、８ｂ内に埋め込み絶縁層１３を埋め込んだ後、下地酸化膜４および下地酸化膜４上の支持体５を除去する。これにより、溝６、８ａ、８ｂ内に埋め込み絶縁層１３を一括して埋め込むことが可能となり、工程増を抑制しつつ、素子分離を安定して行うことができる。なお、下地酸化膜４および下地酸化膜４上の支持体５を除去してから、溝６、８ａ、８ｂ内に埋め込み絶縁層１３を埋め込むようにしてもよい。また、必要に応じて、ＣＭＰ（化学的機械的研磨）などの方法により、埋め込み絶縁層１３を平坦化するようにしてもよい。

次に、図１０に示すように、第２半導体層３の表面の熱酸化を行うことにより、第２半導体層３の表面にゲート絶縁膜２１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２１が形成された第２半導体層３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３上にゲート電極２２を形成する。

次に、ゲート電極２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、ゲート電極２２の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層２３ａ、２３ｂを第２半導体層３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層２３ａ、２３ｂが形成された第２半導体層３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２２の側壁にサイドウォール２４ａ、２４ｂをそれぞれ形成する。そして、ゲート電極２２およびサイドウォール２４ａ、２４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、サイドウォール２４ａ、２４ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２５ａ、２５ｂを第２半導体層３に形成する。

これにより、第２半導体層３下に埋め込み絶縁層１０を形成するために、第１半導体層２と第２半導体層３との間の選択比の違いを利用して第１半導体層２を除去した場合においても、第２半導体層３の側壁が侵食されることを防止することが可能となる。このため、第１半導体層２を除去する際に第２半導体層３の側壁に微細な凹凸が発生することを防止することができ、埋め込み絶縁層１０上に配置される第２半導体層３がパーティクルの発生源となることを防止することができる。この結果、ＳＯＩ基板を用いることなく、第２半導体層３上にＳＯＩトランジスタを形成することが可能となるとともに、製造不良を低減することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。

なお、上述した実施形態では、埋め込み絶縁層１０を介して半導体基板１上に第２半導体層３を１層分だけ積層する方法について説明したが、絶縁層をそれぞれ介して複数の半導体層を半導体基板１上に積層するようにしてもよい。
また、上述した実施形態では、第２半導体層３上に下地酸化膜４を形成する方法について説明したが、第２半導体層３の表面にエッチングダメージが入る恐れのない場合、第２半導体層３上に下地酸化膜４を形成することなく、支持体５を形成するようにしてもよい。

また、上述した実施形態では、第２半導体層３の側壁の窒化処理を行うことにより、第２半導体層３の側壁に保護膜３０を形成する方法について説明したが、ＣＶＤ法および異方性エッチングを組み合わせることで、保護膜３０を形成するようにしてもよい。例えば、ＣＶＤ法にて開口部８ａ内に絶縁膜を成膜した後、異方性エッチングにて開口部８ａの側面に絶縁膜を残したまま、開口部８ａの底面に付着した保護膜を除去することにより、第２半導体層３の側壁に保護膜３０を形成するようにしてもよい。

本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。

符号の説明

１半導体基板、２第１半導体層、３第２半導体層、４下地酸化膜、５支持体、６、８ａ、８ｂ溝、７支持体、９空洞部、１０、１２埋め込み絶縁層、２１ゲート絶縁膜、２２ゲート電極、２３ａ、２３ｂＬＤＤ層、２４ａ、２４ｂサイドウォールスペーサ、２５ａ、２５ｂソース／ドレイン層、３０保護膜

Claims

絶縁層上に配置され、エピタキシャル成長にて成膜された半導体層と、
前記半導体層の側壁に形成された保護膜とを備えることを特徴とする半導体基板。
前記保護膜は、前記半導体層の側壁を窒化した窒化膜または前記半導体層の側壁を酸窒化した酸窒化膜であることを特徴とする請求項１記載の半導体基板。
絶縁層上に配置され、エピタキシャル成長にて成膜された半導体層と、
前記半導体層の側壁に形成された保護膜と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする半導体装置。
前記保護膜は、前記半導体層の側壁を窒化した窒化膜または前記半導体層の側壁を酸窒化した酸窒化膜であることを特徴とする請求項３記載の半導体装置。
第１半導体層を半導体基板上にエピタキシャル成長にて成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第２半導体層の側壁を露出させる第１開口部を形成する工程と、
前記第２半導体層の側壁の窒化処理または酸窒化処理を行うことにより、前記第２半導体層の側壁に窒化膜または酸窒化膜を形成する工程と、
前記第１開口部を介して前記第１半導体層を露出させる第２開口部を形成する工程と、
前記第１および第２開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体基板の製造方法。
第１半導体層を半導体基板上にエピタキシャル成長にて成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第２半導体層の側壁を露出させる第１開口部を形成する工程と、
前記第１開口部内に成膜された保護膜を形成する工程と、
前記保護膜の異方性エッチングを行うことにより、前記第１開口部の側面に保護膜を残したまま、前記第１開口部の底面に付着した保護膜を除去する工程と、
前記第１開口部を介して前記第１半導体層を露出させる第２開口部を形成する工程と、
前記第１および第２開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体基板の製造方法。
第１半導体層を半導体基板上にエピタキシャル成長にて成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第２半導体層の側壁を露出させる第１開口部を形成する工程と、
前記第２半導体層の側壁を窒化処理または酸窒化処理を行うことにより、前記第２半導体層の側壁に窒化膜または酸窒化膜を形成する工程と、
前記第１開口部を介して前記第１半導体層を露出させる第２開口部を形成する工程と、
前記第１および第２開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層上にゲート電極を形成する工程と、
前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
第１半導体層を半導体基板上にエピタキシャル成長にて成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第２半導体層の側壁を露出させる第１開口部を形成する工程と、
前記第１開口部内に成膜された保護膜を形成する工程と、
前記保護膜の異方性エッチングを行うことにより、前記第１開口部の側面に保護膜を残したまま、前記第１開口部の底面に付着した保護膜を除去する工程と、
前記第１開口部を介して前記第１半導体層を露出させる第２開口部を形成する工程と、
前記第１および第２開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層上にゲート電極を形成する工程と、
前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。