JP4367357B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は半導体装置の製造方法に関し、特に、半導体層の側壁にチャネルを持つ電界効果型トランジスタに適用して好適なものである。
従来の半導体装置では、Ｓｉ基板上にＳｉのフィン構造を形成し、フィンの側壁に沿ってゲート電極を配することにより、電流駆動能力を確保しつつ、トランジスタの集積度を向上させる方法が開示されている（非特許文献１）。
Ｅｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔ ｏｆ ｔｈｅ ２００３ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｔｏｋｙｏ，２００３，ｐｐ．２８０−２８１
しかしながら、従来のフィン型トランジスタでは、レジストパターンをマスクとしたドライエッチングにて、チャネル領域となるフィン構造が形成されていた。このため、ドライエッチング時のダメージによってチャネル領域に欠陥が発生し、界面準位の増加やモビリティーの劣化を招くことから、電界効果型トランジスタの電気的特性が劣化するという問題があった。
そこで、本発明の目的は、チャネル領域のダメージを抑制しつつ、半導体層の側壁にチャンネルを複数持たせることが可能な半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上にエピタキシャル成長にて成膜する工程と、前記第１半導体層の一部を除去することにより、前記第１半導体層の側面を露出させる工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を、前記側面が形成された第１半導体層上の側壁及び上面にエピタキシャル成長にて成膜する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記支持体から前記第２半導体層の成膜面を露出させる工程と、前記第１半導体層の側面上に配置された前記第２半導体層の成膜面上にゲート電極を形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
これにより、第１半導体層の側面上に第２半導体層をエピタキシャル成長させることが可能となり、第２半導体層を垂直方向に折り曲げることが可能となるとともに、第２半導体層と第１半導体層との間のエッチング時の選択比を確保することができる。このため、第１半導体層の側面上に成膜された第２半導体層がエッチングされることを抑制しつつ、第１半導体層を選択的にエッチングすることができ、垂直方向に折れ曲がった第２半導体層下に空洞部を形成することが可能となる。さらに、第２半導体層を半導体基板上で支持する支持体を設けることにより、第２半導体層下に空洞部が形成された場合においても、垂直方向に折れ曲がった第２半導体層が陥没することを防止することが可能となる。更に、第２半導体層下の該空洞部は、ＣＶＤ法あるいは熱酸化法により絶縁膜で埋め込むことが出来る。このため、第２半導体層の欠陥の発生を低減させつつ、垂直方向に折れ曲がった第２半導体層を絶縁膜上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、チャンネル領域を半導体基板に対して垂直方向に延伸させることが可能となる。この結果、ＳＯＩ基板を用いることなく、半導体層の側壁にチャンネルを持つトランジスタを絶縁体上に配置することが可能となり、電流駆動能力を確保した上で、ＳＯＩトランジスタの集積度を向上させることが可能となるとともに、コストダウンを図りつつ、安定かつ優れた電気的特性を得ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上にエピタキシャル成長にて成膜する工程と、前記第１半導体層上の一部の領域に配置された第２半導体層を選択エピタキシャル成長にて成膜する工程と、前記第１半導体層および前記第２半導体層よりもエッチングレートが小さな第３半導体層を、前記第２半導体層の側面が覆われるようにして前記第２半導体層上の側壁及び上面にエピタキシャル成長にて成膜する工程と、前記第１半導体層の一部を除去する工程と、前記第１半導体層および前記第２半導体層よりもエッチングレートが小さな材料で構成され、前記第３半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層または前記第２半導体層の一部を前記第３半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層および前記第２半導体層を選択的にエッチングすることにより、前記第１半導体層および前記第２半導体層が除去された空洞部を前記半導体基板と前記第３半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記支持体から前記第３半導体層の成膜面を露出させる工程と、前記第２半導体層の側面上に成膜された前記第３半導体層の成膜面上にゲート電極を形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第３半導体層に形成する工程とを備えることを特徴とする。
これにより、第２半導体層の側面上に第３半導体層をエピタキシャル成長させることが可能となり、第３半導体層を垂直方向に折り曲げることが可能となるとともに、第１半導体層および第２半導体層と第３半導体層との間のエッチング時の選択比を確保することができる。このため、第２半導体層の側面上に成膜された第３半導体層がエッチングされることを抑制しつつ、第１半導体層および第２半導体層を選択的にエッチングすることができ、垂直方向に折れ曲がった第３半導体層下に空洞部を形成することが可能となる。さらに、第３半導体層を半導体基板上で支持する支持体を設けることにより、第３半導体層下に空洞部が形成された場合においても、垂直方向に折れ曲がった第３半導体層が陥没することを防止することが可能となる。このため、第３半導体層の欠陥の発生を低減させつつ、垂直方向に折れ曲がった第３半導体層を絶縁膜上に配置することが可能となり、第３半導体層の品質を損なうことなく、第３半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、チャンネル領域を半導体基板に対して垂直方向に延伸させることが可能となる。この結果、ＳＯＩ基板を用いることなく、半導体層の側壁にチャンネルを持つトランジスタを絶縁体上に配置することが可能となり、電流駆動能力を確保した上で、ＳＯＩトランジスタの集積度を向上させることが可能となるとともに、コストダウンを図りつつ、安定かつ優れた電気的特性を得ることができる。
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。また、図２（ａ）〜図５（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図、図２（ｂ）〜図５（ｂ）は、図２（ａ）〜図５（ａ）のＡ１−Ａ１´〜Ａ４−Ａ４´線でそれぞれ切断した断面図、図２（ｃ）〜図５（ｃ）は、図２（ａ）〜図５（ａ）のＢ１−Ｂ１´〜Ｂ４−Ｂ４´線でそれぞれ切断した断面図である。
図１（ａ）において、半導体基板１上には絶縁層２が形成され、半導体基板４上には第１半導体層３がエピタキシャル成長にて形成されている。なお、第１半導体層３は、半導体基板１、４と組成の異なる材質を用いることができ、半導体基板１、４および第１半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１、４がＳｉの場合、第１半導体層３としてＳｉＧｅまたはＳｉＧｅＣを用いることが好ましい。
そして、半導体基板１上に形成された絶縁層２と半導体基板４上に形成された第１半導体層３とを貼り合わせた後、図１（ｂ）に示すように、第１半導体層３上の半導体基板４を除去することにより、第１半導体層３の表面を露出させる。なお、第１半導体層３上の半導体基板４を除去した後、第１半導体層３の熱処理を行うことにより、第１半導体層３をリラックスさせるようにしてもよい。
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、第１半導体層３をパターニングすることにより、第１半導体層３の側面を露出させる。なお、第１半導体層３の側面を露出させる場合、第１半導体層３が除去される領域を素子分離領域に対応させることができ、第１半導体層３が残った領域をトランジスタ形成領域に対応させることができる。
次に、図３に示すように、第１半導体層３上に第２半導体層５を選択エピタキシャル成長にて成膜する。ここで、第２半導体層５の選択エピタキシャル成長では、絶縁層２上には第２半導体層５は成膜されないので、第１半導体層３の側面および上面にのみ第２半導体層５を形成することができる。なお、第２半導体層５の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択することができる。特に、第１半導体層３がＳｉＧｅまたはＳｉＧｅＣの場合、第２半導体層５としてＳｉを用いることが好ましい。これにより、第１半導体層３と第２半導体層５との間の格子整合をとることが可能となり、結晶品質の良い第２半導体層５を第１半導体層３上に形成することができる。
次に、図４に示すように、第２半導体層５の表面の熱酸化あるいはＣＶＤ処理を行うことにより、第２半導体層５の表面にゲート絶縁膜６を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜６が形成された第２半導体層５上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層５の側壁を介して第２半導体層５上に跨るように配置されたゲート電極７を絶縁層２上に形成する。
次に、図５に示すように、ゲート電極７をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層５内にイオン注入することにより、ゲート電極７の側方にそれぞれ配置されたソース／ドレイン層８ａ、８ｂを第２半導体層５に形成する。
これにより、エピタキシャル成長にて成膜された第２半導体層５を第１半導体層３の側面に配置することが可能となるとともに、ドライエッチングによるダメージのない第２半導体層５の成膜面上にチャンネルを持たせることができる。このため、第１半導体層３の側面に沿ってチャンネルを形成した場合においても、チャネル領域に欠陥が発生することを防止することが可能となることから、チャネル領域における界面準位の増加やモビリティーの劣化を抑制することができる。この結果、電流駆動能力を確保した上で、トランジスタの集積度を向上させることが可能となるとともに、安定かつ優れた電気的特性を得ることができる。
また、第１半導体層３をリラックスさせることにより、第１半導体層３上に成膜された第２半導体層５に歪を持たせることが可能となり、製造工程の煩雑化を抑制しつつ、第２半導体層５に形成されるトランジスタのモビリティーを向上させることができる。
なお、上述した実施形態では、第２半導体層５にＳＯＩトランジスタを形成する方法を例にとって説明したが、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を形成する方法に適用してもよい。
図６（ａ）〜図１６（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す斜視図、図６（ｂ）〜図１６（ｂ）は、図６（ａ）〜図１６（ａ）のＡ１１−Ａ１１´〜Ａ２１−Ａ２１´線でそれぞれ切断した断面図、図６（ｃ）〜図１６（ｃ）は、図６（ａ）〜図１６（ａ）のＢ１１−Ｂ１１´〜Ｂ２１−Ｂ２１´線でそれぞれ切断した断面図である。
図６において、エピタキシャル成長にて第１半導体層１２を半導体基板１１上に成膜する。そして、図７に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、第１半導体層１２をハーフエッチングすることにより、第１半導体層１２の側面を露出させる段差１３を第１半導体層１２に形成する。
次に、図８に示すように、段差１３が形成された第１半導体層１２上に第２半導体層１４をエピタキシャル成長にて成膜する。なお、第１半導体層１２は、半導体基板１１および第２半導体層１４よりもエッチングレートが大きな材質を用いることができ、半導体基板１１、第１半導体層１２および第２半導体層１４の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１１がＳｉの場合、第１半導体層１２としてＳｉＧｅ、第２半導体層１４としてＳｉを用いることが好ましい。これにより、第１半導体層１２と第２半導体層１４との間の格子整合をとることを可能としつつ、第１半導体層１２と第２半導体層１４との間の選択比を確保することができる。なお、第１半導体層１２としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層１２の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。
次に、図９に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、第２半導体層１４および第１半導体層１２をパターニングすることにより、第２半導体層１４および第１半導体層１２の側壁を露出させる露出面１５を形成する。なお、第２半導体層１４および第１半導体層１２をパターニングする場合、第２半導体層１４を保護するために、第２半導体層１４の熱酸化またはＣＶＤなどの方法により第２半導体層１４の表面に酸化膜を形成するようにしてもよい。また、第２半導体層１４および第１半導体層１２の側壁を露出させる露出面１５を形成する場合、半導体基板１１の表面でエッチングを止めるようにしてもよいし、半導体基板１１をオーバーエッチングして半導体基板１１に凹部を形成するようにしてもよい。また、半導体基板１１の露出面は、第２半導体層１４の素子分離領域に対応させることができる。
次に、図１０に示すように、ＣＶＤなどの方法により、露出面１５が覆われるように配置された支持体１６を半導体基板１１上の全面に成膜する。なお、支持体１６の材質としては、例えば、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いることができる。あるいは、支持体１６の材質として、多結晶シリコンや単結晶シリコンなどの半導体を用いるようにしてもよい。
次に、図１１に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体１６、第２半導体層１４および第１半導体層１２をパターニングすることにより、第１半導体層１２の一部を露出させる露出面１７を形成する。ここで、露出面１７の位置は、第２半導体層１４と素子分離領域との境界に対応させることができる。
なお、第１半導体層１２の一部を露出させる場合、第１半導体層１２の表面でエッチングを止めるようにしてもよいし、第１半導体層１２をオーバーエッチングして第１半導体層１２に凹部を形成するようにしてもよい。あるいは、第１半導体層１２を貫通させて半導体基板１１の表面を露出させるようにしてもよい。ここで、第１半導体層１２のエッチングを途中で止めることにより、半導体基板１１の表面が露出されることを防止することができる。このため、第１半導体層１２をエッチング除去する際に、半導体基板１１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、半導体基板１１のオーバーエッチングを抑制することができる。
次に、図１２に示すように、露出面１７を介してエッチングガスまたはエッチング液を第１半導体層１２に接触させることにより、第１半導体層１２をエッチング除去し、半導体基板１１と第２半導体層１４との間に空洞部１８を形成する。
ここで、第１半導体層１２の側面を露出させる段差１３を第１半導体層１２に形成することにより、第１半導体層１２の側面上に第２半導体層１４をエピタキシャル成長させることが可能となり、２半導体層１４を垂直方向に折り曲げた上で、第２半導体層１４と第１半導体層１２との間のエッチング時の選択比を確保することが可能となる。このため、第１半導体層１２の側面上に成膜された第２半導体層１４がエッチングされることを抑制しつつ、第１半導体層１２を選択的にエッチングすることができ、垂直方向に折れ曲がった第２半導体層１４下に空洞部１８を形成することが可能となる。
また、第２半導体層１４を半導体基板１１上で支持する支持体１６を設けることにより、第２半導体層１４下に空洞部１８が形成された場合においても、垂直方向に折れ曲がった第２半導体層１４が陥没することを防止することが可能となる。このため、第２半導体層１４の欠陥の発生を低減させつつ、垂直方向に折れ曲がった第２半導体層１４を絶縁膜上に配置することが可能となり、第２半導体層１４の品質を損なうことなく、第２半導体層１４と半導体基板１１との間の絶縁を図ることが可能となるとともに、チップサイズを増大させることなく、絶縁膜上に形成可能な第２半導体層１４の表面積を拡大することができ、結晶品質の良い第２半導体層１４を絶縁膜上に安価に形成することが可能となる。
さらに、露出面１５とは別に露出面１７を設けることにより、第２半導体層１４を半導体基板１１上で支持する支持体１６を形成した場合においても、第２半導体層１４下の第１半導体層１２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層１４の品質を損なうことなく、垂直方向に折れ曲がった第２半導体層１４と半導体基板１１との間の絶縁を図ることが可能となる。
なお、半導体基板１１および第２半導体層１４がＳｉ、第１半導体層１２がＳｉＧｅの場合、第１半導体層１２のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１１および第２半導体層１４のオーバーエッチングを抑制しつつ、第１半導体層１２を除去することが可能となる。また、第１半導体層１２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
また、第１半導体層１２をエッチング除去する前に、陽極酸化などの方法により第１半導体層１２を多孔質化するようにしてもよいし、第１半導体層１２にイオン注入を行うことにより、第１半導体層１２をアモルファス化するようにしてもよい。これにより、第１半導体層１２のエッチングレートを増大させることが可能となり、第１半導体層１２のエッチング面積を拡大することができる。
次に、図１３に示すように、ＣＶＤなどの方法により、第２半導体層１４下の空洞部１８が埋め込まれるようにして半導体基板１１の全面に絶縁膜１９を堆積させる。
これにより、垂直方向に折れ曲がった第２半導体層１４下に絶縁膜１９を形成することが可能となり、エピタキシャル成長にて成膜された第２半導体層１４を絶縁膜１９上に配置することができる。このため、第２半導体層１４の表面積を容易に拡大することを可能としつつ、結晶品質の良い第２半導体層１４を絶縁膜１９上に安価に形成することが可能となる。なお、絶縁膜１９としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケードグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、絶縁膜１９として、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
ここで、ＣＶＤ法にて半導体基板１１と第２半導体層１４との間の空洞部１８に絶縁膜１９を埋め込むことにより、第２半導体層１４の膜減りを防止しつつ、半導体基板１１と第２半導体層１４との間の空洞部１８を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層１４の裏面側に配置される絶縁体の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層１４の裏面側の寄生容量を低減させることができる。
また、半導体基板１１の全面に絶縁膜１９を形成した後、１０００℃以上の高温アニールを行うようにしてもよい。これにより、絶縁膜１９をリフローさせることが可能となり、絶縁膜１９のストレスを緩和させることが可能となるとともに、第２半導体層１４との境界における界面準位を減らすことができる。また、絶縁膜１９は空洞部１８を全て埋めるように形成しても良いし、空洞部１８が一部残るように形成しても良い。また、半導体基板１１と第２半導体層１４との間の空洞部１８に絶縁膜１９を埋め込む場合、半導体基板１１および第２半導体層１４の熱酸化を行うようにしてもよい。
次に、図１４に示すように、絶縁膜１９のエッチバックまたはＣＭＰ（化学的機械的研磨）などの方法にて絶縁膜１９を薄膜化し、半導体基板１１上に絶縁膜１９を残したまま、第２半導体層１４の表面を露出させる。
次に、図１５に示すように、第２半導体層１４の表面の熱酸化を行うことにより、第２半導体層１４の表面にゲート絶縁膜２０を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２０が形成された第２半導体層１４上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層１４の側壁を介して第２半導体層１４上に跨るように配置されたゲート電極２１を絶縁層１９上に形成する。
次に、図１６に示すように、ゲート電極２１をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層１４内にイオン注入することにより、ゲート電極２１の側方にそれぞれ配置されたソース／ドレイン層２２ａ、２２ｂを第２半導体層１４に形成する。
これにより、ＳＯＩ基板を用いることなく、エピタキシャル成長にて成膜された第２半導体層１４を絶縁層１９の側面に配置することが可能となるとともに、ドライエッチングによるダメージのない第２半導体層１４の成膜面上にチャンネルを持たせることができる。このため、電流駆動能力を確保した上で、ＳＯＩトランジスタの集積度を向上させることが可能となるとともに、ＳＯＩトランジスタのコストダウンを図りつつ、安定かつ優れた電気的特性を得ることができる。
なお、上述した実施形態では、半導体基板１１上に形成された第１半導体層１２の側面に第２半導体層１４を成膜するために、第１半導体層１２の側面を露出させる段差１３を第１半導体層１２に形成する方法について説明したが、第１半導体層上の一部の領域に第２半導体層を選択エピタキシャル成長させ、この第２半導体層上に第３半導体層をエピタキシャル成長させることにより、第２半導体層の側面に第３半導体層を形成するようにしてもよい。この場合、第１半導体層および第２半導体層よりも第３半導体層のエッチングレートが小さければ、第１半導体層および第２半導体層の組成は同じであっても異なっていてもよい。
本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。
符号の説明
１、４、１１ 半導体基板、２ 絶縁層、３、１２ 第１半導体層、５、１４ 第２半導体層、６、２０ ゲート絶縁膜、７、２１ ゲート電極、８ａ、８ｂ、２２ａ、２２ｂ ソース／ドレイン層、１３ 段差、１５、１７ 露出面、１６ 支持体、１８ 空洞部、１９ 絶縁膜

Claims (2)

  1. 第１半導体層を半導体基板上にエピタキシャル成長にて成膜する工程と、
    前記第１半導体層の厚さ方向の一部を除去することにより、前記第１半導体層の側面を露出させる工程と、
    前記第１半導体層よりもエッチングレートが小さな第２半導体層を、前記側面が露出した前記第１半導体層上にエピタキシャル成長にて成膜する工程と、
    前記第２半導体層および前記第１半導体層を前記半導体基板が露出するようにパターニングして、前記第２半導体層および前記第１半導体層の側壁を露出させる工程と、
    前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を前記側壁の露出面を覆うように形成する工程と、
    前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
    前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
    前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
    前記支持体から前記第２半導体層の成膜面を露出させる工程と、
    前記第１半導体層の側面上に配置された前記第２半導体層の成膜面上にゲート電極を形成する工程と、
    前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
  2. 第１半導体層を半導体基板上にエピタキシャル成長にて成膜する工程と、
    前記第１半導体層上の一部の領域に配置された第２半導体層を選択エピタキシャル成長にて成膜する工程と、
    前記第１半導体層および前記第２半導体層よりもエッチングレートが小さな第３半導体層を、前記第１半導体層上および前記第２半導体層上にエピタキシャル成長にて成膜する工程と、
    前記第３半導体層、前記第２半導体層および前記第１半導体層を前記半導体基板が露出するようにパターニングして、前記第３半導体層、前記第２半導体層および前記第１半導体層の側壁を露出させる工程と、
    前記第１半導体層および前記第２半導体層よりもエッチングレートが小さな材料で構成され、前記第３半導体層を前記半導体基板上で支持する支持体を前記側壁の露出面を覆うように形成する工程と、
    前記第１半導体層または前記第２半導体層の一部を前記第３半導体層から露出させる露出部を形成する工程と、
    前記露出部を介して第１半導体層および前記第２半導体層を選択的にエッチングすることにより、前記第１半導体層および前記第２半導体層が除去された空洞部を前記半導体基板と前記第３半導体層との間に形成する工程と、
    前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
    前記支持体から前記第３半導体層の成膜面を露出させる工程と、
    前記第２半導体層の側面上に成膜された前記第３半導体層の成膜面上にゲート電極を形成する工程と、
    前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第３半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4367358B2 (ja) * 2005-02-28 2009-11-18 セイコーエプソン株式会社 半導体装置の製造方法
JP4867216B2 (ja) * 2005-06-30 2012-02-01 セイコーエプソン株式会社 半導体基板の製造方法及び、半導体装置の製造方法
US8283653B2 (en) * 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6475890B1 (en) * 2001-02-12 2002-11-05 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with an upside down T-shaped semiconductor pillar in SOI technology
JP3782021B2 (ja) * 2002-02-22 2006-06-07 株式会社東芝 半導体装置、半導体装置の製造方法、半導体基板の製造方法
US6800910B2 (en) * 2002-09-30 2004-10-05 Advanced Micro Devices, Inc. FinFET device incorporating strained silicon in the channel region
JP4546021B2 (ja) * 2002-10-02 2010-09-15 ルネサスエレクトロニクス株式会社 絶縁ゲート型電界効果型トランジスタ及び半導体装置
US6815738B2 (en) * 2003-02-28 2004-11-09 International Business Machines Corporation Multiple gate MOSFET structure with strained Si Fin body
US7078298B2 (en) * 2003-05-20 2006-07-18 Sharp Laboratories Of America, Inc. Silicon-on-nothing fabrication process
US7176522B2 (en) * 2003-11-25 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacturing thereof
US7385247B2 (en) * 2004-01-17 2008-06-10 Samsung Electronics Co., Ltd. At least penta-sided-channel type of FinFET transistor

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