JP2007207825A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】結晶欠陥の発生を抑制しつつ、絶縁層上に配置された厚膜半導体層と薄膜半導体層とを同一基板上に形成する。
【解決手段】絶縁層12上に配置された半導体層13の薄膜SOI形成領域R1に第1半導体層21および第2半導体層22を選択的に形成し、第2半導体層22を半導体層13上で支持する支持体27を形成してから、第1半導体層21をエッチング除去して、半導体層13と第2半導体層22との間に空洞部30を形成し、半導体層13および第2半導体層22の熱酸化を行うことにより、半導体層13と第2半導体層22との間の空洞部30に埋め込み絶縁層31を形成する。
【選択図】図13
【解決手段】絶縁層12上に配置された半導体層13の薄膜SOI形成領域R1に第1半導体層21および第2半導体層22を選択的に形成し、第2半導体層22を半導体層13上で支持する支持体27を形成してから、第1半導体層21をエッチング除去して、半導体層13と第2半導体層22との間に空洞部30を形成し、半導体層13および第2半導体層22の熱酸化を行うことにより、半導体層13と第2半導体層22との間の空洞部30に埋め込み絶縁層31を形成する。
【選択図】図13
Description
本発明は半導体装置および半導体装置の製造方法に関し、特に、薄膜SOI(Silicon On Insulator)構造と厚膜SOI構造とを同一基板上に混載する方法に適用して好適なものである。
SOI基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース/ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型SOIトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、SOIトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。なお、SOIトランジスタの高耐圧化という観点からはSOI層を厚膜化することが好ましく、SOIトランジスタの低電圧駆動化および高速化という観点からはSOI層を薄膜化することが好ましい。ここで、特許文献1には、同一半導体基板上に薄膜SOI層と厚膜SOI層とを形成するために、厚膜SOI層が設けられたSOI基板の浅い部分に酸素イオンを選択的に注入することにより、薄膜SOI層を形成する方法が開示されている。
また、非特許文献1には、バルク基板上にSOI層を形成することで、SOIトランジスタを低コストで形成できる方法が開示されている。この非特許文献1に開示された方法では、Si基板上にSi/SiGe層を成膜し、SiとSiGeとの選択比の違いを利用してSiGe層のみを選択的に除去することにより、Si基板とSi層との間に空洞部を形成する。そして、空洞部内に露出したSiの熱酸化を行うことにより、Si基板とSi層との間にSiO2層を埋め込み、Si基板とSi層との間にBOX層を形成する。
特開2001−274234号公報
T.Sakai et al."Separation by Bonding Si Islands(SBSI) for LSI Application",Second International SiGe Technology and Device Meeting,Meeting Abstract,pp.230−231,May(2004)
しかしながら、特許文献1に開示された方法では、シリコンウェハに高濃度の酸素をイオン注入することが必要となり、コストアップを招くとともに、SOI層の膜厚のばらつきが大きく、電界効果型トランジスタの特性ばらつきが大きくなる等の問題があった。
一方、非特許文献1に開示された方法では、Si基板上にSi/SiGe層を成膜させる際に臨界膜厚が存在し、結晶欠陥のない厚膜SOI層を形成することが困難であるという問題があった。
一方、非特許文献1に開示された方法では、Si基板上にSi/SiGe層を成膜させる際に臨界膜厚が存在し、結晶欠陥のない厚膜SOI層を形成することが困難であるという問題があった。
そこで、本発明の目的は、結晶欠陥の発生を抑制しつつ、絶縁層上に配置された厚膜半導体層と薄膜半導体層とを同一基板上に形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上に絶縁層を介して形成された第1半導体層と、前記第1半導体層上の一部の領域にエピタキシャル成長にて形成された第2半導体層と、前記第1半導体層と前記第2半導体層との間に埋め込まれた埋め込み絶縁層とを備えることを特徴とする。
これにより、厚膜SOI層上に薄膜SOI層をエピタキシャル成長にて形成することが可能となる。このため、薄膜SOI層の結晶欠陥の発生を抑制しつつ、厚膜SOI層と薄膜SOI層とを同一基板上に形成することが可能となり、コスト増を抑制しつつ、高耐圧SOIトランジスタと高速SOIトランジスタと同一基板上に混載することができる。
これにより、厚膜SOI層上に薄膜SOI層をエピタキシャル成長にて形成することが可能となる。このため、薄膜SOI層の結晶欠陥の発生を抑制しつつ、厚膜SOI層と薄膜SOI層とを同一基板上に形成することが可能となり、コスト増を抑制しつつ、高耐圧SOIトランジスタと高速SOIトランジスタと同一基板上に混載することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に配置された第1半導体層上の第1領域に第2半導体層を形成する工程と、前記第2半導体層よりもエッチングレートが小さな第3半導体層を前記第2半導体層上に形成する工程と、前記第2および第3半導体層を貫通して前記第1半導体層を露出させる第1溝を形成する工程と、前記第3半導体層を前記第1半導体層上で支持する支持体を前記第1溝内に形成する工程と、前記支持体が形成された後に前記第2半導体層の少なくとも一部を前記第3半導体層から露出させる第2溝を形成する工程と、前記第2溝を介して第2半導体層を選択的にエッチングすることにより、前記第2半導体層が除去された空洞部を前記第3半導体層下に形成する工程と、前記第2溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。
これにより、第2および第3半導体層を第1半導体層上の第1領域に形成した場合においても、第3半導体層を残したまま第2半導体層を除去することが可能となり、第3半導体層下に空洞部を形成することが可能となるとともに、第3半導体層を支持する支持体を設けることで、第3半導体層下に空洞部が形成された場合においても、第3半導体層を支持体にて第1半導体層上に支持することが可能となる。また、第2半導体層の一部を露出させる第2溝を設けることにより、第2半導体層上に第3半導体層が積層された場合においても、エッチングガスまたはエッチング液を第2半導体層に接触させることが可能となり、第3半導体層を残したまま第2半導体層を除去することが可能となる。このため、第3半導体層の欠陥の発生を低減させつつ、第3半導体層を絶縁層上に配置することが可能となり、第3半導体層の品質を損なうことなく、第3半導体層と第1半導体層との間の絶縁を図ることが可能となる。この結果、第1半導体層が厚膜化されている場合においても、第3半導体層を薄膜化することが可能となり、結晶欠陥の発生を抑制しつつ、厚膜SOI層と薄膜SOI層とを同一基板上に形成することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第1半導体層および前記第3半導体層はSi、前記第2半導体層はSiGeであることを特徴とする。
これにより、半導体基板、第2半導体層および第1半導体層間の格子整合をとることを可能としつつ、半導体基板および第2半導体層半よりも第1半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第2半導体層を第1半導体層上に形成することが可能となり、第2半導体層の品質を損なうことなく、第2半導体層と半導体基板との間の絶縁を図ることが可能となる。
これにより、半導体基板、第2半導体層および第1半導体層間の格子整合をとることを可能としつつ、半導体基板および第2半導体層半よりも第1半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第2半導体層を第1半導体層上に形成することが可能となり、第2半導体層の品質を損なうことなく、第2半導体層と半導体基板との間の絶縁を図ることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第2および第3半導体層の膜厚に対応した段差を前記第1半導体層の第1領域に形成する工程をさらに備えることを特徴とする。
これにより、厚膜SOI層と薄膜SOI層の境界領域に存在する段差を解消することができ、フォトリソグラフィーの寸法精度の向上等を図りつつ、同一基板上に厚膜SOI領域と薄膜SOI領域を形成することが可能となる。更に、製造工程の煩雑化を抑制することができる。
これにより、厚膜SOI層と薄膜SOI層の境界領域に存在する段差を解消することができ、フォトリソグラフィーの寸法精度の向上等を図りつつ、同一基板上に厚膜SOI領域と薄膜SOI領域を形成することが可能となる。更に、製造工程の煩雑化を抑制することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第2溝の形成する際に、前記第1半導体層の第2領域の素子分離溝の少なくとも一部を一括形成することを特徴とする。
これにより、工程数の増大を抑制しつつ、厚膜SOI層と薄膜SOI層とを同一基板上に形成することが可能となるとともに、厚膜SOI層を素子分離することが可能となる。
これにより、工程数の増大を抑制しつつ、厚膜SOI層と薄膜SOI層とを同一基板上に形成することが可能となるとともに、厚膜SOI層を素子分離することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第1領域には電界効果型トランジスタが形成されていることを特徴とする。
これにより、電界効果型トランジスタを薄膜SOI層に形成することが可能となり、SOIトランジスタを完全空乏モードで動作させることが可能となることから、SOIトランジスタの低消費電力化、高速化および低電圧駆動化を図ることができる。
これにより、電界効果型トランジスタを薄膜SOI層に形成することが可能となり、SOIトランジスタを完全空乏モードで動作させることが可能となることから、SOIトランジスタの低消費電力化、高速化および低電圧駆動化を図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第1半導体層の第2領域には高耐圧電界効果型トランジスタまたはバイポーラトランジスタが形成されていることを特徴とする。
これにより、電界効果型トランジスタまたはバイポーラトランジスタを厚膜SOI層に形成することが可能となり、電界効果型トランジスタまたはバイポーラトランジスタの高耐圧化を図ることができる。
これにより、電界効果型トランジスタまたはバイポーラトランジスタを厚膜SOI層に形成することが可能となり、電界効果型トランジスタまたはバイポーラトランジスタの高耐圧化を図ることができる。
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図1(a)〜図16(a)は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図1(b)〜図16(b)は、図1(a)〜図16(a)のA1−A1´〜A16−A16´線でそれぞれ切断した断面図、図11(c)〜図16(c)は、図11(a)〜図16(a)のB11−B11´〜B16−B16´線でそれぞれ切断した断面図である。
図1(a)〜図16(a)は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図1(b)〜図16(b)は、図1(a)〜図16(a)のA1−A1´〜A16−A16´線でそれぞれ切断した断面図、図11(c)〜図16(c)は、図11(a)〜図16(a)のB11−B11´〜B16−B16´線でそれぞれ切断した断面図である。
図1において、半導体基板11には、薄膜SOI形成領域R1および厚膜SOI形成領域R2が設けられている。そして、半導体基板11上には絶縁層12が形成され、絶縁層12上には半導体層13が形成されている。なお、半導体基板11および半導体層13の材質としては、例えば、Si、Si−Ge、GaAs、InP、GaP、GaNなどを用いることができ、絶縁層12としては、例えば、酸化膜を用いることができる。また、絶縁層12上に半導体層13が形成された半導体基板11としては、例えば、SOI基板を用いることができ、SOI基板としては、SIMOX(Separation by Implanted Oxgen)基板、貼り合わせ基板などを用いることができる。また、半導体基板11以外にも、サファイア基板またはガラス基板などを用いるようにしてもよい。
次に、図2に示すように、半導体層13の熱酸化を行うことにより、下地酸化膜14を形成した後、CVDなどの方法にて酸化防止膜15を下地酸化膜14上に形成する。なお、酸化防止膜15としては、例えば、シリコン窒化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて半導体層13、下地酸化膜14および酸化防止膜15をパターニングすることにより、半導体層13に溝16を形成する。そして、酸化防止膜15をマスクとして半導体層13の熱酸化を行うことにより、半導体層13の側壁に素子分離用酸化膜17を形成する。
次に、図3に示すように、素子分離用酸化膜17が側壁に形成された溝16内が埋め込まれるようにして、CVDなどの方法にて多結晶シリコン層18を酸化防止膜15上に形成する。ここで、素子分離用酸化膜17で溝16内を完全に埋め込むことなく、溝16内の側壁に形成された素子分離用酸化膜17を介して多結晶シリコン層18を溝16内に埋め込むことにより、溝16に発生するストレスを緩和することができる。
次に、図4に示すように、酸化防止膜15をエッチストップ層としてCMPなどの方法にて多結晶シリコン層18を薄膜化した後、酸化防止膜15および下地酸化膜14を除去する。そして、CVDなどの方法にて酸化膜19を半導体層13上の全面に形成した後、フォトリソグラフィー技術を用いることにより、薄膜SOI形成領域R1を露出させるとともに、厚膜SOI形成領域R2を覆うレジストパターンRを酸化膜19上に形成する。
次に、図5に示すように、レジストパターンRをマスクとして酸化膜19および半導体層13をエッチングすることにより、薄膜SOI形成領域R1を境界とする段差20を半導体層13に形成した後、図6に示すように、レジストパターンRを除去する。なお、段差20の高さは、図7の第1半導体層21および第2半導体層22の全体の膜厚に対応させることが好ましい。
次に、図7に示すように、酸化膜19をマスクとして選択エピタキシャル成長を行うことにより、第1半導体層21を半導体層13上の薄膜SOI形成領域R1に選択的に形成する。ここで、単結晶半導体層を半導体層13上に成膜させる時に、アモルファス半導体層が酸化膜19上に成膜するが、アモルファス半導体層を塩素ガスなどに晒すことにより、半導体層13上に成膜された単結晶半導体層を残したまま、アモルファス半導体層を分解除去することができる。このため、選択エピタキシャル成長を行うことにより、酸化膜19上に半導体層が成膜されないようにして、半導体層13上に第1半導体層21を選択的に形成することができる。
続けて、選択エピタキシャル成長を行うことにより、薄膜SOI形成領域R1の第1半導体層21上に第2半導体層22を形成する。なお、第1半導体層21は、半導体基板1および第2半導体層22よりもエッチングレートが大きな材質を用いることができ、第1半導体層21および第2半導体層22の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択された組み合わせを用いることができる。特に、半導体層13がSiの場合、第1半導体層21としてSiGe、第2半導体層22としてSiを用いることが好ましい。
これにより、第1半導体層21と第2半導体層22との間の格子整合をとることを可能としつつ、第1半導体層21と第2半導体層22との間のエッチング時の選択比を確保することができる。なお、第1半導体層21としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第1半導体層21の代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第1半導体層21および第2半導体層22の膜厚は、例えば、1〜100nm程度とすることができる。
次に、図8に示すように、厚膜SOI形成領域R2の半導体層13上の酸化膜19を除去する。そして、半導体層13、第2半導体層22および多結晶シリコン層18の熱酸化により半導体層13、第2半導体層22および多結晶シリコン層18の表面に下地酸化膜23を形成する。そして、CVDなどの方法により、下地酸化膜23上の全面に酸化防止膜24を形成する。なお、酸化防止膜24としては、例えば、シリコン窒化膜を用いることができる。なお、この酸化防止膜24は、酸化防止の機能のほかに、CMPによる平坦化プロセスのストッパー層として機能させることもできる。
次に、図9に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜24、下地酸化膜23、第2半導体層22および第1半導体層21をパターニングすることにより、薄膜SOI形成領域R1に配置された半導体層13の一部を露出させる溝26を形成する。なお、半導体層13の一部を露出させる場合、半導体層13の表面でエッチングを止めるようにしてもよいし、半導体層13をオーバーエッチングして半導体層13に凹部を形成するようにしてもよい。また、溝26の配置位置は、第2半導体層22の素子分離領域の一部に対応させることができる。
次に、図10に示すように、CVDなどの方法により基板全面が覆われるようにして溝26内に埋め込まれた支持体27を成膜する。なお、支持体27は、溝26内における第1半導体層21および第2半導体層22の側壁にも成膜され、第2半導体層22を半導体層13上で支持することができる。また、基板全体を覆うように形成された支持体27は、第2半導体層22の撓み等を抑制して、平坦性を保ったまま第2半導体層22を支持する必要がある。そのため、その機械的な強度を確保する意味で、400nm以上の膜厚にすることが好ましい。また、支持体27の材質としては、例えば、シリコン酸化膜またはシリコン窒化膜などの絶縁体を用いることができる。あるいは、支持体27の材質として、単結晶シリコンや多結晶シリコンなどを用いるようにしてもよい。
次に、図11に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体27、酸化防止膜24、下地酸化膜23、第2半導体層22および第1半導体層21をパターニングすることにより、第1半導体層21の一部を露出させる溝28aを形成するとともに、薄膜SOI形成領域R1と厚膜SOI形成領域R2を素子分離する溝28cを半導体層13に形成し、厚膜SOI形成領域R2を素子分離する溝28bを形成する。
なお、第1半導体層21の一部を露出させる場合、第1半導体層21の表面でエッチングを止めるようにしてもよいし、第1半導体層21をオーバーエッチングして第1半導体層21に凹部を形成するようにしてもよい。あるいは、溝28a内の第1半導体層21を貫通させて半導体層13の表面を露出させるようにしてもよい。ここで、第1半導体層21のエッチングを途中で止めることにより、溝28a内の半導体層13の表面が露出されることを防止することができる。このため、第1半導体層21をエッチング除去する際に、溝28a内の半導体層13がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝28a内の半導体層13のオーバーエッチングを抑制することができる。
次に、図12に示すように、溝28aを介してエッチングガスまたはエッチング液を第1半導体層21に接触させることにより、第1半導体層21をエッチング除去し、半導体層13と第2半導体層22との間に空洞部30を形成する。
ここで、溝26内に支持体27を設けることにより、第1半導体層21が除去された場合においても、第2半導体層22を半導体層13上で支持することが可能となるとともに、溝26とは別に溝28aを設けることにより、第2半導体層22下の第1半導体層21にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第2半導体層22の品質を損なうことなく、第2半導体層22と半導体層13との間の絶縁を図ることが可能となる。
ここで、溝26内に支持体27を設けることにより、第1半導体層21が除去された場合においても、第2半導体層22を半導体層13上で支持することが可能となるとともに、溝26とは別に溝28aを設けることにより、第2半導体層22下の第1半導体層21にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第2半導体層22の品質を損なうことなく、第2半導体層22と半導体層13との間の絶縁を図ることが可能となる。
なお、半導体層13および第2半導体層22がSi、第1半導体層21がSiGeの場合、第1半導体層21のエッチング液としてフッ硝酸(フッ酸、硝酸、水の混合液)を用いることが好ましい。これにより、SiとSiGeの選択比として1:100〜1000程度を得ることができ、半導体層13および第2半導体層22のオーバーエッチングを抑制しつつ、第1半導体層21を除去することが可能となる。また、第1半導体層21のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
また、第1半導体層21をエッチング除去する前に、陽極酸化などの方法により第1半導体層21を多孔質化するようにしてもよいし、第1半導体層21にイオン注入を行うことにより、第1半導体層21をアモルファス化するようにしてもよいし、半導体層13としてP型半導体層を用いるようにしてもよい。これにより、第1半導体層21のエッチングレートを増大させることが可能となり、第1半導体層21のエッチング面積を拡大することができる。
次に、図13に示すように、半導体層13および第2半導体層22の熱酸化を行うことにより、半導体層13と第2半導体層22との間の空洞部30に埋め込み絶縁層31を形成する。その際、第2半導体層22の側壁および半導体層13に形成された溝28b内の表面も酸化される。
なお、半導体層13および第2半導体層22の熱酸化にて埋め込み絶縁層31を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。また、埋め込み絶縁層31は空洞部30を全て埋めるように形成しても良いし、空洞部30が一部残るように形成しても良い。
なお、半導体層13および第2半導体層22の熱酸化にて埋め込み絶縁層31を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。また、埋め込み絶縁層31は空洞部30を全て埋めるように形成しても良いし、空洞部30が一部残るように形成しても良い。
また、図13の方法では、半導体層13および第2半導体層22の熱酸化を行うことにより、半導体層13と第2半導体層22との間の空洞部30に埋め込み絶縁層31を形成する方法について説明したが、CVD法にて半導体層13と第2半導体層22との間の空洞部30に絶縁膜を成膜させることにより、半導体層13と第2半導体層22との間の空洞部30を埋め込み絶縁層31で埋め込むようにしてもよい。
これにより、第2半導体層22の膜減りを防止しつつ、半導体層13と第2半導体層22との間の空洞部30を酸化膜以外の材料で埋め込むことが可能となる。このため、第2半導体層22の裏面側に配置される埋め込み絶縁層31の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第2半導体層22の裏面側の寄生容量を低減させることができる。
なお、埋め込み絶縁層31の材質としては、例えば、シリコン酸化膜の他、FSG(フッ化シリケートグラス)膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層31として、SOG(Spin On Glass)膜の他、PSG膜、BPSG膜、PAE(poly aryleneether)系膜、HSQ(hydrogen silsesquioxane)系膜、MSQ(methyl silsesquioxane)系膜、PCB系膜、CF系膜、SiOC系膜、SiOF系膜などの有機lowk膜、或いはこれらのポーラス膜を用いるようにしてもよい。
また、第2半導体層22上に酸化防止膜24を設けることで、第2半導体層22の表面が熱酸化されることを防止しつつ、第2半導体層22の裏面側に埋め込み絶縁層31を形成することが可能となり、第2半導体層22の膜減りを抑制することが可能となる。
また、溝28a〜28cの配置位置を素子分離領域に対応させることにより、薄膜SOI形成領域R1および厚膜SOI形成領域R2の素子分離を行うことが可能となるとともに、溝26内に支持体27を埋め込むことにより、第2半導体層22を半導体層13上で支持する支持体27をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、SOIトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、SOIトランジスタのコストダウンを図ることが可能となる。
また、溝28a〜28cの配置位置を素子分離領域に対応させることにより、薄膜SOI形成領域R1および厚膜SOI形成領域R2の素子分離を行うことが可能となるとともに、溝26内に支持体27を埋め込むことにより、第2半導体層22を半導体層13上で支持する支持体27をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、SOIトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、SOIトランジスタのコストダウンを図ることが可能となる。
次に、図14に示すように、CVDなどの方法により支持体27上の全面が覆われるようにして溝28a〜28c内に埋め込まれた埋め込み絶縁体32を成膜する。なお、埋め込み絶縁体32としては、例えば、シリコン酸化膜などの絶縁体を用いることができる。
次に、図15に示すように、CMPなどの方法にて埋め込み絶縁体32および支持体27を薄膜化するとともに、酸化防止膜をストッパー層として、CMPによる平坦化を止める。続いて、下地酸化膜23および酸化防止膜24を除去することにより、半導体層13および第2半導体層22の表面を露出させる。
次に、図15に示すように、CMPなどの方法にて埋め込み絶縁体32および支持体27を薄膜化するとともに、酸化防止膜をストッパー層として、CMPによる平坦化を止める。続いて、下地酸化膜23および酸化防止膜24を除去することにより、半導体層13および第2半導体層22の表面を露出させる。
次に、図16に示すように、薄膜SOI形成領域R1において、第2半導体層22の表面の熱酸化を行うことにより、第2半導体層22の表面にゲート絶縁膜41を形成する。そして、ゲート絶縁膜41が形成された第2半導体層22上にCVDなどの方法にて多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第2半導体層22上にゲート電極42を形成する。
次に、ゲート電極42をマスクとして、As、P、Bなどの不純物を第2半導体層22内にイオン注入することにより、ゲート電極42の側方にそれぞれ配置された低濃度不純物導入層からなるLDD層を第2半導体層22に形成する。そして、LDD層が形成された第2半導体層22上にCVDなどの方法にて絶縁層を形成し、RIEなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極42の側壁にサイドウォール43を形成する。そして、ゲート電極42およびサイドウォール43をマスクとして、As、P、Bなどの不純物を第2半導体層22内にイオン注入することにより、サイドウォール43の側方にそれぞれ配置された高濃度不純物導入層からなるソース層44aおよびドレイン層44bを第2半導体層22に形成する。
また、厚膜SOI形成領域R2において、半導体層13に不純物のイオン注入を選択的に行うことにより、n+拡散層51、n-拡散層52、p+拡散層53およびn+拡散層54を半導体層13に形成する。そして、p+拡散層53に接続されたベース電極55を半導体層13上に形成し、絶縁層56を介してベース電極55と絶縁され、n+拡散層54に接続されたエミッタ電極57を半導体層13上に形成し、n+拡散層51に接続されたコレクタ電極58を半導体層13上に形成する。
なお、薄膜SOI形成領域R1には完全空乏型電界効果型トランジスタ、厚膜SOI形成領域R2には高耐圧電界効果型トランジスタまたはバイポーラトランジスタを形成することが好ましい。
これにより、厚膜SOI形成領域R2が設けられた半導体基板11上に薄膜SOI形成領域R1をエピタキシャル成長にて形成することが可能となる。このため、薄膜SOI形成領域R1の結晶欠陥の発生を抑制しつつ、薄膜SOI形成領域R1と厚膜SOI形成領域R2とを同一半導体基板11上に形成することが可能となり、コスト増を抑制しつつ、高耐圧SOIトランジスタと高速SOIトランジスタと同一半導体基板11上に混載することができる。
これにより、厚膜SOI形成領域R2が設けられた半導体基板11上に薄膜SOI形成領域R1をエピタキシャル成長にて形成することが可能となる。このため、薄膜SOI形成領域R1の結晶欠陥の発生を抑制しつつ、薄膜SOI形成領域R1と厚膜SOI形成領域R2とを同一半導体基板11上に形成することが可能となり、コスト増を抑制しつつ、高耐圧SOIトランジスタと高速SOIトランジスタと同一半導体基板11上に混載することができる。
R1 薄膜SOI形成領域、R2 厚膜SOI形成領域、11 半導体層132 絶縁層、13 半導体層、14、23 下地酸化膜、15、24 酸化防止膜、16、26、28a〜28c 溝、17 素子分離用酸化膜、19 酸化膜、18 多結晶シリコン層、R レジストパターン、20 段差、21 第1半導体層、22 第2半導体層、27 支持体、30 空洞部、31 埋め込み絶縁層、32 埋め込み絶縁体、41 ゲート絶縁膜、42 ゲート電極、43 サイドウォール、44a ソース層、44b ドレイン層、51、54 n+拡散層、52 n-拡散層、53 p+拡散層、55 ベース電極、56 絶縁層、57 エミッタ電極、58 コレクタ電極
Claims (7)
- 半導体基板上に絶縁層を介して形成された第1半導体層と、
前記第1半導体層上の一部の領域にエピタキシャル成長にて形成された第2半導体層と、
前記第1半導体層と前記第2半導体層との間に埋め込まれた埋め込み絶縁層とを備えることを特徴とする半導体装置。 - 絶縁体上に配置された第1半導体層上の第1領域に第2半導体層を形成する工程と、
前記第2半導体層よりもエッチングレートが小さな第3半導体層を前記第2半導体層上に形成する工程と、
前記第2および第3半導体層を貫通して前記第1半導体層を露出させる第1溝を形成する工程と、
前記第3半導体層を前記第1半導体層上で支持する支持体を前記第1溝内に形成する工程と、
前記支持体が形成された後に前記第2半導体層の少なくとも一部を前記第3半導体層から露出させる第2溝を形成する工程と、
前記第2溝を介して第2半導体層を選択的にエッチングすることにより、前記第2半導体層が除去された空洞部を前記第3半導体層下に形成する工程と、
前記第2溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記第1半導体層および前記第3半導体層はSi、前記第2半導体層はSiGeであることを特徴とする請求項2記載の半導体装置の製造方法。
- 前記第2および第3半導体層の膜厚に対応した段差を前記第1半導体層の第1領域に形成する工程をさらに備えることを特徴とする請求項2または3記載の半導体装置の製造方法。
- 前記第2溝の形成する際に、前記第1半導体層の第2領域の素子分離溝の少なくとも一部を一括形成することを特徴とする請求項2から4のいずれか1項記載の半導体装置の製造方法。
- 前記第1領域には電界効果型トランジスタが形成されていることを特徴とする請求項2から5のいずれか1項記載の半導体装置の製造方法。
- 前記第1半導体層の第2領域には高耐圧電界効果型トランジスタまたはバイポーラトランジスタが形成されていることを特徴とする請求項2から6のいずれか1項記載の半導体装置の製造方法。
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JP2006022134A JP2007207825A (ja) | 2006-01-31 | 2006-01-31 | 半導体装置および半導体装置の製造方法 |
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-
2006
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