JP2007123689A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】 工程数の増大を抑制しつつ、SOI構造とバルク構造とを同一基板上に形成するとともに、素子分離領域の面積を縮小する。
【解決手段】 SOI形成領域R1に第1半導体層3および第2半導体層4を順次形成した後、溝7、7´を同時に形成し、溝7、7´内に支持体8を埋め込んでから、第1半導体層12の一部を露出させる溝9bを形成するとともに、バルク領域R2を素子分離する溝9a、9cを半導体基板1に形成し、第1半導体層3をエッチング除去することにより、半導体基板1と第2半導体層4との間に空洞部10を形成し、半導体基板1および第2半導体層4の熱酸化を行うことにより、半導体基板1と第2半導体層4との間の空洞部10に埋め込み絶縁層11を形成する。
【選択図】 図5
【解決手段】 SOI形成領域R1に第1半導体層3および第2半導体層4を順次形成した後、溝7、7´を同時に形成し、溝7、7´内に支持体8を埋め込んでから、第1半導体層12の一部を露出させる溝9bを形成するとともに、バルク領域R2を素子分離する溝9a、9cを半導体基板1に形成し、第1半導体層3をエッチング除去することにより、半導体基板1と第2半導体層4との間に空洞部10を形成し、半導体基板1および第2半導体層4の熱酸化を行うことにより、半導体基板1と第2半導体層4との間の空洞部10に埋め込み絶縁層11を形成する。
【選択図】 図5
Description
本発明は半導体装置および半導体装置の製造方法に関し、特に、SOI(Silicon On Insulator)構造とバルク構造とを同一基板上に混載する方法に適用して好適なものである。
SOI基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース/ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型SOIトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、SOIトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、SOI基板としては、例えば、特許文献1、2に開示されているように、SIMOX(Separation by Implanted Oxgen)基板や貼り合わせ基板などが用いられている。
また、非特許文献1には、バルク基板上にSOI層を形成することで、SOIトランジスタを低コストで形成できる方法が開示されている。この非特許文献1に開示された方法では、Si基板上にSi/SiGe層を成膜し、SiとSiGeとの選択比の違いを利用してSiGe層のみを選択的に除去することにより、Si基板とSi層との間に空洞部を形成する。そして、空洞部内に露出したSiの熱酸化を行うことにより、Si基板とSi層との間にSiO2層を埋め込み、Si基板とSi層との間にBOX層を形成する。
特開2002−299591号公報
特開2000−124092号公報
T.Sakai et al."Separation by BondingS i Islands(SBSI) for LSI Application",Se cond International GiGe Technology and Device Meeting,Meeting Abstract,pp.230− 231,May(2004)
しかしながら、SIMOX基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、2枚のシリコンウェハを貼り合わせる必要がある。このため、SOIトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
また、イオン注入や貼り合わせでは、SOI層の膜厚のばらつきが大きく、完全空乏型SOIトランジスタを作製するためにSOI層を薄膜化すると、電界効果型トランジスタの特性ばらつきが大きくなる等の問題があった。
また、イオン注入や貼り合わせでは、SOI層の膜厚のばらつきが大きく、完全空乏型SOIトランジスタを作製するためにSOI層を薄膜化すると、電界効果型トランジスタの特性ばらつきが大きくなる等の問題があった。
一方、非特許文献1に開示された方法では、SiGe層を除去した時にSi層をSi基板上で支持するための支持体を形成したり、Si層下のSiGe層にエッチング液を接触させるための溝を形成したりする工程が必要になる上、SOI構造とバルク構造とを同一基板上に形成するためには、半導体基板にLOCOSもしくはSTI(Shallow Trench Isolation)構造をSOI構造とバルク構造とで別個に形成する必要があり、工程数の増大を招くとともに、素子分離領域のレイアウト面積が増大し、チップサイズの増大を招くという問題があった。
そこで、本発明の目的は、工程数の増大を抑制しつつ、SOI構造とバルク構造とを同一基板上に形成するとともに、素子分離領域の面積を縮小することが可能な半導体装置および半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上の第1領域にエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層を水平面内で素子分離する第1素子分離領域と、前記半導体層と前記半導体基板との境界に配置され、前記半導体層と前記半導体基板とを水平面内で素子分離する第2素子分離領域と、前記半導体基板の第2領域を水平面内で素子分離する第3素子分離領域とを備えることを特徴とする。
これにより、SOI構造とバルク構造とを同一半導体基板上に配置することを可能としつつ、SOI構造の素子分離領域の一部とバルク構造の素子分離領域とを同一の工程で形成可能になるとともに、SOI構造とバルク構造との境界における素子分離領域を統合することができる。このため、工程数の増大を抑制しつつ、SOI構造とバルク構造とを同一半導体基板上に混載することが可能となるとともに、素子分離領域のレイアウト面積を縮小することができ、チップサイズの小型化を図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の表面の一部に絶縁層を介して配置された半導体層を形成する工程と、前記半導体層を水平面内で素子分離する第1素子分離領域の一部および前記半導体層と前記半導体基板とを水平面内で素子分離する第2素子分離領域とを一括形成する工程と、前記半導体層を水平面内で素子分離する第1素子分離領域の一部および前記半導体基板を水平面内で素子分離する第3素子分離領域とを一括形成する工程とを備えることを特徴とする。
これにより、SOI構造とバルク構造とを同一半導体基板上に配置することを可能としつつ、SOI構造の素子分離領域とバルク構造の素子分離領域とをそれぞれ別工程で形成する必要がなくなるとともに、SOI構造とバルク構造との境界における素子分離領域を統合することができる。このため、工程数の増大を抑制しつつ、SOI構造とバルク構造とを同一半導体基板上に混載することが可能となるとともに、素子分離領域のレイアウト面積を縮小することができ、チップサイズの小型化を図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第1半導体層を形成する工程と、前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、前記半導体基板の第1領域上に前記第1および第2半導体層を残したまま、前記半導体基板の第2領域上の前記第1および第2半導体層を除去する工程と、前記第1および第2半導体層を貫通して前記半導体基板を露出させるとともに、前記半導体基板と前記第2半導体層との境界に少なくとも一部が配置された第1溝を形成する工程と、前記第2半導体層を前記半導体基板上で支持する支持体を前記第1溝内に形成する工程と、前記支持体が形成された後に前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる第2溝を形成するとともに、前記半導体基板の第2領域を素子分離する第3溝を前記半導体基板に同時に形成する工程と、前記第2溝を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、前記第2溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第2半導体層に形成された第2溝内および前記半導体基板に形成された第3溝内に埋め込み絶縁体を一括して埋め込む工程とを備えることを特徴とする。
これにより、SOI基板を用いることなく、SOI素子とバルク素子とを同一半導体基板上に混載した上で、第2半導体層を水平面内で素子分離する第1素子分離領域の一部および第2半導体層と半導体基板とを水平面内で素子分離する第2素子分離領域を一括形成することができる。また、第2半導体層を水平面内で素子分離する第1素子分離領域の一部および半導体基板を水平面内で素子分離する第3素子分離領域を一括形成することができる。また、第1半導体層上に第2半導体層が積層された場合においても、第2溝を介してエッチング液またはエッチングガスを第1半導体層に接触させることが可能となり、第2半導体層を残したまま、第1半導体層を除去することが可能となるとともに、第2半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第1溝に埋め込まれた支持体を形成することにより、第2半導体層下に空洞部が形成された場合においても、第2半導体層を半導体基板上に支持することが可能となる。
このため、SOI素子とバルク素子とを同一半導体基板上に混載した場合においても、工程数の増大を抑制しつつ、SOI素子およびバルク素子の素子分離をそれぞれ行うことが可能となり、コスト増を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となるとともに、素子分離領域のレイアウト面積を縮小することができ、チップサイズの小型化を図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の第1領域上に第1半導体層を選択的に形成する工程と、前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に選択的に形成する工程と、前記第1および第2半導体層を貫通して前記半導体基板を露出させるとともに、前記半導体基板と前記第2半導体層との境界に少なくとも一部が配置された第1溝を形成する工程と、前記第2半導体層を前記半導体基板上で支持する支持体を前記第1溝内に形成する工程と、前記支持体が形成された後に前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる第2溝を形成するとともに、前記半導体基板の第2領域を素子分離する第3溝を前記半導体基板に同時に形成する工程と、前記第2溝を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、前記第2溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第2半導体層に形成された第2溝内および前記半導体基板に形成された第3溝内に埋め込み絶縁体を一括して埋め込む工程とを備えることを特徴とする。
これにより、SOI素子とバルク素子とを同一半導体基板上に混載した場合においても、工程数の増大を抑制しつつ、SOI素子およびバルク素子の素子分離をそれぞれ行うことが可能となり、コスト増を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となるとともに、素子分離領域のレイアウト面積を縮小することができ、チップサイズの小型化を図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板の第2領域上に酸化膜を形成してから、前記半導体基板の第1領域上に前記第1および第2半導体層を選択的に形成することを特徴とする。
これにより、エピタキシャル成長を行うことで、半導体基板の一部の領域に第1および第2半導体層を選択的に形成することが可能となり、SOI構造とバルク構造とを同一半導体基板上に混載することができる。
これにより、エピタキシャル成長を行うことで、半導体基板の一部の領域に第1および第2半導体層を選択的に形成することが可能となり、SOI構造とバルク構造とを同一半導体基板上に混載することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第2半導体層はSi、前記第1半導体層はSiGeであることを特徴とする。
これにより、半導体基板、第2半導体層および第1半導体層間の格子整合をとることを可能としつつ、半導体基板および第2半導体層よりも第1半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第2半導体層を第1半導体層上に形成することが可能となり、第2半導体層の品質を損なうことなく、第2半導体層と半導体基板との間の絶縁を図ることが可能となる。
これにより、半導体基板、第2半導体層および第1半導体層間の格子整合をとることを可能としつつ、半導体基板および第2半導体層よりも第1半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第2半導体層を第1半導体層上に形成することが可能となり、第2半導体層の品質を損なうことなく、第2半導体層と半導体基板との間の絶縁を図ることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第1溝を形成する前に、前記第2半導体層の表面に絶縁膜を形成する工程をさらに備えることを特徴とする。
これにより、第2半導体層の表面を保護しながら、その後の工程を進めることができ、第2半導体層に及ぶダメージ等を防止することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記絶縁膜は少なくともシリコン窒化膜を含むことを特徴とする。
これにより、第2半導体層の表面を保護しながら、その後の工程を進めることができ、第2半導体層に及ぶダメージ等を防止することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記絶縁膜は少なくともシリコン窒化膜を含むことを特徴とする。
これにより、半導体基板および第2半導体層の熱酸化にて埋め込み絶縁層を空洞部に形成した場合においても、第2半導体層の表面が熱酸化されることを防止することが可能となる。このため、第2半導体層の膜減りを低減しつつ、第2半導体層を埋め込み絶縁層上に配置することができる。また、酸化防止膜としての機能のほかに、CMP(化学的機械的研磨)による平坦化プロセスのストッパー層として機能させることもでき、膜厚制御を安定して行うことができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成した後、前記半導体基板および前記第2半導体層の上端部を丸める熱酸化を行う工程をさらに備えることを特徴とする。
これにより、半導体基板および第2半導体層に形成された溝の上端部を丸めることが可能となり、半導体基板および第2半導体層上にゲート電極を配置した場合においても、ゲート電極下の半導体基板および第2半導体層の端部にかかる電界集中を緩和することが可能となることから、半導体基板および第2半導体層の側面と表面の間のコーナー部の絶縁膜の耐圧や信頼性を改善するとともに、閾値の低い寄生トランジスタが形成されることを防止することが可能となる。
これにより、半導体基板および第2半導体層に形成された溝の上端部を丸めることが可能となり、半導体基板および第2半導体層上にゲート電極を配置した場合においても、ゲート電極下の半導体基板および第2半導体層の端部にかかる電界集中を緩和することが可能となることから、半導体基板および第2半導体層の側面と表面の間のコーナー部の絶縁膜の耐圧や信頼性を改善するとともに、閾値の低い寄生トランジスタが形成されることを防止することが可能となる。
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図1(a)〜図11(a)は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図1(b)〜図11(b)は、図1(a)〜図11(a)のA1−A1´〜A11−A11´線でそれぞれ切断した断面図、図1(c)〜図11(c)は、図1(a)〜図11(a)のB1−B1´〜B11−B11´線でそれぞれ切断した断面図、図1(d)〜図11(d)は、図1(a)〜図11(a)のC1−C1´〜C11−C11´線でそれぞれ切断した断面図である。
図1(a)〜図11(a)は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図1(b)〜図11(b)は、図1(a)〜図11(a)のA1−A1´〜A11−A11´線でそれぞれ切断した断面図、図1(c)〜図11(c)は、図1(a)〜図11(a)のB1−B1´〜B11−B11´線でそれぞれ切断した断面図、図1(d)〜図11(d)は、図1(a)〜図11(a)のC1−C1´〜C11−C11´線でそれぞれ切断した断面図である。
図1において、半導体基板1には、SOI形成領域R1およびバルク領域R2が設けられている。そして、半導体基板1の熱酸化を行うことにより、半導体基板1の表面に酸化膜2を形成する。なお、半導体基板1の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどを用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜2をパターニングすることにより、SOI形成領域R1の酸化膜2を除去し、SOI形成領域R1の半導体基板1の表面を露出させる。
次に、図2に示すように、酸化膜2をマスクとして選択エピタキシャル成長を行うことにより、第1半導体層3を半導体基板1上のSOI形成領域R1に選択的に形成する。ここで、単結晶半導体層を半導体基板1上に成膜させる時に、アモルファス半導体層が酸化膜2上に成膜するが、アモルファス半導体層を塩素ガスなどに晒すことにより、半導体基板1上に成膜された単結晶半導体層を残したまま、アモルファス半導体層を分解除去することができる。このため、選択エピタキシャル成長を行うことにより、酸化膜2上に半導体層が成膜されないようにして、半導体基板1上に第1半導体層3を選択的に形成することができる。
続けて、選択エピタキシャル成長を行うことにより、SOI形成領域R1の第1半導体層3上に第2半導体層4を形成する。なお、第1半導体層3は、半導体基板1および第2半導体層4よりもエッチングレートが大きな材質を用いることができ、第1半導体層3および第2半導体層4の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択された組み合わせを用いることができる。特に、半導体基板1がSiの場合、第1半導体層3としてSiGe、第2半導体層4としてSiを用いることが好ましい。
これにより、第1半導体層3と第2半導体層4との間の格子整合をとることを可能としつつ、第1半導体層3と第2半導体層4との間のエッチング時の選択比を確保することができる。なお、第1半導体層3としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第1半導体層3の代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第1半導体層3および第2半導体層4の膜厚は、例えば、1〜100nm程度とすることができる。
次に、図3に示すように、バルク領域R2の半導体基板1上の酸化膜2を除去する。そして、半導体基板1および第2半導体層4の熱酸化により第2半導体層4の表面に下地酸化膜5を形成する。そして、CVDなどの方法により、下地酸化膜5上の全面に酸化防止膜6を形成する。なお、酸化防止膜6としては、例えば、シリコン窒化膜を用いることができる。酸化防止膜は、酸化防止の機能のほかに、CMPによる平坦化プロセスのストッパー層として機能させることもできる。
次に、図4に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜6、下地酸化膜5、第2半導体層4および第1半導体層3をパターニングすることにより、SOI形成領域R1に配置され半導体基板1の一部を露出させる溝7を形成するとともに、SOI形成領域R1とバルク領域R2との境界に配置され半導体基板1の一部を露出させる溝7´を形成する。なお、半導体基板1の一部を露出させる場合、半導体基板1の表面でエッチングを止めるようにしてもよいし、半導体基板1をオーバーエッチングして半導体基板1に凹部を形成するようにしてもよい。また、溝7の配置位置は、第2半導体層4の素子分離領域の一部に対応させることができる。
次に、図5に示すように、熱酸化等の方法によって、第1半導体層3および第2半導体層4の側壁に酸化膜7aを形成する。ここで、熱酸化前にキャップ層を形成後、熱酸化する事も可能である。キャップ層としては、例えば、シリコン酸化膜あるいはシリコン膜などを用いることができる。そして、第1半導体層3および第2半導体層4の側壁にキャップ層が形成された状態で、第1半導体層3および第2半導体層4の一部を熱酸化する。キャップ層を形成した後で、第1半導体層3および第2半導体層4の熱酸化を施すことで、第1半導体層3に含まれる成分が外方拡散することを抑制しつつ、少なくとも第2半導体層4の側壁に界面準位の少ない半導体/酸化膜界面を形成することができる。同時に、第1半導体層3に含まれる成分にて周囲が汚染されることを抑制することができる。
そして、CVDなどの方法により基板全面が覆われるようにして溝7、7´内に埋め込まれた支持体8を成膜する。なお、支持体8は、溝7、7´内における第1半導体層3および第2半導体層4の側壁にも成膜され、第2半導体層4を半導体基板1上で支持することができる。また、基板全体を覆うように形成された支持体8は、第2半導体層4の撓み等を抑制して、平坦性を保ったまま第2半導体層4を支持する必要がある。そのため、その機械的な強度を確保する意味で、400nm以上の膜厚にすることが好ましい。また、支持体8の材質としては、例えば、シリコン酸化膜またはシリコン窒化膜などの絶縁体を用いることができる。あるいは、支持体8の材質として、単結晶シリコンや多結晶シリコンなどを用いるようにしてもよい。
次に、図6に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体8、酸化防止膜6、下地酸化膜5、第2半導体層4、第1半導体層3および半導体基板1をパターニングすることにより、第1半導体層12の一部を露出させる溝9bを形成するとともに、バルク領域R2を素子分離する溝9a、9cを半導体基板1に形成する。ここで、溝9a、9b、9cの配置位置は、第2半導体層4の素子分離領域の一部に対応させることができる。
なお、第1半導体層3の一部を露出させる場合、第1半導体層3の表面でエッチングを止めるようにしてもよいし、第1半導体層3をオーバーエッチングして第1半導体層3に凹部を形成するようにしてもよい。あるいは、溝9b内の第1半導体層3を貫通させて半導体基板1の表面を露出させるようにしてもよい。ここで、第1半導体層3のエッチングを途中で止めることにより、溝9b内の半導体基板1の表面が露出されることを防止することができる。このため、第1半導体層3をエッチング除去する際に、溝9b内の半導体基板1がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝9b内の半導体基板1のオーバーエッチングを抑制することができる。
次に、図7に示すように、溝9bを介してエッチングガスまたはエッチング液を第1半導体層3に接触させることにより、第1半導体層3をエッチング除去し、半導体基板1と第2半導体層4との間に空洞部10を形成する。
ここで、溝7内に支持体8を設けることにより、第1半導体層3が除去された場合においても、第2半導体層4を半導体基板1上で支持することが可能となるとともに、溝7とは別に溝9bを設けることにより、第2半導体層4下の第1半導体層3にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第2半導体層4の品質を損なうことなく、第2半導体層4と半導体基板1との間の絶縁を図ることが可能となる。
ここで、溝7内に支持体8を設けることにより、第1半導体層3が除去された場合においても、第2半導体層4を半導体基板1上で支持することが可能となるとともに、溝7とは別に溝9bを設けることにより、第2半導体層4下の第1半導体層3にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第2半導体層4の品質を損なうことなく、第2半導体層4と半導体基板1との間の絶縁を図ることが可能となる。
なお、半導体基板1および第2半導体層4がSi、第1半導体層3がSiGeの場合、第1半導体層3のエッチング液としてフッ硝酸(フッ酸、硝酸、水の混合液)を用いることが好ましい。これにより、SiとSiGeの選択比として1:100〜1000程度を得ることができ、半導体基板1および第2半導体層4のオーバーエッチングを抑制しつつ、第1半導体層3を除去することが可能となる。また、第1半導体層3のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
また、第1半導体層3をエッチング除去する前に、陽極酸化などの方法により第1半導体層3を多孔質化するようにしてもよいし、第1半導体層3にイオン注入を行うことにより、第1半導体層3をアモルファス化するようにしてもよいし、半導体基板1としてP型半導体基板を用いるようにしてもよい。これにより、第1半導体層3のエッチングレートを増大させることが可能となり、第1半導体層3のエッチング面積を拡大することができる。
また、半導体基板1および第2半導体層4を熱酸化することにより、半導体基板1および第2半導体層4の端部を丸めるようにしてもよい。ここで、半導体基板1および第2半導体層4の端部を熱酸化する場合、1100℃前後の高温でドライ酸化を行うことが好ましい。これにより、半導体基板1および第2半導体層4上に図11のゲート電極25、15をそれぞれ配置した場合においても、ゲート電極25、15下の半導体基板1および第2半導体層4の端部にかかる電界集中を緩和することができ、半導体基板1および第2半導体層の側面と表面の間のコーナー部の絶縁膜の耐圧や信頼性を改善すると共に、閾値の低い寄生トランジスタが形成されることを防止することが可能となる。
ここで、図9の埋め込み絶縁体13にて溝9b内を埋め込む前に半導体基板1および第2半導体層4を熱酸化することにより、溝9bを介して酸化性ガスを第2半導体層4の端部に効率よく接触させることができ、第2半導体層4の端部を効率よく丸めることができる。更に、前記熱酸化により、第三溝即ちSTIのトレンチコーナー部を同時に丸めることができ、バルク素子の絶縁膜の耐圧や信頼性を改善するとともに、閾値の低い寄生トランジスタが形成されることを防止することが可能となる。
次に、図8に示すように、半導体基板1および第2半導体層4の熱酸化を行うことにより、半導体基板1と第2半導体層4との間の空洞部10に埋め込み絶縁層11を形成する。その際、第2半導体層4の側壁および半導体基板1に形成された溝9a、9c内の表面も酸化され、第2半導体層4の側壁に酸化膜12bが形成されるとともに、半導体基板1に形成された溝9a、9c内の表面に酸化膜12a、12cがそれぞれ形成される。
なお、半導体基板1および第2半導体層4の熱酸化にて埋め込み絶縁層11を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。また、埋め込み絶縁層11は空洞部10を全て埋めるように形成しても良いし、空洞部10が一部残るように形成しても良い。
また、図8の方法では、半導体基板1および第2半導体層4の熱酸化を行うことにより、半導体基板1と第2半導体層4との間の空洞部10に埋め込み絶縁層11を形成する方法について説明したが、CVD法にて半導体基板1と第2半導体層4との間の空洞部10に絶縁膜を成膜させることにより、半導体基板1と第2半導体層4との間の空洞部10を埋め込み絶縁層11で埋め込むようにしてもよい。
また、図8の方法では、半導体基板1および第2半導体層4の熱酸化を行うことにより、半導体基板1と第2半導体層4との間の空洞部10に埋め込み絶縁層11を形成する方法について説明したが、CVD法にて半導体基板1と第2半導体層4との間の空洞部10に絶縁膜を成膜させることにより、半導体基板1と第2半導体層4との間の空洞部10を埋め込み絶縁層11で埋め込むようにしてもよい。
これにより、第2半導体層4の膜減りを防止しつつ、半導体基板1と第2半導体層4との間の空洞部10を酸化膜以外の材料で埋め込むことが可能となる。このため、第2半導体層4の裏面側に配置される埋め込み絶縁層11の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第2半導体層4の裏面側の寄生容量を低減させることができる。
なお、埋め込み絶縁層11の材質としては、例えば、シリコン酸化膜の他、FSG(フッ化シリケートグラス)膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層11として、SOG(Spin On Glass)膜の他、PSG膜、BPSG膜、PAE(poly aryleneether)系膜、HSQ(hydrogen silsesquioxane)系膜、MSQ(methyl silsesquioxane)系膜、PCB系膜、CF系膜、SiOC系膜、SiOF系膜などの有機lowk膜、或いはこれらのポーラス膜を用いるようにしてもよい。
また、第2半導体層4上に酸化防止膜6を設けることで、第2半導体層4の表面が熱酸化されることを防止しつつ、第2半導体層4の裏面側に埋め込み絶縁層11を形成することが可能となり、第2半導体層4の膜減りを抑制することが可能となる。
また、溝7、9bの配置位置を第2半導体層4の素子分離領域に対応させることにより、第2半導体層4の横方向および縦方向の素子分離を行うことが可能となるとともに、溝7、7´内に支持体8を埋め込むことにより、第2半導体層4を半導体基板1上で支持する支持体8をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、SOIトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、SOIトランジスタのコストダウンを図ることが可能となる。
また、溝7、9bの配置位置を第2半導体層4の素子分離領域に対応させることにより、第2半導体層4の横方向および縦方向の素子分離を行うことが可能となるとともに、溝7、7´内に支持体8を埋め込むことにより、第2半導体層4を半導体基板1上で支持する支持体8をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、SOIトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、SOIトランジスタのコストダウンを図ることが可能となる。
次に、図9に示すように、CVDなどの方法により支持体8上の全面が覆われるようにして溝9a〜9c内に埋め込まれた埋め込み絶縁体13を成膜する。なお、埋め込み絶縁体13としては、例えば、シリコン酸化膜などの絶縁体を用いることができる。
次に、図10に示すように、CMPなどの方法にて埋め込み絶縁体13、支持体8を薄膜化するとともに、酸化防止膜をストッパー層として、CMPによる平坦化を止める。続いて、下地酸化膜5および酸化防止膜6を除去することにより、半導体基板1および第2半導体層4の表面を露出させる。
次に、図10に示すように、CMPなどの方法にて埋め込み絶縁体13、支持体8を薄膜化するとともに、酸化防止膜をストッパー層として、CMPによる平坦化を止める。続いて、下地酸化膜5および酸化防止膜6を除去することにより、半導体基板1および第2半導体層4の表面を露出させる。
次に、図11に示すように、SOI形成領域R1において、第2半導体層4の表面の熱酸化を行うことにより、第2半導体層4の表面にゲート絶縁膜14を形成する。そして、CVDなどの方法により、ゲート絶縁膜14が形成された第2半導体層4上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第2半導体層4上にゲート電極15を形成する。
次に、ゲート電極15をマスクとして、As、P、Bなどの不純物を第2半導体層4内にイオン注入することにより、ゲート電極15の側方にそれぞれ配置された低濃度不純物導入層からなるLDD層を第2半導体層4に形成する。そして、CVDなどの方法により、LDD層が形成された第2半導体層4上に絶縁層を形成し、RIEなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極15の側壁にサイドウォール16を形成する。そして、ゲート電極15およびサイドウォール16をマスクとして、As、P、Bなどの不純物を第2半導体層4内にイオン注入することにより、サイドウォール16の側方にそれぞれ配置された高濃度不純物導入層からなるソース層17aおよびドレイン層17bを第2半導体層4に形成する。
また、バルク領域R2において、半導体基板1の表面の熱酸化を行うことにより、半導体基板1の表面にゲート絶縁膜24を形成する。そして、CVDなどの方法により、ゲート絶縁膜24が形成された半導体基板1上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、半導体基板1上にゲート電極25を形成する。
次に、ゲート電極25をマスクとして、As、P、Bなどの不純物を半導体基板1内にイオン注入することにより、ゲート電極25の側方にそれぞれ配置された低濃度不純物導入層からなるLDD層を半導体基板1に形成する。そして、CVDなどの方法により、LDD層が形成された半導体基板1上に絶縁層を形成し、RIEなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極25の側壁にサイドウォール26を形成する。そして、ゲート電極25およびサイドウォール26をマスクとして、As、P、Bなどの不純物を半導体基板1内にイオン注入することにより、サイドウォール26の側方にそれぞれ配置された高濃度不純物導入層からなるソース層27aおよびドレイン層27bを半導体基板1に形成する。尚、バルク素子とSOI素子を完全に別々に形成する必要は無く、ゲート絶縁膜、ゲート電極、サイドウォール形成等の工程は共通化可能である。
これにより、SOI基板を用いることなく、SOI素子とバルク素子とを同一半導体基板1上に混載した上で、第2半導体層4を水平面内で素子分離する溝7および第2半導体層4と半導体基板1を水平面内で素子分離する溝7´とを一括形成するとともに、第2半導体層4を水平面内で素子分離する溝9bおよび半導体基板を水平面内で素子分離する溝9a、9cを一括形成することができる。このため、SOI構造とバルク構造とを同一半導体基板1上に混載した場合においても、工程数の増大を抑制しつつ、SOI構造およびバルク構造の素子分離をそれぞれ行うことが可能となり、コスト増を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となるとともに、素子分離領域のレイアウト面積を縮小することができ、チップサイズの小型化を図ることができる。
なお、上述した実施形態では、SOI形成領域R1の半導体基板1上に第1半導体層3および第2半導体層4を選択的に形成するために、選択エピタキシャル成長を用いる方法について説明したが、半導体基板1上の全面に第1半導体層3および第2半導体層4を成膜し、フォトリソグラフィー技術およびエッチング技術を用いてバルク領域R2の第1半導体層3および第2半導体層4を選択的に除去することにより、SOI形成領域R1の半導体基板1上に第1半導体層3および第2半導体層4を選択的に形成するようにしてもよい。
また、上述した実施形態では、第2半導体層4を水平面内で素子分離する溝7を、第2半導体層4と半導体基板1とを水平面内で素子分離する溝7´とともに一括形成する方法について説明したが、第2半導体層4と半導体基板1とを水平面内で素子分離する溝を溝9bにて構成し、第2半導体層4を水平面内で素子分離する溝9bを半導体基板を水平面内で素子分離する溝9a、9cとともに一括形成するようにしてもよい。
R1 SOI形成領域、R2 バルク領域、1 半導体基板、2 酸化膜、3 第1半導体層、4 第2半導体層、5 下地酸化膜、6 酸化防止膜、7、7´、9a〜9c 溝、7a 酸化膜、8 支持体、10 空洞部、11 埋め込み絶縁層、12a〜12c 酸化膜、13 埋め込み絶縁体、14、24 ゲート絶縁膜、15、25 ゲート電極、16、26 サイドウォール、17a、27a ソース層、17b、27b ドレイン層
Claims (9)
- 半導体基板上の第1領域にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層を水平面内で素子分離する第1素子分離領域と、
前記半導体層と前記半導体基板との境界に配置され、前記半導体層と前記半導体基板とを水平面内で素子分離する第2素子分離領域と、
前記半導体基板の第2領域を水平面内で素子分離する第3素子分離領域とを備えることを特徴とする半導体装置。 - 半導体基板の表面の一部に絶縁層を介して配置された半導体層を形成する工程と、
前記半導体層を水平面内で素子分離する第1素子分離領域の一部および前記半導体層と前記半導体基板とを水平面内で素子分離する第2素子分離領域とを一括形成する工程と
前記半導体層を水平面内で素子分離する第1素子分離領域の一部および前記半導体基板を水平面内で素子分離する第3素子分離領域とを一括形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記半導体基板の第1領域上に前記第1および第2半導体層を残したまま、前記半導体基板の第2領域上の前記第1および第2半導体層を除去する工程と、
前記第1および第2半導体層を貫通して前記半導体基板を露出させるとともに、前記半導体基板と前記第2半導体層との境界に少なくとも一部が配置された第1溝を形成する工程と、
前記第2半導体層を前記半導体基板上で支持する支持体を前記第1溝内に形成する工程と、
前記支持体が形成された後に前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる第2溝を形成するとともに、前記半導体基板の第2領域を素子分離する第3溝を前記半導体基板に同時に形成する工程と、
前記第2溝を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記第2溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第2半導体層に形成された第2溝内および前記半導体基板に形成された第3溝内に埋め込み絶縁体を一括して埋め込む工程とを備えることを特徴とする半導体装置の製造方法。 - 半導体基板の第1領域上に第1半導体層を選択的に形成する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に選択的に形成する工程と、
前記第1および第2半導体層を貫通して前記半導体基板を露出させるとともに、前記半導体基板と前記第2半導体層との境界に少なくとも一部が配置された第1溝を形成する工程と、
前記第2半導体層を前記半導体基板上で支持する支持体を前記第1溝内に形成する工程と、
前記支持体が形成された後に前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる第2溝を形成するとともに、前記半導体基板の第2領域を素子分離する第3溝を前記半導体基板に同時に形成する工程と、
前記第2溝を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記第2溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第2半導体層に形成された第2溝内および前記半導体基板に形成された第3溝内に埋め込み絶縁体を一括して埋め込む工程とを備えることを特徴とする半導体装置の製造方法。 - 前記半導体基板の第2領域上に酸化膜を形成してから、前記半導体基板の第1領域上に前記第1および第2半導体層を選択的に形成することを特徴とする請求項4記載の半導体装置の製造方法。
- 前記半導体基板および前記第2半導体層はSi、前記第1半導体層はSiGeであることを特徴とする請求項3から5のいずれか1項記載の半導体装置の製造方法。
- 前記第1溝を形成する前に、前記第2半導体層の表面に絶縁膜を形成する工程をさらに備えることを特徴とする請求項3から6のいずれか1項記載の半導体装置の製造方法。
- 前記絶縁膜は少なくともシリコン窒化膜を含むことを特徴とする請求項7記載の半導体装置の製造方法。
- 前記第1半導体層が除去された空洞部を前記第2半導体層下に形成した後、前記半導体基板および前記第2半導体層の上端部を丸める熱酸化を行う工程をさらに備えることを特徴とする請求項3から8のいずれか1項記載の半導体装置の製造方法。
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JP2009010384A (ja) * | 2007-06-28 | 2009-01-15 | Samsung Electronics Co Ltd | フローティングボディ素子及びバルクボディ素子を有する半導体素子及びその製造方法 |
-
2005
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