JP2007123688A

JP2007123688A - 半導体装置および半導体装置の製造方法

Info

Publication number: JP2007123688A
Application number: JP2005316263A
Authority: JP
Inventors: Hideaki Oka; 秀明岡
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-10-31
Filing date: 2005-10-31
Publication date: 2007-05-17

Abstract

【課題】製造コストを抑制しつつ、絶縁体上に半導体層を形成するとともに、絶縁体上に形成された半導体層の品質の劣化を抑制しつつ、メサ分離された半導体層の上端部の丸め処理を行う。
【解決手段】半導体基板１と第２半導体層４との間の空洞部１０に埋め込み絶縁層１１を形成した後、半導体基板１および第２半導体層４の上端部を熱酸化することにより、溝９ｂに沿って第２半導体層４の上端部を丸めるとともに、溝９ａ、９ｃに沿って半導体基板１の上端部を丸め、溝９ｂに端部がかかるようにして第２半導体層４上にゲート電極１５を形成するとともに、溝９ａまたは溝９ｃに端部がかかるようにして半導体基板１上にゲート電極２５を形成する。
【選択図】図９

Description

本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）構造とバルク構造とを同一基板上に混載する方法に適用して好適なものである。

ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄＯｘｇｅｎ）基板や貼り合わせ基板などが用いられている。

また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ₂層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。

ここで、ＳＯＩトランジスタをＳＯＩ層に形成した場合、素子分離を行うためにＳＴＩ（シャロートレンチアイソレーション）法を用いる方法がある。このＳＴＩ法では、周囲の半導体層と完全に孤立した島状の半導体層にトランジスタが形成されるため、隣の半導体層のトランジスタとの間でラッチアップが発生しないなど、多くの利点があることが報告されている。ただし、ＳＴＩ法にて素子分離を行うと、分離されたＳＯＩ層のコーナー部の絶縁膜の耐圧や信頼性の劣化、閾値電圧の低い寄生トランジスタが形成される等の課題を生ずることがある。このため、ＳＯＩ層に形成されたＭＯＳトランジスタのＶｇ−Ｉｄ特性において、ゲート電圧が比較的低い場合においても、ソース／ドレイン領域にリーク電流が流れ、電流の立ち上がり特性に異常が見られることがある。

このため、ＳＴＩ法にて素子分離を行った時に、素子分離されたＳＯＩ層のコーナー部に寄生トランジスタが形成される等の課題を防止するために、１１００℃程度の高温酸化を行うことで、素子分離されたＳＯＩ層の上端部を丸め処理する方法がある。
特開２００２−２９９５９１号公報特開２０００−１２４０９２号公報Ｔ．Ｓａｋａｉｅｔａｌ．"ＳｅｐａｒａｔｉｏｎｂｙＢｏｎｄｉｎｇＳｉＩｓｌａｎｄｓ（ＳＢＳＩ）ｆｏｒＬＳＩＡｐｐｌｉｃａｔｉｏｎ"，ＳｅｃｏｎｄＩｎｔｅｒｎａｔｉｏｎａｌＧｉＧｅＴｅｃｈｎｏｌｏｇｙａｎｄＤｅｖｉｃｅＭｅｅｔｉｎｇ，ＭｅｅｔｉｎｇＡｂｓｔｒａｃｔ，ｐｐ．２３０− ２３１，Ｍａｙ（２００４）

しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせる必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
また、イオン注入や貼り合わせでは、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性ばらつきが大きくなる等の問題があった。

一方、非特許文献１に開示された方法では、素子分離されたＳＯＩ層の上端部を丸め処理するために、１１００℃程度の高温酸化を行うと、ＳｉＧｅ層のＧｅがＳｉ層に拡散し、絶縁耐圧の劣化やゲート絶縁膜の信頼性の劣化などを招くという問題があった。
そこで、本発明の目的は、製造コストを抑制しつつ、絶縁体上に半導体層を形成するとともに、絶縁体上に形成された半導体層の品質の劣化を抑制しつつ、素子分離された半導体層の上端部の丸め処理を行うことが可能な半導体装置および半導体装置の製造方法を提供することである。

上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成され互いに直交する第１溝および第２溝にて素子分離された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記第１溝に埋め込まれ前記半導体層を前記半導体基板上で支持する支持体と、前記第２溝に沿うように配置され、前記半導体層の上端部を丸めるように形成された丸め部とを備えることを特徴とする。

これにより、半導体層下に埋め込み絶縁層を埋め込んでから、半導体層の上端部を第２溝に沿って丸めることが可能となる。また、半導体層下に埋め込み絶縁層を埋め込むために、エッチングレートが互いに異なる半導体層が半導体基板上に形成された場合においても、前記エッチングレートの異なる半導体層をエッチング除去後、高温酸化を行えることから、前記エッチングレートの異なる半導体層に含まれる成分による汚染を防止しつつ、ゲート電極下の半導体層の端部にかかる電界集中を緩和することが可能となり、素子分離された半導体層の端部に寄生トランジスタが形成されることを防止することが可能となるとともに、周囲の半導体層と完全に孤立した島状の半導体層にトランジスタを形成することができ、絶縁体上に形成された半導体層の素子分離を安定して行うことが可能となる。この結果、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、寄生トランジスタ等による電流リークを抑制することが可能となり、ＳＯＩトランジスタを安定して動作させることができる。

また、本発明の一態様に係る半導体装置によれば、前記丸め部が形成された第２溝と交差するようにして前記半導体層上に形成されたゲート電極をさらに備えることを特徴とする。
これにより、ゲート電極下の半導体層の端部にかかる電界集中を緩和することが可能となり、素子分離された半導体層の端面に寄生トランジスタが形成されることを防止することが可能となるとともに、ゲート絶縁膜の耐圧及び信頼性を向上させることができる。

また、本発明の一態様に係る半導体装置によれば、半導体基板上の第１領域にエピタキシャル成長にて形成され互いに直交する第１溝および第２溝にて素子分離された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記第１溝に埋め込まれ前記半導体層を前記半導体基板上で支持する支持体と、前記第２溝に沿うように配置され、前記半導体層の上端部を丸めるように形成された第１丸め部と、前記半導体基板上の第２の領域を素子分離する第３溝と、前記第３溝に沿うように配置され、前記半導体基板の少なくとも上端部を丸めるように形成された第２丸め部とを備えることを特徴とする。

これにより、ＳＯＩ構造とバルク構造とを同一半導体基板上に混載することが可能となるとともに、ＳＯＩ層を成す半導体層および半導体基板の素子分離領域の上端部の丸め処理を一括して行うことが可能となる。このため、工程数の増大を抑制しつつ、ＳＯＩトランジスタとバルクトランジスタとを同一の半導体チップ上に搭載することが可能となるとともに、ＳＯＩトランジスタとバルクトランジスタのゲート絶縁膜の耐圧及び信頼性を向上させることができる。

また、本発明の一態様に係る半導体装置によれば、前記第１丸め部が形成された第２溝と交差するようにして前記半導体層上に形成された第１ゲート電極と、前記第２丸め部が形成された第３溝と交差するようにして前記半導体基板上に形成された第２ゲート電極とをさらに備えることを特徴とする。
これにより、ＳＯＩ構造とバルク構造とを同一半導体基板上に混載することを可能としつつ、ゲート電極下の半導体層および半導体基板の端部にかかる電界集中を緩和することが可能となるとともに、ゲート絶縁膜の耐圧及び信頼性を向上させることができ、ＳＯＩトランジスタとバルクトランジスタとを同一の半導体チップ上に搭載することができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第２半導体層を前記半導体基板上で支持する支持体を前記第１溝内に形成する工程と、前記支持体が形成された後に前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記第２溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層の上端部を丸めるように形成された丸め部を前記第２溝に沿って形成する工程と、前記丸め部が形成された第２溝内に埋め込まれた埋め込み絶縁体を形成する工程とを備えることを特徴とする。

これにより、第１半導体層上に第２半導体層が積層された場合においても、支持体から露出された側壁を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間の選択比の違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第２半導体層下の第１半導体層が除去された場合においても、第２半導体層を半導体基板上で支持することを可能としつつ、第２溝を介して第２半導体層の上端部を丸めることが可能となる。このため、第２半導体層の品質を損なうことなく、第２半導体層を埋め込み絶縁層上に配置することが可能となるとともに、第２溝と交差するようにゲート電極が配置された場合においても、第２半導体層の上端部にかかる電界集中を緩和することができ、素子分離された半導体層の端面に寄生トランジスタが形成されることを防止しつつ、周囲の半導体層と完全に孤立した島状の第２半導体層にトランジスタを形成することが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、第２半導体層をＳＴＩ法等にて素子分離した場合においても、工程数の増大を抑制しつつ、寄生トランジスタによる電流リークを抑制やゲート絶縁膜の耐圧や信頼性を確保することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタを安定して動作させることができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、前記空洞部内に埋め込まれた埋め込み絶縁層を形成した後、前記第２半導体層の１０００℃以上の高温ドライ酸化にて前記丸め部を形成することを特徴とする。
高温ドライ酸化を先に行うと、埋め込み絶縁層中にボイド等を生じやすくなるため、これにより、埋め込み絶縁層の埋め込み性を損なうことなく、第２半導体層の上端部を丸めることが可能となり、第２半導体層上にゲート電極を配置した場合においても、ゲート電極下の第２半導体層の端部にかかる電界集中を緩和することが可能となることから、第２半導体層の側面と表面の間のコーナー部の絶縁膜の耐圧や信頼性を改善すると共に、閾値の低い寄生トランジスタが形成されることを防止することが可能となる。

また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記半導体基板の第１領域上に前記第１および第２半導体層を残したまま、前記半導体基板の第２領域上の前記第１および第２半導体層を除去する工程と、前記第１および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第２半導体層を前記半導体基板上で支持する支持体を前記第１溝内に形成する工程と、前記支持体が形成された後に前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成するとともに、前記半導体基板の第２領域を素子分離する第３溝を前記半導体基板に同時に形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記第２溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層の上端部を丸めるように形成された第１丸め部を前記第２溝に沿って形成するとともに、前記半導体基板の上端部及びボトムコーナー部を丸めるように形成された第２丸め部を前記第３溝に沿って形成する工程と、前記第１丸め部が形成された第２溝内および前記第２丸め部が形成された第３溝内に埋め込み絶縁体を一括して埋め込む工程とを備えることを特徴とする。

これにより、ＳＯＩ基板を用いることなく、ＳＯＩ素子とバルク素子とを同一半導体基板上に混載することが可能となるとともに、ＳＯＩ層をなす半導体層の上端部および半導体基板に形成された第３溝の上端部及びボトムコーナー部の丸め処理を一括して行うことが可能となる。このため、ＳＯＩ素子とバルク素子とを同一半導体基板上に混載した場合においても、工程数の増大を抑制しつつ、ＳＯＩ素子およびバルク素子の性能及び信頼性を向上させることが可能となり、コスト増を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となる。

また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の第１領域上に第１半導体層を選択的に形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に選択的に形成する工程と、前記第１および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第２半導体層を前記半導体基板上で支持する支持体を前記第１溝内に形成する工程と、前記支持体が形成された後に前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成するとともに、前記半導体基板の第２領域を素子分離する第３溝を前記半導体基板に同時に形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記第２溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層の上端部を丸めるように形成された第１丸め部を前記第２溝に沿って形成するとともに、前記半導体基板の上端部及びボトムコーナー部を丸めるように形成された第２丸め部を前記第３溝に沿って形成する工程と、前記第１丸め部が形成された第２溝内および前記第２丸め部が形成された第３溝内に埋め込み絶縁体を一括して埋め込む工程とを備えることを特徴とする。

また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板の第２領域上に酸化膜を形成してから、前記半導体基板の第１領域上に前記第１および第２半導体層を選択的に形成することを特徴とする。
これにより、エピタキシャル成長を行うことで、半導体基板の一部の領域に第１および第２半導体層を選択的に形成することが可能となり、ＳＯＩ構造とバルク構造とを同一半導体基板上に混載することができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、前記空洞部内に埋め込まれた埋め込み絶縁層を形成した後、前記第２半導体層の１０００℃以上の高温ドライ酸化にて前記第１丸め部および前記第２丸め部を一括形成することを特徴とする。
高温ドライ酸化を先に行うと、埋め込み絶縁層中にボイド等を生じやすくなるため、これにより、埋め込み絶縁層の埋め込み性を損なうことなく、ＳＯＩ層をなす第２半導体層および半導体基板に形成された第３溝の上端部及びボトムコーナー部を丸めることが可能となり、第２半導体層および半導体基板上にゲート電極をそれぞれ配置した場合においても、ゲート電極下の第２半導体層および半導体基板の端部にかかる電界集中を緩和することが可能となることから、第２半導体層および半導体基板の側面と表面の間のコーナー部の絶縁膜の耐圧や信頼性を改善すると共に、閾値の低い寄生トランジスタが形成されることを防止することが可能となる。

また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第２半導体層はＳｉ、前記第１半導体層はＳｉＧｅであることを特徴とする。
これにより、半導体基板、第２半導体層および第１半導体層間の格子整合をとることを可能としつつ、半導体基板および第２半導体層よりも第１半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。

また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１溝を形成する前に、前記第２半導体層の表面に絶縁膜を形成する工程をさらに備えることを特徴とする。
これにより、第２半導体層の表面を保護しながら、その後の工程を進めることができ、第２半導体層に及ぶダメージ等を防止することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記絶縁膜は少なくともシリコン窒化膜を含むことを特徴とする。

これにより、半導体基板および第２半導体層の熱酸化にて埋め込み絶縁層を空洞部に形成した場合においても、第２半導体層の表面が熱酸化されることを防止することが可能となる。このため、第２半導体層の膜減りを低減しつつ、第２半導体層を埋め込み絶縁層上に配置することができる。また、酸化防止膜としての機能のほかに、ＣＭＰ（化学的機械的研磨）による平坦化プロセスのストッパー層として機能させることもでき、膜厚制御を安定して行うことができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、前記丸め部が形成された第２溝と交差するようにして前記第２半導体層上にゲート電極を形成する工程をさらに備えることを特徴とする。
これにより、ゲート電極下の半導体層の端部にかかる電界集中を緩和することが可能となり、素子分離された半導体層の端面に寄生トランジスタが形成されることを防止することが可能となるとともに、ゲート絶縁膜の耐圧及び信頼性を向上させることができる。

以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）〜図１２（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図１２（ｂ）は、図１（ａ）〜図１２（ａ）のＡ１−Ａ１´〜Ａ１２−Ａ１２´線でそれぞれ切断した断面図、図１（ｃ）〜図１２（ｃ）は、図１（ａ）〜図１２（ａ）のＢ１−Ｂ１´〜Ｂ１２−Ｂ１２´線でそれぞれ切断した断面図、図１（ｄ）〜図１２（ｄ）は、図１（ａ）〜図１２（ａ）のＣ１−Ｃ１´〜Ｃ１２−Ｃ１２´線でそれぞれ切断した断面図である。

図１において、半導体基板１には、ＳＯＩ形成領域Ｒ１およびバルク領域Ｒ２が設けられている。そして、半導体基板１の熱酸化を行うことにより、半導体基板１の表面に酸化膜２を形成する。なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜２をパターニングすることにより、ＳＯＩ形成領域Ｒ１の酸化膜２を除去し、ＳＯＩ形成領域Ｒ１の半導体基板１の表面を露出させる。

次に、図２に示すように、酸化膜２をマスクとして選択エピタキシャル成長を行うことにより、第１半導体層３を半導体基板１上のＳＯＩ形成領域Ｒ１に選択的に形成する。ここで、単結晶半導体層を半導体基板１上に成膜させる時に、アモルファス半導体層が酸化膜２上に成膜するが、アモルファス半導体層を塩素ガスなどに晒すことにより、半導体基板１上に成膜された単結晶半導体層を残したまま、アモルファス半導体層を分解除去することができる。このため、選択エピタキシャル成長を行うことにより、酸化膜２上に半導体層が成膜されないようにして、半導体基板１上に第１半導体層３を選択的に形成することができる。

続けて、選択エピタキシャル成長を行うことにより、ＳＯＩ形成領域Ｒ１の第１半導体層３上に第２半導体層４を形成する。なお、第１半導体層３は、半導体基板１および第２半導体層４よりもエッチングレートが大きな材質を用いることができ、第１半導体層３および第２半導体層４の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層３としてＳｉＧｅ、第２半導体層４としてＳｉを用いることが好ましい。

これにより、第１半導体層３と第２半導体層４との間の格子整合をとることを可能としつつ、第１半導体層３と第２半導体層４との間のエッチング時の選択比を確保することができる。なお、第１半導体層３としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層３の代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層３および第２半導体層４の膜厚は、例えば、１〜１００ｎｍ程度とすることができる。

次に、図３に示すように、バルク領域Ｒ２の半導体基板１上の酸化膜２を除去する。そして、半導体基板１および第２半導体層４の熱酸化により第２半導体層４の表面に下地酸化膜５を形成する。そして、ＣＶＤなどの方法により、下地酸化膜５上の全面に酸化防止膜６を形成する。なお、酸化防止膜６としては、例えば、シリコン窒化膜を用いることができる。酸化防止膜は、酸化防止の機能のほかに、ＣＭＰによる平坦化プロセスのストッパー層として機能させることもできる。

次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜６、下地酸化膜５、第２半導体層４および第１半導体層３をパターニングすることにより、半導体基板１の一部を露出させる溝７を形成する。なお、半導体基板１の一部を露出させる場合、半導体基板１の表面でエッチングを止めるようにしてもよいし、半導体基板１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、溝７の配置位置は、第２半導体層４の素子分離領域の一部に対応させることができる。

次に、図５に示すように、熱酸化等の方法によって、第１半導体層３および第２半導体層４の側壁に酸化膜７ａを形成する。ここで、熱酸化前にキャップ層を形成後、熱酸化することも可能である。キャップ層としては、例えば、シリコン酸化膜あるいはシリコン膜などを用いることができる。そして、第１半導体層３および第２半導体層４の側壁にキャップ層が形成された状態で、第１半導体層３および第２半導体層４の一部を熱酸化する。キャップ層を形成した後で、第１半導体層３および第２半導体層４の熱酸化を施すことで、第１半導体層３に含まれる成分が外方拡散することを抑制しつつ、少なくとも第２半導体層４の側壁に界面準位の少ない半導体／酸化膜界面を形成することができる。同時に、第１半導体層３に含まれる成分にて周囲が汚染されることを抑制することができる。

そして、ＣＶＤなどの方法により基板全面が覆われるようにして溝７内に埋め込まれた支持体８を成膜する。なお、支持体８は、溝７内における第１半導体層３および第２半導体層４の側壁にも成膜され、第２半導体層４を半導体基板１上で支持することができる。また、基板全体を覆うように形成された支持体８は、第２半導体層４の撓み等を抑制して、平坦性を保ったまま第２半導体層４を支持する必要がある。そのため、その機械的な強度を確保する意味で、４００ｎｍ以上の膜厚にすることが好ましい。また、支持体８の材質としては、シリコン酸化膜などの絶縁体を用いることができる。

次に、図６に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体８、酸化防止膜６、下地酸化膜５、第２半導体層４、第１半導体層３および半導体基板１をパターニングすることにより、第１半導体層１２の一部を露出させる溝９ｂを形成するとともに、バルク領域Ｒ２を素子分離する溝９ａ、９ｃを半導体基板１に形成する。ここで、溝９ａ、９ｂ、９ｃの配置位置は、第２半導体層４の素子分離領域の一部に対応させることができる。

なお、第１半導体層３の一部を露出させる場合、第１半導体層３の表面でエッチングを止めるようにしてもよいし、第１半導体層３をオーバーエッチングして第１半導体層３に凹部を形成するようにしてもよい。あるいは、溝９ｂ内の第１半導体層３を貫通させて半導体基板１の表面を露出させるようにしてもよい。ここで、第１半導体層３のエッチングを途中で止めることにより、溝９ｂ内の半導体基板１の表面が露出されることを防止することができる。このため、第１半導体層３をエッチング除去する際に、溝９ｂ内の半導体基板１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝９ｂ内の半導体基板１のオーバーエッチングを抑制することができる。

次に、図７に示すように、溝９ｂを介してエッチングガスまたはエッチング液を第１半導体層３に接触させることにより、第１半導体層３をエッチング除去し、半導体基板１と第２半導体層４との間に空洞部１０を形成する。
ここで、溝７内に支持体８を設けることにより、第１半導体層３が除去された場合においても、第２半導体層４を半導体基板１上で支持することが可能となるとともに、溝７とは別に溝９ｂを設けることにより、第２半導体層４下の第１半導体層３にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層４の品質を損なうことなく、第２半導体層４と半導体基板１との間の絶縁を図ることが可能となる。

なお、半導体基板１および第２半導体層４がＳｉ、第１半導体層３がＳｉＧｅの場合、第１半導体層３のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層４のオーバーエッチングを抑制しつつ、第１半導体層３を除去することが可能となる。また、第１半導体層３のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。

また、第１半導体層３をエッチング除去する前に、陽極酸化などの方法により第１半導体層３を多孔質化するようにしてもよいし、第１半導体層３にイオン注入を行うことにより、第１半導体層３をアモルファス化するようにしてもよいし、半導体基板１としてＰ型半導体基板を用いるようにしてもよい。これにより、第１半導体層３のエッチングレートを増大させることが可能となり、第１半導体層３のエッチング面積を拡大することができる。

次に、図８に示すように、半導体基板１および第２半導体層４の熱酸化を行うことにより、半導体基板１と第２半導体層４との間の空洞部１０に埋め込み絶縁層１１を形成する。その際、第２半導体層４の側壁および半導体基板１に形成された溝９ａ、９ｃ内の表面も酸化され、第２半導体層４の側壁に酸化膜１２ｂが形成されるとともに、半導体基板１に形成された溝９ａ、９ｃ内の表面に酸化膜１２ａ、１２ｃがそれぞれ形成される。

なお、半導体基板１および第２半導体層４の熱酸化にて埋め込み絶縁層１１を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。また、埋め込み絶縁層１１は空洞部１０を全て埋めるように形成しても良いし、空洞部１０が一部残るように形成しても良い。
また、図８の方法では、半導体基板１および第２半導体層４の熱酸化を行うことにより、半導体基板１と第２半導体層４との間の空洞部１０に埋め込み絶縁層１１を形成する方法について説明したが、ＣＶＤ法にて半導体基板１と第２半導体層４との間の空洞部１０に絶縁膜を成膜させることにより、半導体基板１と第２半導体層４との間の空洞部１０を埋め込み絶縁層１１で埋め込むようにしてもよい。

これにより、第２半導体層４の膜減りを防止しつつ、半導体基板１と第２半導体層４との間の空洞部１０を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層４の裏面側に配置される埋め込み絶縁層１１の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層４の裏面側の寄生容量を低減させることができる。

また、第２半導体層４上に酸化防止膜６を設けることで、第２半導体層４の表面が熱酸化されることを防止しつつ、第２半導体層４の裏面側に埋め込み絶縁層１１を形成することが可能となり、第２半導体層４の膜減りを抑制することが可能となる。

また、溝７、９ｂの配置位置を第２半導体層４の素子分離領域に対応させることにより、第２半導体層４の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、溝７内に支持体８を埋め込むことにより、第２半導体層４を半導体基板１上で支持する支持体８をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。

次に、図９に示すように、半導体基板１および第２半導体層４を熱酸化することにより、溝９ｂに沿って第２半導体層４の上端部を丸めるとともに、溝９ａ、９ｃに沿って半導体基板１の上端部及びボトムコーナー部を丸める。ここで、半導体基板１および第２半導体層４の上端部を熱酸化する場合、１１００℃前後の高温でドライ酸化を行うことが好ましい。これにより、半導体基板１の上端部及びボトムコーナー部および第２半導体層４の上端部を効率よく丸めることができ、第２半導体層４上に図１２のゲート電極１５を配置するとともに、半導体基板１上に図１２のゲート電極２５を配置した場合においても、ゲート電極１５、２５下の第２半導体層４および半導体基板１の端部にかかる電界集中を緩和することができ、第２半導体層および半導体基板１の側面と表面の間のコーナー部の絶縁膜の耐圧や信頼性を改善すると共に、閾値の低い寄生トランジスタが形成されることを防止することが可能となる。

ここで、図１０の埋め込み絶縁体１３にて溝９ａ〜９ｃ内を埋め込む前に第２半導体層４および半導体基板１を熱酸化することにより、溝９ａ〜９ｃを介して酸化性ガスを第２半導体層４の上端部および半導体基板１の上端部及びボトムコーナー部に効率よく接触させることができ、第２半導体層４および半導体基板１の上端部を効率よく丸めることができる。また、ウェット酸化にて埋め込み絶縁層１１を形成してから、半導体基板１および第２半導体層４の上端部の高温ドライ酸化を行うことにより、埋め込み絶縁層１１の埋め込み性を確保しつつ、半導体基板１および第２半導体層４の上端部を効率よく丸めることができる。

なお、図９の方法では、第２半導体層４および半導体基板１の上端部を熱酸化することにより、第２半導体層４および半導体基板１の上端部を丸める方法について説明したが、溝９ａ〜９ｃを介して第２半導体層４および半導体基板１の上端部をエッチングすることにより、第２半導体層４および半導体基板１の上端部を丸めるようにしてもよい。ここで、Ｓｉで構成された第２半導体層４および半導体基板１の端部を丸める場合、第１半導体層３を除去するために用いたフッ硝酸よりもフッ酸の混合比が高いフッ硝酸または加熱されたアンモニア過水などを用いたウェットエッチングを行うことにより、支持体８および下地酸化膜５に対して高選択比な加工が可能となる。

次に、図１０に示すように、ＣＶＤなどの方法により支持体８上の全面が覆われるようにして溝９ａ〜９ｃ内に埋め込まれた埋め込み絶縁体１３を成膜する。なお、埋め込み絶縁体１３としては、例えば、シリコン酸化膜などの絶縁体を用いることができる。
次に、図１１に示すように、ＣＭＰなどの方法にて埋め込み絶縁体１３、支持体８を薄膜化するとともに、酸化防止膜６をストッパー層として、ＣＭＰによる平坦化を止める。続いて、下地酸化膜５および酸化防止膜６を除去することにより、半導体基板１および第２半導体層４の表面を露出させる。

次に、図１２に示すように、ＳＯＩ形成領域Ｒ１において、第２半導体層４の表面の熱酸化を行うことにより、第２半導体層４の表面にゲート絶縁膜１４を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜１４が形成された第２半導体層４上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、溝９ｂに端部がかかるようにして第２半導体層４上にゲート電極１５を形成する。

次に、ゲート電極１５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層４内にイオン注入することにより、ゲート電極１５の側方にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層４に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層４上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極１５の側壁にサイドウォール１６を形成する。そして、ゲート電極１５およびサイドウォール１６をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層４内にイオン注入することにより、サイドウォール１６の側方にそれぞれ配置された高濃度不純物導入層からなるソース層１７ａおよびドレイン層１７ｂを第２半導体層４に形成する。

また、バルク領域Ｒ２において、半導体基板１の表面の熱酸化を行うことにより、半導体基板１の表面にゲート絶縁膜２４を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２４が形成された半導体基板１上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、溝９ａまたは溝９ｃに端部がかかるようにして半導体基板１上にゲート電極２５を形成する。

次に、ゲート電極２５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１内にイオン注入することにより、ゲート電極２５の側方にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を半導体基板１に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された半導体基板１上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２５の側壁にサイドウォール２６を形成する。そして、ゲート電極２５およびサイドウォール２６をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１内にイオン注入することにより、サイドウォール２６の側方にそれぞれ配置された高濃度不純物導入層からなるソース層２７ａおよびドレイン層２７ｂを半導体基板１に形成する。なお、バルク素子とＳＯＩ素子を完全に別々に形成する必要は無く、ゲート絶縁膜、ゲート電極、サイドウォール形成等の工程は共通化可能である。

これにより、ＳＯＩ基板を用いることなく、ＳＯＩ素子とバルク素子とを同一半導体基板１上に混載することが可能となるとともに、第２半導体層４および半導体基板１の丸め処理を一括して行うことが可能となる。このため、ＳＯＩ素子とバルク素子とを同一半導体基板１上に混載した場合においても、工程数の増大を抑制しつつ、ＳＯＩ素子およびバルク素子の信頼性を向上させることが可能となり、コスト増を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となる。

なお、上述した実施形態では、ＳＯＩ形成領域Ｒ１の半導体基板１上に第１半導体層３および第２半導体層４を選択的に形成するために、選択エピタキシャル成長を用いる方法について説明したが、半導体基板１上の全面に第１半導体層３および第２半導体層４を成膜し、フォトリソグラフィー技術およびエッチング技術を用いてバルク領域Ｒ２の第１半導体層３および第２半導体層４を選択的に除去することにより、ＳＯＩ形成領域Ｒ１の半導体基板１上に第１半導体層３および第２半導体層４を選択的に形成するようにしてもよい。

本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。

符号の説明

Ｒ１ＳＯＩ形成領域、Ｒ２バルク領域、１半導体基板、２酸化膜、３第１半導体層、４第２半導体層、５下地酸化膜、６酸化防止膜、７、９ａ〜９ｃ溝、７ａ酸化膜、８支持体、１０空洞部、１１埋め込み絶縁層、１２ａ〜１２ｃ酸化膜、１３埋め込み絶縁体、１４、２４ゲート絶縁膜、１５、２５ゲート電極、１６、２６サイドウォール、１７ａ、２７ａソース層、１７ｂ、２７ｂドレイン層

Claims

半導体基板上にエピタキシャル成長にて形成され互いに直交する第１溝および第２溝にて素子分離された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記第１溝に埋め込まれ前記半導体層を前記半導体基板上で支持する支持体と、
前記第２溝に沿うように配置され、前記半導体層の上端部を丸めるように形成された丸め部とを備えることを特徴とする半導体装置。
前記丸め部が形成された第２溝と交差するようにして前記半導体層上に形成されたゲート電極をさらに備えることを特徴とする請求項１記載の半導体装置。
半導体基板上の第１領域にエピタキシャル成長にて形成され互いに直交する第１溝および第２溝にて素子分離された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記第１溝に埋め込まれ前記半導体層を前記半導体基板上で支持する支持体と、
前記第２溝に沿うように配置され、前記半導体層の上端部を丸めるように形成された第１丸め部と、
前記半導体基板上の第２の領域を素子分離する第３溝と、
前記第３溝に沿うように配置され、前記半導体基板の少なくとも上端部を丸めるように形成された第２丸め部とを備えることを特徴とする半導体装置。
前記第１丸め部が形成された第２溝と交差するようにして前記半導体層上に形成された第１ゲート電極と、
前記第２丸め部が形成された第３溝と交差するようにして前記半導体基板上に形成された第２ゲート電極とをさらに備えることを特徴とする請求項３記載の半導体装置。
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第２半導体層を前記半導体基板上で支持する支持体を前記第１溝内に形成する工程と、
前記支持体が形成された後に前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記第２溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層の上端部を丸めるように形成された丸め部を前記第２溝に沿って形成する工程と、
前記丸め部が形成された第２溝内に埋め込まれた埋め込み絶縁体を形成する工程とを備えることを特徴とする半導体装置の製造方法。
前記空洞部内に埋め込まれた埋め込み絶縁層を形成した後、前記第２半導体層の１０００℃以上の高温ドライ酸化にて前記丸め部を形成することを特徴とする請求項５記載の半導体装置の製造方法。
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記半導体基板の第１領域上に前記第１および第２半導体層を残したまま、前記半導体基板の第２領域上の前記第１および第２半導体層を除去する工程と、
前記第１および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第２半導体層を前記半導体基板上で支持する支持体を前記第１溝内に形成する工程と、
前記支持体が形成された後に前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成するとともに、前記半導体基板の第２領域を素子分離する第３溝を前記半導体基板に同時に形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記第２溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層の上端部を丸めるように形成された第１丸め部を前記第２溝に沿って形成するとともに、前記半導体基板の上端部及びボトムコーナー部を丸めるように形成された第２丸め部を前記第３溝に沿って形成する工程と、
前記第１丸め部が形成された第２溝内および前記第２丸め部が形成された第３溝内に埋め込み絶縁体を一括して埋め込む工程とを備えることを特徴とする半導体装置の製造方法。
半導体基板の第１領域上に第１半導体層を選択的に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に選択的に形成する工程と、
前記第１および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第２半導体層を前記半導体基板上で支持する支持体を前記第１溝内に形成する工程と、
前記支持体が形成された後に前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成するとともに、前記半導体基板の第２領域を素子分離する第３溝を前記半導体基板に同時に形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記第２溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層の上端部を丸めるように形成された第１丸め部を前記第２溝に沿って形成するとともに、前記半導体基板の上端部及びボトムコーナー部を丸めるように形成された第２丸め部を前記第３溝に沿って形成する工程と、
前記第１丸め部が形成された第２溝内および前記第２丸め部が形成された第３溝内に埋め込み絶縁体を一括して埋め込む工程とを備えることを特徴とする半導体装置の製造方法。
前記半導体基板の第２領域上に酸化膜を形成してから、前記半導体基板の第１領域上に前記第１および第２半導体層を選択的に形成することを特徴とする請求項８記載の半導体装置の製造方法。
前記空洞部内に埋め込まれた埋め込み絶縁層を形成した後、前記第２半導体層の１０００℃以上の高温ドライ酸化にて前記第１丸め部および前記第２丸め部を一括形成することを特徴とする請求項７から９のいずれか１項記載の半導体装置の製造方法。
前記半導体基板および前記第２半導体層はＳｉ、前記第１半導体層はＳｉＧｅであることを特徴とする請求項５から１０のいずれか１項記載の半導体装置の製造方法。
前記第１溝を形成する前に、前記第２半導体層の表面に絶縁膜を形成する工程をさらに備えることを特徴とする請求項５から１１のいずれか１項記載の半導体装置の製造方法。
前記絶縁膜は少なくともシリコン窒化膜を含むことを特徴とする請求項１２記載の半導体装置の製造方法。
前記丸め部が形成された第２溝と交差するようにして前記第２半導体層上にゲート電極を形成する工程をさらに備えることを特徴とする請求項５から１３のいずれか１項記載の半導体装置の製造方法。